JP7175226B2

JP7175226B2 - 電源装置

Info

Publication number: JP7175226B2
Application number: JP2019047435A
Authority: JP
Inventors: 昌明長野; 光平谷野
Original assignee: Omron Corp
Current assignee: Omron Corp
Priority date: 2019-03-14
Filing date: 2019-03-14
Publication date: 2022-11-18
Anticipated expiration: 2039-03-14
Also published as: JP2020150727A

Description

この発明は、電源装置に関し、より詳しくは、交流電源によって供給される交流電圧を直流電圧に変換する電源装置に関する。

従来、この種の電源装置としては、例えば、特許文献１（特開２００８－１１６８８号公報）に開示されているように、スイッチング電源装置における突入電流などのサージを、サーミスタを使用して抑制するものが知られている。

特開２００８－１１６８８号公報

しかしながら、特許文献１（特開２００８－１１６８８号公報）に記載のものでは、軽負荷状態で稼働中に定格負荷に移行すると、サージ抑制素子としてのサーミスタによる電圧上昇（サージ電圧）が大きくなるという問題がある。

そこで、この発明の課題は、サージ電圧を抑制することができる電源装置を提供することにある。

そこで、この開示の電源装置は、
交流電源によって電源ラインを介して供給される交流電圧を、チョッパ部を介して直流電圧に変換する電源装置であって、
上記電源ラインに介挿され、上記交流電圧の供給をオン、オフする電源スイッチと、
上記電源ラインに介挿され、誘導性リアクタンスを介して上記交流電圧を整流する整流回路と、
上記チョッパ部に含まれ、上記整流によって得られた入力直流電圧をチョッパ制御する第１スイッチング素子と、を備え、
上記第１スイッチング素子の入力端とグランドとの間に接続され、ノイズ低減用のコンデンサと突入電流制限用の抵抗とが直列接続されてなる直列回路と、
上記抵抗の両端に接続された第２スイッチング素子と、
上記第１スイッチング素子の入力端の電圧が上記入力直流電圧に向かって立ち上がってから予め定められた遅延時間で、上記第２スイッチング素子をオフ状態からオン状態にする遅延回路と
を備える、ことを特徴とする。

本明細書で、「チョッパ制御」とは、例えば、第１スイッチング素子のオン・オフを繰り返すことによって入力直流電圧から、実効値として任意の電圧や電流を擬似的に作り出す電源装置の制御方式を指す。

「遅延時間」は、典型的には、上記第１スイッチング素子の入力端の電圧がサージによって変化する期間の長さと同程度か、またはその期間よりも若干長い程度に設定される。

この開示の電源装置では、電源スイッチ投入時は、交流電源から交流電圧が誘導性リアクタンスを含む整流回路を介して上記直列回路に印加される。このとき、上記第２スイッチング素子がオフ状態にあるので、上記抵抗によって、上記第１スイッチング素子の入力端に対するサージ電圧を抑制できる。また、上記遅延回路は、上記第１スイッチング素子の入力端の電圧が上記入力直流電圧に向かって立ち上がってから予め定められた遅延時間で、上記第２スイッチング素子をオフ状態からオン状態にする。これにより、上記直列回路のうち、上記抵抗は短絡され、実質的に上記コンデンサのみが機能する状態（定常状態）となる。この定常状態で、この電源装置は、上記交流電源によって供給される交流電圧を、チョッパ部を介して直流電圧に変換する。この定常状態では、上記コンデンサによって高周波ノイズを低減することが可能となる。

一実施形態の電源装置では、上記第１スイッチング素子の出力端の出力が非発生となるのに応じて、上記第２スイッチング素子を直ちにオフ状態にする付加回路を備える、
ことを特徴とする。

この一実施形態の電源装置では、付加回路は、上記第１スイッチング素子の出力端の出力が非発生となるのに応じて、上記第２スイッチング素子を直ちにオフ状態にする。したがって、仮に、交流電源遮断の直後、交流電源が再度立ち上がっても、最初の電源投入時と同様に、サージ電圧を抑制することが可能となる。

一実施形態の電源装置では、
上記付加回路は、
上記第１スイッチング素子の出力端を流れる電流を検出する検出部と、
上記検出部の出力が非検出となった場合に、上記第２スイッチング素子を直ちにオフさせる第３スイッチング素子と、を備える、
ことを特徴とする。

この一実施形態の電源装置では、検出部は、上記第１スイッチング素子の出力端を流れる電流を検出する。第３スイッチング素子は、上記検出部の出力が非検出となった場合に、上記第２スイッチング素子を直ちにオフさせる。これにより、突入電流制限用の抵抗の両端を開放することができる。この構成によれば、上記付加回路が簡単に構成される。

以上より明らかなように、この開示の電源装置によれば、サージ電圧を抑制することが可能となる。

この開示に係る第１の実施形態の電源装置の構成を示す回路図である。この開示に係る第２の実施形態の電源装置の構成を示す回路図である。図３（Ａ）は、電源スイッチのオン、オフ状態を示すタイムチャートである。図３（Ｂ）は、第２スイッチング素子のオン、オフ状態を示すタイムチャートである。図３（Ｃ）は、第３スイッチング素子のオン、オフ状態を示すタイムチャートである。図３（Ｄ）は、第１スイッチング素子のオン、オフ状態を示すタイムチャートである。図３（Ｅ）は、検出部のハイレベル、ローレベルの状態を示すタイムチャートである。図４（Ａ）は、従来における、電源スイッチをオンした場合の時間経過に伴う第１スイッチング素子の入力端における電圧の変化を示す図である。図４（Ｂ）は、この開示に係る第１の実施形態の電源装置における、電源スイッチをオンした場合の時間経過に伴う第１スイッチング素子の入力端における電圧の変化を示す図である。

以下、この開示の実施の形態を、図面を参照しながら詳細に説明する。

（第１の実施形態）
図１は、この開示の第１の実施形態の電源装置の構成を示す回路図を示している。この電源装置１は、大別して、交流電源Ｖに接続された電源ラインＶＬと、電源ラインＶＬに介挿され、交流電圧を整流する整流回路Ｚ０と、チョッパ部ＣＨと、突入電流制限部ＬＭと、遅延回路ＤＥと、を備えている。

交流電源Ｖは、電源ラインＶＬを介して交流電圧を後述する整流回路Ｚ０、チョッパ部ＣＨに供給する。電源ラインＶＬには、交流電圧の供給をオン、オフする電源スイッチＳが介挿されている。

整流回路Ｚ０は、誘導性リアクタンスＬ０，Ｌ０’とダイオードブリッジＤＢとを含んで交流電圧を整流する。この例では、誘導性リアクタンスＬ０，Ｌ０’には、トランス、コイルなどが含まれる。

チョッパ部ＣＨは、降圧チョッパ回路を構成し、整流回路Ｚ０によって得られた入力直流電圧をチョッパ制御する第１スイッチング素子Ｑ１と、第１スイッチング素子Ｑ１と出力端とグランドとの間に接続されたダイオードＺ１と、平滑用コイルＬ１と、平滑用コンデンサＣ３とを備える。コイルＬ１とコンデンサＣ３とは、第１スイッチング素子Ｑ１の出力端とグランドとの間に直列接続されている。第１スイッチング素子Ｑ１は、制御端子に図示しない制御回路から、第１スイッチング素子Ｑ１をオン、オフ制御する制御信号が供給される。この例では、第１スイッチング素子Ｑ１は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）などが用いられる。制御回路には、ＰＷＭ（Pulse Width Modulation）制御回路などが用いられる。チョッパ部ＣＨは、コイルＬ１とコンデンサＣ３との接続箇所から直流電圧を出力する。

突入電流制限部ＬＭは、第１スイッチング素子Ｑ１の入力端とグランドとの間に接続され、ノイズ低減用のコンデンサＣ１と突入電流制限用の抵抗Ｒ１とが直列接続されてなる直列回路である。電圧ラインＶＬから突入電流ｉが突入電流制限部ＬＭに入力されたとき、突入電流ｉは、ノイズ低減用のコンデンサＣ１を通過し、突入電流制限用の抵抗Ｒ１で抑制される。したがって、サージ電圧を抑制することが可能となる。この例では、ノイズ低減用のコンデンサＣ１＝１．５μＦ、突入電流制限用の抵抗Ｒ１＝５６０Ωが用いられる。

遅延回路ＤＥは、電源ラインＶＬとグランドとの間に直列接続された分圧用の抵抗Ｒ２，Ｒ３と、抵抗Ｒ３に並列接続されたコンデンサＣ２とを備えている。コンデンサＣ２の一端は、ツェナーダイオードＺ２と抵抗Ｒ４を介して第２スイッチング素子Ｑ２の制御端子に接続されている。遅延回路ＤＥでは、第１スイッチング素子Ｑ１の入力端の電圧が入力直流電圧に向かって立ち上がると、入力直流電圧を抵抗Ｒ２と抵抗Ｒ３とによって分圧された電圧がコンデンサＣ２に印加される。コンデンサＣ２が充電されて、コンデンサＣ２両端の電圧が予め定められた電圧になった時、遅延回路ＤＥは、第２スイッチング素子Ｑ２をオフ状態からオン状態にスイッチングさせる。したがって、遅延回路ＤＥは、第１スイッチング素子Ｑ１の入力端の電圧が入力直流電圧に向かって立ち上がってから予め定められた遅延時間τで、第２スイッチング素子Ｑ２をオフ状態からオン状態にする。その結果、直列回路のうち、抵抗Ｒ１は、短絡される。この例では、第２スイッチング素子Ｑ２は、ＭＯＳＦＥＴなどが用いられる。

図３（Ａ）は、電源スイッチＳのオン、オフ状態を示す。時刻ｔ１で、電源スイッチＳは、オン状態になる。交流電源Ｖは、電源ラインＶＬを介して交流電圧を整流回路Ｚ０、チョッパ部ＣＨに供給する。この際、図３（Ｂ）によって分かるように、遅延回路ＤＥは、第１スイッチング素子Ｑ１の入力端の電圧が入力直流電圧に向かって立ち上がってから遅延時間τで、第２スイッチング素子Ｑ２をオフ状態からオン状態にする。この例では、遅延時間τは、第１スイッチング素子Ｑ１の入力端の電圧がサージによって変化する期間の長さと同程度か、またはその期間よりも若干長い程度に設定される。

第２スイッチング素子Ｑ２が、オフ状態からオン状態になると、直列回路のうち、抵抗Ｒ１は、短絡される。この状態では、電源装置１は、実質的にノイズ低減用のコンデンサＣ１のみが機能する状態（定常状態）となる。この定常状態で、電源装置１は、交流電源Ｖによって供給される交流電圧を、整流回路Ｚ０、チョッパ部ＣＨを介して直流電圧に変換する。この定常状態では、ノイズ低減用のコンデンサＣ１によって高周波ノイズを低減することが可能となる。

（第２の実施形態）
図２は、この開示の第２の実施形態の電源装置の構成を示す回路図を示している。第２の実施形態の電源装置１は、第１の実施形態の電源装置１に付加回路ＳＵを加えた構成である。その他の構成は、第１の実施形態の電源装置１と同様である。

付加回路ＳＵは、第１スイッチング素子Ｑ１の出力端の出力が非発生となるのに応じて、第２スイッチング素子Ｑ２を直ちにオフ状態にする。より詳しくは、この付加回路ＳＵは、第１スイッチング素子Ｑ１の出力端を流れる電流を検出する検出部Ｔと、検出部Ｔの一端に接続されるダイオードＺ３と、一端がダイオードＺ３のカソードに直列に接続されて他端が第３スイッチング素子Ｑ３のベースに接続される抵抗Ｒ５と、第３スイッチング素子Ｑ３のベース、コレクタ間を接続する抵抗Ｒ６とを備える。付加回路ＳＵは、検出部Ｔの出力がローレベルとなった場合に、第３スイッチング素子Ｑ３をオン状態にする。これにより、第３スイッチング素子Ｑ３は、第２スイッチング素子Ｑ２を直ちにオフさせる。その結果、突入電流制限部ＬＭは、突入電流制限用の抵抗Ｒ１がサージ電圧を抑制することが可能となる。この例では、検出部Ｔは、トランスなどが用いられる。第３スイッチング素子Ｑ３は、ＰＮＰ型トランジスタなどが用いられる。

電源装置１は、付加回路ＳＵにより、仮に、交流電源遮断の直後、交流電源Ｖが再度立ち上がっても、サージ電圧を抑制することが可能となる。付加回路ＳＵは、検出部Ｔと第３スイッチング素子Ｑ３の構成によれば、構成が簡単になる。

図３は、第２の実施形態の電源装置１のタイムチャートを示す。図３（Ａ）は、電源スイッチＳのオン、オフ状態を示す。図３（Ｂ）は、第２スイッチング素子Ｑ２のオン、オフ状態を示す。図３（Ｃ）は、第３スイッチング素子Ｑ３のオン、オフ状態を示す。図３（Ｄ）は、第１スイッチング素子Ｑ１のオン、オフ状態を示す。図３（Ｅ）は、検出部Ｔのハイレベル、ローレベルの状態を示す。各時刻（ｔ１からｔ６）での電源装置１の動作については、図３のタイムチャートの中で説明する。

図３によって分かるように、時刻ｔ１では、例えば、ユーザの操作によって、電源スイッチＳは、オン状態になる。この状態では第２スイッチング素子Ｑ２がオフ状態になっているので、突入電流ｉは、ノイズ低減用のコンデンサＣ１を通過し、突入電流制限用の抵抗Ｒ１で抑制される。時刻ｔ２では、第２スイッチング素子Ｑ２がオン状態に、第１スイッチング素子Ｑ１がオン状態になり、検出部Ｔがハイレベルになるとともに、第３スイッチング素子Ｑ３がオフ状態になる。時刻ｔ３では、例えば、瞬断により、電源スイッチＳがオフ状態になることに応じて、検出部Ｔがローレベルになり、第３スイッチング素子Ｑ３がオン状態になるとともに、第２スイッチング素子Ｑ２がオフ状態になる。時刻ｔ４では、電源装置１のチョッパ部ＣＨが動作終了することに応じて、第１スイッチング素子Ｑ１は、オフ状態になる。時刻ｔ５では、再度、電源スイッチＳが、オン状態になる。この状態では第２スイッチング素子Ｑ２がオフ状態になっているので、突入電流ｉは、ノイズ低減用のコンデンサＣ１を通過し、突入電流制限用の抵抗Ｒ１で抑制される。時刻ｔ６では、第２スイッチング素子Ｑ２がオン状態に、第１スイッチング素子Ｑ１がオン状態になり、検出部Ｔがハイレベルになるとともに、第３スイッチング素子Ｑ３がオフ状態になる。このように、サージ電圧を抑制することが可能となる。

図４（Ａ）は、従来における、電源スイッチをオンした場合の時間経過に伴う第１スイッチング素子Ｑ１の入力端における電圧の変化を示す。図４（Ｂ）は、第１の実施形態の電源装置における、電源スイッチをオンした場合の時間経過に伴う第１スイッチング素子Ｑ１の入力端における電圧の変化を示す。

図４（Ａ）に示すように、従来では、入力交流電圧＝４００Ｖで、最大発生電圧＝１２００Ｖであった。図４（Ｂ）に示すように、第１の実施形態の電源装置１では、入力交流電圧＝４００Ｖで、最大発生電圧＝７００Ｖであった。このことから分かるように、従来に比較して、電源装置１は、サージ電圧を十分抑制することが可能である。

以上の実施形態は例示であり、この発明の範囲から離れることなく様々な変形が可能である。上述した複数の実施の形態は、それぞれ単独で成立し得るものであるが、実施の形態同士の組みあわせも可能である。また、異なる実施の形態の中の種々の特徴も、それぞれ単独で成立し得るものであるが、異なる実施の形態の中の特徴同士の組みあわせも可能である。

１電源装置
ＣＨチョッパ部
ＬＭ突入電流制限部
ＤＥ遅延回路
ＳＵ付加回路

Claims

交流電源によって電源ラインを介して供給される交流電圧を、チョッパ部を介して直流電圧に変換する電源装置であって、
上記電源ラインに介挿され、上記交流電圧の供給をオン、オフする電源スイッチと、
上記電源ラインに介挿され、誘導性リアクタンスを介して上記交流電圧を整流する整流回路と、
上記チョッパ部に含まれ、上記整流によって得られた入力直流電圧をチョッパ制御する第１スイッチング素子と、
上記第１スイッチング素子の入力端とグランドとの間に接続され、ノイズ低減用のコンデンサと突入電流制限用の抵抗とが直列接続されてなる直列回路と、
上記抵抗の両端に接続された第２スイッチング素子と、
上記第１スイッチング素子の入力端の電圧が上記入力直流電圧に向かって立ち上がってから予め定められた遅延時間で、上記第２スイッチング素子をオフ状態からオン状態にする遅延回路と、
上記第１スイッチング素子の出力端の出力が非発生となるのに応じて、上記第２スイッチング素子を直ちにオフ状態にする付加回路と、を備え、
上記付加回路は、
上記第１スイッチング素子の出力端を流れる電流を検出する検出部と、
上記検出部の出力が非検出となった場合に、上記第２スイッチング素子を直ちにオフさせる第３スイッチング素子と、
を備える、ことを特徴とする電源装置。