JP7089619B2 - Pwmコンデンサの制御 - Google Patents
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Description
、2016年8月17日に米国に特許出願された出願番号62/376,217、201
6年10月12日に米国に特許出願された出願番号62/407,010、および201
6年10月14日に米国に特許出願された出願番号62/408,204の優先権を主張
するものであり、当該出願の開示全体を、ここに参照のために取り込む。
ス整合回路、および他のパワーエレクトロニクスなどの電子回路によって、電子機器に電
力を供給するために使用される電圧および/または電流の特性を調整、監視、維持および
/または変更することができる。調整可能なインピーダンスを有する回路の構成要素は、
そのような状況で、様々な電子機器の電圧および/または電流特性を変更するために使用
することができる。損傷を避けるためにそのような構成要素を制御することは、困難なこ
とがある。さらに、現在の調整可能なインピーダンス回路の構成要素は、確実に安全な動
作を行うために、効率電力損失を犠牲にすることがある。例えば、PWM制御されたリア
クタンス構成要素(例えば、コンデンサおよびインダクタ)は、トランジスタを流れる電
流サージを損傷することを避けるためにトランジスタがスイッチングされている間、構成
要素の電圧をゼロに固定するために、損失性ダイオード導通電流に依存することがある。
るための制御システムおよびプロセスを特徴とする。本明細書に記載の装置およびプロセ
スは、インピーダンス整合ネットワーク、埋め込み型デバイス、携帯電話および他のモバ
イルコンピューティングデバイス用充電器、および電気自動車用充電器を含む様々な状況
で使用することができる。
び制御回路を含む可変容量素子を特徴とする。第1トランジスタは、第1トランジスタソ
ース端子と、第1トランジスタドレイン端子と、第1トランジスタゲート端子とを含む。
第1トランジスタドレイン端子は、コンデンサの第1端子に電気的に接続される。第1ト
ランジスタゲート端子は、制御回路に結合される。第2トランジスタは、第2トランジス
タソース端子と、第2トランジスタドレイン端子と、第2トランジスタゲート端子とを含
む。第2トランジスタドレイン端子は、コンデンサの第2端子に電気的に接続される。第
2トランジスタソース端子は、第2トランジスタソース端子に電気的に接続される。第2
トランジスタゲート端子は、制御回路に結合される。制御回路は、第1の時間に入力電流
の第1ゼロ交差を検出することを含む動作を実行することによって、コンデンサの実効キ
ャパシタンスを調整するように構成される。第1の時間から第1遅延期間の後に第1トラ
ンジスタをオフに切り換える。第1遅延期間の長さは、入力値によって制御することがで
きる。第1の時間の後、第2の時間に入力電流の第2ゼロ交差を検出する。第1トランジ
スタをオフに切り換えてから第2ゼロ交差を検出するまでの経過時間を測定する。前記経
過時間に基づいて、カウンタを設定する。前記カウンタに基づいて、第2遅延期間の後に
前記第1トランジスタをオンに切り換える。
む高電圧インピーダンス整合システムを特徴とする。可変容量素子は、コンデンサと、第
1トランジスタと、第2トランジスタと、制御回路とを含む。第1トランジスタは、第1
トランジスタソース端子と、第1トランジスタドレイン端子と、第1トランジスタゲート
端子とを含む。第1トランジスタドレイン端子は、コンデンサの第1端子に電気的に接続
される。第1トランジスタゲート端子は、制御回路に結合される。第2トランジスタは、
第2トランジスタソース端子と、第2トランジスタドレイン端子と、第2トランジスタゲ
ート端子とを含む。第2トランジスタドレイン端子は、コンデンサの第2端子に電気的に
接続される。第2トランジスタソース端子は、第2トランジスタソース端子に電気的に接
続される。第2トランジスタゲート端子は、制御回路に結合される。制御回路は、第1の
時間に入力電流の第1ゼロ交差を検出することを含む動作を実行することによって、コン
デンサの実効キャパシタンスを調整するように構成される。第1の時間から第1遅延期間
の後に第1トランジスタをオフに切り換える。第1遅延期間の長さは、入力値によって制
御することができる。第1の時間の後、第2の時間に入力電流の第2ゼロ交差を検出する
。第1トランジスタをオフに切り換えてから第2ゼロ交差を検出するまでの経過時間を測
定する。前記経過時間に基づいて、カウンタを設定する。前記カウンタに基づいて、第2
遅延期間の後に前記第1トランジスタをオンに切り換える。
エネルギー伝送システムを特徴とする。可変容量素子は、コンデンサと、第1トランジス
タと、第2トランジスタと、制御回路とを含む。第1トランジスタは、第1トランジスタ
ソース端子と、第1トランジスタドレイン端子と、第1トランジスタゲート端子とを含む
。第1トランジスタドレイン端子は、コンデンサの第1端子に電気的に接続される。第1
トランジスタゲート端子は、制御回路に結合される。第2トランジスタは、第2トランジ
スタソース端子と、第2トランジスタドレイン端子と、第2トランジスタゲート端子とを
含む。第2トランジスタドレイン端子は、コンデンサの第2端子に電気的に接続される。
第2トランジスタソース端子は、第2トランジスタソース端子に電気的に接続される。第
2トランジスタゲート端子は、制御回路に結合される。制御回路は、第1の時間に入力電
流の第1ゼロ交差を検出することを含む動作を実行することによって、コンデンサの実効
キャパシタンスを調整するように構成される。第1の時間から第1遅延期間の後に、第1
トランジスタをオフに切り換える。第1遅延期間の長さは、入力値によって制御すること
ができる。第1の時間の後、第2の時間に入力電流の第2ゼロ交差を検出する。第1トラ
ンジスタをオフに切り換えてから第2ゼロ交差を検出するまでの経過時間を測定する。前
記経過時間に基づいて、カウンタを設定する。前記カウンタに基づいて、第2遅延期間の
後に前記第1トランジスタをオンに切り換える。
きる。
ンジスタをオフに切り換えることを含む。第2の時間の後、第3の時間に入力電流の第3
ゼロ交差を検出する。第2トランジスタをオフに切り換えてから第3ゼロ交差を検出する
までの第2経過時間を測定する。第2経過時間に基づいて、第2カウンタを設定する。第
2カウンタに基づいて、第3遅延期間の後に第2トランジスタをオンに切り換える。
時間と所定の遅延期間とを合わせた時間にカウンタを設定することを含む。
スタ、シリコンカーバイドMOSFETトランジスタ、または窒化ガリウムMOSFET
トランジスタである。
を介するボディダイオードの導通を検出したことに応答して第1トランジスタをオンに切
り換えることを含む。
サの両端のゼロ電圧状態を示す。
び制御回路を含む可変容量素子を特徴とする。第1トランジスタは、第1トランジスタソ
ース端子と、第1トランジスタドレイン端子と、第1トランジスタゲート端子とを含む。
第1トランジスタドレイン端子は、コンデンサの第1端子に電気的に接続される。第1ト
ランジスタゲート端子は、制御回路に結合される。第2トランジスタは、第2トランジス
タソース端子と、第2トランジスタドレイン端子と、第2トランジスタゲート端子とを含
む。第2トランジスタドレイン端子は、コンデンサの第2端子に電気的に接続される。第
2トランジスタソース端子は、第2トランジスタソース端子に電気的に接続される。第2
トランジスタゲート端子は、制御回路に結合される。制御回路は、位相遅延値に基づいて
第1遅延期間を決定することを含む動作を実行することによって、コンデンサの実効キャ
パシタンスを調整するように構成される。位相遅延値に基づいて第2遅延期間を決定し、
第2遅延期間は第1遅延期間よりも長い。第1の時間に入力電流の第1ゼロ交差を検出す
る。第1の時間から第1遅延期間の後に、第1トランジスタをオフに切り換える。第1の
時間から第2遅延期間の後に、第1トランジスタをオンに切り換える。第1の時間の後、
第2の時間に入力電流の第2ゼロ交差を検出する。第2の時間から第1遅延期間の後に、
第2トランジスタをオフに切り換える。第2の時間から第2遅延期間の後に、第2トラン
ジスタをオンに切り換える。
高電圧インピーダンス整合システムを特徴とする。可変容量素子は、コンデンサと、第1
トランジスタと、第2トランジスタと、制御回路とを含む。第1トランジスタは、第1ト
ランジスタソース端子と、第1トランジスタドレイン端子と、第1トランジスタゲート端
子とを含む。第1トランジスタドレイン端子は、コンデンサの第1端子に電気的に接続さ
れる。第1トランジスタゲート端子は、制御回路に結合される。第2トランジスタは、第
2トランジスタソース端子と、第2トランジスタドレイン端子と、第2トランジスタゲー
ト端子とを含む。第2トランジスタドレイン端子は、コンデンサの第2端子に電気的に接
続される。第2トランジスタソース端子は、第2トランジスタソース端子に電気的に接続
される。第2トランジスタゲート端子は、制御回路に結合される。制御回路は、位相遅延
値に基づいて第1遅延期間を決定することを含む動作を実行することによってコンデンサ
の実効キャパシタンスを調整するように構成される。位相遅延値に基づいて第2遅延期間
を決定し、第2遅延期間は第1遅延期間よりも長い。第1の時間に入力電流の第1ゼロ交
差を検出する。第1の時間から第1遅延期間の後に、第1トランジスタをオフに切り換え
る。第1の時間から第2遅延期間の後に第1トランジスタをオンに切り換える。第1の時
間の後、第2の時間に入力電流の第2ゼロ交差を検出する。第2の時間から第1遅延期間
の後に第2トランジスタをオフに切り換える。第2の時間から第2遅延期間の後に第2ト
ランジスタをオンに切り換える。
エネルギー伝送システムを特徴とする。可変容量素子は、コンデンサと、第1トランジス
タと、第2トランジスタと、制御回路とを含む。第1トランジスタは、第1トランジスタ
ソース端子と、第1トランジスタドレイン端子と、第1トランジスタゲート端子とを含む
。第1トランジスタドレイン端子は、コンデンサの第1端子に電気的に接続される。第1
トランジスタゲート端子は、制御回路に結合される。第2トランジスタは、第2トランジ
スタソース端子と、第2トランジスタドレイン端子と、第2トランジスタゲート端子とを
含む。第2トランジスタドレイン端子は、コンデンサの第2端子に電気的に接続される。
第2トランジスタソース端子は、第2トランジスタソース端子に電気的に接続される。第
2トランジスタゲート端子は、制御回路に結合される。制御回路は、位相遅延値に基づい
て第1遅延期間を決定することを含む動作を実行することによってコンデンサの実効キャ
パシタンスを調整するように構成される。位相遅延値に基づいて第2遅延期間を決定し、
第2遅延期間は第1遅延期間よりも長い。第1の時間に入力電流の第1ゼロ交差を検出す
る。第1の時間から第1遅延期間の後に、第1トランジスタをオフに切り換える。第1の
時間から第2遅延期間の後に、第1トランジスタをオンに切り換える。第1の時間の後、
第2の時間に入力電流の第2ゼロ交差を検出する。第2の時間から第1遅延期間の後に、
第2トランジスタをオフに切り換える。第2の時間から第2遅延期間の後に、第2トラン
ジスタをオンに切り換える。
とができる。
れる。
り換えることは、第1の時間から第2遅延期間の後に一定の時間遅延に続いて第1トラン
ジスタをオンに切り換えることを含む。
り換えることは、第1トランジスタを介するボディダイオードの導通を検出したことに応
答して第1トランジスタをオンに切り換えることを含む。
の両端のゼロ電圧状態を示す。
スタ、シリコンカーバイドMOSFETトランジスタ、または窒化ガリウムMOSFET
トランジスタである。
び制御回路を含む可変容量素子を特徴とする。第1トランジスタは、第1トランジスタソ
ース端子と、第1トランジスタドレイン端子と、第1トランジスタゲート端子とを含む。
第1トランジスタドレイン端子は、コンデンサの第1端子に電気的に接続される。第1ト
ランジスタゲート端子は、制御回路に結合される。第2トランジスタは、第2トランジス
タソース端子と、第2トランジスタドレイン端子と、第2トランジスタゲート端子とを含
む。第2トランジスタドレイン端子は、コンデンサの第2端子に電気的に接続される。第
2トランジスタソース端子は、第2トランジスタソース端子に電気的に接続される。第2
トランジスタゲート端子は、制御回路に結合される。制御回路は、入力電流のゼロ交差に
対応するようにタイミング調整されたピークおよび谷を有する交互のランプ信号を生成す
ることを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整する
ように構成される。ランプ信号が第1基準値を横切ることに応答して、第1トランジスタ
をオフに切り換える。ランプ信号が第1基準値を横切った後、第1トランジスタを介する
ボディダイオードの導通を検出したことに応答して、第1トランジスタをオンに切り換え
る。ランプ信号が第2基準値を横切ることに応答して、第2トランジスタをオフに切り換
える。ランプ信号が第2基準値を横切った後、第1トランジスタを介するボディダイオー
ドの導通を検出したことに応答して、第2トランジスタをオンに切り換える。
む高電圧インピーダンス整合システムを特徴とする。可変容量素子は、コンデンサと、第
1トランジスタと、第2トランジスタと、制御回路とを含む。第1トランジスタは、第1
トランジスタソース端子と、第1トランジスタドレイン端子と、第1トランジスタゲート
端子とを含む。第1トランジスタドレイン端子は、コンデンサの第1端子に電気的に接続
される。第1トランジスタゲート端子は、制御回路に結合される。第2トランジスタは、
第2トランジスタソース端子と、第2トランジスタドレイン端子と、第2トランジスタゲ
ート端子とを含む。第2トランジスタドレイン端子は、コンデンサの第2端子に電気的に
接続される。第2トランジスタソース端子は、第2トランジスタソース端子に電気的に接
続される。第2トランジスタゲート端子は、制御回路に結合される。制御回路は、入力電
流のゼロ交差に対応するようにタイミング調整されたピークおよび谷を有する交互のラン
プ信号を生成することを含む動作を実行することによって、コンデンサの実効キャパシタ
ンスを調整するように構成される。ランプ信号が第1基準値を横切ることに応答して、第
1トランジスタをオフに切り換える。ランプ信号が第1基準値を横切った後、第1トラン
ジスタを介するボディダイオードの導通を検出したことに応答して、第1トランジスタを
オンに切り換える。ランプ信号が第2基準値を横切ることに応答して、第2トランジスタ
をオフに切り換える。ランプ信号が第2基準値を横切った後、第1トランジスタを介する
ボディダイオードの導通を検出したことに応答して、第2トランジスタをオンに切り換え
る。
エネルギー伝送システムを特徴とする。可変容量素子は、コンデンサと、第1トランジス
タと、第2トランジスタと、制御回路とを含む。第1トランジスタは、第1トランジスタ
ソース端子と、第1トランジスタドレイン端子と、第1トランジスタゲート端子とを含む
。第1トランジスタドレイン端子は、コンデンサの第1端子に電気的に接続される。第1
トランジスタゲート端子は、制御回路に結合される。第2トランジスタは、第2トランジ
スタソース端子と、第2トランジスタドレイン端子と、第2トランジスタゲート端子とを
含む。第2トランジスタドレイン端子は、コンデンサの第2端子に電気的に接続される。
第2トランジスタソース端子は、第2トランジスタソース端子に電気的に接続される。第
2トランジスタゲート端子は、制御回路に結合される。制御回路は、入力電流のゼロ交差
に対応するようにタイミング調整されたピークおよび谷を有する交互のランプ信号を生成
することを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整す
るように構成される。ランプ信号が第1基準値を横切ることに応答して、第1トランジス
タをオフに切り換える。ランプ信号が第1基準値を横切った後、第1トランジスタを介す
るボディダイオードの導通を検出したことに応答して、第1トランジスタをオンに切り換
える。ランプ信号が第2基準値を横切ることに応答して、第2トランジスタをオフに切り
換える。ランプ信号が第2基準値を横切った後、第1トランジスタを介するボディダイオ
ードの導通を検出したことに応答して、第2トランジスタをオンに切り換える。
とができる。
って制御される。
プ信号のピークに続いて第1基準値を横断した後、一定の時間遅延に続いてに第1トラン
ジスタをオンに切り換えることを含む。
プ信号のピークに続いて第1基準値を横断した後、第1トランジスタを介するボディダイ
オードの導通を検出したことに応答して、第1トランジスタをオンに切り換えることを含
む。
サの両端のゼロ電圧状態を示す。
スタ、シリコンカーバイドMOSFETトランジスタ、または窒化ガリウムMOSFET
トランジスタである。
び制御回路を含む可変容量素子を特徴とする。第1トランジスタは、第1トランジスタソ
ース端子と、第1トランジスタドレイン端子と、第1トランジスタゲート端子とを含む。
第1トランジスタドレイン端子は、コンデンサの第1端子に電気的に接続される。第1ト
ランジスタゲート端子は、制御回路に結合される。第2トランジスタは、第2トランジス
タソース端子と、第2トランジスタドレイン端子と、第2トランジスタゲート端子とを含
む。第2トランジスタドレイン端子は、コンデンサの第2端子に電気的に接続される。第
2トランジスタソース端子は、第2トランジスタソース端子に電気的に接続される。第2
トランジスタゲート端子は、制御回路に結合される。制御回路は、第1の時間に入力電流
のゼロ交差を検出することを含む動作を実行することによって、コンデンサの実効キャパ
シタンスを調整するように構成される。第1トランジスタをオフに切り換える。コンデン
サの両端の電圧がゼロの時に第1トランジスタをオンに切り換えるための第1遅延期間を
、入力値に基づいて推定する。第1の時間から第1遅延期間の後に、第1トランジスタを
オンに切り換える。第2の時間に入力電流のゼロ交差を検出する。第2トランジスタをオ
フに切り換える。コンデンサの両端の電圧がゼロの時に第2トランジスタをオンに切り換
えるための第2遅延期間を、入力値に基づいて推定する。第2の時間から第2遅延期間の
後に、第2トランジスタをオンに切り換える。
む高電圧インピーダンス整合システムを特徴とする。可変容量素子は、コンデンサと、第
1トランジスタと、第2トランジスタと、制御回路とを含む。第1トランジスタは、第1
トランジスタソース端子と、第1トランジスタドレイン端子と、第1トランジスタゲート
端子とを含む。第1トランジスタドレイン端子は、コンデンサの第1端子に電気的に接続
される。第1トランジスタゲート端子は、制御回路に結合される。第2トランジスタは、
第2トランジスタソース端子と、第2トランジスタドレイン端子と、第2トランジスタゲ
ート端子とを含む。第2トランジスタドレイン端子は、コンデンサの第2端子に電気的に
接続される。第2トランジスタソース端子は、第2トランジスタソース端子に電気的に接
続される。第2トランジスタゲート端子は、制御回路に結合される。制御回路は、第1の
時間に入力電流のゼロ交差を検出することを含む動作を実行することによって、コンデン
サの実効キャパシタンスを調整するように構成される。第1トランジスタをオフに切り換
える。コンデンサの両端の電圧がゼロの時に第1トランジスタをオンに切り換えるための
第1遅延期間を、入力値に基づいて推定する。第1の時間から第1遅延期間の後に、第1
トランジスタをオンに切り換える。第2の時間に入力電流のゼロ交差を検出する。第2ト
ランジスタをオフに切り換える。コンデンサの両端の電圧がゼロの時に第2トランジスタ
をオンに切り換えるための第2遅延期間を、入力値に基づいて推定する。第2の時間から
第2遅延期間の後に、第2トランジスタをオンに切り換える。
線エネルギー伝送システムを特徴とする。可変容量素子は、コンデンサと、第1トランジ
スタと、第2トランジスタと、制御回路とを含む。第1トランジスタは、第1トランジス
タソース端子と、第1トランジスタドレイン端子と、第1トランジスタゲート端子とを含
む。第1トランジスタドレイン端子は、コンデンサの第1端子に電気的に接続される。第
1トランジスタゲート端子は、制御回路に結合される。第2トランジスタは、第2トラン
ジスタソース端子と、第2トランジスタドレイン端子と、第2トランジスタゲート端子と
を含む。第2トランジスタドレイン端子は、コンデンサの第2端子に電気的に接続される
。第2トランジスタソース端子は、第2トランジスタソース端子に電気的に接続される。
第2トランジスタゲート端子は、制御回路に結合される。制御回路は、第1の時間に入力
電流のゼロ交差を検出することを含む動作を実行することによって、コンデンサの実効キ
ャパシタンスを調整するように構成される。第1トランジスタをオフに切り換える。コン
デンサの両端の電圧がゼロの時に第1トランジスタをオンに切り換えるための第1遅延期
間を、入力値に基づいて推定する。第1の時間から第1遅延期間の後に、第1トランジス
タをオンに切り換える。第2の時間に入力電流のゼロ交差を検出する。第2トランジスタ
をオフに切り換える。コンデンサの両端の電圧がゼロの時に第2トランジスタをオンに切
り換えるための第2遅延期間を、入力値に基づいて推定する。第2の時間から第2遅延期
間の後に第2トランジスタをオンに切り換える。
ができる。
り換えることは、第1の時間から第1遅延期間の後に一定の時間遅延に続いて第1トラン
ジスタをオンに切り換えることを含む。
り換えることは、第1トランジスタを介するボディダイオードの導通を検出したことに応
答して第1トランジスタをオンに切り換えることを含む。
サの両端のゼロ電圧状態を示す。
スタ、シリコンカーバイドMOSFETトランジスタ、または窒化ガリウムMOSFET
トランジスタである。
とを含み、第1トランジスタをオフに切り換えることは、第1の時間から第3遅延期間の
後に第1トランジスタをオフに切り換えることを含む。
とを含み、第2トランジスタをオフに切り換えることは、第2の時間から第4遅延期間の
後に第2トランジスタをオフに切り換えることを含む。
よび制御回路を含む可変容量素子を特徴とする。第1トランジスタは、第1トランジスタ
ソース端子と、第1トランジスタドレイン端子と、第1トランジスタゲート端子とを含む
。第1トランジスタドレイン端子は、コンデンサの第1端子に電気的に接続される。第1
トランジスタゲート端子は、制御回路に結合される。第2トランジスタは、第2トランジ
スタソース端子と、第2トランジスタドレイン端子と、第2トランジスタゲート端子とを
含む。第2トランジスタドレイン端子は、コンデンサの第2端子に電気的に接続される。
第2トランジスタソース端子は、第2トランジスタソース端子に電気的に接続される。第
2トランジスタゲート端子は、制御回路に結合される。制御回路は、第1の時間に第1ト
ランジスタをオフに切り換えることを含む動作を実行することによって、コンデンサの実
効キャパシタンスを調整するように構成される。第1トランジスタに関連する第1ダイオ
ードを通る電流を検出した後に、第1トランジスタをオンに切り換える。第2の時間に第
2トランジスタをオフに切り換える。第2トランジスタに関連する第2ダイオードを通る
電流を検出した後に、第2トランジスタをオンに切り換える。
含む高電圧インピーダンス整合システムを特徴とする。可変容量素子は、コンデンサと、
第1トランジスタと、第2トランジスタと、制御回路とを含む。第1トランジスタは、第
1トランジスタソース端子と、第1トランジスタドレイン端子と、第1トランジスタゲー
ト端子とを含む。第1トランジスタドレイン端子は、コンデンサの第1端子に電気的に接
続される。第1トランジスタゲート端子は、制御回路に結合される。第2トランジスタは
、第2トランジスタソース端子と、第2トランジスタドレイン端子と、第2トランジスタ
ゲート端子とを含む。第2トランジスタドレイン端子は、コンデンサの第2端子に電気的
に接続される。第2トランジスタソース端子は、第2トランジスタソース端子に電気的に
接続される。第2トランジスタゲート端子は、制御回路に結合される。制御回路は、第1
の時間に第1トランジスタをオフに切り換えることを含む動作を実行することによって、
コンデンサの実効キャパシタンスを調整するように構成される。第1トランジスタに関連
する第1ダイオードを通る電流を検出した後に、第1トランジスタをオンに切り換える。
第2の時間に第2トランジスタをオフに切り換える。第2トランジスタに関連する第2ダ
イオードを通る電流を検出した後に、第2トランジスタをオンに切り換える。
線エネルギー伝送システムを特徴とする。可変容量素子は、コンデンサと、第1トランジ
スタと、第2トランジスタと、制御回路とを含む。第1トランジスタは、第1トランジス
タソース端子と、第1トランジスタドレイン端子と、第1トランジスタゲート端子とを含
む。第1トランジスタドレイン端子は、コンデンサの第1端子に電気的に接続される。第
1トランジスタゲート端子は、制御回路に結合される。第2トランジスタは、第2トラン
ジスタソース端子と、第2トランジスタドレイン端子と、第2トランジスタゲート端子と
を含む。第2トランジスタドレイン端子は、コンデンサの第2端子に電気的に接続される
。第2トランジスタソース端子は、第2トランジスタソース端子に電気的に接続される。
第2トランジスタゲート端子は、制御回路に結合される。制御回路は、第1の時間に第1
トランジスタをオフに切り換えることを含む動作を実行することによって、コンデンサの
実効キャパシタンスを調整するように構成される。第1トランジスタに関連する第1ダイ
オードを通る電流を検出した後に、第1トランジスタをオンに切り換える。第2の時間に
第2トランジスタをオフに切り換える。第2トランジスタに関連する第2ダイオードを通
る電流を検出した後に、第2トランジスタをオンに切り換える。
る。
第2ダイオードは第2トランジスタと電気的に並列に接続される。
第2ダイオードは第2トランジスタのボディダイオードである。
ディダイオード導通センサを含む。
ードおよび第2ダイオードを介するボディダイオードの導通の開始を示す信号を提供する
。
ジスタとの間に電気的に接続された検出抵抗器を含む。
的に接続された第1入力端子と、検出抵抗器の他の端子に電気的に接続された第2入力端
子とを含む演算増幅器を含む。
作するように構成される。
作するように構成される。
スタ、シリコンカーバイドMOSFETトランジスタ、または窒化ガリウムMOSFET
トランジスタである。
ダイオードを備える第1および第2トランジスタスイッチング素子を含む無線電力伝送シ
ステムのインピーダンス整合ネットワークを特徴とする。PWMスイッチトコンデンサは
、第1および第2スイッチング素子の両端に結合される。コントローラは、電流をボディ
ダイオードから第1および第2トランジスタスイッチング素子のチャネルに向けることに
よって、ボディダイオードの導通時間を最小にするように、第1および第2スイッチング
素子に結合される。この態様および他の態様は、各々、以下の特徴の1つまたは複数を任
意に含むことができる。
イッチング素子の両端の電圧がゼロに近い、もしくはゼロになる時にスイッチングが生じ
るように制御する、ゼロ電圧スイッチングZVS回路を含む。
、マイクロコントローラに送信された出力を有するゼロ交差検出ステージと、ゼロ交差検
出ステージが結合されるパワーステージとを含む。ゼロ交差検出段は、比較器と、比較器
用の電圧信号を生成する電流センサ(908)とを含む。パワーステージは、第1および
第2トランジスタスイッチング素子を駆動するためのゲートドライバと、マイクロコント
ローラによって生成されたゲートドライバへの信号を入力するための信号絶縁とを含む。
1)スイッチング周期のサイクルを開始するステップと、(2)入力電流が上昇している
時にゼロ交差検出器により入力電流のゼロ交差を検出するステップと、(3)時間t2に
第1トランジスタスイッチング素子をオフにするようにスケジューリングするステップで
あって、ここで、
ャパシタンスをほぼ
切り換えるようにスケジューリングするステップであって、ここで
行われるよう調整される、ステップと、(5)第2トランジスタスイッチング素子M2を
オンにすることによってサイクルを終了するステップと、(6)第1トランジスタスイッ
チング素子をオフにするステップと、(7)入力電流が立ち下がっている時に入力電流の
ゼロ交差を検出するステップと、(8)時間t6に第2トランジスタスイッチング素子を
オフにするようスケジューリングステップであって、ここで、
うにスケジューリングするステップであって、ここで、
するステップと、(11)第1トランジスタスイッチング素子をオンにするステップと、
(12)第2トランジスタスイッチング素子をオフにするステップと、(13)入力電流
のゼロ交差を検出して、入力電流が上昇している時に次のサイクルを開始するステップと
、(14)
第2トランジスタスイッチング素子をゼロ電圧スイッチングするステップと、(16)第
2トランジスタスイッチング素子をオンにするステップと、(17)次のサイクルの開始
に移行するステップとを含む。
バイスである。
(GaN)またはシリコンカーバイド(SiC)トランジスタスイッチング素子である。
と、第2スイッチング素子用の第2ゲート制御信号と、第1および第2スイッチング素子
のゲート間のノードに対する基準電位とを提供するためのゲート制御モジュールである。
ステムを特徴とする。ソース側回路は、ソース側回路に給電するためのインバータと、上
述した態様のいずれかのインピーダンス整合ネットワークと、ソース共振器とを含む。デ
バイス側回路は、デバイス共振器と、デバイスインピーダンス整合ネットワークと、整流
器とを含む。インピーダンス整合ネットワークは、カップリングファクタを使用して発振
電磁エネルギーをデバイス側回路に結合し、発振側電磁エネルギーは整流器によって変換
される。
列コンデンサと、コンデンサと、インダクタとを含み、該コンデンサはPWMスイッチト
コンデンサである。
するように実施することができる。実装は、トランジスタをスイッチングする際における
電力損失に関連するボディダイオード(または逆並列ダイオード)導通時間を低減し、そ
れによって動作効率および/または熱管理を向上させることができる。実装は、比較的大
きな順方向ボディダイオード電圧降下を有するトランジスタ、例えばシリコンカーバイド
(SiC)トランジスタの窒化ガリウム(GaN)を含むトランジスタの、より広いアレ
イの使用を許可することができる。実装は、三角波、台形波、方形波、または非常に高調
波の成分を有する正弦波特性を有する波形など、高調波成分を有する入力電流の耐性の向
上を実現することができる。
せて開示される特徴を含む、本明細書で開示される他の特徴のいずれかを含むことができ
、適宜、任意に組み合わせることができる。
下の説明で明らかにされる。主題の他の特徴、態様、および利点は、説明、図面、および
請求項から明らかになるであろう。
。
よび制御プロセスを特徴とする。本開示の実装では、第1および第2スイッチング素子(
例えば、トランジスタ)の両端に結合されたPWMスイッチトコンデンサを含む回路に関
して説明する。本明細書で開示される実装は、第1および第2スイッチング素子に関連す
る外部の逆平行または内部のボディダイオードのダイオード導通時間を最小にすることが
できる。PWMスイッチトコンデンサ回路の実施形態は、従来の回路よりもはるかに高い
高調波成分を含む正弦波入力電流で動作することができる。ゼロ電圧が存在しない時にP
WMスイッチトコンデンサを短絡することは望ましくないことがあり、スイッチング素子
を損傷したり、電力損失を増加させる可能性がある。本明細書で説明する実装は、ボディ
ダイオードからトランジスタ(例えば、MOSFET)チャネルへ電流が流れるように調
整することにより、ボディダイオードの導通時間(デッドタイム)を最小にするように第
1および第2スイッチング素子を制御する。これにより、ダイオードの電圧降下による損
失が最小限に抑えられる。したがって、実装は、ゼロ電圧スイッチングを維持しながら効
率的な回路動作を提供することができる。実装は、混合信号による構成およびデジタル回
路において、ゲート制御信号を生成するために、コンピュータプロセッサ、マイクロコン
トローラ、デジタル信号プロセッサ、FPGA、CPLD、または任意の他のプログラム
可能な処理デバイスで実施することができる。さらに、本開示の実装は、例えば、高出力
車両充電システムなどの高共振無線電力伝送(HRWPT)システムにおけるインピーダ
ンス整合ネットワークによって遭遇する条件の全範囲にわたって効率的な動作を可能にす
る可変コンデンサ制御を提供する。
デジタル信号実装などのいくつかの方法で実施することができる。これらの実装を、以下
でより詳細に説明する。開示された実装の利点は、以下を含む。
可能であり、大幅に低減することができる。このようなボディダイオード(または逆並列
ダイオード)の導通時間の短縮は、MOSFET損失を低減し、パワーエレクトロニクス
の効率と熱管理を向上させる。
ード電圧降下を有するトランジスタ、例えばシリコンカーバイド(SiC)トランジスタ
の窒化ガリウム(GaN)を含むトランジスタのより広いアレイの使用を可能にする。
に高調波の成分を有する正弦波特性を有する波形など、高調波成分を有する入力電流の許
容差を向上させる。このことは、純粋な正弦波の電流を必要とする従来の制御方法よりも
有利であるに。例えば、純粋な正弦波の電流を達成するために、フィルタリング要素を回
路に追加することができるが、コストおよび部品数を増やすことになる。いくつかの実装
では、PWMコンデンサは、関連システムの起動時などの過渡状態に耐えることができる
。
高レベル機能ブロック図を示す。システムへの入力電力は、例えばAC/DCコンバータ
ブロック102においてDC変換された壁電力(AC主電源)によって供給することがで
きる。いくつかの実装では、DC電圧は、バッテリまたは他のDC電源から直接供給する
ことができる。いくつかの実装では、AC/DCコンバータブロック102は、力率補正
(PFC)ステージを含むことができる。PFCは、AC入力(例えば、50または60
Hz)をDCに変換することに加えて、電流が電圧と実質的に同相になるように電流を調
整することができる。
波形)に変換する。インバータ104によって出力されるAC電圧波形は、ソース共振器
106を駆動するために使用される。いくつかの実装では、AC電圧波形の周波数は、8
0~90kHzの範囲内であってもよい。いくつかの実装では、AC電圧波形の周波数は
、1kHz~15MHzの範囲内であってもよい。いくつかの実装では、インバータ10
4は増幅器を含む。
をソース共振器106に結合する。ソースIMN108は、効率的なスイッチング増幅器
動作を可能にすることができる。例えば、D級またはE級のスイッチング・アンプは多く
の活用形態に適しており、効率を最大化するために誘導負荷インピーダンスが必要な場合
がある。ソースIMN108は、インバータ104に見られるように、ソース共振器の実
効インピーダンスを変換することができる。ソース共振器インピーダンスは、例えば、デ
バイス共振器110および/または出力負荷に電磁結合させることによって負荷を与える
ことができる。例えば、ソース共振器106によって生成される磁場は、デバイス共振器
110に結合し、それにより対応する電圧を誘導する。このエネルギーは、例えば、直接
的に負荷に電力を供給するため、またはバッテリを充電するために、デバイス共振器11
0外へ結合される。
振器110からエネルギーを負荷114に効率的に結合し、ソース共振器106とデバイ
ス共振器110との間の電力伝送を最適化することができる。デバイスIMN112は、
負荷114のインピーダンスを、デバイスの共振器110によって見られる実効負荷イン
ピーダンスに変換することができ、これは、システム効率を高めるためにソースインピー
ダンスにより高く適合する。DC電圧を必要とする負荷のために、整流器116は、受け
取ったAC電力をDCに変換する。いくつかの実装では、ソース118およびデバイス1
20aは、フィルタ、センサ、および他の構成要素をさらに含む。
えば、80~90kHz、100~200kHz、6.78MHz)で負荷114に供給
される電力を最大にするように、または電力伝送効率を改善するように設計することがで
きる。IMN108および112内のインピーダンス整合要素は、共振器106および1
10の高品質係数(Q)値を保存するように選択して接続することができる。動作条件に
応じて、IMN108および112内の構成要素は、例えば、電力の効率的な無線転送を
向上させるように、負荷114への電力供給のために供給される電力を制御するように調
整される。
ダクタまたはインダクタのネットワーク、またはコンデンサ、インダクタ、ダイオード、
スイッチ、および抵抗の様々な組合せを含む構成要素を備えることができるが、これらに
限定されない。IMNの構成要素は、調整可能および/または可変であり、システムの効
率および動作点に影響を及ぼすように制御することができる。インピーダンス整合は、キ
ャパシタンスの変化、インダクタンスの変化、共振器の接続点の制御、磁性材料の透磁率
の調整、バイアス磁界の制御、励磁周波数の調整などによって行うことができる。インピ
ーダンス整合は、バラクタ、バラクタアレイ、切換済み素子、コンデンサバンク、切換済
み調整可能素子、逆バイアスダイオード、エアギャップコンデンサ、圧縮コンデンサ、チ
タン酸バリウムジルコニウム(BZT)電気的に調整されたコンデンサ、マイクロエレク
トロメカニカルシステム(MEMS)調整可能コンデンサ、電圧可変誘電体、トランス結
合同調回路などのいずれかもしくはその組み合わせを使用または含むことができる。可変
構成要素は、機械的調整、熱的調整、電気的調整、ピエゾ電気的調整などが可能である。
インピーダンス整合の要素は、シリコンデバイス、窒化ガリウムデバイス、シリコンカー
バイドデバイスなどとすることができる。要素は、高電流、高電圧、高電力、または電流
、電圧、および電力の任意の組合せに耐えうるように選択することができる。要素は、高
Q要素であるように選択することができる。
20との間のインピーダンス差を監視し、各IMN108および112、またはそれらの
構成要素を調整するための制御信号を提供する。いくつかの実装では、IMN108およ
び112は、固定IMNおよび動的IMNを含むことができる。例えば、固定IMNは、
システムの部分間で静的インピーダンスを有するインピーダンス整合を提供するか、又は
回路を既知の動的インピーダンス範囲に大きく調整することができる。いくつかの実装で
は、動的IMNは、粗調整可能な構成要素および/または微調整可能な構成要素をさらに
含むことができる。例えば、粗調整可能な構成要素は、動的インピーダンス範囲内でイン
ピーダンスの粗調整を可能にすることができ、一方、微調整可能な構成要素は、IMNの
全体的なインピーダンスを微調整するために使用することができる。別の例では、粗調整
可能な構成要素は望ましいインピーダンス範囲内のインピーダンス整合を達成することが
でき、微調整可能な構成要素は、望ましいインピーダンス範囲内のターゲットの周囲でよ
り正確なインピーダンスを達成することができる。
6(ソース共振器およびソースIMNを含む)に結合するソース側回路204(ソース共
振器およびソースIMNを含む)に電力を供給するインバータ202を備える無線電力伝
送システム200の実施形態の例を示す。この発振エネルギーは、次に整流器208によ
って変換される。ソース側回路204の構成要素は、ソース共振器コイルLs210と、
直列コンデンサC1s212(位置1)と、並列コンデンサC2s214(位置2)と、
コンデンサC3s216とおよびインダクタL3s218(位置3)とを含む。例示的な
実施形態において、コンデンサC3s216は、1つ以上の可変コンデンサを含んでもよ
い。例えば、可変コンデンサは、パルス幅変調(PWM)制御コンデンサとすることがで
きる。なお、リストされた各構成要素は、ネットワークまたは構成要素のグループを表す
ことができ、少なくとも位置1および3の構成要素はバランスをとることができることに
留意されたい。デバイス側回路206の構成要素は、デバイス共振器コイルLd222と
、直列コンデンサC1d224(位置1と)、並列コンデンサC2d226(位置2)と
、コンデンサC3d228およびインダクタL3d230(位置3)とを含むことができ
る。コンデンサC3d228は、1つ以上のPWMコンデンサ等の可変コンデンサを含ん
でもよい。PWMスイッチトコンデンサ216および228は、以下により詳細に説明す
るように、効率的な無線エネルギー転送を促進することができる。
スを有する様々な構成要素を備える広範囲の回路実施を有することができる。例えば、K
eslerらによる米国特許第8,461,719号は、その全体が参照により本明細書
に組み込まれており、図28aから図37bのような様々な同調可能インピーダンスネッ
トワーク構成を開示する。いくつかの実装では、図2に示す各構成要素は、ネットワーク
または構成要素のグループを表すことができる。さらに、例示的な実施形態は、高共振無
線エネルギー伝送システムと関連して表示および説明されているが、本明細書に記載され
るPWM切換済み構成要素の実装は、所与の等価インピーダンスを達成し、ダイオード導
通時間を最小限に抑えることが望ましい幅広い用途に適用可能である。
は、等価キャパシタンスは
ピーダンス値であり、φは入力位相遅延である。
たはコンデンサC1に並列に接続される。第1および第2スイッチング素子M1、M2は
、MOSFET素子とすることができる。ゲート制御回路300は、第1スイッチング素
子M1用の第1ゲート制御信号g1および第2スイッチング素子M2用の第2ゲート制御
信号g2を提供する。いくつかの実装では、ゲート制御回路300は、第1および第2ス
イッチング素子M1、M2のゲート間のノードに対する基準電位s12を提供する。
流れる。電流I2は、第1ノードN1から第1スイッチング素子M1のドレイン端子に流
れる。コンデンサC1は、Vcap+ノードとVcap-ノードとの間に接続されて、コ
ンデンサの両端の電圧を規定する。いくつかの実装では、回路は、以下により詳細に説明
されるように、MOSFETボディダイオードの導通を検知するための第1センサS1と
、スイッチトコンデンサを流れる電流を検知するための第2センサS2とを含むことがで
きる。いくつかの実装では、スイッチング素子M1およびM2はシリコンMOSFETで
あってもよい。図3Bは、M1およびM2に対して逆並列配置に配置された外部ダイオー
ドD1およびD2を備える図3Aの回路を示す。これらのダイオードD1およびD2は、
外部ダイオードまたはスイッチング素子M1およびM2のボディダイオードとすることが
できる。本明細書で用いられる「ボディダイオード」という用語は、図3Aおよび図3B
に示すトランジスタに関連するパワートランジスタボディダイオードまたは外部逆並列ダ
イオードをまとめて指す。スイッチング素子は、シリコントランジスタ、シリコンカーバ
イドトランジスタ、窒化ガリウムトランジスタ、MOSFET(金属酸化物半導体電界効
果トランジスタ)、IGBT(絶縁ゲートバイポーラトランジスタ)、JFET(接合ゲ
ート電界効果トランジスタ)、またはBJT(バイポーラ接合トランジスタ)を含むこと
ができるが、これらに限定されない。
図4は、PWMコンデンサの制御の混合信号実装の実施形態の例における図を示す。こ
の実装は、変調器404と通信中であるコントローラインタフェース402と通信中であ
るコントローラ400を含む。変調器404は、ゼロ電圧スイッチング(ZVS)制御の
ためにパルス整形回路406と通信する。パルス整形回路406は、変調器404と通信
するパワーステージ408と通信する。これらのブロックについては、以下でさらに説明
する。
例における図を示す。変調器ステージは、基準信号生成、電流センサ出力、ゼロ交差検出
、ランプ生成、およびPWM生成を含むことができる。マイクロコントローラ(μC)は
、PWMコンデンサの等価容量を制御するために使用される制御信号Vrを設定する。制
御信号Vrは、DC電圧信号または平均電圧Vrefを有する変調信号のパルス幅とする
ことができる。基準信号発生器502は、ほぼ同じ絶対値で反対の符号を有するVref
+およびVref-電圧を生成する。電流センサ504の出力は、ゼロ交差検出器506
に供給される。電流センサ504の出力は、PWMコンデンサへの入力電流I1を表す概
して正弦波の信号である。いくつかの実施例では、I1は非常に高周波の成分を有するこ
とができる。ゼロ交差検出器506は、電流I1のゼロ交差を検出する。
れば、ゼロ交差検出器506の出力は、例えば、I1が負である時に+5Vの振幅を有し
、I1が正である時に-5Vの振幅を有する信号であってもよい。ランプジェネレータ5
08は、例えば積分回路を使用して矩形波信号Vzcをランプ信号Vrampに変換する
。ランプジェネレータ508は、電流I1が正の時正の傾きを有し、電流I1が負の時負
の傾きを有する、ランプ信号を供給する。さらに、ランプ信号のピークは、図5Bのサブ
プロットIIIに示すように、電流I1のゼロ交差に対応することができる。
うる任意のDCバイアスを除去する。PWM生成器512は、スイッチング素子M1およ
びM2を制御するスイッチング関数PWM_M1およびPWM_M2を生成する。2つの
比較器514aおよび514bは、Vramp、Vref+、およびVref-からこれ
らの信号を生成するために使用される。
、以下でさらに説明するパワーステージ408の電流検出トランスL1における実測電流
I(L1)を示す。なお、この電流は純粋な正弦波ではなく、高調波成分を含む。いくつ
かの実施形態では、変調器内の構成要素が電流を処理することができるように、電流は、
1:100(またはそれに類する)比の変圧器(図5AのL1:L2に示す)を使用して
ステップダウンしてもよい。サブプロットIIは、ゼロ交差検出器506におけるノード
Vzc-とノードVzc+との間の実測電圧V(Vzc-、Vzc+)を示す。サブプロ
ットIIIは、ランプジェネレータ508の出力における三角波形を有する実測電圧V(
Vramp)を示す。サブプロットIVは、PWM生成比較器514aの出力における破
線で示す実測電圧V(PWM_M1)と、PWM生成比較器514bの出力における実線
で示すV(PWM_M2)とを示す。サブプロットVは、ノードVcap+とノードVc
ap-との間の実測電圧の電圧波形Vc1を示し、従ってノードVcap+とノードVc
ap-との間で測定された実効キャパシタンスを示す。この実効キャパシタンスには、キ
ャパシタンスC1およびスイッチング素子M1およびM2の寄与が含まれる。ライン51
6は、いくつかの実装において、スイッチング素子M1のターンオン信号の立ち上がりエ
ッジが、スイッチング素子M1のZVS動作のために遅延されなければならないことを示
している。
を示す。パルス整形回路406は、出力PWM1を有するサブ回路602と、出力PWM
2を有するサブ回路604とを含む。いくつかの実装では、入力PWM_M1および入力
PWM_M2は、コンデンサC1をオンした時に起こり得る非ゼロ電圧状態のために、ス
イッチング素子M1およびM2を直接駆動するために使用されないことがある。したがっ
て、信号PWM_M1および信号PWM_M2は、サブ回路602および604によって
調整されて、スイッチング素子M1、M2を駆動するために使用される所望の信号PWM
1およびPWM2をそれぞれ生成する。いくつかの実装では、サブ回路602およびサブ
回路604は、選択信号en0~en3を有するマルチプレクサとして動作する。
することは、過度の損失、スイッチング素子への物理的損傷、またはその両方につながる
可能性がある。パルス整形回路406は、M1およびM2のゼロ電圧ターンオンが達成さ
れるように、PWM_M1およびPWM_M2のターンオンエッジを遅延させることによ
って信号PWM_M1およびPWM_M2を調整することができる。手動で調整可能なパ
ルス整形回路は、異なる入力電流I1に対してオンザフライでZVS状態を調整するよう
に構成することができる。なお、ZVSは、選択信号en0~en3のいずれかをアクテ
ィブにすることによって手動で調整可能である。MOSFETのボディダイオードは、Z
VSがオンにする前にオンされる。ボディダイオードの導通時間は従来の動作から大幅に
減少し、最小限に抑えられる。図に示すように、パルス整形回路406は論理ゲートを使
用して実装されるが、いくつかの実装では、デジタルマルチプレクサ回路を使用して同様
の結果を達成することもできる。
ットIは電流トランスのL1での実測電流I(L1)を示す。電流検出トランスは、L1
(パワーステージ408)およびL2(変調器404)を含む。サブプロットIIは、サ
ブ回路602の入力における実測電圧V(PWM_M1)を破線で示し、サブ回路604
の入力における実測電圧V(PWM_M2)を実線で示す。サブプロットIIIは、ゲー
ト制御信号g1と基準電位s12との間の実測電圧V(g1、s12)の波形を破線で示
し、ゲート制御信号g1と基準電位s12との間の実測電圧V(g2、s12)の波形を
実線で示す。サブプロットIVは、ノードVcap+とノードVcap-との間の実測電
圧の電圧波形VC1を示し、従ってノードVcap+とノードVcap-との間で測定さ
れた実効キャパシタンスを示す。ウィンドウ606は、純粋な正弦波信号とは異なるI1
電流に対してZVSが達成されるための、M1のターンオンにおける遅延を示す。
ージ408は、コンデンサC1、バックツーバックスイッチング素子対M1およびM2、
PWMコンデンサ(I1)を流れる電流を測定する電流センサ(電流検出トランス)L1
、M1およびM2を駆動するゲートドライバ702、ゲートドライバ用の絶縁電源704
、およびゲートドライバ入力信号用の信号絶縁706を含む。入力信号は、変調器404
およびパルス整形回路406のステージによって生成される。いくつかの実装では、電流
検知信号形式L1が変調器404に供給される。
ットIは、ゲート制御信号g1と基準電位s12との間の模擬電圧V(g1、s12)の
電圧波形を破線で示し、ゲート制御信号g2と基準電位s12との実測電圧V(g2、s
12)を実線で示す。電圧波形V(g1、s12)および電圧波形V(g2、s12)は
、振幅が重複するが、V(C1)の正の半サイクルがV(C1)の負の半サイクルに対称
になるように、互いに対して180度またはスイッチング周期の半分だけシフトされる。
サブプロットIIは、電流検出トランスL1における電流波形I(L1)を示す(図5C
のパワーステージ408参照)。この電流は純粋な正弦波ではなく、高調波成分を含む。
サブプロットIIIは、第1ノードN1から第1スイッチング素子M1のドレイン端子に
流れる電流I2の波形を示す。サブプロットIVは、入力電流がコンデンサC1を流れ、
その後、M1およびM2両方のスイッチング素子がオンになると、スイッチング素子M1
およびM2に迂回されることを示す電流波形I(C1)を示す。サブプロットVは、ノー
ドVcap+とノードVcap-との間の電圧波形VC1=Vcap+-Vcap-を示
し、したがってノードVcap+とノードVcap-との間で測定される実効キャパシタ
ンスを示す。この実効キャパシタンスには、キャパシタンスC1およびスイッチング素子
M1およびM2の寄与が含まれる。
ーバーラップから完全オーバーラップに制御することができる。オーバーラップがゼロに
なると、入力電流I1はすべてコンデンサC1に流れ、PWMコンデンサの実効キャパシ
タンスはC1の値になる。ゲート信号が完全オーバーラップの時、入力電流I1はすべて
、スイッチング素子M1、M2のみを流れる。PWMコンデンサの実効キャパシタンスは
無限大に等しくなる(短絡効果により、スイッチング周波数で無限に大きな容量を持つた
め)。制御回路はオーバーラップを制御することができるため、C1~無限大の値の有効
なPWMコンデンサのキャパシタンスを生成することができる。
BのサブプロットI~Vのズームアウト図に対応する。ウィンドウ710は、ボディダイ
オードの導通時間が大幅に短縮されることを示す。
る測定値を示す。測定は、約500V/divのインバータ202の出力における絶対電
圧Vab802と、約20A/divの入力電流I1804と、コンデンサC1における
約100V/divの電圧VC1806と、ゲートg1とリファレンスsとの間10V/
divの電圧測定値Vgs1808とを含む。この実施形態では、電力レベルは約6kW
と12kWとの間に維持される。基準電圧Vrefが調整されると、実効キャパシタンス
が変化する(VC1で示される)。図8AはVrefが2.5Vであることを示す。図8
BはVrefが1.4Vであることを示す。図8CはVrefが1Vであることを示す。
図8DはVrefが0.8Vであることを示す。図8Eは、Vrefが0.5Vであるこ
とを示す。図8Fは、Vrefが0.3Vであることを示す。
図9は、PWMコンデンサに対するコントローラのデジタル実装の実施形態の例におけ
る図を示す。この実装は、コントローラ902と、ゼロ交差検出ステージ904と、パワ
ーステージ906とを含む。コントローラ902は、ゼロ交差検出ステージ904と通信
し、ゼロ交差検出ステージ904は、ゼロ交差検出器910内の比較器に対する電圧信号
を生成する電流センサ908を含む。ゼロ交差検出器910は、電流がゼロを横切る時(
例えば、極性が変化すること)を示すゼロ交差信号をコントローラ902に提供する。ゼ
ロ交差検出ステージ904は、パワーステージ906に結合される。パワーステージ90
6は、ゲートドライバ914の入力信号に対する信号絶縁回路912を含む。コントロー
ラ902は、ゲートドライバ914に対する入力信号を供給する。ゲートドライバ914
は、コンデンサC1と並列に接続されたスイッチング素子M1およびM2を駆動する。電
流センサ908は、電流検出信号をゼロ交差検出器910に供給する。ゼロ交差検出器9
10の出力は、トランジスタM1およびM2に対する駆動信号を生成するコントローラ9
02に供給される。コントローラ902は、1つまたは複数のプロセッサまたはマイクロ
コントローラとして実装することができる。いくつかの実装形態では、コントローラ90
2は、ASICまたはFPGAコントローラとして実装することができる。
にコンデンサC1をバイパスまたは短絡させるために、トランジスタM1およびM2を交
互にスイッチングすることによって、コンデンサC1の実効キャパシタンスを制御する。
コントローラ902には、コンデンサC1の所望の実効キャパシタンスを示す入力信号が
供給される。コントローラ902は、入力信号に基づいてトランジスタM1およびM2の
オン時間およびオフ時間を決定する。いくつかの実施形態では、入力信号は、90度から
180度の範囲の位相遅延φである。コントローラ902は、位相遅延φに基づいて入力
電流のトリガ点からの第1遅延期間及び第2遅延期間を決定する。コントローラ902は
、ゲートドライバ914を制御して、遅延期間に基づいてトランジスタM1およびM2を
駆動するPWM信号を生成する。説明のために、入力電流のゼロ交差がトリガポイントと
して使用されている。しかし、いくつかの実装では、電流ピークをトリガポイントとして
使用することができる。例えば、ゼロ交差検出器は、例えば微分器回路を組み込むことに
よって電流ピークを検出するように変更することができる。そのような実装では、位相遅
延φ入力の範囲は、トリガポイントのシフトを考慮して90度シフトされてもよい。
タのターンオン遅延期間を計算する。コントローラ902は、ゼロ交差検出器910から
ゼロ交差信号を受け取り、トランジスタのターンオフ遅延期間を待ってから第1トランジ
スタ(例えば、M1)をオフにする。その後、コントローラ902は、ゼロ交差からター
ンオン遅延期間を待ってから、第1トランジスタを再びオンにする。第1トランジスタが
オフされている間、電流の別のゼロ交差が生じる。いくつかの実装では、トランジスタの
ターンオン遅延期間は、トランジスタのターンオフ遅延期間と同じゼロ交差から測定する
ことができる。または、いくつかの実装では、トランジスタのターンオン遅延期間は、ト
ランジスタがオフの間に起こるゼロ交差から測定することができる。このプロセスは、入
力電流信号の次の半サイクルの間、第2トランジスタについて繰り返される。
について同じであってもよいが、異なるゼロ交差点(例えば、入力電流の逆位相で生じる
ゼロ交差点)からトリガされてもよい。いくつかの実装では、ターンオフ遅延期間および
ターンオン遅延期間は、各トランジスタで異なってもよい。いくつかの実装では、確実に
トランジスタをゼロ電圧でスイッチングすることは、トランジスタをオンにするために、
トランジスタをオフにするためよりも重要である。したがって、コントローラ902は、
後述するように、位相遅延値に基づいて理論的なトランジスタのターンオン遅延を推定す
ることができる。コンデンサC1の両端の電圧がゼロになった時にトランジスタが確実に
オンになるようにするために、コントローラ902は、推定されたトランジスタのターン
オン遅延期間の後に追加期間の間、待機してもよい。いくつかの実装では、例えば、トラ
ンジスタをターンオンにする前にC1両端の電圧を短時間ゼロにクランプするようにパワ
ートランジスタのボディダイオード電流(または逆並列ダイオードを通る電流)が確実に
起こるよう、追加期間は、所定の遅延期間(例えば、≦300ns、≦500ns、≦8
00ns、または≦1000ns)である。いくつかの実装では、コントローラ902は
、推定されたトランジスタターンオン遅延期間の後にトランジスタを介する(または逆並
列ダイオードを介する)ボディダイオードの導通を検出した後に、トランジスタをオンに
する。いくつかの実装では、コントローラ902は、トランジスタのターンオン時間を推
定せず、トランジスタを介する(または逆並列ダイオードを介する)ボディダイオードの
導通を検出した後にトランジスタをオンにする。例えば、コントローラ902は、図22
を参照して以下でより詳細に論じられるような、ボディダイオード導通センサからボディ
ダイオード導通信号を受信することができる。
ートを示す。いくつかの例では、例示的なプロセス1000は、1つまたは複数の処理デ
バイス(たとえば、プロセッサまたはマイクロコントローラ)またはコンピューティング
デバイスを使用して実行されるコンピュータ実行可能命令として提供することができる。
いくつかの例では、プロセス1000は、ハードウェアにより実現された電気回路によっ
て、例えばASICまたはFPGAコントローラとして実行されてもよい。プロセス10
00は、例えばコントローラ902によって実行することができる。
間t0)において、電流I1が上昇している時に、入力電流I1のゼロ交差がゼロ交差検
出器910によって検出される。ステップ1006において、トランジスタM1はゼロ交
差後の遅延オフ期間である時間t2でオフになるようにスケジューリングされる。例えば
、第1遅延期間は入力位相φに基づいて計算される。ここで、
ある時間t5でオンになるようにスケジューリングされ、これは例えば、
に調整される。いくつかの実装では、所定の遅延Tdelayは固定遅延(例えば、Td
elay≦300ns、≦500ns、≦800ns、または≦1000ns)である。
ステップ1010(時間t1)で、スイッチング素子M2をオンにすることにより、前の
サイクルが終了する。ステップ1012(時間t2)において、ターンオフ遅延期間の後
にトランジスタM1がオフされる。ステップ1014(時間t3)では、電流が下降して
いる時に入力電流I1のゼロ交差が検出される。いくつかの実装では、時間t3はT/2
に等しい。ステップ1016において、トランジスタM2は、t0における第1ゼロ交差
の後の第2オフ遅延期間である時間t6でオフになるようにスケジューリングされ、これ
は、例えば、
で計算される)を使用することによって時間t6でオフになるようにスケジューリングさ
れるが、時間t3において入力電流I1の第2ゼロ交差から測定される。
計算される)を使用することによって時間t9でターンオンにするようにスケジューリン
グされるが、時間t3において入力電流I1の第2ゼロ交差から測定される。
形を仮定して、スイッチング素子M1に対してZVS条件が理論的に達成される。いくつ
かの実装では、時間t4は、
がオンされる。ステップ1024(時間t6)において、トランジスタM2は、第2ター
ンオフ遅延期間の後にオフされる。ステップ1026(時間t7)では、入力電流I1の
ゼロ交差を検出して、電流I1が上昇している時に次のサイクルを開始する。トランジス
タM1は、
波形を仮定して、トランジスタM2に対するZVS条件が理論的に達成される。ステップ
1030(時間t9)において、第2ターンオン遅延期間の後にトランジスタM2がオン
される。ステップ1032は、ステップ1012に至る次のサイクルを開始するための遷
移である。
、イベントを示す縦線でマークされた電流I1波形を示す。これらの縦線は、図10Aで
説明したステップに対応するようにマークされる。さらに、位相遅延マーカ1034,1
036,1038,1040が示され、計算される。時間t0において、ゼロ交差検出器
910を使用して、立ち上がり電流I1のゼロ交差が検出される。時間t1において、ス
イッチング素子M2がオンに切り換えられて(論理1)、前のサイクルが終了する。時間
t2において、位相遅延1034はほぼφであり、PWM1はオフに切り換えられる(論
理0)。時間t3において、ゼロ交差検出器910を用いて、立ち下がり電流I1のゼロ
交差が検出される。時間t4は、I1電流に対する理論M1のボディダイオード導通をマ
ークし、ここでは位相遅延1036は約2π-φである。時間t5において、PWM1は
、すべての動作条件に対してZVSを確実にするように、遅延Tdelay(t4とt5
との間)の後にオンに切り換えられる(論理1)。時間t6において、位相遅延1038
はほぼπ+φであり、PWM2はオフに切り換えられる(論理0)。時間t7において、
ゼロ交差検出器910を用いて、立ち下がり電流I1のゼロ交差が検出される。時間t8
は、正弦波I1の電流の理論M2ボディダイオード導通をマークする。時間t9において
、PWM1は、すべての動作条件に対してZVSを確実にするように、遅延Tdelay
(t8とt9との間)の後にオンに切り換えられる。信号PWM1 1042およびPW
M2 1044のスイッチオン(設定)およびスイッチオフ(リセット)は、タイムスタ
ンプt0ないしt9と一致して示す。
ャートを示す。いくつかの例では、例示的プロセス1050は、1つまたは複数の処理デ
バイス(たとえば、プロセッサまたはマイクロコントローラ)またはコンピューティング
デバイスを使用して実行されるコンピュータ実行可能命令として提供することができる。
いくつかの例では、プロセス1050は、ハードウェアにより実現される電気回路によっ
て、例えばASICまたはFPGAコントローラとして実行することができる。プロセス
1050は、例えば、コントローラ902によって実行することができる。プロセス10
50は、図10Bに示す時間およびイベントを参照して説明される。
間t0)において、コントローラ902は、例えば、ゼロ交差検出器910からゼロ交差
検出信号を受信することによって、入力電流I1の第1ゼロ交差を検出する。ステップ1
056において、コントローラ902は、ターンオフ遅延期間を決定する。例えば、ター
ンオフ遅延期間は、入力位相φのような入力値に基づいて決定することができる。換言す
れば、入力値はターンオフ遅延期間の長さを制御する。例えば、ターンオフ遅延は次のよ
うに計算することができる。
2のうちの1つをスイッチオフにするまで待機する期間を表す。いくつかの実装では、タ
ーンオフ遅延期間がコンデンサC1の実効インピーダンスを決定する。
1ゼロ交差からターンオフ遅延期間の後にオフされる。これは、PWM1信号が論理0に
立下がることとして図10Bに示す。ステップ1060において、コントローラ902は
、トランジスタM1のオフへの切換えと入力電流I1の次の(第2)ゼロ交差(時間t3
)を検出する間の経過時間を測定する。経過時間を、時間t2と時間t3との間の時間と
して図10Bに示す。例えば、コントローラ902は、トランジスタM1がオフに切り換
えられた時にカウンタまたはタイマを開始し、次のゼロ交差が検出された時の経過時間を
測定することができる。
器910からゼロ交差検出信号を受信することによって、入力電流I1の第2ゼロ交差を
検出する。ステップ1064において、コントローラ902は、経過時間に基づいて第1
ターンオンカウンタを設定する。例えば、ターンオンカウンタは、経過時間からカウント
ダウンするように設定するか、または経過時間を測定したカウンタを反転させてゼロにカ
ウントダウンすることができる。コントローラ902は、コンデンサC1の両端の電圧が
いつゼロに戻るかを推定するためにターンオンタイマを使用する。例えば、下記の図11
A~図11Fに示すように、コンデンサC1全体における電圧の上昇および下降は、入力
電流I1のゼロ交差点に関してほぼ対称的である。したがって、コントローラ902は、
トランジスタのシャットオフ(電圧が増加する時)とそれに続くゼロ電流交差(電圧がピ
ークに達した時)(例えば、t2-t3)との間、およびその後のゼロ電流交差と推定Z
VS時間(例えば、t3-t4)との間の対称な時間間隔をカウントすることによって、
トランジスタ(例えば、トランジスタM1)をオンにする理論的なZVS時間(例えば、
時間t4)を推定することができる。
(例えば、ターンオンカウンタによって測定された第2遅延期間の後)に、第1トランジ
スタM1を再びオンにする。これは、PWM1信号が論理1に立ち上がることとして図1
0Bに示す。ターンオンカウンタは理論的なZVS時間を推定するために使用されるため
、コントローラ902は、確実にゼロ電圧を達成するために、トランジスタM1を再びオ
ンにする前に追加遅延Tdelayを組み込むことができる。追加遅延Tdelayは、
時間t4とt5との間の間隔として図10Bに示す。追加遅延Tdelayは、所定の固
定遅延期間(例えば、Tdelay≦300ns、≦500ns、≦800ns、または
≦1000ns)とすることができる。いくつかの実装では、追加遅延Tdelayは、
推定されたZVS時間とボディダイオード導通センサ等のセンサを使用してゼロ電圧状態
を検出する間の遅延とすることができる。例えば、コントローラ902は、ボディダイオ
ード導通センサ(図22を参照して以下で説明するようなもの)からの信号に応答してト
ランジスタM1を再びオンにすることができる。例えば、ボディダイオード導通センサを
使用して、トランジスタ(または関連する逆並列ダイオード)を介したボディダイオード
導通を検出することができる。コントローラ902は、コンデンサの両端のゼロ電圧状態
が達成されたことの表示としてボディダイオードの導通を使用することができる。
2ゼロ交差から(例えば、時間t3において)ターンオフ遅延期間の後にオフされる。こ
れは、PWM2信号が論理0に立ち下がることとして図10Bに示す。ステップ1070
において、コントローラ902は、トランジスタM2のオフへの切換えと入力電流I1の
次の(第3)ゼロ交差を検出する(時間t7)間の経過時間を測定する。経過時間は、時
間t6とt7との間の時間として図10Bに示す。例えば、コントローラ902は、トラ
ンジスタM2がオフに切り換えられた時にカウンタまたはタイマを開始し、次のゼロ交差
が検出された時の経過時間を測定することができる。
出器910からゼロ交差検出信号を受信することによって、入力電流I1の第3ゼロ交差
を検出する。ステップ1074において、コントローラ902は、経過時間に基づいて第
2ターンオンカウンタを設定する。例えば、第2ターンオンカウンタは経過時間からカウ
ントダウンするように設定することができ、または経過時間を測定したカウンタを反転さ
せてゼロにカウントダウンすることができる。コントローラ902は、コンデンサC1の
両端の電圧がゼロに戻る時間を推定するためにターンオンタイマを使用する。したがって
、コントローラ902は、トランジスタをオフにする時(電圧が大きい時)と、それに続
くゼロ電流交差(電圧がピークに達する時)との間(例えば、t6~t7)、およびそれ
に続くゼロ電流交差と推定ZVS時間(例えば、t7~t8)との間の対称時間間隔をカ
ウントすることによって、トランジスタ(例えば、トランジスタM2)をオンにする理論
的なZVS時間(例えば、時間t8)を推定することができる。
た後(例えば、ターンオンカウンタによって測定された第2遅延期間の後)に、第2トラ
ンジスタM2を再びオンにする。これは、図10Bにおいて、PWM2信号が論理1に上
昇することとして示す。ターンオンカウンタは理論的なZVS時間を推定するために使用
されるため、コントローラ902は、確実にゼロ電圧を達成するために、トランジスタM
2を再びオンにする前に追加遅延Tdelayを組み入れることができる。追加遅延Td
elayは、時間t8~t9の間隔として図10Bに示す。上述のように、追加遅延Td
elayは、所定の固定遅延期間(例えば、Tdelay≦300ns、≦500ns、
≦800ns、または≦1000ns)とすることができる。いくつかの実装では、追加
遅延Tdelayは、推定されたZVS時間と、ボディダイオード導通センサ等のセンサ
を使用してゼロ電圧状態を検出することの間の遅延とすることができる。ステップ107
8は、ステップ1058に至る次のサイクルを開始する遷移である。
からなされる測定値を示す。測定値は、約500V/divのインバータ202の出力に
おける絶対電圧Vab802と、約20A/divの入力電流I1804と、コンデンサ
C1における約100V/divの電圧VC1806と、ゲートg1とリファレンスsと
の間の10V/divの電圧測定値Vgs1808とを含む。この実施形態では、電力レ
ベルは約6kWと12kWとの間に維持される。位相遅延φが調整されると、実行キャパ
シタンスが変化する(VC1で示される)。図11Aは180度の位相φを示す。図11
Bは140度の位相φを示す。図11Cは120度の位相φを示す。図11dは110度
の位相φを示す。図11Eは、100度の位相φを示す。図11Fは90度の位相φを示
す。
図12は、スイッチング素子M1およびM2と、保護/診断機能とによって制御される
等価キャパシタンスを有するPWM制御コンデンサC1の混合信号実装1200の例を示
す。いくつかの実装では、コントローラ1202、変調器1204、およびパワーステー
ジ1206は、上記の実施形態といくつかの共通点を有することができる。パワーステー
ジ1206は、コンデンサC1と、スイッチング素子M1およびM2と、コンデンサC1
を流れる電流を検出する電流センサ1208とを含む。電流センサ1208は、保護/診
断回路1210、ピーク検出器1212、およびゼロ交差検出器1214のうちの1つ以
上に提供することができるコンデンサ電流情報CS1、CS2を提供する。実装は、電流
センサ情報CS1およびCS2を受信する回路のすべてを、または任意の組み合わせを含
むことができ、また全く含まなくてもよい。
18とを含むことができ、これらは、上述したものと同様であってもよい。パワーステー
ジ1206は、信号絶縁回路1222とゲートドライバ1224を含むとことができ、こ
れらは、上述したものと同様であってもよい。
例を示す。図13Aに示すピーク検出器1300は、バイポーラ(例えば、+5Vおよび
-5V)電圧源を使用する。図示された実装では、ピーク検出器1300は、演算増幅器
微分器1302と、ローパスフィルタリングおよびヒステリシスを有するゼロ交差回路1
304とを含む。ピーク検出器1300は、電流センサ1208からコンデンサ電流情報
CS1およびCS2を受け取り(図12)、図13Bに示すように、入力電流最大信号C
Fと最小信号CRとを出力する。いくつかの実装では、CFの立ち上がりエッジは入力電
流の最大値に対応し、CRの立ち上がりエッジは入力電流の最小値に対応する。
例を示す。図13Cに示すピーク検出器1300は、ユニポーラ(例えば、+3.3V)
電圧源を使用する。図示された実装では、ピーク検出器1300は、1.5VのDCバイ
アス回路1303と、ローパスフィルタリングおよびヒステリシスを有するゼロ交差回路
1304とを含む。ピーク検出器1300は、電流センサ1208(図12)からコンデ
ンサ電流情報CS1(またはCS2)を受け取り、入力電流最大信号CFを出力する。い
くつかの実装では、CFの立ち上がりエッジは入力電流の最大値に対応する。さらに、実
測CS1電流などのAC波形は、+1.5VのDC電圧バイアスに対して正規化される。
DC電圧バイアスは、例えば抵抗分圧器、電圧基準、シャントおよびレギュレータ、演算
増幅器、DC/DCコンバータ、またはそれらの組み合わせを使用して生成することがで
きる。比較器のそれぞれの出力の傾きは、負荷抵抗とコンデンサで制御することができる
。
電流整形OK(CSOK)診断のための回路実施例を示す。PWMコンデンサシステムの
実装は、本明細書に記載された保護/診断機能性の全て、または任意の組み合わせを含む
ことができ、または全く含まなくてもよい。さらに、本明細書で説明される保護/診断機
能のすべて、または任意の組み合わせを含むもの、または全く含まないものは、任意の適
切なプログラマブルデバイスを含む、ハードウェアおよびソフトウェアの任意の組み合わ
せによって実装することができる。
る。図示した実施形態では、コンデンサ電流情報CS1とCS2は、電流情報信号CS_
SE(図14A)を出力する演算増幅器に供給され、それぞれの正および負の閾値(図1
4B)と比較され、CF信号およびCR信号によってラッチされる。ラッチ出力は論理的
にORされてCSOKF信号を提供し、これを図14Cの波形図に示す。CSOK回路は
、連続する入力電流の最大値および最小値をチェックして、そのうちの1つがの特定の閾
値、たとえば、約0.5~10Aよりも小さいかどうかを判定する。連続する最大値およ
び最小値のいずれかがそれぞれの閾値より大きい場合、CSOKF信号は、入力電流が許
容可能な形状を有することの表示としてプルダウンされる。
路の例を示す。例示された実施形態では、OCP回路は、入力電流がそれぞれ正および負
の閾値OCL+およびOCL-を上回るかどうかをチェックする各比較器に提供されるC
S_SE信号(図14A)を使用する。比較器の出力は論理的にORされ、その出力はエ
ラー信号をラッチするために使用され、これによりマイクロコントローラがエラー信号(
OCEF-過電流エラーフラグ)を読み取ることができる。
を示す。図に見られるように、サブプロットIは入力電流を示し、サブプロットIIは比
較器から出力されたOECF+信号およびOECF-信号を示し、サブプロットIIIは
入力電流が約+/-26Aを超える時に設定される(ラッチ出力)OCEF信号を示す。
電流保護回路の例を示す。いくつかの実装では、IOCP回路は、入力電流が指数エンベ
ロープで増加する大きなトランジェントを検出する。なお、そのような過渡現象は、典型
的には、システムの故障によって引き起こされることを理解されたい。
する一連の比較器に供給される。比較器出力はCF信号およびCR信号でラッチされ、ラ
ッチ出力は過電流状態を識別するために組み合わせられる。
続する最大レベルと最小レベルとの間の電流レベルの差が閾値より大きい場合、コントロ
ーラによってリセットされるまで、誤差信号OCEFdiffがラッチされる。サブプロ
ットI、II、およびIIIは、上述した入力電流、CF信号およびCR信号の例をそれ
ぞれ示す。サブプロットIVは、CF信号によってラッチされた最大電流レベルを検出す
る比較器の出力の値であるA信号の例を示し、サブプロットVは、CR信号によりラッチ
された最小電流を検出する比較器の出力の値であるC信号の例を示す。サブプロットVI
は、A信号およびC信号の論理ANDに対応することができるOCEDdiff信号の例
を示す。
護回路の例を示す。一般に、OVP回路は、前のサイクルから情報を使用して、現サイク
ルで過電圧状態から保護する。いくつかの実装では、スイッチング素子に対する駆動PW
M信号のターンオフエッジを遅延することによって、MOSFET等のスイッチング素子
の早すぎるターンオフが防止される。
交差信号を含む波形の例を示す。PWM_1は、現在の電流サイクルにおける過電圧状態
から保護するために、スイッチング素子のターンオフを遅延させる信号C1を生成するた
めに遅延される。
にエラー信号を生成することができる温度センサを備える過温度保護(OTP)をさらに
含むことができる。
の実装例を示す。この実装例のゼロ交差検出器は、図5Aに示すゼロ交差検出器を部分的
に変更したもの、または異形であってもよい。ゼロ交差検出器は、差動出力信号VZC+
、VZC-を生成することができる。
バンドパスフィルタ/積分器またはランプ生成回路の実装例を示す。この実装例のランプ
生成回路は、図5Aのランプジェネレータ508を部分的に変更したもの、または異形で
あってもよい。バンドパスフィルタ/積分器は、図5BのサブプロットIIIに示すラン
プ信号のようなランプ信号を生成することができる。
生器の実装例を示す。この実装例のPWM信号発生器は、図5Aの変調器404内のPW
M発生回路を部分的に変更したもの、または異形であってもよい。上述したように、PW
M信号発生器は、図12のM1、M2などのスイッチング素子に対する駆動信号を生成す
ることができる。
を含むデジタル実装2100の例を示す。図示された実施形態では、コントローラ210
2は、ピーク検出器2106およびゼロ交差検出器2108を含む変調器2104の一部
を形成し、これらは図12に関連して示したものと同様であってもよい。ピーク検出器2
106およびゼロ交差検出器2108は、パワーステージ2120からセンサ出力信号C
S1およびCS2を受信することができる。変調器2104は、図12および/または図
13~図20に示す保護/診断回路1210の機能のすべて、または任意の組み合わせを
含むことができ、もしくは全く含まなくてもよい。図示された実施形態では、保護回路2
110は、過電圧保護(OVP)2112および過熱保護(OTP)2114を含むこと
ができる。いくつかの実装では、OVP2112及びOTP2114は、例えば図12お
よび図17に関連して上記に示す機能と類似していてもよい。なお、いくつかの実装では
、マイクロコントローラ2102は、混合信号実装の機能の一部または全部を実行するよ
うに構成またはプログラムすることができることに留意されたい。機能によっては、同様
の機能を実現するために追加のハードウェアが必要になることがある。例えば、マイクロ
コントローラ2102にプログラムすることができる機能は、過電流保護(OCP)、増
分過電流保護(iOCP)、電流整形OK(CSOK)、および/またはバンドパスフィ
ルタ/積分器であってもよい。
むことができ、これらは上述したものと同様であってもよい。パワーステージ2120は
、例えば上記のように、コンデンサC1と、スイッチング素子M1およびM2と、コンデ
ンサC1を流れる電流を検出して電流情報信号CS1およびCS2を供給する電流センサ
とを含むことができる。
いくつかの実装では、PWM制御コンデンサを備えるシステムは、そのスイッチ(例え
ば、MOSFET)のゼロ電圧スイッチングのための強化回路を含む。いくつかの実装で
は、自動ZVS実装は、PWM制御されたコンデンサに関連する例えばMOSFET等の
スイッチング素子の故障を低減または排除するために、比較的著しい信号過渡の存在下で
ZVSを提供する。いくつかの実装では、ボディダイオード導通センサは、以下により詳
細に説明するように、スイッチング素子におけるボディダイオードの導通を検出し、スイ
ッチング素子制御信号に影響を与える。
価容量を有するPWM制御コンデンサC1の混合信号実装2200の例を示す。いくつか
の実装では、コントローラ2202、変調器2204、およびパワーステージ2206は
、上記の実施形態といくつかの共通点を有することができる。パワーステージ2206は
、内部または外部ボディダイオードD1、D2を備えることができるスイッチング素子M
1およびM2およびコンデンサC1と、コンデンサC1を流れる電流を検出する電流セン
サ2208とを含む。電流センサ2208は、例えば変調器2204内のゼロ交差検出器
2214に供給可能なコンデンサ電流情報CS1およびCS2を提供する。
スイッチング素子のボディダイオード、例えばD1、D2の導通を検出することができる
ボディダイオード導通センサ2215を含む。以下により詳細に説明するように、ノード
s1およびs2における検出抵抗器Rdcs両端の電圧は、ボディダイオード導通センサ
2215に供給されてもよい。
ンドパスフィルタまたは積分器2220、およびPWM信号発生器2222を含み、上記
と同様であってもよいスイッチング素子M1、M2の制御信号を生成することができる。
パワーステージ2206は、ボディダイオード導通センサ2215に加えて、上述したも
のと同様の信号絶縁回路2224およびゲートドライバ2226を含んでもよい。ZVS
回路2230を、変調器2204とパワーステージ2206との間に設けてもよい。いく
つかの実装では、ボディダイオード導通センサ2215は、制御インターフェース220
3を介してコントローラ2202に結合することができる。
の実装例を示す。ゼロ交差検出器2214は、コンデンサ電流情報信号CS1およびCS
2を入力として受け取り、出力信号CPを生成する。出力信号CPは、コントローラ22
02に供給される。例えば、信号CPの立ち上がりエッジおよび立ち下がりエッジは、コ
ンデンサ電流のゼロ交差を示す。いくつかの実装では、ゼロ交差検出器2214は、図1
8に図示した、上述するように構成することができる。
圧源を使用する。いくつかの実装では、ゼロ交差検出器2214は、バイポーラ(例えば
、+5Vおよび-5V)電圧源(例えば、図18参照)を使用するように構成することが
できる。さらに、比較器は、電流パルスの誤検出を防止するヒステリシスを有してもよい
。さらに、実測電流などのAC波形は、+1.5Vのdc電圧バイアスに対して正規化す
ることができる。DC電圧バイアスは、例えば、抵抗分圧器、電圧リファレンス、シャン
トおよびレギュレータ、演算増幅器、DC/DCコンバータ、またはこれらの組み合わせ
を使用して生成することができる。比較器出力の傾きは、負荷抵抗およびコンデンサによ
って制御することができる。
23Aに示すボディダイオード導通センサ2215の例は、バイポーラ(例えば、+5V
および-5V)電圧源を使用する。いくつかの実装では、ボディダイオード導通センサ2
215は、ユニポーラ(例えば、3.3V)電圧源を使用するように構成することができ
る。上述したように、ボディダイオード導通センサ2215は、検出抵抗器Rdcs(図
22)の各端子におけるノードs1およびs2の電圧を受け取る。いくつかの実装では、
ボディダイオード導通センサ2215は、R7を介してノードs2に結合された第1入力
と、R8を介してノードs1に結合された第2入力とを有するレールトゥレール比較器2
302を含み、コンデンサC4が第1および第2入力間に結合される。比較器2302は
、差動出力VpおよびVnを提供し、これらは、比較器R9およびR10の入力にフィー
ドバックされる。
えばM1用のボディダイオードが導通し始めると、検出抵抗器Rdcs内の電流パルスが
検出される。コンポーネントR7、R8、およびC4は、M1(またはM2)電流のリン
ギングによるノイズを低減するローパスフィルタを形成する。構成要素R7、R8、R9
、およびR10は、電流パルスの誤検出を防止する比較器2302にヒステリシスを提供
する。出力Vnの立ち上がりエッジはM1ボディダイオードの導通開始の検出に対応し、
出力Vpの立ち上がりエッジはM2ボディダイオードの導通開始の検出に対応する。いく
つかの実装では、出力VnおよびVpは相補信号である。
図24Aは、M1の両端の電圧に対応する電圧V(Vcap+、s1)(図22参照)の
波形を示し、図24Bは、M2の両端の電圧に対応する波形V(Vcap-、s2)を示
す。図24Cは、検出抵抗器Rdcs(図22参照)を流れる電流I(Rdcs)を示す
。上述のように、ボディダイオードの導通が始まると、電流パルスが検出抵抗器Rdcs
の両端で検出される。図示された実施形態では、時刻t1において、M2(図24B参照
)はボディダイオードの導通を開始し、ボディダイオードの導通がM2電圧をクランプす
るので、M2電圧はほぼゼロに低下し、検出抵抗器Rdcsの両端に電流パルスを発生さ
せる。時刻t2において、図24Eに示すように、M2ゲート駆動信号(PWM2両端の
電圧s12(図22および図23参照))によってM2がオンされる。図24DはM1へ
のゲート駆動信号を示す。図に見られるように、Rdcs上の電流パルスは、M1、M2
スイッチング素子のボディダイオード導通に対応する。ボディダイオード導通時間である
時間tdは、t2-t1に対応する。さらに、ボディダイオードの導通時間tdを短くす
ると、MOSFETチャネルの電圧降下がボディダイオードD1およびD2の電圧降下よ
りも低くなるため、損失を低減することができる。いくつかの実装では、自動ZVSは、
対応するスイッチ(例えば、M1/M2)をオンにすることができるまで、M1またはM
2電圧がゼロになることを検出するまで待機する。
デンサC1の両端の電圧(V(Vcap+、Vcap-))を示す。時刻tzvaにおい
て、図25Bに示すように、M1またはM2のボディダイオード導通によって生じる検出
抵抗器Rdcsを流れる電流パルスに対応するC1両端のゼロ電圧が達成される。上述し
たように、電流パルスは、図25Cに示す比較器2302(図23)の出力V(Vn)の
変化をもたらす。
能デバイスと、ハードウェアとソフトウェアとの間の様々な区画とを含むことができる他
の回路実装も可能である。以下、図26の変調器の動作について簡単に説明する。
する。構成要素R13、R14、R6、R21、Cf1、Cf2および比較器CMPはゼ
ロ交差検出器を形成し、その動作は上述した通りである。構成要素R13、R14、Cf
1、Cf2はコモンモードノイズとディファレンシャルモードノイズを減衰させるローパ
スフィルタを構成し、R13、R14、R6、R21はゼロ交差検出器にヒステリシスを
供給する。構成要素R2、R4、Cd1、Cd2、R3、R5、C2、C3、Cdcf、
Rdcfおよび演算増幅器OAはバンドパスフィルタ/積分器を含む。積分器機能は方形
波信号Vzc=Vzc-Vzc+を三角波Vrampに変換する。バンドパスフィルタ機
能は、ノイズの影響を制限する。いくつかの実装では、Vref=Vref+=-Vre
fであり、Vrefは、パワーMOSFETとして提供することができるM1およびM2
に対するゲートドライバ信号のターンオフエッジと、PWMコンデンサC1の等価インピ
ーダンスとを決定する。PWM生成回路は、PWM_M1n、PWM_M1、PWM_M
2n、およびPWM_M2を出力する。
波形I(L3)を示しており、これは例えば図2のインダクタL3sを流れる電流である
。図27Bは、図27Cに示す三角波信号V(Vramp)の高ピークと低ピークにおけ
るゼロ交差検出を含むゼロ交差検出器(図26参照)の差動出力(Vzc+、Vzc-)
を示し、これは、バンドパスフィルタ/積分器から出力される。図27Dは、PWM信号
生成回路(図26)から出力されるM1ゲート駆動信号V(pwm_m1)を示す。図2
7Eは、コンデンサC1の両端の電圧を示す。図からわかるように、C1の両端の電圧が
0Vから上昇する時点でM1がオフされる。
なパルス整形および論理調整回路の実装を示す。図28Aは、図26のPWM信号発生器
から出力される信号PWM_M1およびPWM_M2を受けとるパルス整形回路2800
を示す。パルス整形回路2800は、信号PWM_M1およびPWM_M2のターンオン
エッジを遅延させる。
力と、図23の比較器2302によって提供されることができる第2入力Vnとを有する
論理ANDゲートA3を備える回路を示す。上記のように、出力の立ち上がりエッジであ
るVnはM1ボディダイオードの導通開始の検出に対応し、出力Vpの立ち上がりエッジ
はM2ボディダイオードの導通開始の検出に対応する。ANDA3出力はVne信号であ
り、コントローラによって作動される信号Vnである。同様に、ANDゲートA4はイネ
ーブル信号Vpeを生成する。なお、コントローラは、PWMコンデンサC1のスイッチ
ング素子M1およびM2のオンまたはオフならびに自動ZVS機能のオンまたはオフが可
能であることを理解されたい。
ト駆動信号PWM_1を出力する論理ORゲートA1に、入力として供給される。M2遅
延ゲート駆動信号PWM_2_PSおよびVpe信号は、M2ゲート駆動信号PWM_2
を出力する論理ORゲートA2に、入力として供給される。
変更され、それらの時間領域波形の立ち上がりエッジは、VnおよびVpの立ち上がりエ
ッジの後に来る。M1ゲートドライバ信号PWM_1の立ち上がりエッジは、Vneの立
ち上がりエッジによって決定され、立ち下がりエッジはPWM_1_PSによって決定さ
れる。M2ゲートドライバ信号PWM_2の立ち上がりエッジはVpeの立ち上がりエッ
ジによって決定され、立ち下がりエッジはPWM_2_PSによって決定される。
路2800への入力)の電圧レベルを示し、図29Cは、PWM_1_PS*5の電圧レ
ベルを示す。ここで、「*5」は倍率を示す。図29DはC1の両端の電圧V(Vcap
+、Vcap-)を示す。上述したように、M1ゲート駆動信号PWM_M1は、自動Z
VSが完了するように遅延されてM1ターンオンを遅延させる。
のPWM制御のための波形の例を示す。図30Aは、コンデンサC1の両端の電圧V(V
cap+、Vcap-)を示し、図30Bは、検出抵抗器Rdcs(図25B)を流れる
電流パルスI(Rdcs)を示し、図30Cの信号Vnの遷移をもたらして(図25Cに
も示す)、M1をオンにすることができる。M1の遅延されたターンオンを、V(pwm
_1_ps)として図30Dに示し、その生成を図28Aに示す。変調器およびパルス整
形(図28A、28B参照)は、M1をオフにするV(pwm_1_ps)のパルスエッ
ジを決定する。図30Eは、M1へのゲート駆動信号V(PWM1、s12)を、図28
に示すVnの論理ORおよびpwm_1_psとして示す。図30Fに示すM2用のゲー
ト駆動信号V(PWM2、s12)は、同様の方法で生成される。
路の結果の例を示す。上記のように、コンデンサC3s(図31C参照)のPWMは、自
動ZVSで行われる。図31Aでは、M1およびM2用のシリコンMOSFETスイッチ
ングデバイスについて、自動ZVSを備えないものを左側に示し、自動ZVSを備えるも
のを右側に示す。図31Bは、M1およびM2用のシリコンMOSFETスイッチングデ
バイスについて、自動ZVSを備えるものを左側に示し、図31Aのものとは異なる電圧
リファレンスVrefに対する自動ZVSを備えないものを右側に示す。
える(図32の右側)M1およびM2用のシリコンカーバイドMOSFETの電力損失低
減を示す。図からわかるように、自動ZVSは約16Wの電力損失を削減する。
右側)の動作中に約7.3℃の温度低下をもたらすシリコンカーバイドMOSFETとし
てのM1およびM2の熱イメージングを示す。
ンピュータ3400を示す。コンピュータ3400は、プロセッサ3402、揮発性メモ
リ3404、不揮発性メモリ3406(例えばハードディスク)、出力装置3407、お
よびグラフィカルユーザインタフェース(GUI)3408(例えば、マウス、キーボー
ド、ディスプレイ)を備える。不揮発性メモリ3406は、コンピュータ命令3412、
オペレーティングシステム3416、およびデータ3418を格納する。一例において、
コンピュータ命令3412は、揮発性メモリ3404からプロセッサ3402によって実
行される。一実施形態では、条項3420は、非一時的コンピュータ可読命令を含む。
態は、当業者によって理解され、本開示の範囲内であることが意図される。例えば、無線
電力を送信することに関連する設計、方法、構成要素の構成などは、その様々な特定の適
用およびその例と共に上記で説明される。当業者であれば、本明細書に記載された設計、
構成要素、構成または構成要素を組み合わせてもしくは交換可能に使用することができ、
上記の説明はそのような互換性または構成要素の組合せを本明細書に記載されたもののみ
に限定するものではないことを理解されたい。
車を充電するための電力伝送におけるデバイス、コンポーネント、および方法の使用に焦
点を当てている。
用して電力を受け取ることができるデバイスは、幅広い電気デバイスを含むことができ、
本明細書の例示目的で記載されたデバイスに限定されないことを理解されたい。一般に、
携帯電話、キーボード、マウス、ラジオ、カメラ、携帯電話、ヘッドセット、腕時計、ヘ
ッドフォン、ドングル、多機能カード、食品および飲料アクセサリなどの任意の携帯用電
子機器、並びにプリンタ、時計、ランプ、ヘッドフォン、外部ドライブ、プロジェクタ、
デジタルフォトフレーム、追加ディスプレイなどの任意の作業場用電子デバイスは、本明
細書に開示されたデバイス、構成要素、および方法を用いて無線で電力を受け取ることが
できる。さらに、電気またはハイブリッド車両、電動車椅子、スクーター、動力工具など
の任意の電気装置は、本明細書で開示される装置、構成要素および方法を用いて無線で電
力を受け取ることができる。
素は、回路の「構成要素」または「要素」と呼ばれる。本開示はまた、これらの構成要素
または要素の直列および並列の組み合わせを、要素、ネットワーク、トポロジ、回路など
と呼ぶ。しかしながら、より一般的には、単一の構成要素または構成要素の特定のネット
ワークが本明細書に記載されている場合、代替実施形態は、要素のネットワーク、代替ネ
ットワーク、および/またはその他を含むことができることを理解されたい。
、1つまたは複数の構成要素間の適切な有線または無線の、直接的または間接的な接続を
記述するために使用され、その結合を介して情報または信号を一方の構成要素から別の構
成要素に渡すことができる。
間においてそれらの間に介在するアクティブな要素なしで接続される直接接続を指す。用
語「電気的に接続される」または「電気的接続」は、2つの要素が共通の電位を有するよ
うに接続される要素間の電気的接続を指す。さらに、第1構成要素と第2構成要素の端子
との間の接続は、第1構成要素と、第2構成要素を通過しない端子との間に経路が存在す
ることを意味する。
タル電子回路、またはコンピュータソフトウェア、ファームウェア、もしくはハードウェ
ア、およびそれらの構造的同等物内でまたは1つ以上のそれらの組み合わせ内で、実現可
能である。本明細書に記載される主題の実施は、1つ以上のコンピュータプログラム、す
なわち、データ処理装置によって実行される、またはデータ処理装置の動作を制御するた
めのコンピュータ記憶媒体上に符号化されたコンピュータプログラム命令の1つまたは複
数のモジュールを使用して実現することができる。これに代えてまたは加えて、プログラ
ム命令は、データ処理装置によって実行される適切な受信装置へ送信される情報を符号化
するために生成された、例えば機械生成電気信号、光学信号、または電磁信号などの人工
的に生成された伝播信号にコード化されてもよい。コンピュータ記憶媒体は、コンピュー
タ可読記憶装置、コンピュータ可読記憶基板、ランダムまたはシリアル・アクセス・メモ
リ・アレイまたは装置、またはそれらの1つまたは複数の組み合わせであってもよく、も
しくはそれらに含まれてもよい。さらに、コンピュータ記憶媒体は伝播信号ではないが、
コンピュータ記憶媒体は、人工的に生成された伝播信号でコード化されたコンピュータプ
ログラム命令のソースまたは宛先とすることができる。コンピュータ記憶媒体はまた、1
つまたは複数の別個の物理的構成要素または媒体(例えば、複数のCD、ディスク、また
は他の記憶装置)であってもよく、またはこれらに含まれてもよい。
データまたは他のソースから受信したデータに対してデータ処理装置によって実行される
動作として実装することができる。
イス、および機械を包含し、例えば、プログラム可能なプロセッサ、コンピュータ、チッ
プ上のシステム、これの複数のもの、これらの組み合わせ、または上記のものを含む。装
置は、例えばFPGA(フィールドプログラマブルゲートアレイ)またはASIC(特定
用途向け集積回路)などの専用論理回路を含むことができる。装置はまた、ハードウェア
に加えて、対象のコンピュータプログラムの実行環境を生成するコード、例えば、プロセ
ッサファームウェア、プロトコルスタック、データベース管理システム、オペレーティン
グシステム、クロスプラットフォームランタイム環境、仮想マシン、またはそれらのうち
の1つ以上の組み合わせを含むものを構成するコードを含むことができる。装置および実
行環境は、ウェブサービス、分散コンピューティング、およびグリッドコンピューティン
グインフラストラクチャなど、様々な異なるコンピューティングモデルインフラストラク
チャを実現することができる。
、スクリプト、またはコードとしても知られる)は、コンパイルまたは解釈された言語、
宣言的または手続き的な言語を含む、任意の形式のプログラミング言語で記述することが
でき、また、スタンドアロンプログラムとして、またはモジュール、コンポーネント、サ
ブルーチン、オブジェクト、もしくはコンピューティング環境での使用に適した他のユニ
ットとして、任意の形式で配置することができる。コンピュータプログラムは、ファイル
システム内のファイルに対応することができるが、必ずしもその必要はない。プログラム
は、他のプログラムまたはデータ(例えば、マークアップ言語文書に格納された1つまた
は複数のスクリプト)を保持するファイルの一部、対象のプログラム専用の単一ファイル
、または複数のコーディネートファイル(たとえば、1つまたは複数のモジュール、サブ
プログラム、またはコードの一部を格納するファイル)に格納することができる。コンピ
ュータプログラムは、1つのコンピュータ上で実行されるように、または1つのサイトに
位置するもしくは複数のサイトに分散されて通信ネットワークによって相互接続された複
数のコンピュータ上で実行されるように、配置することができる。
ことによってアクションを実行する1つまたは複数のコンピュータプログラムを実行する
1つまたは複数のプログラム可能なプロセッサによって実行することができる。プロセス
および論理フローはまた、例えばFPGA(フィールドプログラマブルゲートアレイ)ま
たはASIC(特定用途向け集積回路)などの専用論理回路によっても実行することがで
き、装置をこれらの専用論理回路として実装することもできる。
サおよび専用マイクロプロセッサ、および任意の種類のデジタルコンピュータの任意の1
つまたは複数のプロセッサを含む。一般に、プロセッサは、読み出し専用メモリまたはラ
ンダムアクセスメモリまたはその両方から命令およびデータを受信する。コンピュータの
要素は、命令に従ってアクションを実行するためのプロセッサと、命令およびデータを記
憶するための1つまたは複数のメモリデバイスとを含むことができる。一般に、コンピュ
ータはまた、例えば磁気、光磁気ディスク、または光ディスク等のデータを格納するため
の1つまたは複数の大容量記憶装置からデータを受信またはそこにデータを送信、もしく
はその両方を行うために、これらの装置を含む、またはこれらの装置に動作可能に結合さ
れる。しかしながら、コンピュータはそのような装置を備える必要はない。さらに、コン
ピュータは、別のデバイス、例えば、無線電力送信機または受信機、または車両、携帯電
話、携帯情報端末(PDA)、携帯オーディオまたはビデオプレーヤ、ゲームコンソール
、または全地球測位システム(GPS)受信機などの無線充電式または無線受電式デバイ
スに埋め込むことができる。コンピュータプログラム命令およびデータの格納に適したデ
バイスは、すべての形態の不揮発性メモリ、媒体およびメモリデバイスを含み、これらは
例えば、EPROM、EEPROM、フラッシュメモリデバイスなどの半導体メモリデバ
イスと、例えば内部ハードディスクまたはリムーバブルディスク等の磁気ディスクと、光
磁気ディスクと、CD-ROMおよびDVD-ROMディスクとを含む。プロセッサおよ
びメモリは、専用論理回路によって補完されてもよく、もしくは専用論理回路に組み込む
ことができる。
または請求される可能性のある範囲の限定として解釈されるべきではなく、例示的な実装
に特有の特徴の説明として解釈されるべきである。別個の実装の文脈における本明細書で
説明される特定の機能は、単一の実装において組み合わせて実施することもできる。逆に
、単一の実装の文脈で説明されている様々な機能は、複数の実装で別々にまたは任意の適
切なサブコンビネーションで実施することもできる。さらに、特徴は、特定の組み合わせ
で作用するものとして上述されており、当初はそのように主張されているものであっても
、請求された組み合わせから1つ以上の特徴は、場合によっては組み合わせから切り取ら
れてもよく、請求された組み合わせは、サブコンビネーションまたはサブコンビネーショ
ンの変形に向けられてもよい。
ために、そのような動作が示された特定の順序で、または順番に実行されることを必要と
するものとして、または記載されたすべての動作を実行する必要があると理解されるべき
ではない。特定の状況では、マルチタスク処理と並列処理が有利な場合がある。さらに、
上述の実装における様々なシステム構成要素の分離は、すべての実装においてそのような
分離を必要とするものとして理解されるべきではなく、記載されたプログラム構成要素お
よびシステムは、一般に、単一のソフトウェア製品に一緒に統合され得るか、または複数
のソフトウェア製品にパッケージ化され得ることが理解されるべきである。
Claims (19)
- コンデンサと、
第1トランジスタ第1端子、第1トランジスタ第2端子、及び第1トランジスタゲート端子を備え、前記第1トランジスタ第1端子が前記コンデンサの第1端子に電気的に接続されている、第1トランジスタと、
第2トランジスタ第1端子、第2トランジスタ第2端子、及び第2トランジスタゲート端子を備え、前記第2トランジスタ第1端子が前記コンデンサの第2端子に電気的に接続され、前記第2トランジスタ第2端子が前記第1トランジスタ第2端子に電気的に接続されている、第2トランジスタと、
前記第1トランジスタゲート端子及び前記第2トランジスタゲート端子に結合された制御回路と、
を備える可変容量素子であって、
前記制御回路は、
入力電流のゼロ交差に対応するようにタイミング調整されたピーク及び谷を有する交互のランプ信号を生成するステップと、
前記ランプ信号が第1基準値を横切ることに応答して、前記第1トランジスタをオフに切り換えるステップと、
前記ランプ信号のピーク又は谷に続いて、前記ランプ信号が前記第1基準値を横切った後に所定の時間遅延に続いて、前記第1トランジスタをオンに切り換えるステップと、
を含む動作を行うことで、前記コンデンサの実効キャパシタンスを調整するように構成されている、可変容量素子。 - コンデンサと、
第1トランジスタ第1端子、第1トランジスタ第2端子、及び第1トランジスタゲート端子を備え、前記第1トランジスタ第1端子が前記コンデンサの第1端子に電気的に接続されている、第1トランジスタと、
第2トランジスタ第1端子、第2トランジスタ第2端子、及び第2トランジスタゲート端子を備え、前記第2トランジスタ第1端子が前記コンデンサの第2端子に電気的に接続され、前記第2トランジスタ第2端子が前記第1トランジスタ第2端子に電気的に接続されている、第2トランジスタと、
前記第1トランジスタゲート端子及び前記第2トランジスタゲート端子に結合された制御回路と、
を備える可変容量素子であって、
前記制御回路は、
入力電流のゼロ交差に対応するようにタイミング調整されたピーク及び谷を有する交互のランプ信号を生成するステップと、
前記ランプ信号が第1の傾きを有するときに、前記ランプ信号が第1基準値を横切ることに応答して、前記第1トランジスタをオフに切り換えるステップと、
前記ランプ信号が第2の傾きを有するときに、前記ランプ信号が前記第1基準値を横切ることに応答して、前記第1トランジスタをオンに切り換えるステップと、
前記ランプ信号が前記第2の傾きを有するときに、前記ランプ信号が第2基準値を横切ることに応答して、前記第2トランジスタをオフに切り換えるステップと、
前記ランプ信号が前記第1の傾きを有するときに、前記ランプ信号が前記第2基準値を横切ることに応答して、前記第2トランジスタをオンに切り換えるステップと、
を含む動作を行うことで、前記コンデンサの実効キャパシタンスを調整するように構成されている、可変容量素子。 - 前記コンデンサの前記実効キャパシタンスは、前記第1基準値及び前記第2基準値によって制御される、請求項2に記載の可変容量素子。
- 前記第2基準値は、前記第1基準値の負である値を有する、請求項2に記載の可変容量素子。
- 前記動作は、前記ランプ信号が前記第1基準値を横切った後に、前記コンデンサの両端のゼロ電圧状態に応答して、前記第1トランジスタをオンに切り換えるステップを含む、請求項2に記載の可変容量素子。
- 前記第1トランジスタ及び前記第2トランジスタは、シリコンMOSFETトランジスタ、シリコンカーバイドMOSFETトランジスタ、又は窒化ガリウムMOSFETトランジスタからなるグループから選択される、請求項1に記載の可変容量素子。
- 前記コンデンサは、インピーダンス整合システムに電気的に接続されている、請求項1に記載の可変容量素子。
- 可変容量素子と、
前記可変容量素子に電気的に結合された、誘導コイルと、
を備える、高出力無線エネルギー伝送システムであって、
前記可変容量素子は、
コンデンサと、
第1トランジスタ第1端子、第1トランジスタ第2端子、及び第1トランジスタゲート端子を備え、前記第1トランジスタ第1端子が前記コンデンサの第1端子に電気的に接続されている、第1トランジスタと、
第2トランジスタ第1端子、第2トランジスタ第2端子、及び第2トランジスタゲート端子を備え、前記第2トランジスタ第1端子が前記コンデンサの第2端子に電気的に接続され、前記第2トランジスタ第2端子が前記第1トランジスタ第2端子に電気的に接続されている、第2トランジスタと、
前記第1トランジスタゲート端子及び前記第2トランジスタゲート端子に結合された制御回路と、
を備え、
前記制御回路は、
入力電流のゼロ交差に対応するようにタイミング調整されたピーク及び谷を有する交互のランプ信号を生成するステップと、
前記ランプ信号が第1基準値を横切ることに応答して、前記第1トランジスタをオフに切り換えるステップと、
前記ランプ信号のピーク又は谷に続いて、前記ランプ信号が前記第1基準値を横切った後に所定の時間遅延に続いて、前記第1トランジスタをオンに切り換えるステップと、
を含む動作を行うことで、前記コンデンサの実効キャパシタンスを調整するように構成されている、高出力無線エネルギー伝送システム。 - 前記動作は、
前記ランプ信号が第2基準値を横切った後に第2の所定の時間遅延に続いて、前記第2トランジスタをオフに切り換えるステップと、
前記ランプ信号の第2のピーク又は谷に続いて、前記ランプ信号が前記第2基準値を横切ることに応答して、前記第2トランジスタをオンに切り換えるステップと、
を含む、請求項8に記載の高出力無線エネルギー伝送システム。 - 前記第1トランジスタ及び前記第2トランジスタは、シリコンMOSFETトランジスタ、シリコンカーバイドMOSFETトランジスタ、又は窒化ガリウムMOSFETトランジスタからなるグループから選択される、請求項8に記載の高出力無線エネルギー伝送システム。
- 前記コンデンサは、インピーダンス整合システムに電気的に接続されている、請求項8に記載の高出力無線エネルギー伝送システム。
- 可変容量素子と、
前記可変容量素子に電気的に結合された、誘導コイルと、
を備える、高出力無線エネルギー伝送システムであって、
前記可変容量素子は、
コンデンサと、
第1トランジスタ第1端子、第1トランジスタ第2端子、及び第1トランジスタゲート端子を備え、前記第1トランジスタ第1端子が前記コンデンサの第1端子に電気的に接続されている、第1トランジスタと、
第2トランジスタ第1端子、第2トランジスタ第2端子、及び第2トランジスタゲート端子を備え、前記第2トランジスタ第1端子が前記コンデンサの第2端子に電気的に接続され、前記第2トランジスタ第2端子が前記第1トランジスタ第2端子に電気的に接続されている、第2トランジスタと、
前記第1トランジスタゲート端子及び前記第2トランジスタゲート端子に結合された制御回路と、
を備え、
前記制御回路は、
入力電流のゼロ交差に対応するようにタイミング調整されたピーク及び谷を有する交互のランプ信号を生成するステップと、
前記ランプ信号が第1の傾きを有するときに、前記ランプ信号が第1基準値を横切ることに応答して、前記第1トランジスタをオフに切り換えるステップと、
前記ランプ信号が第2の傾きを有するときに、前記ランプ信号が前記第1基準値を横切ることに応答して、前記第1トランジスタをオンに切り換えるステップと、
前記ランプ信号が前記第2の傾きを有するときに、前記ランプ信号が第2基準値を横切ることに応答して前記第2トランジスタをオフに切り換えるステップと、
前記ランプ信号が前記第1の傾きを有するときに、前記ランプ信号が前記第2基準値を横切ることに応答して、前記第2トランジスタをオンに切り換えるステップと、
を含む動作を行うことで、前記コンデンサの実効キャパシタンスを調整するように構成されている、高出力無線エネルギー伝送システム。 - 前記第2基準値は、前記第1基準値の負である値を有する、請求項12に記載の高出力無線エネルギー伝送システム。
- 前記第1トランジスタ及び前記第2トランジスタは、シリコンMOSFETトランジスタ、シリコンカーバイドMOSFETトランジスタ、又は窒化ガリウムMOSFETトランジスタからなるグループから選択される、請求項12に記載の高出力無線エネルギー伝送システム。
- 前記コンデンサは、インピーダンス整合システムに電気的に接続されている、請求項12に記載の高出力無線エネルギー伝送システム。
- 前記動作は、前記ランプ信号が前記第1基準値を横切った後に、前記コンデンサの両端のゼロ電圧状態に応答して、前記第1トランジスタをオンに切り換えるステップを含む、請求項12に記載の高出力無線エネルギー伝送システム。
- 前記動作は、
前記ランプ信号が第2基準値を横切った後に第2の所定の時間遅延に続いて、前記第2トランジスタをオフに切り換えるステップと、
前記ランプ信号の第2のピーク又は谷に続いて、前記ランプ信号が前記第2基準値を横切ることに応答して、前記第2トランジスタをオンに切り換えるステップと、
を含む、請求項1に記載の可変容量素子。 - 前記第1トランジスタ及び前記第2トランジスタは、シリコンMOSFETトランジスタ、シリコンカーバイドMOSFETトランジスタ、又は窒化ガリウムMOSFETトランジスタからなるグループから選択される、請求項2に記載の可変容量素子。
- 前記コンデンサは、インピーダンス整合システムに電気的に接続されている、請求項2に記載の可変容量素子。
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