JP7046200B2 - 半導体モジュール - Google Patents

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Description

本願は、半導体モジュールに関するものである。
従来、半導体モジュールのパッケージにおいては、トラッキング対策としてパッケージの外周より突出された端子同士の間を凹凸形状とすることにより、端子同士間の沿面距離を長く形成していた。例えば、特許文献1に開示された従来の半導体モジュールのICパッケージにあっては、ICパッケージの側面全面に亘って凹凸を呈する段付き形状とし、外部リードをパッケージ外形の凹部、凸部よりジグザグ配列に引き出して構成したことにより端子同士間の沿面距離を長くするものである。
実開平1-113346号公報
しかしながら、前述した特許文献1に開示された半導体モジュールのICパッケージにおいては、パッケージの外形と端子は隣同士で異なり、樹脂によりモールドされるパッケージの金型製作が複雑な形状となり、工作性が複雑であるという課題があった。また、金型から離形の際に、金型と樹脂が接する面が広いため、樹脂剥離が発生し半導体モジュールの信頼性を損なうという問題があった。
本願は、上述のような課題を解決するための技術を開示するものであり、端子間の沿面距離を確保しつつ、モールド樹脂の工作性を簡略化するとともに信頼性を向上させた半導体モジュールを提供することを目的とする。
本願に開示される半導体モジュールは、半導体スイッチング素子と、少なくともいずれかには前記半導体スイッチング素子が装着された複数のベースと、前記半導体スイッチング素子および前記複数のベースを封止するモールド樹脂と、前記複数のベースのそれぞれと一体的に形成され、前記モールド樹脂の外周側面から突出して設けられた複数の端子と、前記複数の端子間の前記モールド樹脂の外周側面の一部に、前記複数の端子間の沿面距離を確保するような高さを有し、前記複数の端子間の対向部分を横切るように形成された凸部と、を備え、前記複数の端子は、前記モールド樹脂の外周側面からジグザグ状に配置されて形成されており、前記凸部は、ジグザグ状に配置された上下の前記複数の端子間に設けられ、横長形状を有する第1の凸部を有することを特徴とするものである。
本願に開示される半導体モジュールによれば、端子間の沿面距離を確保しつつ、モールド樹脂の工作性を簡略化するとともに信頼性を向上させることが可能な半導体モジュールを得ることができる。
実施の形態1による半導体モジュールを示す回路図である。 実施の形態1による半導体モジュールの内部構成を示す平面図である。 実施の形態1による半導体モジュールの側面図である。 実施の形態1による半導体モジュールの部分詳細図である。 実施の形態1による半導体モジュールの部分詳細図である。 実施の形態2による半導体モジュールの部分上面図である。 実施の形態2による半導体モジュールの部分側面図である。
以下、図面に基づいて実施の形態1による半導体モジュールについて説明する。
なお、各図面中において、同一符号は同一あるいは相当のものであることを示す。
実施の形態1.
図1は、実施の形態1による半導体モジュールを示す回路図である。半導体モジュール1は、複数の半導体スイッチング素子T1‐T4を少なくとも1つは内蔵している。図1は、モータ2を駆動するHブリッジ回路を示しており、半導体モジュール1は、モータ2、プラス(+)の電源3、グランド4を備えている。図1において、二重丸印は端子C1‐C6、B1、B2、G1、G2、M1、M2を示している。半導体スイッチング素子T1‐T4は、例えば電界効果トランジスタ(Field effect transistor:FET)である。図1に示すように、半導体モジュール1は、4個のFETによりブリッジ回路を構成し、上下アームの中間接続位置である小信号用の端子C5および端子C6、大電流用の端子M1および端子M2にはモータ2が接続される。
また、小信号用の端子C1、C2、C3、C4は、FETのゲート駆動用制御信号端子であり、小信号用の端子C5、C6はモータ2の電圧モニタ端子である。大電流用の端子B1および端子B2は、プラス(+)の電源3に、大電流用の端子G1および端子G2はグランド4にそれぞれ接続される。モータ2への出力端子は、大電流用の端子M1および端子M2である。
図2Aは、実施の形態1による半導体モジュールの内部構成を示す平面図であり、図1に示した回路構成を半導体モジュール1として形成したものである。また、図2Aは半導体モジュール1を透視して示したものであり、モールド樹脂10の外形を一点鎖線で示している。例えば、銅または銅合金の板状のベース11は、複数のパターンに分割されている。端子C1‐C6、B1、B2、G1、G2、M1、M2は、複数のベース11とそれぞれ一体的に形成されており、このベース11の上に半導体スイッチング素子T1‐T4が装着されて形成されている。半導体モジュール1のモールド樹脂10の外周9側面には、ベース11から延長され突出して設けられた大電流用の端子G1、B1、M1、M2、B2、G2および小信号用の端子C2、C6、C1、C3、C5、C4が形成される。図2Aに示すように、図中下側に大電流用の端子G1、B1、M1、M2、B2、G2が配列され、図中上側に小信号用の端子C2、C6、C1、C3、C5、C4が順に配列されている。
図1に示すように、Hブリッジ回路は上下アームに直列にFETが接続され、これが対で構成されているので、図2Aにおける配置も左右同様な配置、つまりミラー配置となっている。そのため、配置および接続については、一方についてのみ説明する。
図2Aに示すように、大電流用の端子B1から銅板のベース11は、半導体モジュール1の内部へ伸びており、半導体スイッチング素子T1であるFETが装着されている。半導体スイッチング素子T1であるFETのゲート(図示なし)は、ワイヤボンディングによるワイヤJ3により小信号用の端子C1に接続されている。銅板のベース11は、半導体スイッチング素子T1であるFETのドレイン(図示なし)と直接接続され、一方、ソース(図示なし)はジャンパ線J1により電気的に配線されている。このジャンパ線J1も銅板のベース11と同様に銅板状で形成され大電流を流すのみならず、伝熱性にも優れている。
ジャンパ線J1の一方(図中下側)は別のベース11と接続され、これはモータ2への出力用端子である大電流用の端子M1へと接続されている。他方、(図中上側)は下アームの半導体スイッチング素子T2であるFETのベース11へ接続されている。半導体スイッチング素子T2であるFETも半導体スイッチング素子T1であるFETと同様に、ゲートにはワイヤボンディングによるワイヤJ3で小信号用の端子C2へ、ソースはジャンパ線J2を介してグランド端子である大電流用の端子G1に接続されている。
以上のように、実施の形態1による半導体モジュール1は、半導体スイッチング素子T1、T2、T3、T4、ベース11、ジャンパ線J1、J2等々を配置して接続した後、一点鎖線のモールド樹脂10で全体を覆われて封止されている。
半導体モジュール1は半導体スイッチング素子T1‐T4がオン、オフ駆動され、比較的大電流が制御されている。具体的には、大電流用の端子G1、B1、M1、M2、B2、G2は、最大で100A程度通電する。また、小信号用の端子C1‐C6は比較的電流の信号が制御され、数mA以下通電する。
各端子C1‐C6、B1、B2、G1、G2、M1、M2は、装置全体つまり半導体モジュール1の小型化のため近接して配列される。また、装置である半導体モジュール1の設置される環境、又はモールド樹脂10の材料、塗料等々によりトラッキングが発生する可能性があり、絶縁性の確保は装置である半導体モジュール1の正常な駆動のみならず、この半導体モジュール1を含んだ全体の装置、例えば電力変換装置の信頼性に影響する。
そのため、実施の形態1における半導体モジュール1においては、沿面距離の確保が必要であるが、この距離を取りすぎると装置の小型化の阻害となる。沿面距離は一般にはその材料、汚損度等々で規定されるが、特に動作電圧が重要であり、例えば車両へ装置を装着した場合、電圧は通常バッテリ電圧14Vであるため、比較的低電圧であるので沿面距離は1mm程度でよい。しかし、電気自動車では350V程度と高電圧であるので動作電圧も350Vと仮定すると沿面距離は3mm程度が必要である。
さらに沿面距離は、絶縁樹脂であるモールド樹脂10に沿って端子同士が対向する最短距離となるので、隣接する端子との対向位置、端子自体の厚みと幅、端子の各辺同士の距離も考慮しなければならない。実施の形態1による半導体モジュール1によれば、端子同士間の半導体モジュール1の外周9の一部に凹部12または凸部13を設ける。これにより、端子間の最短距離が凹凸面によって延長される。
図2Aに示すように、図中上側のモールド樹脂10の外周9には、小信号用の端子C1、C6、C2が設けられており、小信号用の端子C1、C6、C2の間の外周9には凹部12が設けられている。一方、図中下側のモールド樹脂10の外周9には、大電流用の端子M1、B1、G1が設けられており、大電流用の端子M1、B1、G1の間の外周9には凸部13が設けられている。図2Aに示すように、この凹部12、凸部13が形成されていない場合は、端子間の最短距離は一点鎖線で示した外周9となるが、凹部12、凸部13を設けることにより、その外周9に沿った距離は凹部12の深さまたは凸部13の高さで任意に距離を稼ぐことが可能となる。また、複数の端子C1、C6、C2と凹部12または複数の端子M1、B1、G1と凸部13とは接することなく隙間を有している。
なお、小信号用の端子C1、端子C3の間14a、及び大電流用の端子M1、M2の間14bは、端子間の長さが大きく広いため、沿面距離が確保されているため、凹部12または凸部13を設ける必要がない。図2Bは、実施の形態1による半導体モジュールの側面図である。図2Bに示すように、凸部13の形状は端子G2の延在方向に形成された山形形状(台形も含む)である。また、半導体モジュール1において、モールド樹脂10の外周9の側面全体に渡って凸部13を形成しなくてもよい。さらにまた、小信号用の端子C1‐C6間に凸部13を設け、大電流用の端子G1、B1、M1、M2、B2、G2間に凹部12を設ける構成であっても、凹部12または凸部13のどちらか1種類を設ける構成であってもよい。
次に、図3、図4を用いてさらに詳細に凹凸部について説明する。図3は、実施の形態1による半導体モジュールの部分詳細図である。図3は、図2Aに示した半導体モジュール1の端子C6‐B1からC2‐G1を見た断面図であり、一点鎖線は半導体モジュール1の外周9を示している。
実施の形態1による半導体モジュール1において、小信号用の端子C2の近傍に設けた凹部12は外周9から略半円状に穿かれている。一方、凸部13は、端子G1の延在方向に向かって突出して形成されており、台形形状となっている。沿面距離は、端子の端部間の最短距離であるので、実施の形態1の半導体モジュール1では、凸部13は、大電流用の端子G1の厚み方向tに対向する部分が最も高く、端子の厚み方向tから離れるに従って徐々に低くなっている。つまり、凸部13の凸高さは、端子同士の対向部分8の距離に応じて可変させることも可能である。
端子同士間の対向部分8を横切るように凸部13を配置し、沿面距離を確保できるようにその高さを可変する。同様に凹部12であっても、破線12aのように端子C2の厚み方向、つまり端子同士の対向部分8が最も深く、厚み方向tから離れるに従って凹部12を浅くすることもできる。また、この凹部12または凸部13を設けることにより、端子同士の対向部分8の空間距離も自ずと伸ばすことができるので、トラッキング防止のみならず、端子からの放電防止にも効果がある。
図4は、実施の形態1による半導体モジュールの部分詳細図であり、凸部13を部分的に拡大して示す斜視拡大図である。凸部13は、半導体モジュール1において、大電流用の端子G1と大電流用の端子B1との間のモールド樹脂10の外周9側面(壁面)に配置されている。ここで、大電流用の端子G1と大電流用の端子B1との沿面距離をみると、大電流用の端子G1と大電流用の端子B1の対向する1つの角から直線的に引かれたラインL1は、凸部13の表面に沿っており、その長さは凸部13がない場合と比較して、長くなっている。この長さが沿面距離とみなすことができるので、凸部13の高さを可変することにより、長さを所望の距離に変更できる。
また、ラインL2は出発および到着地点である端子の角部がラインL1と同一であるが、凸部13の低い地点を回って引かれている。このラインL2のライン長であっても所望の沿面距離を確保するようにしなければならず、凸部13の頂部から徐々に低くする場合は注意してその傾斜面7を決定する必要がある。つまり、端子同士間の最短距離は直線とは限らず、凹部12または凸部13の周囲、さらにはパッケージであるモールド樹脂10の外周9についても考慮すべきである。
また、凹部12に関しても奥部から外周9に向かって滑らかな傾斜面7を有するように形成することができる。凹部12または凸部13にこの傾斜面7を設けることで、半導体モジュール1の全体のモールド樹脂10を成形するための型抜きが容易となるメリットもある。
実施の形態1による半導体モジュール1においては、凹部12または凸部13のどちらを設けた場合であっても、沿面距離を確保することに対する有意差は少ないが、別の条件によりどちらを設けるのかについて選択できる。例えば、モールド樹脂10の外周9に近接する位置までベース11等が設けられている場合は、凹部12を設ける余地がないため凸部13を設けた方が信頼性の高い半導体モジュール1が得られる。さらに、沿面距離をさらに伸ばす必要がある場合は、凹部12および凸部13を組合せて設けることも可能である。
以上のように、実施の形態1の半導体モジュール1によれば、複数の端子C1‐C6、B1、B2、G1、G2、M1、M2間のモールド樹脂10の外周9側面の一部に、複数の端子C1‐C6、B1、B2、G1、G2、M1、M2間の沿面距離を確保するような深さまたは高さを有し、複数の端子C1‐C6、B1、B2、G1、G2、M1、M2間の対向部分8を横切るように形成された凹部12または凸部13と、を備えたことにより、半導体モジュール1の信頼性を向上することができる。また、凸部13は、半導体モジュール1のモールド樹脂10と一体でなくてもよいが、一体であればモールド時の同一工程で形成することができるので、製造工程が簡略化できる効果を有する。
また、実施の形態1の半導体モジュール1によれば、沿面距離を確保して信頼性を向上すると同時に、端子同士間の空間距離も伸ばすことができる。また、半導体モジュール1において、モールド樹脂10の外周9の一部において端子同士間が凹凸状となっているので、端子自体の配置、形状には影響しないため、装置である半導体モジュール1の製造のための工作性を低下させることがない。
実施の形態2.
図5Aは、実施の形態2による半導体モジュールの部分上面図であり、図5Bは、実施の形態2による半導体モジュールの部分側面図である。図5Aおよび図5Bは、実施の形態1と回路構成は同じであるが、別構成の半導体モジュール1aを示す。ここでは、図5Aおよび図5Bを用いて、複数の端子C10‐C13間の沿面距離の確保について説明する。
図5Bに示すように、実施の形態2における半導体モジュール1aにおいては、複数の端子C10‐C13が、モールド樹脂10の外周9側面から千鳥状(ジグザグ状)に配置されて形成されている。さらに、各端子C10‐C13の対向部分8には、各端子C10‐C13の厚みのみならず各端子C10‐C13の幅方向も寄与するものである。このような複数の端子C10‐C13の配列であっても、沿面距離は、複数の端子C10‐C13間の対向部分8の最短距離であるので、端子C10‐C13の各辺からの直線となる。図5Aおよび図5Bでは、破線18が端子C12の角部から端子C10の各角部を結んだ複数の線であり、別の破線で示した対向線17が端子C10と端子C12の対向部分8に相当するので、この領域の間を横切るように凹凸部を設ける必要がある。つまり、実施の形態2における複数の端子C10‐C13間の対向部分8は、隣接した複数の端子C10‐C13の周囲の任意の箇所同士を最短距離で結ぶ複数の線により挟まれて囲まれた面積部分の領域である。
図5Aおよび図5Bにおいては、複数の端子C10‐C13間の対向部分8に凸部15を形成する事例を用いて説明する。図5Bに示すように、例えば、端子C10と端子C12の対向部分8は、別の破線で示した対向線17により挟まれて囲まれた面積部分の領域であり、斜線で示されている。また、端子C10と端子C13の対向部分8についても、別の破線で示した対向線17により挟まれて囲まれた面積部分の領域である。図5Aおよび図5Bに示すように、実施の形態2の半導体モジュール1aでは、別の破線で示した対向線17により囲まれた対向部分8に凸部15を設ける。そのため、実施の形態2の半導体モジュール1aでは、凸部15が横長形状となる。これにより、実施の形態2の半導体モジュール1aにおいては、上下の端子同士間に凸部15を設けたことになる。
さらに横方向に隣接する端子間である、例えば端子C10と端子C11、端子C12と端子C13の間にも凸部16を設けられている。
以上のように、実施の形態2による半導体モジュール1aによれば、端子同士間の対向部分8に凸部15または凸部16を設けることにより、沿面距離を確保するものである。凸部15または凸部16は、対向部分8を横切る(分断する)ように設けるもので、特に凸部15のその図中水平方向位置は対向線17を分断すればよいので左右方向の配置には自由度がある。また凸部16は、凸部15と比較して端子同士間の最短距離が長いので、凸部16の高さは凸部15の高さよりも低く形成することができる。
また、実施の形態2による半導体モジュール1aにおいても、凸部15または凸部16は、半導体モジュール1aのモールド樹脂10と一体でなくてもよいが、一体であればモールド時の同一工程で形成することができるので、製造工程が簡略化できる効果を有する。また、実施の形態2による半導体モジュール1aにおいては、端子C10‐C13同士間の対向部分8を分断するように凹部(図示なし)を設けることもできる。実施の形態2の半導体モジュール1aでは、凹凸部をできる限りどちらかの形状に1本化して単純な構造とすることが可能である。
実施の形態2において、複数の端子C10‐C13間の対向部分8は、隣接した複数の端子C10‐C13の周囲の任意の箇所同士を最短距離で結ぶ複数の線により挟まれて囲まれた面積部分の領域であると規定したが、実施の形態1の半導体モジュール1においても、例えば図4に示す端子G1と端子B1の対向部分8は、隣接した複数の端子である例えば端子G1と端子B1の周囲の任意の箇所同士を最短距離で結ぶ複数の線により挟まれて囲まれた面積部分の領域であることは言うまでもない。
本願は、様々な例示的な実施の形態及び実施例が記載されているが、1つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも1つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも1つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
1、1a 半導体モジュール、2 モータ、3 電源、4 グランド、7 傾斜面、8 対向部分、9 外周、10 モールド樹脂、11 ベース、12 凹部、12a 破線、13、15、16 凸部、17 対向線、18 破線、C1、C2、C3、C4、C5、C6、C10、C11、C12、C13、B1、B2、G1、G2、M1、M2 端子、T1、T2、T3、T4 半導体スイッチング素子

Claims (6)

  1. 半導体スイッチング素子と、
    少なくともいずれかには前記半導体スイッチング素子が装着された複数のベースと、
    前記半導体スイッチング素子および前記複数のベースを封止するモールド樹脂と、
    前記複数のベースのそれぞれと一体的に形成され、前記モールド樹脂の外周側面から突出して設けられた複数の端子と、
    前記複数の端子間の前記モールド樹脂の外周側面の一部に、前記複数の端子間の沿面距離を確保するような高さを有し、前記複数の端子間の対向部分を横切るように形成された凸部と、を備え
    前記複数の端子は、前記モールド樹脂の外周側面からジグザグ状に配置されて形成されており、
    前記凸部は、ジグザグ状に配置された上下の前記複数の端子間に設けられ、横長形状を有する第1の凸部を有することを特徴とする半導体モジュール。
  2. 前記凸部は、横方向に隣接する前記複数の端子間に設けられた第2の凸部を有することを特徴とする請求項1に記載の半導体モジュール。
  3. 前記凸部は、前記モールド樹脂と同一材料であり、前記複数の端子と前記凸部とは接することなく隙間を有することを特徴とする請求項1または請求項2に記載の半導体モジュール。
  4. 前記凸部は、前記端子の延在方向に形成された山形形状であり、前記端子の厚み方向に対向する第1の部分を有しており、
    前記凸部の高さは、前記端子の厚み方向から離れるにしたがって徐々に前記第1の部分よりも低く形成されたことを特徴とする請求項1から請求項3のいずれか1項に記載の半導体モジュール。
  5. 前記凸部は、傾斜面を有していることを特徴とする請求項1から請求項4のいずれか1項に記載の半導体モジュール。
  6. 前記複数の端子間の対向部分は、隣接した前記複数の端子の周囲の箇所同士を最短距離で結ぶ複数の線により挟まれた領域であり、
    前記凸部は、前記領域を分断するように配置されたことを特徴とする請求項1から請求項5のいずれか1項に記載の半導体モジュール。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015130465A (ja) 2013-12-06 2015-07-16 トヨタ自動車株式会社 半導体装置
JP2018022837A (ja) 2016-08-05 2018-02-08 トヨタ自動車株式会社 半導体モジュールの製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5160449A (ja) * 1974-11-25 1976-05-26 Hitachi Ltd Denshibuhin
JPS63153850A (ja) * 1986-12-17 1988-06-27 Matsushita Electronics Corp 樹脂封止型半導体装置
JPS63128745U (ja) * 1987-02-16 1988-08-23
JPH01113346U (ja) 1988-01-25 1989-07-31
JPH0897333A (ja) * 1994-09-29 1996-04-12 Tokin Corp 半導体モールドパッケージ
US6362517B1 (en) * 1999-09-22 2002-03-26 Michael Ray Bell High voltage package for electronic device
KR100958422B1 (ko) * 2003-01-21 2010-05-18 페어차일드코리아반도체 주식회사 고전압 응용에 적합한 구조를 갖는 반도체 패키지
CN102934225B (zh) * 2011-02-15 2016-05-04 松下知识产权经营株式会社 半导体装置及其制造方法
US8648456B1 (en) * 2012-07-18 2014-02-11 Infineon Technologies Ag Embedded integrated circuit package and method for manufacturing an embedded integrated circuit package
JP6125984B2 (ja) * 2013-12-11 2017-05-10 トヨタ自動車株式会社 半導体装置
US9041172B1 (en) * 2013-12-13 2015-05-26 Alpha & Omega Semiconductor, Inc. Semiconductor device for restraining creep-age phenomenon and fabricating method thereof
DE102015109073B4 (de) * 2015-06-09 2023-08-10 Infineon Technologies Ag Elektronische Vorrichtungen mit erhöhten Kriechstrecken

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015130465A (ja) 2013-12-06 2015-07-16 トヨタ自動車株式会社 半導体装置
JP2018022837A (ja) 2016-08-05 2018-02-08 トヨタ自動車株式会社 半導体モジュールの製造方法

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