JP7124474B2 - 半導体装置 - Google Patents

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Description

本明細書が開示する技術は、半導体装置に関する。
特許文献１には、半導体装置が開示されている。この半導体装置では、二つの絶縁基板の間に、二つの半導体素子が設けられている。二つの半導体素子は直列に接続されており、インバータやコンバータといった電力変換回路において、上下一対のアームを構成することができる。なお、絶縁基板とは、セラミック基板といった絶縁層の両面に、金属層といった導体層が設けられた電力用の基板である。絶縁基板の典型例としては、特に限定されないが、ＤＢＣ（Direct Bonded Copper）基板やＤＢＡ（Direct Bonded Aluminum）基板が挙げられる。
特開２０１２－１４６７６０号公報
上記した半導体装置では、二つの半導体素子の間が、二つの絶縁基板及び電力端子を介して接続されており、比較的に複雑な構成が採用されている。半導体装置の構成が複雑であると、半導体装置の製造コストだけでなく、半導体装置における電力損失が増大するおそれもある。そのことから、本明細書は、二つの半導体素子が直列に接続された半導体装置の構成を簡素化し得る技術を提供する。
本明細書が開示する半導体装置は、第１絶縁基板と、第１絶縁基板上に配置された第１半導体素子及び第２半導体素子と、第１半導体素子を介して第１絶縁基板に対向する第２絶縁基板と、第２半導体素子を介して第１絶縁基板に対向するとともに、第２絶縁基板と横並びに配置された第３絶縁基板とを備える。第１絶縁基板は、第１絶縁層と、第１絶縁層の一方側に設けられているとともに第１半導体素子及び第２半導体素子に電気的に接続された第１内側導体層と、第１絶縁層の他方側に設けられている第１外側導体層と、を有する。第２絶縁基板は、第２絶縁層と、第２絶縁層の一方側に設けられているとともに第２半導体素子に電気的に接続された第２内側導体層と、第２絶縁層の他方側に設けられている第２外側導体層と、を有する。第３絶縁基板は、第３絶縁層と、第３絶縁層の一方側に設けられているとともに第２半導体素子に電気的に接続された第３内側導体層と、第３絶縁層の他方側に設けられている第３外側導体層と、を有する。
上記した半導体装置では、第２絶縁基板と第３絶縁基板との間で、第１半導体素子と第２半導体素子とが直列に接続されている。第１半導体素子と第２半導体素子との間は、第１絶縁基板の第１内側導体層を介して接続されており、二つの半導体素子を接続する経路上に、他の絶縁基板や電力端子は介在しない。そのことから、半導体装置内の回路構造が簡素であり、例えば、半導体装置における電力損失を低減することができる。なお、横並びに配置された第２絶縁基板と第３絶縁基板は、単一の絶縁基板に置き換えられてもよい。しかしながら、第２絶縁基板と第３絶縁基板との間には、比較的に大きな電圧が印加され得る。この点に関して、単一の絶縁基板よりも、互いに独立した第２絶縁基板と第３絶縁基板を採用することによって、絶縁性を効果的に高めることができる。
実施例の半導体装置１０の外観を示す図。 図１中のＩＩ－ＩＩ線における断面図。 封止体１６を省略して、半導体装置１０の内部構造を示す分解図。 半導体装置１０の回路構造を示す回路図。 第１絶縁基板２０の第１内側導体層２４を示す斜視図。 第２絶縁基板３０の第２内側導体層３４を示す斜視図。 第３絶縁基板４０の第３内側導体層４４を示す斜視図。
本技術の一実施形態において、第２絶縁基板のサイズは、第３絶縁基板のサイズと同じであってもよいし、異なってもよい。例えば、第２絶縁基板のサイズは、第３絶縁基板のサイズよりも小さくてもよい。あるいは、第２絶縁基板のサイズは、第３絶縁基板のサイズよりも大きくてもよい。第２絶縁基板及び第３絶縁基板の各サイズは、例えば第１半導体素子及び第２半導体素子の構造に応じて、適宜設計することができる。
本技術の一実施形態において、半導体装置は、第１半導体素子及び第２半導体素子を封止する封止体をさらに備えてもよい。この場合、第１絶縁基板の第１内側導体層は、第１半導体素子及び前記第２半導体素子に直接的にはんだ付けされていてもよい。第２絶縁基板の第２内側導体層は、第１半導体素子に直接的にはんだ付けされていてもよい。そして、第３絶縁基板の第３内側導体層は、第２半導体素子に直接的にはんだ付けされていてもよい。
本技術の一実施形態において、第１半導体素子及び第２半導体素子のそれぞれは、表面電極と裏面電極とを有し、表面電極と裏面電極との間を導通及び遮断するスイッチング素子であってもよい。この場合、第１半導体素子の表面電極は、第１絶縁基板の第１内側導体層に電気的に接続されていてもよい。第１半導体素子の裏面電極は、第２絶縁基板の第２内側導体層に電気的に接続されていてもよい。第２半導体素子の表面電極は、第３絶縁基板の第３内側導体層に電気的に接続されていてもよい。そして、第２半導体素子の裏面電極は、第１絶縁基板の第１内側導体層に電気的に接続されていてもよい。このような構成によると、半導体装置は、インバータやコンバータといった電力変換回路において、上下一対のアームを構成することができる。但し、他の実施形態として、第１半導体素子及び／又は第２半導体素子は、スイッチング素子に代えて、又は加えて、ダイオード素子といった他の種類のパワー半導体素子であってもよい。
本技術の一実施形態において、上述したスイッチング素子は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。この場合、表面電極はエミッタ電極であって、裏面電極はコレクタ電極であってもよい。あるいは、上述したスイッチング素子は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）であってもよい。この場合、表面電極はソース電極であって、裏面電極はドレイン電極であってもよい。
上記した実施形態において、第１半導体素子及び第２半導体素子のそれぞれは、表面電極と同じ側に設けられた信号電極をさらに有してもよい。この場合、第１絶縁基板の第１内側導体層は、第１絶縁層上において互いに隔離された主領域と信号領域とを有してもよい。主領域は、第１半導体素子の表面電極及び第２半導体素子の裏面電極に電気的に接続されてもよく、信号領域は、第１半導体素子の信号電極に電気的に接続されてもよい。
上記した実施形態において、第１絶縁基板の第１内側導体層は、第１半導体素子及び第２半導体素子から電気的に絶縁されたフローティング領域をさらに有してもよい。この場合、フローティング領域は、信号領域が主領域とフローティング領域との間に位置するように、第１絶縁層の外周縁の近傍に設けられていてもよい。第１絶縁基板では、第１内側導体層と第１外側導体層との間の対称性が低下すると、第１絶縁基板に生じる熱変形（特に、反り変形）が大きくなる。特に、信号領域を含む範囲では、第１内側導体層が部分的に存在することから、第１内側導体層と第１外側導体層との間の対称性が低下しやすい。この点に関して、上述したフローティング領域が設けられていると、第１内側導体層と第１外側導体層との間の対称性が効果的に改善され、第１絶縁基板に生じる熱変形を抑制することができる。ここで、フローティング領域は、第１半導体素子及び第２半導体素子から電気的に絶縁されているので、半導体装置の電気的特性に与える影響も小さい。
上記した実施形態において、フローティング領域には、ダミー端子が接合されていてもよい。このような構成によると、例えば、半導体装置を製造するときに、ダミー端子を用いて第１絶縁基板の位置決めを行うことができる。特に、ダミー端子を、信号端子といった他の端子とともに一体のリードフレームで用意することで、それらの端子と第１絶縁基板との間の位置決めを行うことができる。
上記した実施形態において、第１絶縁基板を平面視したときに、フローティング領域の外周縁の一部は、第１外側導体層の外周縁と一致してもよい。このような構成によると、第１内側導体層と第１外側導体層との間の対称性が高まるので、第１絶縁基板に生じる熱変形を抑制することができる。
本技術の一実施形態において、第３絶縁基板の第３内側導体層は、第３絶縁層上において互いに隔離された主領域と信号領域とを有してもよい。この場合、第３内側導体層の主領域は、第２半導体素子の表面電極に電気的に接続されてもよく、第３内側導体層の信号領域は、第２半導体素子の前記信号電極に電気的に接続されてもよい。
上記した実施形態において、第３絶縁基板の第３内側導体層は、第１半導体素子及び前記第２半導体素子から電気的に絶縁されたフローティング領域をさらに有してもよい。この場合、第３絶縁基板では、信号領域が主領域とフローティング領域との間に位置するように、フローティング領域が第３絶縁層の外周縁の近傍に設けられていてもよい。このような構成によると、前記した第１絶縁基板の場合と同様に、第３絶縁基板の熱変形を抑制することができる。
本技術の一実施形態において、半導体装置は、第１絶縁基板と第３絶縁基板との間において、第１絶縁基板の第１内側導体層に接合された第１電力端子をさらに有してもよい。この場合、第３絶縁基板の第１電力端子に対向する範囲では、第３内側導体層が設けられていなくてもよい。このような構成によると、第１電力端子と第３絶縁基板の第３内側導体層との間が短絡することを避けることができる。
本技術の一実施形態において、半導体装置は、第１絶縁基板と第２絶縁基板との間において、第２絶縁基板の第２内側導体層に接合された第２電力端子をさらに有してもよい。この場合、第１絶縁基板の第２電力端子に対向する範囲では、第１内側導体層が設けられていなくてもよい。このような構成によると、第２電力端子と第１絶縁基板の第１内側導体層との間が短絡することを避けることができる。
本技術の一実施形態において、半導体装置は、第１絶縁基板と第３絶縁基板との間において、第３絶縁基板の第３内側導体層に接合された第３電力端子をさらに有してもよい。この場合、第１絶縁基板の第３電力端子に対向する範囲では、第１内側導体層が設けられていなくてもよい。このような構成によると、第３電力端子と第１絶縁基板の第１内側導体層との間が短絡することを避けることができる。
上記した実施形態において、第３電力端子は、第３絶縁基板と平行な方向に沿って屈曲する屈曲部を有してもよい。この場合、屈曲部は、封止体の内部に位置するとよい。このような構成によると、屈曲部によるアンカー効果によって、第３電力端子がしっかりと固定される。なお、同様の屈曲部は、例えば第１電力端子や第２電力端子といった、他の端子にも同様に採用することができる。
図面を参照して、実施例の半導体装置１０について説明する。半導体装置１０は、例えば電気自動車の電力制御装置に採用され、コンバータやインバータといった電力変換回路の少なくとも一部を構成することができる。ここでいう電気自動車は、車輪を駆動するモータを有する自動車を広く意味し、例えば、外部の電力によって充電される電気自動車、モータに加えてエンジンを有するハイブリッド車、及び燃料電池を電源とする燃料電池車等を含む。
図１－図４に示すように、半導体装置１０は、第１半導体素子１２と、第２半導体素子１４と、封止体１６とを備える。第１半導体素子１２及び第２半導体素子１４は、封止体１６の内部に封止されている。封止体１６は、絶縁材料で構成されている。特に限定されないが、本実施例における封止体１６は、例えばエポキシ樹脂といった熱硬化樹脂で構成されている。封止体１６は、概して板形状を有しており、表面１６ａと、表面１６ａの反対側に位置する裏面１６ｂとを有する。
第１半導体素子１２は、表面電極１２ａと、裏面電極１２ｂと、複数の信号電極１２ｃとを有する。表面電極１２ａ及び複数の信号電極１２ｃは、第１半導体素子１２の表面に位置しており、裏面電極１２ｂは、第１半導体素子１２の裏面に位置している。第１半導体素子１２は、表面電極１２ａと裏面電極１２ｂとの間を導通及び遮断するスイッチング素子である。特に限定されないが、本実施例における第１半導体素子１２は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であって、表面電極１２ａはエミッタ電極であり、裏面電極１２ｂはコレクタ電極である。また、第１半導体素子１２には、ＩＧＢＴに加えて、還流ダイオード１２ｄが内蔵されている。なお、他の実施形態として、第１半導体素子１２は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）であってもよい。この場合、表面電極１２ａはソース電極であり、裏面電極１２ｂはドレイン電極であってよい。
同様に、第２半導体素子１４は、表面電極１４ａと、裏面電極１４ｂと、複数の信号電極１４ｃとを有する。表面電極１４ａ及び複数の信号電極１４ｃは、第２半導体素子１４の表面に位置しており、裏面電極１４ｂは、第２半導体素子１４の裏面に位置している。第２半導体素子１４は、表面電極１４ａと裏面電極１４ｂとの間を導通及び遮断するスイッチング素子である。特に限定されないが、本実施例における第２半導体素子１４は、ＩＧＢＴであって、表面電極１４ａはエミッタ電極であり、裏面電極１４ｂはコレクタ電極である。また、第２半導体素子１４にも、ＩＧＢＴに加えて、還流ダイオード１４ｄが内蔵されている。なお、第２半導体素子１４もまた、ＭＯＳＦＥＴであってよく、表面電極１２ａがソース電極であって、裏面電極１２ｂがドレイン電極であってよい。
特に限定されないが、本実施例における第１半導体素子１２と第２半導体素子１４は、同じ構造を有しており、互いに反転させた姿勢で配置されている。但し、他の実施形態として、第１半導体素子１２と第２半導体素子１４は、互いに異なる構造を有してもよい。例えば、第１半導体素子１２と第２半導体素子１４は、互いに異なる構造のスイッチング素子であってもよい。あるいは、第１半導体素子１２がスイッチング素子であって、第２半導体素子１４がダイオード素子であってもよい。第１半導体素子１２と第２半導体素子１４には、様々な種類のパワー半導体素子を採用することができる。
半導体装置１０は、第１絶縁基板２０と、第２絶縁基板３０と、第３絶縁基板４０とをさらに備える。第１絶縁基板２０は、第２絶縁基板３０及び第３絶縁基板４０よりも大きく、第１半導体素子１２及び第２半導体素子１４の両者が、第１絶縁基板上に配置されている。第１絶縁基板２０は、第１絶縁層２２と、第１絶縁層２２の一方側に設けられた第１内側導体層２４と、第１絶縁層２２の他方側に設けられた第１外側導体層２６とを有する。第１内側導体層２４は、封止体１６の内部において、第１半導体素子１２及び第２半導体素子１４に電気的に接続されている。一方、第１外側導体層２６は、封止体１６の裏面１６ｂにおいて外部に露出されている。これにより、第１絶縁基板２０は、電気回路の一部を構成するだけでなく、第１半導体素子１２及び第２半導体素子１４の熱を外部へ放出する放熱板としても機能する。
図５に示すように、第１絶縁基板２０の第１内側導体層２４は、第１絶縁層２２上において互いに隔離された複数の領域２４ａ、２４ｂ、２４ｃを有する。複数の領域２４ａ、２４ｂ、２４ｃには、主領域２４ａと、複数の信号領域２４ｂと、フローティング領域２４ｃとが含まれる。主領域２４ａは、第１半導体素子１２の表面電極１２ａ及び第２半導体素子１４の裏面電極１４ｂに電気的に接続されている。これにより、第１半導体素子１２と第２半導体素子１４は、第１内側導体層２４の主領域２４ａを介して互い接続されている。複数の信号領域２４ｂは、第１半導体素子１２の複数の信号電極１２ｃにそれぞれ電気的に接続されている。一例ではあるが、本実施例では、第１半導体素子１２と第２半導体素子１４が、第１絶縁基板２０の第１内側導体層２４へ直接的にはんだ付けされている。但し、他の実施形態として、第１半導体素子１２と第２半導体素子１４の少なくとも一方が、第１絶縁基板２０の第１内側導体層２４へ、導体スペーサ又はボンディングワイヤといった他の部材を介して接続されてもよい。
フローティング領域２４ｃは、第１半導体素子１２及び第２半導体素子１４のいずれにも接続されておらず、第１半導体素子１２及び第２半導体素子１４から電気的に絶縁されている。フローティング領域２４ｃは、複数の信号領域２４ｂが主領域２４ａとフローティング領域２４ｃとの間に位置するように、第１絶縁層２２の外周縁の近傍に設けられている。このようなフローティング領域２４ｃは、第１絶縁基板２０に生じる熱変形（特に、反り変形）を抑制する。即ち、第１絶縁基板２０では、第１内側導体層２４と第１外側導体層２６との間の対称性が低下すると、第１絶縁基板に生じる熱変形（特に、反り変形）が大きくなる。この点に関して、複数の信号領域２４ｂを含む範囲では、主領域２４ａが形成された範囲と違って、第１内側導体層２４（即ち、信号領域２４ｂ）が部分的に存在する。従って、第１内側導体層２４と第１外側導体層２６との間の対称性が低下しやすい。これに対して、上述したフローティング領域２４ｃが設けられていると、第１内側導体層２４と第１外側導体層２６との間の対称性が効果的に改善され、第１絶縁基板２０に生じる熱変形を抑制することができる。
フローティング領域２４ｃを設ける位置については、特に限定されない。但し、第１絶縁基板２０を平面視したときに、フローティング領域２４ｃの外周縁の一部が、第１外側導体層２６の外周縁と一致するとよい。このような構成によると、第１内側導体層２４と第１外側導体層２６との間の対称性が高まるので、第１絶縁基板２０に生じる熱変形をより抑制することができる。
フローティング領域２４ｃに加えて、主領域２４ａには、複数の信号領域２４ｂと平行に延びる延出部２４ｄが設けられている。延出部２４ｄは、複数の信号領域２４ｂから見て、フローティング領域２４ｃとは反対側に設けられている。即ち、複数の信号領域２４ｂは、フローティング領域２４ｃと主領域２４ａの延出部２４ｄとの間に位置している。このような構成によると、第１内側導体層２４と第１外側導体層２６との間の対称性がさらに改善され、第１絶縁基板２０に生じる熱変形を抑制することができる。
第２絶縁基板３０は、第１半導体素子１２を介して第１絶縁基板２０に対向している。即ち、第１半導体素子１２は、第１絶縁基板２０と第２絶縁基板３０との間に配置されている。第２絶縁基板３０は、第２絶縁層３２と、第２絶縁層３２の一方側に設けられた第２内側導体層３４と、第２絶縁層３２の他方側に設けられた第２外側導体層３６とを有する。第２内側導体層３４は、封止体１６の内部において、第１半導体素子１２に電気的に接続されている。一方、第２外側導体層３６は、封止体１６の表面１６ａにおいて外部に露出されている。これにより、第２絶縁基板３０は、電気回路の一部を構成するだけでなく、第１半導体素子１２の熱を外部へ放出する放熱板としても機能する。
図６に示すように、第２絶縁基板３０の第２内側導体層３４は、単一の領域のみを有する。単一の第２内側導体層３４は、第１半導体素子１２の裏面電極１２ｂに電気的に接続されている。これにより、第２絶縁基板３０の第２内側導体層３４は、第１半導体素子１２を介して、第１絶縁基板２０の第１内側導体層２４の主領域２４ａに電気的に接続されている。一例ではあるが、本実施例では、第１半導体素子１２が、第２絶縁基板３０の第２内側導体層３４へ直接的にはんだ付けされている。但し、他の実施形態として、第１半導体素子１２は、第２絶縁基板３０の第２内側導体層３４へ、導体スペーサ又はボンディングワイヤといった他の部材を介して接続されてもよい。また、第２絶縁基板３０の第２内側導体層３４は、第１絶縁基板２０の第１内側導体層２４と同様に、第２絶縁層３２上において互いに隔離された複数の領域を有してもよい。
第３絶縁基板４０は、第２絶縁基板３０と横並びに配置されており、第２半導体素子１４を介して第１絶縁基板２０に対向している。即ち、第２半導体素子１４は、第１絶縁基板２０と第３絶縁基板４０との間に配置されている。第３絶縁基板４０は、第３絶縁層４２と、第３絶縁層４２の一方側に設けられた第３内側導体層４４と、第３絶縁層４２の他方側に設けられた第３外側導体層４６とを有する。第３内側導体層４４は、封止体１６の内部において、第２半導体素子１４に電気的に接続されている。一方、第３外側導体層４６は、封止体１６の表面１６ａにおいて外部に露出されている。これにより、第３絶縁基板４０は、電気回路の一部を構成するだけでなく、第２半導体素子１４の熱を外部へ放出する放熱板としても機能する。特に限定されないが、本実施例では、第３絶縁基板４０のサイズが、第２絶縁基板３０のサイズよりも大きい。但し、第３絶縁基板４０のサイズは、第２絶縁基板３０のサイズと同じであってもよいし、第２絶縁基板３０のサイズよりも小さくてもよい。
図７に示すように、第３絶縁基板４０の第３内側導体層４４は、第３絶縁層４２上において互いに隔離された複数の領域４４ａ、４４ｂ、４４ｃを有する。複数の領域４４ａ、４４ｂ、４４ｃには、主領域４４ａと、複数の信号領域４４ｂと、フローティング領域４４ｃとが含まれる。主領域４４ａは、第２半導体素子１４の表面電極１４ａに接続されている。これにより、第３絶縁基板４０の第３内側導体層４４は、第２半導体素子１４を介して、第１絶縁基板２０の第１内側導体層２４の主領域２４ａに電気的に接続されている。複数の信号領域４４ｂは、第２半導体素子１４の複数の信号電極１４ｃにそれぞれ電気的に接続されている。一例ではあるが、本実施例では、第２半導体素子１４が、第３絶縁基板４０の第３内側導体層４４へ直接的にはんだ付けされている。但し、他の実施形態として、第２半導体素子１４は、第３絶縁基板４０の第３内側導体層４４へ、導体スペーサ又はボンディングワイヤといった他の部材を介して接続されてもよい。
フローティング領域４４ｃは、第１半導体素子１２及び第２半導体素子１４のいずれにも接続されておらず、第１半導体素子１２及び第２半導体素子１４から電気的に絶縁されている。フローティング領域４４ｃは、複数の信号領域４４ｂが主領域４４ａとフローティング領域４４ｃとの間に位置するように、第３絶縁層４２の外周縁の近傍に設けられている。前述した第１絶縁基板２０と同様に、第３絶縁基板４０のフローティング領域４４ｃは、第３絶縁基板４０に生じる熱変形（特に、反り変形）を抑制する。なお、第３絶縁基板４０のフローティング領域４４ｃは、第１絶縁基板２０のフローティング領域２４ｃに対して、上下及び左右対称な位置に設けられている。また、第３絶縁基板４０においても、第３内側導体層４４の主領域４４ａには、複数の信号領域４４ｂと平行に延びる延出部４４ｄが設けられている。第３絶縁基板４０の延出部４４ｄは、第１絶縁基板２０の延出部２４ｄ（図５参照）と同様に、第３絶縁基板４０の熱変形を抑制することができる。
一例ではあるが、本実施例における三つの絶縁基板２０、３０、４０の各々は、ＤＢＣ（Direct Bonded Copper）基板である。絶縁層２２、３２、４２は、例えば酸化アルミニウム、窒化シリコン、窒化アルミニウム等といった、セラミックで構成されている。また、内側導体層２４、３４、４４及び外側導体層２６、３６、４６は、銅で構成されている。但し、三つの絶縁基板２０、３０、４０の各々は、ＤＢＣ基板に限定されず、例えばＤＢＡ（Direct Bonded Aluminum）基板であってもよい。あるいは、絶縁層２２、３２、４２は、ＤＢＣ基板又はＤＢＡ基板とは異なる構造を有してもよい。絶縁基板２０、３０、４０の各構成は特に限定されない。三つの絶縁基板２０、３０、４０の各々は、絶縁材料で構成された絶縁層２２、３２、４２と、金属といった導体で構成された内側導体層２４、３４、４４及び外側導体層２６、３６、４６を有すればよい。
図１、図３、図４に示すように、半導体装置１０は、第１電力端子５２と第２電力端子５４と第３電力端子５６とをさらに備える。これら三つの電力端子５２、５４、５６は、封止体１６から同じ方向へ突出しており、互いに平行に延びている。三つの電力端子５２、５４、５６は、銅又はその他金属といった、導体で構成されている。特に限定されないが、半導体装置１０の製造段階において、三つの電力端子５２、５４、５６は、単一のリードフレームによって用意されてもよい。
第１電力端子５２は、封止体１６の内部において、第１絶縁基板２０に電気的に接続されている。詳しくは、第１電力端子５２は、第１絶縁基板２０と第３絶縁基板４０との間において、第１絶縁基板２０の第１内側導体層２４の主領域２４ａに接合されている。これにより、第１電力端子５２は、第１内側導体層２４の主領域２４ａを介して、第１半導体素子１２の表面電極１２ａ及び第２半導体素子１４の裏面電極１２ｂに電気的に接続されている。図５に示すように、第１内側導体層２４の主領域２４ａでは、第１電力端子５２の接合される部分２４ｅが、他の部分よりも突出して設けられている。その一方で、図７に示すように、第３絶縁基板４０の第１電力端子５２に対向する範囲Ｘでは、第３内側導体層４４が設けられていない。このような構成によると、第１電力端子５２と第３絶縁基板４０の第３内側導体層４４とが近接せず、第１電力端子５２と第３内側導体層４４との間が短絡することを避けることができる。
第２電力端子５４は、封止体１６の内部において、第２絶縁基板３０に電気的に接続されている。詳しくは、第２電力端子５４は、第１絶縁基板２０と第２絶縁基板３０との間において、第２絶縁基板３０の第２内側導体層３４に接合されている。これにより、第２電力端子５４は、第２内側導体層３４を介して、第１半導体素子１２の裏面電極１２ｂに電気的に接続されている。図６に示すように、第２内側導体層３４では、第２電力端子５４の接合される部分３４ｅが、他の部分よりも突出して設けられている。その一方で、図５に示すように、第１絶縁基板２０の第２電力端子５４に対向する範囲Ｙでは、第１内側導体層２４が設けられていない。このような構成によると、第２電力端子５４と第１絶縁基板２０の第１内側導体層２４とが近接せず、第２電力端子５４と第１内側導体層２４との間が短絡することを避けることができる。
第３電力端子５６は、封止体１６の内部において、第３絶縁基板４０に電気的に接続されている。詳しくは、第３電力端子５６は、第１絶縁基板２０と第３絶縁基板４０との間において、第３絶縁基板４０の第３内側導体層４４に接合されている。これにより、第３電力端子５６は、第３内側導体層４４を介して、第２半導体素子１４の表面電極１４ａに電気的に接続されている。図７に示すように、第３内側導体層４４の主領域４４ａでは、第３電力端子５６の接合される部分４４ｅが、他の部分よりも突出して設けられている。その一方で、図５に示すように、第１絶縁基板２０の第３電力端子５６に対向する範囲Ｚでは、第１内側導体層２４が設けられていない。このような構成によると、第３電力端子５６と第１絶縁基板２０の第１内側導体層２４とが近接せず、第３電力端子５６と第１内側導体層２４との間が短絡することを避けることができる。
第３電力端子５６は、第３絶縁基板４０と平行な方向に沿って屈曲する屈曲部５６ａを有する。屈曲部５６ａは、封止体１６の内部に位置しており、そのアンカー効果によって、第３電力端子５６がしっかりと固定される。なお、同様の屈曲部は、例えば第１電力端子５２や第２電力端子５４といった、他の端子にも同様に採用することができる。また、三つの電力端子５２、５４、５６は、それぞれの厚み方向にも屈曲している。このような構成によると、各々の電力端子５２、５４、５６が、封止体１６の熱変形に応じて伸縮しやすくなるので、各々の電力端子５２、５４、５６と内側導体層２４、３４、４４との間の接合部分に作用する負荷を軽減することができる。
図１、図３、図４に示すように、半導体装置１０は、複数の第１信号端子５８と複数の第２信号端子６０とをさらに備える。これら信号端子５８、６０は、封止体１６から同じ方向へ突出しており、互いに平行に延びている。複数の信号端子５８、６０は、銅又はその他金属といった、導体で構成されている。
複数の第１信号端子５８は、封止体１６の内部において、第１絶縁基板２０に電気的に接続されている。詳しくは、複数の第１信号端子５８は、第１絶縁基板２０の第１内側導体層２４の複数の信号領域２４ｂ（図５参照）にそれぞれ接合されている。これにより、複数の第１信号端子５８は、第１内側導体層２４の複数の信号領域２４ｂを介して、第１半導体素子１２の複数の信号電極１２ｃに、それぞれ電気的に接続されている。一例ではあるが、本実施例では、複数の第１信号端子５８が、第１内側導体層２４の複数の信号領域２４ｂへ直接的にはんだ付けされている。但し、他の実施形態として、複数の第１信号端子５８は、複数の信号領域２４ｂ（又は第１半導体素子１２の複数の信号電極１２ｃ）へ、導体スペーサ又はボンディングワイヤといった他の部材を介して接続されてもよい。
複数の第２信号端子６０は、封止体１６の内部において、第３絶縁基板４０に電気的に接続されている。詳しくは、複数の第２信号端子６０は、第３絶縁基板４０の第３内側導体層４４の複数の信号領域４４ｂ（図７参照）に、それぞれ接合されている。これにより、複数の第２信号端子６０は、第３内側導体層４４の複数の信号領域４４ｂを介して、第２半導体素子１４の複数の信号電極１４ｃに、それぞれ電気的に接続されている。一例ではあるが、本実施例では、複数の第２信号端子６０が、第３内側導体層４４の複数の信号領域４４ｂへ直接的にはんだ付けされている。但し、他の実施形態として、複数の第２信号端子６０は、複数の信号領域４４ｂ（又は第２半導体素子１４の複数の信号電極１４ｃ）へ、導体スペーサ又はボンディングワイヤといった他の部材を介して接続されてもよい。
半導体装置１０はさらに、二つのダミー端子６２、６４を備える。各々のダミー端子６２、６４は、複数の信号端子５８、６０と同じ方向に突出している。一方のダミー端子６２は、第１絶縁基板２０の第１内側導体層２４のフローティング領域２４ｃに接合されている。他方のダミー端子６４は、第３絶縁基板４０の第３内側導体層４４のフローティング領域４４ｃに接合されている。一例ではあるが、半導体装置１０の製造段階において、二つのダミー端子６２、６４は、複数の信号端子５８、６０と共に、一体のリードフレームによって用意される。二つのダミー端子６２、６４が、フローティング領域２４ｃ、４４ｃに接合されることで、複数の信号端子５８、６０を含むリードフレームが、第１絶縁基板２０及び第３絶縁基板４０に対して正しく位置決めされる。
以上のように、本実施例の半導体装置１０では、第２絶縁基板３０と第３絶縁基板４０との間で、第１半導体素子１２と第２半導体素子１４とが直列に接続されている。第１半導体素子１２と第２半導体素子１４との間は、第１絶縁基板２０の第１内側導体層２４を介して接続されており、二つの半導体素子１２、１４を接続する経路上に、他の絶縁基板や電力端子は介在しない。そのことから、半導体装置１０内の回路構造が簡素であり、例えば、半導体装置１０における電力損失を低減することができる。なお、横並びに配置された第２絶縁基板３０と第３絶縁基板４０は、単一の絶縁基板に置き換えられてもよい。しかしながら、第２絶縁基板３０と第３絶縁基板４０との間には、比較的に大きな電圧が印加され得る。この点に関して、単一の絶縁基板よりも、互いに独立した第２絶縁基板３０と第３絶縁基板４０を採用することによって、絶縁性を効果的に高めることができる。
以上、いくつかの具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書又は図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものである。
１０：半導体装置
１２：第１半導体素子
１４：第２半導体素子
１６：封止体
２０：第１絶縁基板
２２：第１絶縁層
２４：第１内側導体層
２６：第１外側導体層
３０：第２絶縁基板
３２：第２絶縁層
３４：第２内側導体層
３６：第２外側導体層
４０：第３絶縁基板
４２：第３絶縁層
４４：第３内側導体層
４６：第３外側導体層
５２：第１電力端子
５４：第２電力端子
５６：第３電力端子
５８：第１信号端子
６０：第２信号端子
６２、６４：ダミー端子

Claims (18)

  1. 第１絶縁基板と、
    前記第１絶縁基板上に配置された第１半導体素子及び第２半導体素子と、
    前記第１半導体素子を介して前記第１絶縁基板に対向する第２絶縁基板と、
    前記第２半導体素子を介して前記第１絶縁基板に対向するとともに、前記第２絶縁基板と横並びに配置された第３絶縁基板と、
    前記第１半導体素子及び前記第２半導体素子を封止する封止体と、
    を備え、
    前記第１絶縁基板は、第１絶縁層と、前記第１絶縁層の一方側に設けられているとともに前記第１半導体素子及び前記第２半導体素子に電気的に接続された第１内側導体層と、前記第１絶縁層の他方側に設けられている第１外側導体層と、を有し、
    前記第２絶縁基板は、第２絶縁層と、前記第２絶縁層の一方側に設けられているとともに前記第１半導体素子に電気的に接続された第２内側導体層と、前記第２絶縁層の他方側に設けられている第２外側導体層と、を有し、
    前記第３絶縁基板は、第３絶縁層と、前記第３絶縁層の一方側に設けられているとともに前記第２半導体素子に電気的に接続された第３内側導体層と、前記第３絶縁層の他方側に設けられている第３外側導体層と、を有し、
    前記第１絶縁基板の前記第１内側導体層は、前記第１半導体素子及び前記第２半導体素子に直接的にはんだ付けされており、
    前記第２絶縁基板の前記第２内側導体層は、前記第１半導体素子に直接的にはんだ付けされており、
    前記第３絶縁基板の前記第３内側導体層は、前記第２半導体素子に直接的にはんだ付けされている、
    半導体装置。
  2. 前記第１半導体素子及び前記第２半導体素子のそれぞれは、表面電極と裏面電極とを有し、前記表面電極と前記裏面電極との間を導通及び遮断するスイッチング素子であり、
    前記第１半導体素子の前記表面電極は、前記第１絶縁基板の前記第１内側導体層に電気的に接続されており、
    前記第１半導体素子の前記裏面電極は、前記第２絶縁基板の前記第２内側導体層に電気的に接続されており、
    前記第２半導体素子の前記表面電極は、前記第３絶縁基板の前記第３内側導体層に電気的に接続されており、
    前記第２半導体素子の前記裏面電極は、前記第１絶縁基板の前記第１内側導体層に電気的に接続されている、請求項１に記載の半導体装置。
  3. 前記第１半導体素子及び前記第２半導体素子のそれぞれは、前記表面電極と同じ側に設けられた信号電極をさらに有し、
    前記第１絶縁基板の前記第１内側導体層は、前記第１絶縁層上において互いに隔離された主領域と信号領域とを有し、
    前記主領域は、前記第１半導体素子の前記表面電極及び前記第２半導体素子の前記裏面電極に電気的に接続されており、
    前記信号領域は、前記第１半導体素子の前記信号電極に電気的に接続されている、請求項２に記載の半導体装置。
  4. 第１絶縁基板と、
    前記第１絶縁基板上に配置された第１半導体素子及び第２半導体素子と、
    前記第１半導体素子を介して前記第１絶縁基板に対向する第２絶縁基板と、
    前記第２半導体素子を介して前記第１絶縁基板に対向するとともに、前記第２絶縁基板と横並びに配置された第３絶縁基板と、
    を備え、
    前記第１絶縁基板は、第１絶縁層と、前記第１絶縁層の一方側に設けられているとともに前記第１半導体素子及び前記第２半導体素子に電気的に接続された第１内側導体層と、前記第１絶縁層の他方側に設けられている第１外側導体層と、を有し、
    前記第２絶縁基板は、第２絶縁層と、前記第２絶縁層の一方側に設けられているとともに前記第１半導体素子に電気的に接続された第２内側導体層と、前記第２絶縁層の他方側に設けられている第２外側導体層と、を有し、
    前記第３絶縁基板は、第３絶縁層と、前記第３絶縁層の一方側に設けられているとともに前記第２半導体素子に電気的に接続された第３内側導体層と、前記第３絶縁層の他方側に設けられている第３外側導体層と、を有し、
    前記第１半導体素子及び前記第２半導体素子のそれぞれは、表面電極と裏面電極とを有し、前記表面電極と前記裏面電極との間を導通及び遮断するスイッチング素子であり、
    前記第１半導体素子の前記表面電極は、前記第１絶縁基板の前記第１内側導体層に電気的に接続されており、
    前記第１半導体素子の前記裏面電極は、前記第２絶縁基板の前記第２内側導体層に電気的に接続されており、
    前記第２半導体素子の前記表面電極は、前記第３絶縁基板の前記第３内側導体層に電気的に接続されており、
    前記第２半導体素子の前記裏面電極は、前記第１絶縁基板の前記第１内側導体層に電気的に接続されており、
    前記第１半導体素子及び前記第２半導体素子のそれぞれは、前記表面電極と同じ側に設けられた信号電極をさらに有し、
    前記第１絶縁基板の前記第１内側導体層は、前記第１絶縁層上において互いに隔離された主領域と信号領域とを有し、
    前記主領域は、前記第１半導体素子の前記表面電極及び前記第２半導体素子の前記裏面電極に電気的に接続されており、
    前記信号領域は、前記第１半導体素子の前記信号電極に電気的に接続されている、
    半導体装置。
  5. 前記第１絶縁基板の前記第１内側導体層は、前記第１半導体素子及び前記第２半導体素子から電気的に絶縁されたフローティング領域をさらに有し、
    前記フローティング領域は、前記信号領域が前記主領域と前記フローティング領域との間に位置するように、前記第１絶縁層の外周縁の近傍に設けられている、請求項３又は４に記載の半導体装置。
  6. 前記フローティング領域には、ダミー端子が接合されている、請求項５に記載の半導体装置。
  7. 前記第１絶縁基板を平面視したときに、前記フローティング領域の外周縁の一部は、前記第１外側導体層の外周縁と一致する、請求項５又は６に記載の半導体装置。
  8. 前記第３絶縁基板の前記第３内側導体層は、前記第３絶縁層上において互いに隔離された主領域と信号領域とを有し、
    前記第３内側導体層の前記主領域は、前記第２半導体素子の前記表面電極に電気的に接続されており、
    前記第３内側導体層の前記信号領域は、前記第２半導体素子の前記信号電極に電気的に接続されている、請求項３から７のいずれか一項に記載の半導体装置。
  9. 前記第３絶縁基板の前記第３内側導体層は、前記第１半導体素子及び前記第２半導体素子から電気的に絶縁されたフローティング領域をさらに有し、
    前記第３絶縁基板において、前記フローティング領域は、前記信号領域が前記主領域と前記フローティング領域との間に位置するように、前記第３絶縁層の外周縁の近傍に設けられている、請求項８に記載の半導体装置。
  10. 前記スイッチング素子は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であって、前記表面電極はエミッタ電極であり、前記裏面電極はコレクタ電極である、請求項２から９のいずれか一項に記載の半導体装置。
  11. 前記スイッチング素子は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）であって、前記表面電極はソース電極であり、前記裏面電極はドレイン電極である、請求項２から９のいずれか一項に記載の半導体装置。
  12. 前記第１絶縁基板と前記第３絶縁基板との間において、前記第３絶縁基板の前記第３内側導体層に接合された第３電力端子をさらに有し、
    前記第１絶縁基板の前記第３電力端子に対向する範囲では、前記第１内側導体層が設けられていない、請求項１から１１のいずれか一項に記載の半導体装置。
  13. 前記第３電力端子は、前記第３絶縁基板と平行な方向に沿って屈曲する屈曲部を有する、請求項１２に記載の半導体装置。
  14. 第１絶縁基板と、
    前記第１絶縁基板上に配置された第１半導体素子及び第２半導体素子と、
    前記第１半導体素子を介して前記第１絶縁基板に対向する第２絶縁基板と、
    前記第２半導体素子を介して前記第１絶縁基板に対向するとともに、前記第２絶縁基板と横並びに配置された第３絶縁基板と、
    を備え、
    前記第１絶縁基板は、第１絶縁層と、前記第１絶縁層の一方側に設けられているとともに前記第１半導体素子及び前記第２半導体素子に電気的に接続された第１内側導体層と、前記第１絶縁層の他方側に設けられている第１外側導体層と、を有し、
    前記第２絶縁基板は、第２絶縁層と、前記第２絶縁層の一方側に設けられているとともに前記第１半導体素子に電気的に接続された第２内側導体層と、前記第２絶縁層の他方側に設けられている第２外側導体層と、を有し、
    前記第３絶縁基板は、第３絶縁層と、前記第３絶縁層の一方側に設けられているとともに前記第２半導体素子に電気的に接続された第３内側導体層と、前記第３絶縁層の他方側に設けられている第３外側導体層と、を有し、
    前記第１絶縁基板と前記第３絶縁基板との間において、前記第３絶縁基板の前記第３内側導体層に接合された第３電力端子をさらに有し、
    前記第１絶縁基板の前記第３電力端子に対向する範囲では、前記第１内側導体層が設けられておらず、
    前記第３電力端子は、前記第３絶縁基板と平行な方向に沿って屈曲する屈曲部を有する、
    半導体装置。
  15. 前記第２絶縁基板のサイズは、前記第３絶縁基板のサイズよりも小さい、請求項１から１４のいずれか一項に記載の半導体装置。
  16. 前記第２絶縁基板のサイズは、前記第３絶縁基板のサイズよりも大きい、請求項１から１４のいずれか一項に記載の半導体装置。
  17. 前記第１絶縁基板と前記第３絶縁基板との間において、前記第１絶縁基板の前記第１内側導体層に接合された第１電力端子をさらに有し、
    前記第３絶縁基板の前記第１電力端子に対向する範囲では、前記第３内側導体層が設けられていない、請求項１から１６のいずれか一項に記載の半導体装置。
  18. 前記第１絶縁基板と前記第２絶縁基板との間において、前記第２絶縁基板の前記第２内側導体層に接合された第２電力端子をさらに有し、
    前記第１絶縁基板の前記第２電力端子に対向する範囲では、前記第１内側導体層が設けられていない、請求項１から１７のいずれか一項に記載の半導体装置。
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