JP7041477B2 - 導電性ボール及び電子装置とそれらの製造方法 - Google Patents

導電性ボール及び電子装置とそれらの製造方法 Download PDF

Info

Publication number
JP7041477B2
JP7041477B2 JP2017131925A JP2017131925A JP7041477B2 JP 7041477 B2 JP7041477 B2 JP 7041477B2 JP 2017131925 A JP2017131925 A JP 2017131925A JP 2017131925 A JP2017131925 A JP 2017131925A JP 7041477 B2 JP7041477 B2 JP 7041477B2
Authority
JP
Japan
Prior art keywords
layer
solder
ball
tin
connection pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017131925A
Other languages
English (en)
Other versions
JP2019013944A (ja
JP2019013944A5 (ja
Inventor
啓 村山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2017131925A priority Critical patent/JP7041477B2/ja
Priority to US16/023,483 priority patent/US10446512B2/en
Publication of JP2019013944A publication Critical patent/JP2019013944A/ja
Publication of JP2019013944A5 publication Critical patent/JP2019013944A5/ja
Application granted granted Critical
Publication of JP7041477B2 publication Critical patent/JP7041477B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/36—Assembling printed circuits with other printed circuits
    • H05K3/368—Assembling printed circuits with other printed circuits parallel to each other
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H05K3/4015—Surface contacts, e.g. bumps using auxiliary conductive elements, e.g. pieces of metal foil, metallic spheres
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05562—On the entire exposed surface of the internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/111—Manufacture and pre-treatment of the bump connector preform
    • H01L2224/1112—Applying permanent coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11464—Electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11901—Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13575—Plural coating layers
    • H01L2224/13578—Plural coating layers being disposed next to each other, e.g. side-to-side arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13575—Plural coating layers
    • H01L2224/1358—Plural coating layers being stacked
    • H01L2224/13582—Two-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/165—Material
    • H01L2224/16501—Material at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/165—Material
    • H01L2224/16501—Material at the bonding interface
    • H01L2224/16503—Material at the bonding interface comprising an intermetallic compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/8181—Soldering or alloying involving forming an intermetallic compound at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0338—Layered conductor, e.g. layered metal substrate, layered finish layer, layered thin film adhesion layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10234—Metallic balls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10378—Interposers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Powder Metallurgy (AREA)
  • Wire Bonding (AREA)

Description

本発明は、導電性ボール及び電子装置とそれらの製造方法に関する。
従来、下側配線基板の上に導電性ボールを介して上側配線基板が接続された構造を有する電子装置がある。導電性ボールは、銅ボールの外面にはんだが被覆されて形成される。
特開２０１０－９９７３６号公報
後述する予備的事項で説明するように、下側配線基板の接続パッドと上側配線基板の接続パッドとが導電性ボールによって接続された電子装置がある。導電性ボールは、Ｃｕボールの外面にＮｉ層とＳｎ／Ａｇはんだとが順に被覆されて形成される。
そのような電子装置では、導電性ボールをリフロー加熱して各接続パッドに接続する際に、接続パッドとＳｎ／Ａｇはんだとの間、及び導電性ボールのＮｉ層とＳｎ／Ａｇはんだとの間に熱的に不安定な脆いＮｉ３Ｓｎ４層が形成される。
このため、熱がかかるとＮｉ３Ｓｎ４層が成長してクラックが発生したり、エレクトロマイグレーションによってＮｉが移動してボイドが発生する課題がある。
下側電子部材と上側電子部材とを信頼性よく接続できる新規な構造の導電性ボール及び電子装置とそれらの製造方法を提供することを目的とする。
以下の開示の一観点によれば、銅ボールと、前記銅ボールの外面にパターン化されて形成されたニッケル層と、前記銅ボール及びニッケル層の各外面を被覆する錫系はんだと、を有し、前記ニッケル層は開口領域を有し、前記開口領域から前記銅ボールの外面が露出しており、前記錫系はんだが溶融する温度にリフロー加熱される際に、前記ニッケル層と前記錫系はんだとの間に（Ｃｕ，Ｎｉ）６Ｓｎ５層が形成され、前記ニッケル層から露出する前記銅ボールと前記錫系はんだとの間に、下から順に、Ｃｕ３Ｓｎ層及び（Ｃｕ，Ｎｉ）６Ｓｎ５層が形成されるように、前記ニッケル層に含有されるニッケルの量が調整されている導電性ボールが提供される。
以下の開示によれば、導電性ボールでは、銅ボールの外面にニッケル層がパターン化されて形成されている。また、銅ボール及びニッケル層の各外面に錫系はんだが被覆されている。このようにして、銅ボールの外面の一部がニッケル層のパターンから露出して、錫系はんだに接している。
そして、下側電子部材の接続パッドと上側電子部材の接続パッドとが導電性ボールによって接続される。導電性ボールがリフロー加熱される際に、銅ボールの銅がニッケル層の開口領域から錫系はんだに拡散する。
これにより、導電性ボールのニッケル層と錫系はんだとの間、及び上側、下側電子部材の各接続パッドと錫系はんだと間に金属間化合物である（Ｃｕ，Ｎｉ）６Ｓｎ５層が形成される。
（Ｃｕ，Ｎｉ）６Ｓｎ５層は熱的に安定な物性を有し、熱がかかっても結晶の成長が起こらないため、接続部にクラックが発生することが防止される。また、（Ｃｕ，Ｎｉ）６Ｓｎ５層は、エレクトロマイグレーション対策の信頼性の高いバリア層として機能するため、接続部にボイドが発生することが防止される。
よって、下側電子部材と上側電子部材との導電性ボールによる接続の信頼性を向上させることができる。
図１は予備的事項に係る導電性ボールを示す断面図である。 図２は図１の導電性ボールによって接続される下側配線基板及び上側配線基板を示す断面図である。 図３は予備的事項に係る下側配線基板に導電性ボールによって上側配線基板が接続された様子を示す断面図（その１）である。 図４は予備的事項に係る下側配線基板に導電性ボールによって上側配線基板が接続された様子を示す断面図（その２）である。 図５は実施形態の導電性ボールを示す断面図である 図６は実施形態の導電性ボールの製造方法を示す断面図（その１）である。 図７（ａ）及び（ｂ）は実施形態の導電性ボールの製造方法を示す断面図（その２）である。 図８は実施形態の導電性ボールの製造方法を示す断面図（その３）である。 図９は実施形態の導電性ボールの製造方法を示す断面図（その４）である。 図１０は実施形態の導電性ボールの製造方法を示す断面図（その５）である。 図１１は実施形態の電子装置の製造方法を示す断面図（その１）である。 図１２は実施形態の電子装置の製造方法を示す断面図（その２）である。 図１３は実施形態の電子装置の製造方法を示す断面図（その３）である。 図１４は実施形態の電子装置の導電性ボールによる接続部の様子を示す断面図である。 図１５は金属間化合物を確認するための実験サンプルを示す断面図（その１）である。 図１６は金属間化合物を確認するための実験サンプルを示す断面図（その２）である。 図１７はマスク冶具のメッシュパターンの面積占有率とＳｎ／Ａｇはんだ中のＣｕ濃度との関係を示す図である。 図１８は実施形態の変形例の電子装置の導電性ボールによる接続部の様子を示す断面図である。 図１９は実施形態の第１の適用例の電子装置を示す断面図（その１）である。 図２０は実施形態の第２の適用例の電子装置を示す断面図（その２）である。
以下、実施の形態について、添付の図面を参照して説明する。
実施形態を説明する前に、基礎となる予備的事項について説明する。予備的事項の記載は、発明者の個人的な検討内容であり、公知技術ではない技術内容を含む。
図１には予備的事項に係る電子装置に使用される導電性ボールが示されている。図１に示すように、導電性ボール１００では、銅（Ｃｕ）ボール１１０の外面に、ニッケル（Ｎｉ）層１２０と錫（Ｓｎ）／銀（Ａｇ）はんだ１３０とが順に形成されている。Ｎｉ層１２０は、Ｃｕボール１１０のＣｕがＳｎ／Ａｇはんだ１３０に拡散することを防止するバリア層として機能する。
次に、図１の導電性ボール１００を使用して下側配線基板と上側配線基板とを接続する方法について説明する。図２に示すように、まず、導電性ボール１００の下側に配置される下側配線基板２００を用意する。下側配線基板２００では、絶縁層２２０の上に接続パッドＰ１が形成され、接続パッドＰ１の上に開口部２４０ａが設けられたソルダレジスト層２４０が絶縁層２２０の上に形成されている。
接続パッドＰ１は、下から順に、銅（Ｃｕ）層２６０ａ、ニッケル（Ｎｉ）層２６０ｂ及び金（Ａｕ）層２６０ｃが積層されて形成される。
さらに、同じく図２に示すように、導電性ボール１００の上側に配置される上側配線基板３００を用意する。図２では、上側配線基板３００が上下反転した状態で示されている。
上側配線基板３００では、絶縁層３２０の上（図２では下）に接続パッドＰ２が形成され、接続パッドＰ２の上に開口部３４０ａが設けられたソルダレジスト層３４０が絶縁層３２０の上に形成されている。接続パッドＰ２は、下から順に、銅（Ｃｕ）層３６０ａ、ニッケル（Ｎｉ）層３６０ｂ及び金（Ａｕ）層３６０ｃが積層されて形成される。
そして、図３に示すように、下側配線基板２００の接続パッドＰ１と上側配線基板３００の接続パッドＰ２とを図１の導電性ボール１００によって接続する。
実際には、最初に、下側配線基板２００の接続パッドＰ１の上に導電性ボール１００を配置し、リフロー加熱により、下側配線基板２００の接続パッドＰ１に導電性ボール１００のＳｎ／Ａｇはんだ１３０を接続する。
その後に、下側配線基板２００に接続された導電性ボール１００の上に上側配線基板３００の接続パッドＰ２を配置する。さらに、リフロー加熱により、導電性ボール１００のＳｎ／Ａｇはんだ１３０に上側配線基板３００の接続パッドＰ２を接続する。
このとき、リフロー加熱する際に、下側配線基板２００の接続パッドＰ１のＡｕ層２６０ｃが導電性ボール１００のＳｎ／Ａｇはんだ１３０内に流出して消失する。また同様に、上側配線基板３００の接続パッドＰ２のＡｕ層３６０ｃが導電性ボール１００のＳｎ／Ａｇはんだ１３０内に流出して消失する。
そして、図３の部分拡大断面図に示すように、下側配線基板２００の接続パッドＰ１のＮｉ層２６０ｂと導電性ボール１００のＳｎ／Ａｇはんだ１３０との間にＮｉ３Ｓｎ４層Ｍａが形成される。Ｎｉ３Ｓｎ４層Ｍａは、下側配線基板２００の接続パッドＰ１のＮｉ層２６０ｂのＮｉと導電性ボール１００のＳｎ／Ａｇはんだ１３０のＳｎとが結合した金属間化合物である。
また同様に、上側配線基板３００の接続パッドＰ２のＮｉ層３６０ｂと導電性ボール１００のＳｎ／Ａｇはんだ１３０との間にＮｉ３Ｓｎ４層Ｍｂが形成される。同様に、Ｎｉ３Ｓｎ４層Ｍｂは、上側配線基板３００の接続パッドＰ２のＮｉ層３６０ｂのＮｉと導電性ボール１００のＳｎ／Ａｇはんだ１３０のＳｎとが結合した金属間化合物である。
また同様に、導電性ボール１００のＮｉ層１２０とＳｎ／Ａｇはんだ１３０との間にＮｉ３Ｓｎ４層Ｍｃが形成される。Ｎｉ３Ｓｎ４層Ｍｃは、導電性ボール１００のＮｉ層１２０のＮｉとＳｎ／Ａｇはんだ１３０のＳｎとが結合した金属間化合物である。
以下、予備的事項の電子装置の課題について、下側配線基板２００の接続パッドＰ１と導電性ボール１００との接続部に注目して説明する。
予備的事項の電子装置で形成されるＮｉ３Ｓｎ４層Ｍａは熱的に不安定な物性を有する。このため、熱サイクル試験などで熱がかかると、Ｎｉ３Ｓｎ４層Ｍａが成長するため、Ｎｉ３Ｓｎ４層Ｍａの周りにクラックが発生しやすい。
また、Ｎｉ３Ｓｎ４層Ｍａは、針状の結晶の集合体であり、各結晶の高さや幅が不均一で緻密性が低い。また、Ｎｉ３Ｓｎ４層Ｍａは、強度が低く脆いため、ストレスがかかると折れやすい。
このため、電流を流すとエレクトロマイグレーションによってＮｉ３Ｓｎ４層Ｍａの結晶の隙間から接続パッドＰ１のＮｉ層２６０ｂのＮｉがＳｎ／Ａｇはんだ１３０に移動するため、ボイドが発生しやすい。
このように、導電性ボール１００の接続部に熱的に不安定な脆いＮｉ３Ｓｎ４層Ｍａ，Ｍｂ，Ｍｃが形成されるため、下側配線基板２００と上側配線基板３００との導電性ボール１００による接続の信頼性が得られない。
次に、下側配線基板２００及び上側配線基板３００の各接続パッドＰ１，Ｐ２がＣｕ層から形成される場合について説明する。図４には、下側配線基板２００及び上側配線基板３００の各接続パッドＰ１，Ｐ２（Ｃｕ層）に、図１の導電性ボール１００のＳｎ／Ａｇはんだ１３０がリフロー加熱によって接続された様子が示されている。
図４の部分拡大断面図に示すように、下側配線基板２００の接続パッドＰ１がＣｕ層から形成される場合は、接続パッドＰ１と導電性ボール１００のＳｎ／Ａｇはんだ１３０との間に、下から順に、Ｃｕ３Ｓｎ層Ｍｄ及びＣｕ６Ｓｎ５層Ｍｅからなる金属間化合物Ｍｘが形成される。
また同様に、上側配線基板３００の接続パッドＰ２と導電性ボール１００のＳｎ／Ａｇはんだ１３０との間にも同一の金属間化合物Ｍｘが形成される。また、導電性ボール１００では、前述した図３と同様に、Ｎｉ層１２０とＳｎ／Ａｇはんだ１３０との間にはＮｉ３Ｓｎ４層Ｍｃが形成される。
接続パッドＰ１とＳｎ／Ａｇはんだ１３０との間にＣｕ６Ｓｎ５層Ｍｅが形成されると、Ｃｕ６Ｓｎ５層Ｍｅは、温度変化によって違う結晶構造に変態して体積が増加するため、Ｃｕ６Ｓｎ５層Ｍｅの周りにクラックが発生する。
このように、接続パッドＰ１がＣｕ層から形成される場合は、導電性ボール１００の接続部に不安定なＣｕ６Ｓｎ５層Ｍｅが形成される。このため、下側配線基板２００と上側配線基板３００との導電性ボール１００による接続の信頼性が得られない。
以下に説明する実施形態の導電性ボールを使用して電子装置を製造することにより、前述した課題を解消することができる。
（実施の形態）
図５は実施形態の導電性ボールを示す図、図６～図１０は実施形態の導電性ボールの製造方法を説明するための図である。
図５に示すように、実施形態の導電性ボール１は、コアボールとして銅（Ｃｕ）ボール１０を備えている。また、Ｃｕボール１０の外面にニッケル（Ｎｉ）層１２がパターン化されて形成されており、Ｎｉ層１２の開口領域からＣｕボール１０の外面が露出している。
さらに、Ｃｕボール１０及びＮｉ層１２の各外面に錫（Ｓｎ）／銀（Ａｇ）はんだ１４が被覆されている。Ｎｉ層１２から露出する部分のＣｕボール１０の外面がＳｎ／Ａｇはんだ１４に接している。
後述するように、導電性ボール１は、リフロー加熱によって電子部材の接続パッドに接続される。その際に、Ｃｕボール１０のＣｕがＮｉ層１２の開口領域からＳｎ／Ａｇはんだ１４内に拡散する。
このとき、Ｃｕボール１０のＣｕがＳｎ／Ａｇはんだ１４に供給されることで、Ｓｎ／Ａｇはんだ１４内のＣｕ濃度が０．７ｗｔ％～３ｗｔ％になるように、Ｎｉ層１２から露出するＣｕボール１０の面積が調整されている。
このような条件に設定することにより、導電性ボール１のＮｉ層１２とＳｎ／Ａｇはんだ１４との間、及び電子部材の接続パッドとＳｎ／Ａｇはんだ１４との間に金属間化合物である（Ｃｕ，Ｎｉ）６Ｓｎ５層が形成される。
（Ｃｕ，Ｎｉ）６Ｓｎ５層は、前述した図４のＣｕ６Ｓｎ５層のＣｕの一部がＮｉに置換された構造の金属間化合物である。（Ｃｕ，Ｎｉ）６Ｓｎ５層は熱的に安定な物性を有し、熱がかかっても結晶の成長が起こらない。また、（Ｃｕ，Ｎｉ）６Ｓｎ５層は、温度変化による結晶構造の変態が起こらない。さらに、（Ｃｕ，Ｎｉ）６Ｓｎ５層は、強度が強く、緻密性が高いため、信頼性の高いバリア層として機能する。
Ｓｎ／Ａｇはんだ１４は、錫系はんだの一例であり、その他に、錫（Ｓｎ）／ビスマス（Ｂｉ）はんだ、又は、錫（Ｓｎ）／ビスマス（Ｂｉ）／ニッケル（Ｎｉ）はんだを使用してもよい。
導電性ボール１はリフロー加熱する際に溶融しないＣｕボール１０を備えているため、下側電子部材と上側電子部材とを接続する際に両者の間で一定の間隔を確保することができる。
次に、図５の実施形態の導電性ボール１の製造方法について説明する。図６に示すように、まず、Ｃｕボール１０を用意する。Ｃｕボール１０の直径は、例えば１３０μｍ程度である。
さらに、図７（ａ）及び（ｂ）に示すように、メッシュパターン２０ａによって多数の微細な開口部２０ｂが配置されたマスク冶具２０を用意する。マスク冶具２０は、例えば、フッ素樹脂から形成される。マスク冶具２０の開口部２０ｂのサイズは、銅ボール１０のサイズよりも小さく設定される。図７（ｂ）は図７（ａ）のＩ－Ｉに沿った断面図である。
続いて、図８に示すように、図６のＣｕボール１０を上下側から２つのマスク冶具２０で挟み込み、Ｃｕボール１０の外面の全体をマスク冶具２０で包み込む。このとき、Ｃｕボール１０の外面の一部がマスク冶具２０の多数の開口部２０ｂから露出した状態となる。
そして、無電解めっき装置のめっき槽２２内に入っためっき液２４に、マスク冶具２０で挟まれた複数のＣｕボール１０を浸漬させる。
そして、図９に示すように、マスク冶具２０の開口部２０ｂを通してＣｕボール１０の外面に無電解めっきを施すことにより、Ｎｉ層１２をパターン化して形成する。マスク冶具２０の開口部２０ｂに対応する部分のＣｕボール１０の外面にＮｉ層１２が形成される。
一方、マスク冶具２０のメッシュパターン２０ａに対応する部分のＣｕボール１０の外面にはＮｉ層１２が形成されず、Ｃｕボール１０の外面の一部がＮｉ層１２から露出した状態となる。
Ｎｉ層１２を形成するための無電解めっきは、例えば、以下のような条件で行われる。まず、苛性ソーダ：１０ｇ／Ｌと界面活性剤０．５ｇ／Ｌとの混合液（室温）でＣｕボール１０を１分間処理することにより、脱脂洗浄する。続いて、Ｃｕボール１０を硫酸溶液（室温）で１分間処理することにより、酸洗浄する。
次いで、塩化パラジウム：２ｇ／Ｌと、塩化ナトリウム：２００ｇ／Ｌと、３５％ＨＣｌ溶液：３０ｍｌとの混合液（室温）で、Ｃｕボール１０を５分間処理する。これにより、Ｃｕボール１０の外面にＰｄが触媒として付与される。
その後に、硫酸ニッケル：２０ｇ／Ｌと次亜リン酸ナトリウム：２４ｇ／Ｌとを含む無電解めっき液（９０℃）でＣｕボール１０を１５分間処理する。これにより、Ｎｉ層１２として、厚みが２μｍ程度のリン（Ｐ）１０ｗｔ％のＮｉ（Ｐ）層が形成される。
このようにして、無電解めっきにより、Ｃｕボール１０を多数の開口部２０ｂを備えたマスク冶具２０で挟んだ状態で、Ｃｕボール１０の外面にＮｉ層１２をパターン化して形成する。これにより、Ｎｉ層１２の開口領域からＣｕボール１０の外面が露出した状態となる。
次いで、Ｎｉ層１２が形成されたＣｕボール１０をマスク冶具２０から取り外す。そして、図１０に示すように、電解めっき装置のめっき槽２２ａ内に入っためっき液２４ａに、Ｎｉ層１２が形成されたＣｕボール１０を浸漬させる。そして、電解めっきにより、Ｃｕボール１０及びＮｉ層１２の外面を被覆するＳｎ／Ａｇはんだ１４を形成する。
Ｓｎ／Ａｇはんだ１４の電解めっきはバレルめっきによって行われる。電解めっきの条件としては、電解Ｓｎ／Ａｇめっき液（ＵＴＢ ＴＳ－１４０（石原ケミカル社製））が使用され、電流密度を３Ａ／ｄｍ２に設定して、室温で９分間処理する。これにより、厚みが１２μｍ程度のＳｎ／Ａｇはんだ１４が形成される。
Ｓｎ／Ａｇはんだ１４の他に、Ｓｎ／Ｂｉはんだ、又は、Ｓｎ／Ｂｉ／Ｎｉはんだを形成してもよい。
以上により、前述した図５の導電性ボール１が製造される。
次に、図１１～図１４を参照して、図５の導電性ボール１を使用して電子装置を製造する方法について説明する。
図１１に示すように、まず、下側電子部材５を用意する。図１１には、下側電子部材５の接続パッドＰ１の周りの様子が部分的に示されている。下側電子部材５は、例えば、配線基板又はマザーボードなどの実装基板である。
図１１に示すように、下側電子部材５では、絶縁層３０の上に接続パッドＰ１が形成されている。また、接続パッドＰ１の上に開口部３２ｘが設けられたソルダレジスト層３２が絶縁層３０の上に形成されている。
接続パッドＰ１は、下から順に、銅（Ｃｕ）層４０、ニッケル（Ｎｉ）層４２及び金（Ａｕ）層４４が積層されて形成される。パッド状のＣｕ層４０上にソルダレジスト層３２の開口部３２ｘが配置され、Ｃｕ層４０の外周部上がソルダレジスト層３２で被覆されている。そして、ソルダレジスト層３２の開口部３２ｘ内のＣｕ層４０の上にＮｉ層４２及Ａｕ層４４がめっきによって形成される。
Ｃｕ層４０は島状に配置されたパッド電極であってもよいし、あるいは、引き出し配線に繋がったパッド電極であってもよい。接続パッドＰ１は絶縁層３０に形成されたビア導体を介して内部の配線層に接続されている。
そして、前述した図５の導電性ボール１を下側電子部材５の接続パッドＰ１の上に配置する。さらに、図１２に示すように、リフロー加熱することにより、導電性ボール１のＳｎ／Ａｇはんだ１４を溶融させて、導電性ボール１をＳｎ／Ａｇはんだ１４によって下側電子部材５の接続パッドＰ１に接続する。このとき、Ｓｎ／Ａｇはんだ１４が２４０℃～２６０℃の温度でリフロー加熱される。
リフロー加熱により、下側電子部材５の接続パッドＰ１のＡｕ層４４はＳｎ／Ａｇはんだ１４内に流出して消失する。
そして、下側電子部材５の接続パッドＰ１と導電性ボール１のＳｎ／Ａｇはんだ１４との間に、（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ１が形成される。
リフロー加熱する際に、導電性ボール１のＣｕボール１０のＣｕがＮｉ層１２の開口領域を通ってＳｎ／Ａｇはんだ１４に拡散して供給される。これにより、Ｃｕと、接続パッドＰ１のＮｉ層４２のＮｉと、Ｓｎ／Ａｇはんだ１４のＳｎとが結合して、（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ１が形成される。
また、図１２の部分拡大断面図に示すように、導電性ボール１のＮｉ層１２とＳｎ／Ａｇはんだ１４との間に（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ２が形成される。リフロー加熱する際に、導電性ボール１のＣｕボール１０のＣｕがＮｉ層１２の開口領域を通ってＳｎ／Ａｇはんだ１４に拡散して供給される。
これにより、Ｃｕと、導電性ボール１のＮｉ層１２のＮｉと、Ｓｎ／Ａｇはんだ１４のＳｎとが結合して、（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ２が形成される。
また、同じく図１２の部分拡大断面図に示すように、導電性ボール１のＮｉ層１２から露出するＣｕボール１０の外面にＣｕ３Ｓｎ層Ｍｙが形成される。Ｃｕボール１０のＣｕとＳｎ／Ａｇはんだ１４のＳｎとが結合してＣｕ３Ｓｎ層Ｍｙが形成される。
さらに、Ｃｕボール１０の外面に形成されたＣｕ３Ｓｎ層ＭｙとＳｎ／Ａｇはんだ１４との間に（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ３が形成される。導電性ボール１のＣｕボール１０のＣｕとＮｉ層１２のＮｉとがＳｎ／Ａｇはんだ１４に供給されて、ＣｕとＮｉとＳｎとが結合して、Ｃｕ３Ｓｎ層Ｍｙの上に（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ３が形成される。
このようにして、導電性ボール１のＣｕボール１０の外面にパターン化されたＮｉ層１２の上に（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ２が形成される。また同時に、Ｎｉ層１２から露出するＣｕボール１０の外面に、下から順に、Ｃｕ３Ｓｎ層Ｍｙ及び（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ３が形成される。
これにより、導電性ボール１のＣｕボール１０の外面の全体が（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ２，Ｍ３で被覆された状態になる。
次いで、図１３に示すように、導電性ボール１の上側に配置される上側電子部材６を用意する。上側電子部材６は、例えば、配線基板、又は半導体チップなどの電子部品である。図１３では、上側電子部材６が上下反転した状態で示されている。
上側電子部材６では、絶縁層３０ａの上（図１３では下）に接続パッドＰ２が形成され、接続パッドＰ２の上に開口部３２ｘが設けられたソルダレジスト層３２ａが絶縁層３０ａの上に形成されている。接続パッドＰ２は、下から順に、銅（Ｃｕ）層４０ａ、ニッケル（Ｎｉ）層４２ａ及び金（Ａｕ）層４４ａが積層されて形成される。
そして、上側電子部材６の接続パッドＰ２を下側電子部材５の接続パッドＰ１に接続された導電性ボール１の上に配置する。
続いて、図１４に示すように、リフロー加熱することにより、導電性ボール１のＳｎ／Ａｇはんだ１４を溶融させて、上側電子部材６の接続パッドＰ２を導電性ボール１のＳｎ／Ａｇはんだ１４に接続する。
このとき、前述した下側電子部材５と同様に、リフロー加熱により、上側電子部材６の接続パッドＰ２のＡｕ層４４ａはＳｎ／Ａｇはんだ１４内に流出して消失する。
そして、下側電子部材５と同様に、上側電子部材６の接続パッドＰ２のＮｉ層４２ａとＳｎ／Ａｇはんだ１４との間に（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ４が形成される。
下側電子部材５と同様に、フロー加熱する際に、導電性ボール１のＣｕボール１０のＣｕがＮｉ層１２の開口領域を通ってＳｎ／Ａｇはんだ１４に供給される。これにより、Ｃｕと、接続パッドＰ２のＮｉ層４２ａのＮｉと、Ｓｎ／Ａｇはんだ１４のＳｎとが結合して、（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ４が形成される。
このようにして、下側電子部材５の接続パッドＰ１が導電性ボール１によって上側電子部材６の接続パッドＰ２に接続される。導電性ボール１のＣｕボール１０は、Ｓｎ／Ａｇはんだ１４をリフロー加熱する際に溶融しないため、下側電子部材５と上側電子部材６との間で一定の間隔を確保することができる。
前述した形態では、下側電子部材５の第１接続パッドＰ１に導電性ボール１を接続した後に、導電性ボール１に上側電子部材６の接続パッドＰ２を接続している。これとは逆に、上側電子部材６の接続パッドＰ２に導電性ボール１を接続した後に、導電性ボール１に下側電子部材５の接続パッドＰ１を接続してもよい。
あるいは、下側電子部材５の接続パッドＰ１と上側電子部材６の接続パッドＰ２との間に導電性ボール１を配置した状態で、一括でリフロー加熱して両者を同時に接続してもよい。
このようにして、下側電子部材５の接続パッドＰ１と上側電子部材６の接続パッドＰ２とを、導電性ボール１の錫系はんだ１４をリフロー加熱して接続する。
以上により、図１４に示すように、実施形態の電子装置２が得られる。図１４に示すように、実施形態の電子装置２は下側電子部材５を備えている。下側電子部材５では、絶縁層３０の上に接続パッドＰ１が形成されている。さらに、接続パッドＰ１の上に開口部３２ｘが設けられたソルダレジスト層３２が絶縁層３０の上に形成されている。
接続パッドＰ１は、Ｃｕ層４０とその上に配置されたＮｉ層４２とにより形成される。接続パッドＰ１の表面がＮｉ層４２から形成されている。
ソルダレジスト層３２の開口部３２ｘがパッド状のＣｕ層４０上に配置され、Ｃｕ層４０の外周部上がソルダレジスト層３２で被覆されている。そして、ソルダレジスト層３２の開口部３２ｘ内のＣｕ層４０の上にＮｉ層４２が形成されている。
また、下側電子部材５の接続パッドＰ１に導電性ボール１が接続されている。導電性ボール１は、Ｃｕボール１０と、Ｃｕボール１０の外面にパターン化されて形成されたＮｉ層１２と、Ｃｕボール１０及びＮｉ層１２の各外面を被覆するＳｎ／Ａｇはんだ１４とを有する。
そして、下側電子部材５の接続パッドＰ１のＮｉ層４２と、導電性ボール１のＳｎ／Ａｇはんだ１４との間に（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ１が形成されている。前述したように、（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ１は、導電性ボール１のＣｕボール１０から供給されたＣｕと、接続パッドＰ１のＮｉ層４２のＮｉと、Ｓｎ／Ａｇはんだ１４のＳｎとが結合した金属間化合物である。
また、実施形態の電子装置２は下側電子部材５の上に配置された上側電子部材６を備えている。下側電子部材５の接続パッドＰ１と上側電子部材６の接続パッドＰ２との間に導電性ボール１が配置され、接続パッドＰ１と第２接続パッドＰ２とが導電性ボール１によって接続されている。
このようにして、下側電子部材５が導電性ボール１によって上側電子部材６に接続されている。上側電子部材６は上下反転した状態となっている。
上側電子部材６では、絶縁層３０ａの上（図１４では下）に接続パッドＰ２が形成されている。さらに、接続パッドＰ２の上に開口部３２ｘが設けられたソルダレジスト層３２ａが絶縁層３０ａの上に形成されている。
下側電子部材５と同様に、接続パッドＰ２は、Ｃｕ層４０ａとその上に配置されたＮｉ層４２ａとにより形成される。ソルダレジスト層３２ａの開口部３２ｘがパッド状のＣｕ層４０ａ上に配置され、Ｃｕ層４０ａの外周部上がソルダレジスト層３２ａで被覆されている。そして、ソルダレジスト層３２ａの開口部３２ｘ内のＣｕ層４０ａの上にＮｉ層４２ａが形成されている。
また、下側電子部材５と同様に、上側電子部材６の接続パッドＰ２のＮｉ層４２ａと、導電性ボール１のＳｎ／Ａｇはんだ１４との間に（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ４が形成されている。下側電子部材５と同様に、（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ４は、導電性ボール１のＣｕボール１０から供給されたＣｕと、接続パッドＰ２のＮｉ層４２ａのＮｉと、Ｓｎ／Ａｇはんだ１４のＳｎとが結合した金属間化合物である。
このように、本実施形態の電子装置２では、下側電子部材５の接続パッドＰ１のＮｉ層４２と導電性ボール１のＳｎ／Ａｇはんだ１４との間に、金属間化合物である（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ１が形成されている。
（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ１は、予備的事項で説明したＮｉ３Ｓｎ４層Ｍａと違って、熱的に安定な物性を有する。このため、熱サイクル試験などで熱がかかっても、結晶の成長が起こらない。
また、（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ１は、予備的事項で説明したＣｕ６Ｓｎ５層Ｍｅと違って、温度変化による結晶構造の変態が起こらない。このため、（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ１の周囲にクラックが発生することが防止される。
さらに、（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ１は、予備的事項で説明したＮｉ３Ｓｎ４層Ｍａと違って、ドーム状の結晶の集合体であり、各結晶の高さや幅が均一で緻密性が高い。また、（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ１は、強度が強く、ストレスがかかっても折れにくい。
このため、（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ１が信頼性の高いバリア層として機能するため、下側電子部材５の接続パッドＰ１のＮｉ層４２のＮｉがエレクトロマイグレーションによって移動することが抑止され、導電性ボール１の接続部にボイドが発生することが防止される。
また、上側電子部材６の接続パッドＰ２のＮｉ層４２ａと導電性ボール１のＳｎ／Ａｇはんだ１４との間に、同様に、（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ４が形成されている。このため、同様な理由により、上側電子部材６の接続パッドＰ２と導電性ボール１との接続の信頼性を向上させることができる。
さらに、図１４の部分拡大断面図を参照すると、導電性ボール１のＮｉ層１２とＳｎ／Ａｇはんだ１４との間に（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ２が形成されている。前述したように、（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ２は、導電性ボール１のＣｕボール１０から供給されたＣｕと、導電性ボール１のＮｉ層１２のＮｉと、Ｓｎ／Ａｇはんだ１４のＳｎとが結合した金属間化合物である。
また、同じく図１４の部分拡大断面図に示すように、導電性ボール１のＮｉ層１２から露出するＣｕボール１０の外面にＣｕ３Ｓｎ層Ｍｙが形成されている。Ｃｕ３Ｓｎ層Ｍｙは、Ｃｕボール１０のＣｕと、Ｓｎ／Ａｇはんだ１４のＳｎとが結合した金属間化合物である。
さらに、Ｃｕボール１０の外面に形成されたＣｕ３Ｓｎ層ＭｙとＳｎ／Ａｇはんだ１４との間に（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ３が形成されている。前述したように、（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ３は、導電性ボール１のＣｕボール１０のＣｕとＮｉ層１２のＮｉとがＳｎ／Ａｇはんだ１４に拡散することで、ＣｕとＮｉとＳｎとが結合した金属間化合物である。
このようにして、導電性ボール１のＣｕボール１０の外面の全体が（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ２，Ｍ３によって被覆されている。
これにより、導電性ボール１に形成される（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ２，Ｍ３においても、前述したように、結晶の成長や変態が起こらないため、導電性ボール１による接続部にクラックが発生することが防止される。
また、エレクトロマイグレーションによって導電性ボール１のＮｉ層１２のＮｉが移動することが抑止され、導電性ボール１による接続部にボイドが発生することが防止される。
さらに、導電性ボール１のＣｕボール１０の外面にＮｉ層１２がパターン化されているとしても、（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ２，Ｍ３によって、Ｃｕボール１０のＣｕがＳｎ／Ａｇはんだ１４に拡散することが防止される。
ここで、下側電子部材５及び上側電子部材６の接続パッドＰ１，Ｐ２の各Ｎｉ層４２，４２ａ及び導電性ボール１のＮｉ層１２の上に、（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ１～Ｍ４が形成される条件について説明する。
導電性ボール１をリフロー加熱して接続する際に、導電性ボール１のＣｕボール１０のＣｕがＮｉ層１２の開口領域からＳｎ／Ａｇはんだ１４に拡散する。このとき、Ｓｎ／Ａｇはんだ１４中のＣｕ濃度が０．７ｗｔ％～３ｗｔ％の範囲になるように調整することにより、（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ１～Ｍ４が形成される。
本願発明者は、上記した条件で実際に（Ｃｕ，Ｎｉ）６Ｓｎ５層が形成されるかどうか確認実験を行った。
図１５に示すように、実験サンプルとして、下側基板５ａ及び上側基板６ａを用意した。下側基板５ａでは、絶縁層３０ｂの上にパッド状のＣｕ層４０ｂが形成され、Ｃｕ層４０ｂの上に開口部３２ｘが設けられたソルダレジスト層３２ｂが形成されている。
さらに、ソルダレジスト層３２の開口部３２ｘ内のＣｕ層４０ｂの上にＮｉ層４２ｂ、Ｐｄ層４３ｂ及びＡｕ層４４ｂが形成されている。Ｃｕ層４０ｂ、Ｎｉ層４２ｂ、Ｐｄ層４３ｂ及びＡｕ層４４ｂにより接続パッドＰｘが形成される。また、上側基板６ａでは、絶縁層３０ｃにＣｕピラー４８が形成されている。
次いで、９６ｗｔ％Ｓｎ／３．５ｗｔ％Ａｇ／０．５ｗｔ％Ｃｕのはんだペースト４９ａを下側基板５ａの接続パッドＰｘの上に塗布した。
本実験サンプルは、前述した図１４の接続構造の疑似実験であり、上側基板６ａのＣｕピラー４８が導電性ボール１のＣｕボール１０に相当し、はんだペースト４９ａが導電性ボール１のＳｎ／Ａｇはんだ１４に相当する。
そして、図１６に示すように、上側基板６ａのＣｕピラー４８を下側基板５ａの接続パッドＰｘ上のはんだペースト４９ａに配置し、リフロー加熱を行った。これにより、上側基板６ａのＣｕピラー４８をはんだ４９によって下側基板５ａの接続パッドＰｘに接続した。
このとき、接続パッドＰｘのＡｕ層４４ｂ及びＰｄ層４３ｂははんだペースト４９ａ内に流出して消失する。さらに、Ｃｕピラー４８のＣｕがはんだペースト４９ａに拡散し、はんだペースト４９ａ内のＣｕ濃度が０．５ｗｔ％から０．７ｗｔ％に増加する。
これにより、下側基板５ａの接続パッドＰｘのＮｉ層４２ｂとはんだ４９との間に（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ１が形成された。
本願発明者は、図１６のＭ１で示された層をＥＤＸ（エネルギー分散型Ｘ線分析）により分析することにより、Ｍ１で示された層は（Ｃｕ，Ｎｉ）６Ｓｎ５層であることが確認された。
このように、導電性ボール１のＣｕボール１０からのＣｕの拡散によって、Ｓｎ／Ａｇはんだ１４中のＣｕ濃度が０．７ｗｔ％～３ｗｔ％の範囲内になるように調整することにより、（Ｃｕ，Ｎｉ）６Ｓｎ５層が形成される。
図１７には、前述した図７（ａ）及び（ｂ）のマスク冶具２０のメッシュパターン２０ａの面積占有率（％）に対するＳｎ／Ａｇはんだ中のＣｕ濃度（ｗｔ％）の関係が示されている。マスク冶具２０のメッシュパターン２０ａの面積占有率（％）は、マスク冶具２０の全体の面積に対するメッシュパターン２０ａのトータル面積の比率である。
マスク冶具２０のメッシュパターン２０ａが、Ｎｉ層１２から露出するＣｕボール１０の外面部分に対応する。
例えば、図１７の導電性ボール１のように、直径が１３０μｍのＣｕボール１０の外面に厚みが２μｍのＮｉ層１２をパターン化して形成し、さらに厚みが１３μｍのＳｎ／Ａｇはんだ１４を形成し、全体の直径を１６０μｍとする。
そして、リフロー加熱中に、Ｃｕボール１０から厚みが２μｍ程度のＣｕがＳｎ／Ａｇはんだ１４に拡散したとする。
この場合、図１７のグラフに示すように、メッシュパターン２０ａの面積占有率（％）を６％に設定すると、Ｓｎ／Ａｇはんだ１４中のＣｕ濃度は０．７ｗｔ％になる。また、メッシュパターン２０ａの面積占有率（％）を１０％に設定すると、Ｓｎ／Ａｇはんだ１４中のＣｕ濃度は１．１６ｗｔ％になる。
実際には、リフロー加熱の時間を長くすることにより、Ｃｕの拡散量を増やすことができるため、メッシュパターン２０ａの面積占有率（％）は６％以下であってもよい。
この例のように、リフロー加熱される際に、Ｃｕボール１０のＣｕがＳｎ／Ａｇはんだ１４に拡散して、Ｓｎ／Ａｇはんだ１４内のＣｕ濃度が０．７ｗｔ％～３ｗｔ％になるように、Ｎｉ層１２から露出する銅ボール１０の面積を調整すればよい。
次に、実施形態の変形例の電子装置について説明する。図１８は実施形態の変形例の電子装置を示す図である。図１８に示すように、変形例の電子装置２ａでは、下側電子部材５及び上側電子部材６の各接続パッドＰ１，Ｐ２は、Ｎｉ層及びＡｕ層が省略され、Ｃｕ層から形成される。
図１８には、下側電子部材５及び上側電子部材６の各接続パッドＰ１，Ｐ２（Ｃｕ層）に、図５の導電性ボール１のＳｎ／Ａｇはんだ１４がリフロー加熱によって接続された様子が示されている。
図１８に示すように、変形例の電子装置２ａでは、下側電子部材５の接続パッドＰ１（Ｃｕ層）と導電性ボール１のＳｎ／Ａｇはんだ１４との間に、下から順に、Ｃｕ３Ｓｎ層Ｍｙ及び（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ５が形成される。下側電子部材５の接続パッドＰ１（Ｃｕ層）のＣｕと、Ｓｎ／Ａｇはんだ１４のＳｎとが結合して、接続パッドＰ１の上にＣｕ３Ｓｎ層Ｍｙが形成される。
また同時に、導電性ボール１のＣｕボール１０のＣｕとＮｉ層１２のＮｉとがＳｎ／Ａｇはんだ１４に拡散することで、ＣｕとＮｉとＳｎとが結合して接続パッドＰ１上のＣｕ３Ｓｎ層Ｍｙの上に（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ５が形成される。
また同様に、上側電子部材６の接続パッドＰ２（Ｃｕ層）と導電性ボール１のＳｎ／Ａｇはんだ１４との間に、下から順に、Ｃｕ３Ｓｎ層Ｍｙ及び（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ６が形成される。
上側電子部材６の接続パッドＰ２（Ｃｕ層）のＣｕと、導電性ボール１のＳｎ／Ａｇはんだ１４のＳｎとが結合して、接続パッドＰ２の上にＣｕ３Ｓｎ層Ｍｙが形成される。また同時に、導電性ボール１のＣｕボール１０のＣｕとＮｉ層１２のＮｉとがＳｎ／Ａｇはんだ１４に拡散することで、ＣｕとＮｉとＳｎとが結合して接続パッドＰ２上のＣｕ３Ｓｎ層Ｍｙの上に（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ６が形成される。
図１８において、下側電子部材５及び上側電子部材６の各接続パッドＰ１，Ｐ２（Ｃｕ層）上に、Ｃｕ３Ｓｎ層Ｍｙ及び（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ５，Ｍ６が形成されること以外は、前述した図１４と同一である。このため、図１８のその他の要素には同一符号を付してその詳しい説明を省略する。
変形例の電子装置２ａでは、下側電子部材５及び上側電子部材６の各接続パッドＰ１，Ｐ２がＮｉ層を備えていないため、導電性ボール１のＮｉ層１２からＮｉが供給されて（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ５，Ｍ６が形成される。
このため、変形例の電子装置２ａでは、導電性ボール１からのＮｉの供給量を多くするため、導電性ボール１のＮｉ層１２の占有面積や厚みが大きく設定される。
変形例の電子装置２ａでは、図１４の電子装置１と同様に、接続パッドＰ１，Ｐ２（Ｃｕ層）とＳｎ／Ａｇはんだ１４との間、及び導電性ボール１のＮｉ層１２とＳｎ／Ａｇはんだ１４との間に熱的に安定な（Ｃｕ，Ｎｉ）６Ｓｎ５層Ｍ５，Ｍ６が形成されている。
このため、下側電子部材５と上側電子部材６との導電性ボール１による接続の信頼性を向上させることができる。
前述した図１４及び図１８において、導電性ボール１のＳｎ／Ａｇはんだ１４の代わりに、Ｓｎ／Ｂｉはんだ、又は、Ｓｎ／Ｂｉ／Ｎｉはんだを使用する場合も同様な金属間化合物が形成される。
次に、前述した図１４の導電性ボールによる接続構造を適用した実施形態の電子装置について説明する。
図１９には、実施形態の第１の適用例の電子装置が示されている。図１９に示すように、実施形態の第１の適用例の電子装置３では、下側にマザーボードなどの実装基板５０を備えている。実装基板５０では、上面側に接続パッドＰ１が形成され、下面側に配線層５２が形成されている。下面側の配線層５２は絶縁層５４で被覆されている。また、実装基板５０には、上面側の接続パッドＰ１上に開口部５６ａが設けられた絶縁層５６が形成されている。実装基板５０は、下側電子部材の一例である。
そして、実装基板５０の上面側の接続パッドＰ１に導電性ボール１のＳｎ／Ａｇはんだ１４が接続されている。
さらに、実装基板５０の上に導電性ボール１を介して配線基板６０が配置されている。配線基板６０では、両面側に接続パッドＰ２が形成され、両面側の接続パッドＰ２が貫通導体６２を介して相互接続されている。
配線基板６０には、両面側の接続パッドＰ２上に開口部６４ａが設けられたソルダレジスト層６４がそれぞれ形成されている。配線基板６０は上側電子部材又は下側電子部材の一例である。
そして、配線基板６０の下面側の接続パッドＰ２が導電性ボール１のＳｎ／Ａｇはんだ１４に接続されている。
実装基板５０の接続パッドＰ１と配線基板６０の下面側の接続パッドＰ２とが導電性ボール１で接続される構造に、前述した図１４又は図１８の導電性ボール１による接続構造が適用される。
さらに、配線基板６０の上面側の接続パッドＰ２に導電性ボール１のＳｎ／Ａｇはんだ１４が接続されている。また、半導体チップ７０の接続パッドＰ３が配線基板６０に接続された導電性ボール１のＳｎ／Ａｇはんだ１４に接続されている。また、半導体チップ７０の下側にアンダーフィル樹脂７２が充填されている。半導体チップ７０は上側電子部材の一例である。
配線基板６０の接続パッドＰ２と半導体チップ７０の接続パッドＰ３とが導電性ボール１で接続される構造に、前述した図１４又は図１８の導電性ボール１による接続構造が適用される。
図２０には、実施形態の第２の適用例の電子装置が示されている。図２０に示すように、実施形態の第２の適用例の電子装置３ａでは、下側に図１９の配線基板６０と同一構造の下側配線基板６０ａが配置されている。
そして、下側配線基板６０ａの上面側の接続パッドＰ２に半導体チップ７０がはんだバンプ７４によってフリップチップ接続されている。半導体チップ７０の下面側にアンダーフィル樹脂７２が充填されている。下側配線基板６０ａは下側電子部材の一例である。
さらに、下側配線基板６０ａの上面側の接続パッドＰ２に導電性ボール１のＳｎ／Ａｇはんだ１４が接続されている。
また、下側配線基板６０ａの上に導電性ボール１を介して上側配線基板８０が配置されている。上側配線基板８０では、両面側に接続パッドＰ４が形成され、両面側の接続パッドＰ４が貫通導体８２を介して相互接続されている。
上側配線基板８０には、両面側の接続パッドＰ４上に開口部８４ａが設けられたソルダレジスト層８４がそれぞれ形成されている。
そして、上側配線基板８０の下面側の接続パッドＰ４が導電性ボール１のＳｎ／Ａｇはんだ１４に接続されている。上側配線基板８０は上側電子部材の一例である。さらに、下側配線基板６０ａと上側配線基板８０との間に封止樹脂９０が充填されている。封止樹脂９０によって、半導体チップ７０と導電性ボール１とが封止されている。
下側配線基板６０ａの上面側の接続パッドＰ２と上側配線基板８０の下面側の接続パッドＰ４とが導電性ボール１で接続される構造に、前述した図１４又は図１８の導電性ボール１による接続構造が適用される。
１…導電性ボール、２，２ａ，３，３ａ…電子装置、５…下側電子部材、６…上側電子部材、１０…Ｃｕボール、１２，４２，４２ａ…Ｎｉ層、１４…Ｓｎ／Ａｇはんだ、２０…マスク冶具、２０ａ…メッシュパターン、２０ｂ，５６ａ，６４ａ，８４ａ…開口部、２２，２２ａ…めっき槽、２４，２４ａ…めっき液、３０，３０ａ，５４，５６…絶縁層、３２，３２ａ，６４，８４…ソルダレジスト層、４０，４０ａ…Ｃｕ層、４４，４４ａ…Ａｕ層、５０…実装基板、５２…配線層、６０…配線基板、６０ａ…下側配線基板、６２，８２…貫通導体、７０…半導体チップ、７２…アンダーフィル樹脂、７４…はんだバンプ、８０…上側配線基板、９０…封止樹脂、Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６…（Ｃｕ，Ｎｉ）６Ｓｎ５層、Ｍｙ…Ｃｕ３Ｓｎ層、Ｐ１，Ｐ２，Ｐ３，Ｐ４…接続パッド。

Claims (15)

  1. 銅ボールと、
    前記銅ボールの外面にパターン化されて形成されたニッケル層と、
    前記銅ボール及びニッケル層の各外面を被覆する錫系はんだと、を有し、
    前記ニッケル層は開口領域を有し、前記開口領域から前記銅ボールの外面が露出しており、
    前記錫系はんだが溶融する温度にリフロー加熱される際に、前記ニッケル層と前記錫系はんだとの間に（Ｃｕ，Ｎｉ）６Ｓｎ５層が形成され、前記ニッケル層から露出する前記銅ボールと前記錫系はんだとの間に、下から順に、Ｃｕ３Ｓｎ層及び（Ｃｕ，Ｎｉ）６Ｓｎ５層が形成されるように、前記ニッケル層に含有されるニッケルの量が調整されていることを特徴とする導電性ボール。
  2. 前記錫系はんだは、Ｓｎ／Ａｇはんだ、Ｓｎ／Ｂｉはんだ、又は、Ｓｎ／Ｂｉ／Ｎｉはんだであることを特徴とする請求項１に記載の導電性ボール。
  3. 前記錫系はんだが溶融する温度にリフロー加熱される際に、前記ニッケル層と前記錫系はんだとの間に（Ｃｕ，Ｎｉ）６Ｓｎ５層のみが形成され、前記ニッケル層から露出する前記銅ボールと前記錫系はんだとの間に、下から順に、Ｃｕ３Ｓｎ層及び（Ｃｕ，Ｎｉ）６Ｓｎ５層のみが形成されることを特徴とする請求項１又は２に記載の導電性ボール。
  4. 第１接続パッドを備えた下側電子部材と、
    前記下側電子部材の上に配置され、第２接続パッドを備えた上側電子部材と、
    前記下側電子部材の第１接続パッドと前記上側電子部材の第２接続パッドとを接続する導電性ボールと
    を有し、
    前記導電性ボールは、
    銅ボールと、
    前記銅ボールの外面にパターン化されて形成されたニッケル層と、
    前記銅ボール及びニッケル層の各外面を被覆する錫系はんだと、を有し、
    前記ニッケル層は開口領域を有し、前記開口領域から前記銅ボールの外面が露出しており、
    前記導電性ボールのニッケル層と錫系はんだとの間に（Ｃｕ，Ｎｉ）６Ｓｎ５層が形成され、
    前記導電性ボールのニッケル層から露出する銅ボールと錫系はんだとの間に、下から順に、Ｃｕ３Ｓｎ層及び（Ｃｕ，Ｎｉ）６Ｓｎ５層が形成されていることを特徴とする電子装置。
  5. 前記錫系はんだは、Ｓｎ／Ａｇはんだ、Ｓｎ／Ｂｉはんだ、又は、Ｓｎ／Ｂｉ／Ｎｉはんだであることを特徴とする請求項４に記載の電子装置。
  6. 前記導電性ボールのニッケル層と錫系はんだとの間に（Ｃｕ，Ｎｉ）６Ｓｎ５層のみが形成され、
    前記導電性ボールのニッケル層から露出する銅ボールと錫系はんだとの間に、下から順に、Ｃｕ３Ｓｎ層及び（Ｃｕ，Ｎｉ）６Ｓｎ５層のみが形成されていることを特徴とする請求項４又は５に記載の電子装置。
  7. 前記第１接続パッド及び前記第２接続パッドの各表面はニッケル層又は銅層であり、
    前記第１接続パッドと前記錫系はんだとの間、及び前記第２接続パッドと前記錫系はんだとの間に、（Ｃｕ，Ｎｉ）６Ｓｎ５層がそれぞれ形成されていることを特徴とする請求項４乃至６のいずれか一項に記載の電子装置。
  8. 銅ボールを用意する工程と、
    前記銅ボールの外面にニッケル層をパターン化して形成する工程と、
    前記銅ボール及びニッケル層の各外面を被覆する錫系はんだを形成する工程と、を有し、
    前記ニッケル層に開口領域が形成され、前記開口領域から前記銅ボールの外面が露出し、
    前記錫系はんだが溶融する温度にリフロー加熱される際に、前記ニッケル層と前記錫系はんだとの間に（Ｃｕ，Ｎｉ）６Ｓｎ５層が形成され、前記ニッケル層から露出する前記銅ボールと前記錫系はんだとの間に、下から順に、Ｃｕ３Ｓｎ層及び（Ｃｕ，Ｎｉ）６Ｓｎ５層が形成されるように、前記ニッケル層に含有されるニッケルの量が調整されることを特徴とする導電性ボールの製造方法。
  9. 前記錫系はんだは、Ｓｎ／Ａｇはんだ、Ｓｎ／Ｂｉはんだ、又は、Ｓｎ／Ｂｉ／Ｎｉはんだであることを特徴とする請求項８に記載の導電性ボールの製造方法。
  10. 前記錫系はんだが溶融する温度にリフロー加熱される際に、前記ニッケル層と前記錫系はんだとの間に（Ｃｕ，Ｎｉ）６Ｓｎ５層のみが形成され、前記ニッケル層から露出する前記銅ボールと前記錫系はんだとの間に、下から順に、Ｃｕ３Ｓｎ層及び（Ｃｕ，Ｎｉ）６Ｓｎ５層のみが形成されることを特徴とする請求項８又は９に記載の導電性ボールの製造方法。
  11. 第１接続パッドを備えた下側電子部材と、
    第２接続パッドを備えた上側電子部材と、
    銅ボールと、前記銅ボールの外面にパターン化されて形成されたニッケル層と、前記銅ボール及びニッケル層の各外面を被覆する錫系はんだとを有する導電性ボールと
    を用意する工程と、
    前記下側電子部材の第１接続パッドと前記上側電子部材の第２接続パッドとを、前記導電性ボールの錫系はんだをリフロー加熱して接続する工程と、を有し、
    前記ニッケル層に開口領域が形成され、前記開口領域から前記銅ボールの外面が露出し、
    前記下側電子部材の第１接続パッドと前記上側電子部材の第２接続パッドとを接続する工程において、
    前記導電性ボールのニッケル層と錫系はんだとの間に（Ｃｕ，Ｎｉ）６Ｓｎ５層が形成され、
    前記導電性ボールのニッケル層から露出する銅ボールと錫系はんだとの間に、下から順に、Ｃｕ３Ｓｎ層及び（Ｃｕ，Ｎｉ）６Ｓｎ５層が形成されることを特徴とする電子装置の製造方法。
  12. 前記錫系はんだは、Ｓｎ／Ａｇはんだ、Ｓｎ／Ｂｉはんだ、又は、Ｓｎ／Ｂｉ／Ｎｉはんだであることを特徴とする請求項１１に記載の電子装置の製造方法。
  13. 前記下側電子部材の第１接続パッドと前記上側電子部材の第２接続パッドとを接続する工程において、
    前記導電性ボールのニッケル層と錫系はんだとの間に（Ｃｕ，Ｎｉ）６Ｓｎ５層のみが形成され、
    前記導電性ボールのニッケル層から露出する銅ボールと錫系はんだとの間に、下から順に、Ｃｕ３Ｓｎ層及び（Ｃｕ，Ｎｉ）６Ｓｎ５層のみが形成されることを特徴とする請求項１１又は１２に記載の電子装置の製造方法。
  14. 前記導電性ボールを用意する工程において、
    前記導電性ボールは、前記錫系はんだをリフロー加熱する際に、前記銅ボールの銅が前記錫系はんだに拡散して、前記錫系はんだ内の銅の濃度が０．７ｗｔ％～３ｗｔ％になることを特徴とする請求項１１乃至１３のいずれか一項に記載の電子装置の製造方法。
  15. 前記下側電子部材の第１接続パッドと前記上側電子部材の第２接続パッドとを接続する工程において、
    前記第１接続パッド及び前記第２接続パッドの各表面はニッケル層又は銅層であり、
    前記第１接続パッドと前記錫系はんだとの間、及び前記第２接続パッドと前記錫系はんだとの間に、（Ｃｕ，Ｎｉ）６Ｓｎ５層がそれぞれ形成されることを特徴とする請求項１４に記載の電子装置の製造方法。
JP2017131925A 2017-07-05 2017-07-05 導電性ボール及び電子装置とそれらの製造方法 Active JP7041477B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017131925A JP7041477B2 (ja) 2017-07-05 2017-07-05 導電性ボール及び電子装置とそれらの製造方法
US16/023,483 US10446512B2 (en) 2017-07-05 2018-06-29 Conductive ball and electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017131925A JP7041477B2 (ja) 2017-07-05 2017-07-05 導電性ボール及び電子装置とそれらの製造方法

Publications (3)

Publication Number Publication Date
JP2019013944A JP2019013944A (ja) 2019-01-31
JP2019013944A5 JP2019013944A5 (ja) 2020-04-09
JP7041477B2 true JP7041477B2 (ja) 2022-03-24

Family

ID=64903850

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017131925A Active JP7041477B2 (ja) 2017-07-05 2017-07-05 導電性ボール及び電子装置とそれらの製造方法

Country Status (2)

Country Link
US (1) US10446512B2 (ja)
JP (1) JP7041477B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388627B1 (en) * 2018-07-23 2019-08-20 Mikro Mesa Technology Co., Ltd. Micro-bonding structure and method of forming the same
US10347602B1 (en) * 2018-07-23 2019-07-09 Mikro Mesa Technology Co., Ltd. Micro-bonding structure
AU2019436797B2 (en) * 2019-03-25 2022-10-13 Mitsubishi Electric Corporation Printed wiring board and electronic device
KR102408109B1 (ko) * 2020-10-07 2022-06-10 성균관대학교산학협력단 전기화학적 마이그레이션 방지를 위해 솔더를 무전해 팔라듐 및 니켈 도금 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007075856A (ja) 2005-09-14 2007-03-29 Nippon Steel Materials Co Ltd Ｃｕコアボール
JP2010099736A (ja) 2008-09-25 2010-05-06 Hitachi Metals Ltd 耐落下衝撃特性に優れた接続端子用ボールおよび接続端子ならびに電子部品
JP2014042941A (ja) 2012-08-01 2014-03-13 Mitsubishi Materials Corp ハンダペースト
JP2016106033A (ja) 2007-10-19 2016-06-16 株式会社日本スペリア社 はんだ継手

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001319994A (ja) * 2000-02-29 2001-11-16 Allied Material Corp 半導体パッケージとその製造方法
TWI224837B (en) * 2003-07-10 2004-12-01 Advanced Semiconductor Eng Ball grid array package substrate and method for manufacturing the same
JP5967316B2 (ja) * 2013-11-05 2016-08-24 千住金属工業株式会社 Ｃｕ核ボール、はんだペースト、フォームはんだ及びはんだ継手
JP7014535B2 (ja) * 2017-07-07 2022-02-01 新光電気工業株式会社 導電性ボール及び電子装置とそれらの製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007075856A (ja) 2005-09-14 2007-03-29 Nippon Steel Materials Co Ltd Ｃｕコアボール
JP2016106033A (ja) 2007-10-19 2016-06-16 株式会社日本スペリア社 はんだ継手
JP2010099736A (ja) 2008-09-25 2010-05-06 Hitachi Metals Ltd 耐落下衝撃特性に優れた接続端子用ボールおよび接続端子ならびに電子部品
JP2014042941A (ja) 2012-08-01 2014-03-13 Mitsubishi Materials Corp ハンダペースト

Also Published As

Publication number Publication date
US10446512B2 (en) 2019-10-15
US20190013285A1 (en) 2019-01-10
JP2019013944A (ja) 2019-01-31

Similar Documents

Publication Publication Date Title
JP7041477B2 (ja) 導電性ボール及び電子装置とそれらの製造方法
JP7014535B2 (ja) 導電性ボール及び電子装置とそれらの製造方法
JP6667765B2 (ja) 電極接続方法及び電極接続構造
TWI452657B (zh) 用於改良耐脆裂性之焊接方法及相關裝置
TWI571191B (zh) 在無核心基體處理中之電解沉積及通孔充填技術
JP5808403B2 (ja) はんだ堆積物を基板上に形成する方法
JP2010109032A (ja) 半導体装置の製造方法
US9129884B2 (en) Solder bump joining structure with low resistance joining member
US20130043573A1 (en) Solder Bump Bonding In Semiconductor Package Using Solder Balls Having High-Temperature Cores
JP2006279062A (ja) 半導体素子および半導体装置
JP2009239278A (ja) 電子部品搭載用基板、及び、その製造方法
TWI343112B (en) Package substrate having electrical connection structure and method for fabricating the same
US20150334828A1 (en) Wiring substrate and method for manufacturing same
US10117329B2 (en) Carrier plate, device having the carrier plate and method for producing a carrier plate
US6306751B1 (en) Apparatus and method for improving ball joints in semiconductor packages
JPWO2012073417A1 (ja) 電子部品実装体、電子部品、基板
TW201505492A (zh) 印刷電路板及其製造方法
JP2020087967A (ja) プリント配線板およびその製造方法
TW545098B (en) Fine pad pitch organic circuit board with plating solder and method for fabricating the same
TWI313911B (en) Conductive structure of package substrate and manufacturing method thereof
JP2013077726A (ja) 半導体パッケージの製造方法
JP2001352005A (ja) 配線基板および半導体装置
KR101514529B1 (ko) 인쇄회로기판 및 그 제조방법
TW571372B (en) Substrate with plated metal layer over pads thereon, and method for fabricating the same
JP2023064346A (ja) 配線基板、半導体装置及び配線基板の製造方法

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20180320

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200227

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200227

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210309

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210427

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210831

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211019

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220301

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220311

R150 Certificate of patent or registration of utility model

Ref document number: 7041477

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150