JP7038632B2 - 半導体装置、及び、半導体装置の製造方法 - Google Patents

半導体装置、及び、半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置、及び、半導体装置の製造方法に関する。
半導体装置は、発電及び送電における効率的なエネルギーの利用及び再生など、あらゆる場面で用いられる。このような半導体装置では、例えば特許文献１のように、スイッチング時のノイズ除去のためにスナバ回路が用いられる。
特開２０１７－２０８９８７号公報
しかしながら従来の半導体装置では、Ｎ電極及びＰ電極のいずれかの上にスナバ用基板が配設されているため、半導体装置の組立後のスナバ用基板自体の耐圧性を検出することができないという問題があった。
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、組立後のスナバ用基板の耐圧性を検出可能な技術を提供することを目的とする。
本発明に係る半導体装置は、下地と、前記下地上に配設された、互いに離間する正極導体パターンであるＰ電極及び負極導体パターンであるＮ電極と、前記Ｐ電極及び前記Ｎ電極と離間された状態で前記下地上に固定されたスナバ用基板と、前記スナバ用基板上に配設され、前記Ｐ電極及び前記Ｎ電極と電気的に接続されたスナバ回路と、前記スナバ回路と電気的に接続された半導体素子とを備え、前記下地は、前記Ｐ電極、前記Ｎ電極、及び、前記スナバ用基板を互いに絶縁する絶縁部材を含み、前記絶縁部材は、絶縁性のセラミック基板を含み、前記Ｐ電極、前記Ｎ電極、及び、前記スナバ用基板は、前記セラミック基板上に固定されている。
本発明によれば、下地上においてＰ電極、Ｎ電極、及び、スナバ用基板は互いに離間され、下地の絶縁部材は、Ｐ電極、Ｎ電極、及び、スナバ用基板を互いに絶縁する。このような構成によれば、組立後のスナバ用基板の耐圧性を検出することができる。
実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置の絶縁耐圧試験を実施する回路の一例を示す回路図である。 関連半導体装置の構成を示す断面図である。 実施の形態２に係る半導体装置の構成を示す断面図である。 実施の形態３に係る半導体装置の構成を示す断面図である。 実施の形態３に係る半導体装置の構成の一部を示す平面図である。 実施の形態４に係る半導体装置の構成を示す断面図である。 実施の形態５に係る半導体装置の構成を示す断面図である。
＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体装置の構成を示す断面図である。図１の半導体装置は、下地１と、正極導体パターンであるＰ電極２と、負極導体パターンであるＮ電極３と、接合部材４と、スナバ回路５と、スナバ用基板６と、ワイヤ７ａ，７ｂと、半導体素子８とを備える。なお、本実施の形態１に係る半導体装置は、これらを囲うケースをさらに備えてもよいし、そのケースに充填された樹脂をさらに備えてもよい。
下地１は絶縁部材を含む。本実施の形態１では、当該絶縁部材は、絶縁性のセラミック基板１ｄを含み、下地１は、ベース板１ａと、接合部材１ｂと、金属パターン１ｃとをさらに含む。ベース板１ａは、例えば銅などから構成される。セラミック基板１ｄの下面には金属パターン１ｃが配設されている。接合部材１ｂは、例えばはんだなどから構成され、金属パターン１ｃをベース板１ａに接合する。これにより、はんだなどの接合部材１ｂによって固定されにくいセラミック基板１ｄは、はんだなどの接合部材１ｂによって固定されやすい金属パターン１ｃを介してベース板１ａに固定される。
Ｐ電極２及びＮ電極３は、下地１のセラミック基板１ｄ上に配設されており、互いに離間されている。
接合部材４は、スナバ用基板６を、下地１のセラミック基板１ｄに固定する。本実施の形態１では、接合部材４はシリコーン系の材料から構成されており、シリコーンを含んでいる。
スナバ用基板６は、Ｐ電極２及びＮ電極３と離間された状態で、下地１のセラミック基板１ｄ上に固定されている。本実施の形態１では、スナバ用基板６は、Ｐ電極２とＮ電極３との間に設けられているが、これに限ったものではなく、Ｐ電極２とＮ電極３との間に設けられていなくてもよい。また、スナバ用基板６は、絶縁性のセラミック基板以外の絶縁基板であってもよい。
スナバ回路５は、スナバ用基板６上に配設され、Ｐ電極２及びＮ電極３と電気的に接続されている。本実施の形態１では、スナバ回路５は、複数の導体５ａ（右端、右側、左側及び左端の導体５ａ）と、抵抗体５ｂと、接合材５ｃと、コンデンサ５ｄとを含む。
複数の導体５ａは、スナバ用基板６上に互いに離間されて配設されている。右端の導体５ａは、ワイヤ７ｂを介してＰ電極２と電気的に接続されている。右側の導体５ａは、抵抗体５ｂを介して右端の導体５ａと電気的に接続され、かつ、接合材５ｃを介してコンデンサ５ｄと電気的に接続されている。左端の導体５ａは、ワイヤ７ａを介してＮ電極３と電気的に接続されている。左側の導体５ａは、抵抗体５ｂを介して左端の導体５ａと電気的に接続され、かつ、接合材５ｃを介してコンデンサ５ｄと電気的に接続されている。なお、スナバ回路５は、実質的に抵抗体とコンデンサとを含んでいればよく、上記構成に限ったものではない。
半導体素子８は、スナバ回路５と電気的に接続されている。このため、スナバ回路５によって、半導体素子８のスイッチング時のノイズが除去可能となっている。半導体素子８は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＳＢＤ（Schottky Barrier Diode）、ＰＮダイオードの少なくともいずれか１つである。また、半導体素子８は、これら素子のいずれか１つであってもよいし、これら素子を組み合わせた回路であってもよい。以下では一例として、半導体素子８は、上アーム及び下アームを有するインバータであるものとして説明する。
なお、図１の半導体素子８は、Ｐ電極２上に配設されているが、これに限ったものではなく、例えばＮ電極３上などに配設されてもよい。また、図１の半導体素子８は、ワイヤ７ｂ及びＰ電極２を介してスナバ回路５と電気的に接続されているが、ワイヤ７ｂ及びＰ電極２以外の構成要素を介してスナバ回路５と電気的に接続されていてもよい。
以上の構成において、下地１のセラミック基板１ｄは、Ｐ電極２、Ｎ電極３、及び、スナバ用基板６を互いに絶縁している。
図２は、本実施の形態１に係る半導体装置の絶縁耐圧試験を実施する回路の一例を示す回路図である。具体的には、この絶縁耐圧試験は、本実施の形態１に係る半導体装置を備える半導体モジュールの対地間の絶縁耐圧試験であり、より具体的にはスナバ回路５の健全性（耐圧性）を検査する試験である。この試験が実施される際には、Ｐ極及びＮ極は同電位となり、Ｐ電極２及びＮ電極３も同電位となる。
ここで、本実施の形態１に係る半導体装置に関連する半導体装置（以下「関連半導体装置」と記す）について説明する。図３は、関連半導体装置の構成を示す断面図である。以下、関連半導体装置の構成要素のうち、本実施の形態１に係る半導体装置の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
図３に示すように、関連半導体装置では、Ｎ電極３が平面方向に延在しており、その延在部分上に、スナバ回路５及びスナバ用基板６がはんだなどの接合部材９によって接合されている。そして図３に示すように、この関連半導体装置のＰ電極２及びＮ電極３に交流電源１１の一端を接続し、ベース板１ａに交流電源１１の他端を接続して、図２の試験を行うことを想定する。
この状態で、図３のようにクラック１０がスナバ用基板６に発生していない場合、上記試験では、Ｐ電極２及びＮ電極３とベース板１ａとの間の電気特性が検出される。一方、図３のようにクラック１０がスナバ用基板６に発生して、スナバ回路５がＮ電極３に短絡している場合であっても、スナバ用基板６は、Ｎ電極３に対してベース板１ａと逆側に位置するため、上記試験では、Ｐ電極２及びＮ電極３とベース板１ａとの間の電気特性が検出される。このように、図３の構成では、検出される電気特性は、スナバ用基板６のクラック１０の発生に応じて変化しない。このため、組立後のスナバ用基板６のクラック１０の発生、ひいては、組立後のスナバ用基板６自体の耐圧性を検出することができない。
これに対して本実施の形態１に係る半導体装置（図１）では、下地１上においてＰ電極２、Ｎ電極３、及び、スナバ用基板６は互いに離間され、下地１のセラミック基板１ｄは、Ｐ電極２、Ｎ電極３、及び、スナバ用基板６を互いに絶縁する。このような構成における上記試験では、Ｐ電極２、Ｎ電極３及びスナバ回路５とベース板１ａとの間の電気特性が検出される。そして、検出される電気特性は、スナバ用基板６のクラック１０の発生に応じて変化する。このため、本実施の形態１に係る半導体装置によれば、組立後のスナバ用基板６のクラック１０の発生、ひいては、組立後のスナバ用基板６自体の耐圧性を検出することができる。
また本実施の形態１では、セラミック基板１ｄは、Ｐ電極２、Ｎ電極３、及び、スナバ用基板６に対して積層方向に配設されているため、半導体装置のサイズを低減することができる。
また本実施の形態１では、スナバ用基板６を下地１に固定する接合部材４は、シリコーンを含む。この接合部材４により、半導体装置の組立時や組立後の温度サイクルによって生じるスナバ用基板６への曲げ応力が緩和される。このため、曲げ応力によるスナバ用基板６のクラックなどの不具合の発生を抑制することができる。なお、接合部材４は、シリコーンを含む部材に限ったものではなく、例えば絶縁性を有する弾性素材から構成されてもよい。
ところで、半導体素子８は、シリコン（Ｓｉ）、または、ワイドバンドギャップ半導体を含むことが好ましい。ここでいうワイドバンドギャップ半導体は、例えば、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドを含む。半導体素子８がＳｉＣを含む半導体装置、ひいては当該半導体装置を備えるパワー半導体モジュールでは、スイッチングスピードをＳｉよりも高速化することができるが、それに伴いノイズの影響が高くなるという問題がある。これに対して本実施の形態１では、スナバ回路５を用いるのでノイズを軽減することができる。
なお、ペースト及び導体５ａを、絶縁性のセラミック基板であるスナバ用基板６に印刷し、当該ペーストを焼成して抵抗体５ｂを形成することによって、スナバ回路５を形成してもよい。このような製造方法によれば、スイッチング時の抵抗体５ｂの発熱を、セラミック基板であるスナバ用基板６によって放熱することができるので、半導体装置の寿命を向上させることができる。
また、半導体素子８を下地１上に固定した後に、スナバ用基板６を下地１上に固定することによって半導体装置を形成してもよい。このような製造方法によれば、半導体素子８の下地１への実装時の温度により生じる曲げ応力が、スナバ用基板６に影響することを抑制することができる。このため、スナバ用基板６におけるクラックの発生を抑制することができる。
＜実施の形態２＞
図４は、本発明の実施の形態２に係る半導体装置の構成を示す断面図である。以下、本実施の形態２に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
本実施の形態２に係る下地１の絶縁部材は、セラミック基板１ｄの代わりに、セラミック基板１ｄと同じ材質の第１及び第２セラミック基板１ｄ１，１ｄ２を含む。また、本実施の形態２に係る下地１は、接合部材１ｂ及び金属パターン１ｃの代わりに、接合部材１ｂと同じ材質の第１及び第２接合部材１ｂ１，１ｂ２と、金属パターン１ｃと同じ材質の第１及び第２金属パターン１ｃ１，１ｃ２とを含む。
スナバ用基板６は、ベース板１ａ上に固定されている。本実施の形態２に係るスナバ用基板６の下面には金属パターン６ａが配設されており、接合部材４は、金属パターン６ａをベース板１ａに接合する。なお、接合部材４は、実施の形態１と同様に、シリコーン系の材料から構成されてもよいし、はんだから構成されてもよいし、シリコーン系の材料及びはんだの組み合わせから構成されてもよい。
第１セラミック基板１ｄ１及び第１金属パターン１ｃ１は、ベース板１ａとＰ電極２との間に配設されており、第１接合部材１ｂ１は、第１セラミック基板１ｄ１の下面に設けられた第１金属パターン１ｃ１を、ベース板１ａに接合する。
第２セラミック基板１ｄ２及び第２金属パターン１ｃ２は、ベース板１ａとＮ電極３との間に配設されており、第２接合部材１ｂ２は、第２セラミック基板１ｄ２の下面に設けられた第２金属パターン１ｃ２を、ベース板１ａに接合する。
以上のように構成された本実施の形態２に係る半導体装置によれば、下地１の第１及び第２セラミック基板１ｄ１，１ｄ２は、Ｐ電極２、Ｎ電極３、及び、スナバ用基板６を互いに絶縁する。このため、実施の形態１と同様に、組立後のスナバ用基板６自体の耐圧性を検出することができる。また、ベース板１ａ下側に冷却フィンが設けられている構成に、本実施の形態２を適用した場合には、実施の形態１よりもスナバ用基板６を冷却フィンに近づけることができるため、スナバ回路５で生じた熱の放熱性を高めることができる。
＜実施の形態３＞
図５は、本発明の実施の形態３に係る半導体装置の構成を示す断面図であり、図６は、その構成の一部を示す平面図である。以下、本実施の形態３に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
本実施の形態３に係る下地１の絶縁部材は、セラミック基板１ｄの代わりに、セラミック基板１ｄと同じ材質の第１及び第３セラミック基板１ｄ１，１ｄ３を含む。また、本実施の形態３に係る下地１は、接合部材１ｂ及び金属パターン１ｃの代わりに、接合部材１ｂと同じ材質の第１及び第３接合部材１ｂ１，１ｂ３と、金属パターン１ｃと同じ材質の第１及び第３金属パターン１ｃ１，１ｃ３とを含む。また、本実施の形態３に係る下地１は、金属パターン１ｅをさらに含む。
第３セラミック基板１ｄ３の下面には第３金属パターン１ｃ３が配設されている。第３接合部材１ｂ３は、第３金属パターン１ｃ３をベース板１ａに接合する。第３セラミック基板１ｄ３上には、Ｎ電極３、及び、金属パターン１ｅが互いに離間されて配設されている。この金属パターン１ｅは、第１及び第３セラミック基板１ｄ１，１ｄ３によってＰ電極２及びＮ電極３と絶縁されており、ベース板１ａ上方に固定されている。そして、スナバ用基板６は、接合部材４によって金属パターン１ｅ上に固定されている。
以上のように構成された本実施の形態３に係る半導体装置によれば、下地１の第１及び第３セラミック基板１ｄ１，１ｄ３は、Ｐ電極２、Ｎ電極３、及び、スナバ用基板６を互いに絶縁する。このため、実施の形態１と同様に、組立後のスナバ用基板６自体の耐圧性を検出することができる。また、本実施の形態３によれば、接合部材４に例えばはんだなどを用いることができるため、スナバ回路５で生じた熱の放熱性を高めることができる。
なお、金属パターン１ｅの電位が浮遊電位である場合には、金属パターン１ｅの電位を管理することができない。このため、金属パターン１ｅのチャージアップに対する対策が事前に取られることが好ましい。
＜実施の形態４＞
図７は、本発明の実施の形態４に係る半導体装置の構成を示す断面図である。以下、本実施の形態４に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
本実施の形態４に係る半導体装置は、実施の形態３に係る半導体装置の構成（図５）に、金属パターン１ｅとベース板１ａとを電気的に接続するワイヤ７ｃなどの導電部材が追加された構成を有している。これにより、金属パターン１ｅの電位とベース板１ａの電位とが同じとなっている。
このような構成によれば、実施の形態３と同様の効果を得ることができる。また、金属パターン１ｅのチャージアップに対する対策を取ることができる。
＜実施の形態５＞
図８は、本発明の実施の形態５に係る半導体装置の構成を示す断面図である。以下、本実施の形態５に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
本実施の形態５に係る下地１は、実施の形態１に係る下地１（図１）のセラミック基板１ｄ上に、実施の形態３に係る金属パターン１ｅが追加された構成を有している。そして、本実施の形態５に係る下地１の絶縁部材は、セラミック基板１ｄを含み、当該セラミック基板１ｄは、金属パターン１ｅとベース板１ａとの間に配設されている。そして、金属パターン１ｅは、セラミック基板１ｄに設けられたスルーホール１ｆによってベース板１ａと電気的に接続されている。なお、スルーホール１ｆは、セラミック基板１ｄに設けられた貫通孔と、当該貫通孔を囲う壁面に設けられた金属膜とを含む。このスルーホール１ｆによって、金属パターン１ｅの電位とベース板１ａの電位とが同じとなっている。
このような構成によれば、実施の形態３と同様の効果を得ることができる。また、実施の形態４のようなワイヤ７ｃを設けなくても、金属パターン１ｅのチャージアップに対する対策を取ることができるため、半導体装置、ひいては当該半導体装置を備えるパワー半導体モジュールのサイズを低減することができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１ 下地、１ａ ベース板、１ｄ セラミック基板、１ｄ１ 第１セラミック基板、１ｄ２ 第２セラミック基板、１ｄ３ 第３セラミック基板、１ｅ 金属パターン、１ｆ スルーホール、２ Ｐ電極、３ Ｎ電極、４ 接合部材、５ スナバ回路、５ａ 導体、５ｂ 抵抗体、６ スナバ用基板、８ 半導体素子。

Claims (8)

  1. 下地と、
    前記下地上に配設された、互いに離間する正極導体パターンであるＰ電極及び負極導体パターンであるＮ電極と、
    前記Ｐ電極及び前記Ｎ電極と離間された状態で前記下地上に固定されたスナバ用基板と、
    前記スナバ用基板上に配設され、前記Ｐ電極及び前記Ｎ電極と電気的に接続されたスナバ回路と、
    前記スナバ回路と電気的に接続された半導体素子と
    を備え、
    前記下地は、前記Ｐ電極、前記Ｎ電極、及び、前記スナバ用基板を互いに絶縁する絶縁部材を含み、
    前記絶縁部材は、絶縁性のセラミック基板を含み、
    前記Ｐ電極、前記Ｎ電極、及び、前記スナバ用基板は、前記セラミック基板上に固定されている、半導体装置。
  2. 下地と、
    前記下地上に配設された、互いに離間する正極導体パターンであるＰ電極及び負極導体パターンであるＮ電極と、
    前記Ｐ電極及び前記Ｎ電極と離間された状態で前記下地上に固定されたスナバ用基板と、
    前記スナバ用基板上に配設され、前記Ｐ電極及び前記Ｎ電極と電気的に接続されたスナバ回路と、
    前記スナバ回路と電気的に接続された半導体素子と
    を備え、
    前記下地は、前記Ｐ電極、前記Ｎ電極、及び、前記スナバ用基板を互いに絶縁する絶縁部材を含み、
    前記下地は、ベース板をさらに含み、
    前記スナバ用基板は、前記ベース板上に固定され、
    前記絶縁部材は、
    前記ベース板と前記Ｐ電極との間に配設された絶縁性の第１セラミック基板と、
    前記ベース板と前記Ｎ電極との間に配設された絶縁性の第２セラミック基板と
    を含む、半導体装置。
  3. 下地と、
    前記下地上に配設された、互いに離間する正極導体パターンであるＰ電極及び負極導体パターンであるＮ電極と、
    前記Ｐ電極及び前記Ｎ電極と離間された状態で前記下地上に固定されたスナバ用基板と、
    前記スナバ用基板上に配設され、前記Ｐ電極及び前記Ｎ電極と電気的に接続されたスナバ回路と、
    前記スナバ回路と電気的に接続された半導体素子と
    を備え、
    前記下地は、前記Ｐ電極、前記Ｎ電極、及び、前記スナバ用基板を互いに絶縁する絶縁部材を含み、
    前記下地は、前記絶縁部材によって前記Ｐ電極及び前記Ｎ電極と絶縁された金属パターンをさらに含み、
    前記スナバ用基板は、前記金属パターン上に固定され、
    前記下地は、前記金属パターンと電気的に接続されたベース板をさらに含み、
    前記金属パターンは、前記ベース板上方に固定され、
    前記絶縁部材は、
    前記金属パターンと前記ベース板との間に配設された絶縁性のセラミック基板を含む、半導体装置。
  4. 請求項３に記載の半導体装置であって、
    前記金属パターンは、前記セラミック基板に設けられたスルーホールによって前記ベース板と電気的に接続されている、半導体装置。
  5. 下地と、
    前記下地上に配設された、互いに離間する正極導体パターンであるＰ電極及び負極導体パターンであるＮ電極と、
    前記Ｐ電極及び前記Ｎ電極と離間された状態で前記下地上に固定されたスナバ用基板と、
    前記スナバ用基板上に配設され、前記Ｐ電極及び前記Ｎ電極と電気的に接続されたスナバ回路と、
    前記スナバ回路と電気的に接続された半導体素子と
    を備え、
    前記下地は、前記Ｐ電極、前記Ｎ電極、及び、前記スナバ用基板を互いに絶縁する絶縁部材を含み、
    前記スナバ用基板を前記下地に固定する、シリコーンを含む接合部材をさらに備える、半導体装置。
  6. 請求項１から請求項５のうちのいずれか１項に記載の半導体装置であって、
    前記半導体素子は、シリコン、または、ワイドバンドギャップ半導体を含む、半導体装置。
  7. 請求項１から請求項６のうちのいずれか１項に記載の半導体装置の製造方法であって、
    前記スナバ用基板は、絶縁性のセラミック基板であり、
    ペースト及び導体を前記スナバ用基板に印刷し、当該ペーストを焼成して抵抗体を形成することによって、前記スナバ回路を形成する、半導体装置の製造方法。
  8. 請求項１から請求項６のうちのいずれか１項に記載の半導体装置の製造方法であって、
    前記半導体素子を前記下地上に固定した後に、前記スナバ用基板を前記下地上に固定する、半導体装置の製造方法。
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