JP7023287B2 - 一対の離間された構造部材上に形成された一対のマイクロ波伝送線路を電気接続するインターコネクト構造 - Google Patents

一対の離間された構造部材上に形成された一対のマイクロ波伝送線路を電気接続するインターコネクト構造 Download PDF

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Description

本開示は、概して、インターコネクト構造に関し、より具体的には、一対の離間された構造部材上に形成された一対のマイクロ波伝送線路を電気接続するインターコネクト構造に関する。
技術的に知られているように、1つの構造上に形成されたマイクロ波伝送線路を第2の構造上に形成されたマイクロ波伝送線路に接続することが頻繁に必要とされる。例えば、一方の構造は、共平面導波路(coplanar waveguide;CPW)又はマイクロストリップ伝送線路を有するプリント回路基板とすることができ、他方の構造は、マイクロ波伝送線路と相互接続される能動及び受動デバイスを有するモノリシック集積回路(MMIC)チップとすることができる。一部のアプリケーションでは、一方又は双方の構造がプリント回路であることがあり、あるいは、一方又は双方がMMICであることがある。いずれにしても、一対の構造のうちの一方の出力におけるマイクロ波伝送線路が、他方の構造の入力におけるマイクロ波伝送線路に電気的に接続される必要があり得る。
これまた技術的に知られているように、2つの基板の一致しない熱膨張係数(CTE)の差に起因して、それら2つの構造が、MMICチップ上のデバイスにクラック又はダメージを生じさせ得る応力を防止するために、それらの間に典型的に5-15ミル(0.13-0.38ミリメートル)である小さいギャップをおいて取り付けられるので、自動アセンブリ技術は典型的に、ある程度の精度で2つの構造を特定の正規位置に配置するが、構造についての基板サイズ公差を許容することに加えて、モータやリニアエンコーダなどに起因してビジョン精度及びプレースメントの精度について配置公差が存在し、最小ギャップはまた、これら全てがそれ自身の特定のアクセス要求を持つ例えばピックアンドプレースコレット(平坦面ツールを使用することができない場合)、ワイヤ・リボンボンディングツール、及びディスペンスツールなどの自動アセンブリ装置におけるアセンブリツールに合うようにも作られなければならないことがある。従って、これらの問題を解決するために使用されている1つの技術は、図1A、1B及び1Cに示すように、2つの構造の対向し合う面をできる限り共に近づけて配置しておいて、電気インターコネクトとしてワイヤボンド又はリボンボンドを使用するものである。
これまた技術的に知られているように、数多くの用途において、回路の他の部分に放射しないように、又は回路の他の部分からの信号によって影響されないように、電気インターコネクトをアイソレートすることが必要とされる。上述のように、相互接続するための伝統的な方法は、ワイヤボンド又はリボンボンドによるものであるが、ワイヤボンドは信号を放射してしまうことで悪名高い。さらに、信号導体のみがボンディングされる場合、該ボンドから非常に多量のマイクロ波放射が放たれる。(図1A-1Cに示すように)グランド-信号-グランドボンドが使用される場合には、放射は、低減されるが、依然としてかなり強く、多くの用途で受け入れられないものであることがあり、それ故に、用途によっては、望ましくないフィードバック発振又はフィードバック誘起リップルを引き起こし得る。
本開示によれば、構造体が提供され、当該構造体は、ギャップによって離隔された一対の構造部材であり、当該一対の構造部材の各構造部材がマイクロ波伝送線路を有する、一対の構造部材と、前記ギャップ内に配置されたインターコネクト構造とを有する。インターコネクト構造は、一対の構造部材のうちの第1構造部材及び一対の構造部材のうちの第2構造部材の対向し合う側面と直に接触する両側の側面を有する充填構造と、該充填構造上に配置されて、一対の構造部材のうちの第1構造部材のマイクロ波伝送線路を一対の構造部材のうちの第2構造部材のマイクロ波伝送線路に電気的に相互接続する相互接続マイクロ波伝送線路とを含む。
一実施形態において、インターコネクト構造は、相互接続マイクロ波伝送線路の信号ラインの上に配置された導電部材を含む。
このような構成により、導電部材がマイクロ波信号を遮蔽して、マイクロ波信号が回路の他の部分に放射すること又は回路の他の部分からの信号によって影響されることを防止する。
一実施形態において、インターコネクト構造は、充填構造と相互接続マイクロ波伝送線路との間に配置された導電層を含む。
一実施形態において、相互接続マイクロ波伝送線路は、信号導体及びグランド導体を含み、該グランド導体に前記導電部材が電気的に接続されている。
一実施形態において、インターコネクト構造は、充填構造と相互接続マイクロ波伝送線路との間に配置された導電層を含み、該導電層は、前記導電部材及び前記グランド導体に電気的に接続されている。
一実施形態において、インターコネクト構造が実質的に遮蔽された伝送線路となるよう、前記導電部材が、前記信号導体の上に配置され且つ前記グランド導体に接続されて、前記信号ラインの周りにグランドシールドを形成する。
一実施形態において、前記インターコネクト構造は、前記充填構造と前記相互接続マイクロ波伝送線路との間に配置された導電層を含み、該導電層は、前記導電部材及び前記グランド導体に電気的に接続されている、請求項5に記載の構造体。
一実施形態において、インターコネクト構造は、前記導電層と相互接続マイクロ波伝送線路との間に配置された誘電体層を含む。
一実施形態において、当該構造体は、インターコネクト構造の底面に配置された導電体を含み、前記導電部材は、インターコネクト構造の底面に配置された前記導電体に電気的に接続されている。
一実施形態において、インターコネクト構造の底面に配置された前記導電体は、ヒートスプレッダを有する。
一実施形態において、インターコネクト構造の底面に配置された前記導電体を前記導電部材に電気的に接続するように、充填構造の外側面に電気相互接続層が配置される。
一実施形態において、構造体を形成する方法が提供され、当該方法は、一対の構造部材を、当該一対の構造部材をギャップによって離隔されて、支持体上に設け、当該一対の構造部材の各構造部材がマイクロ波伝送線路を有し、前記ギャップ内にインターコネクト構造を設けることを有し、当該インターコネクト構造は、前記ギャップ内に粘性材料を配して、前記ギャップを充填するように該粘性材料を前記ギャップ内に流し、一対の構造部材のうちの第1構造部材及び一対の構造部材のうちの第2構造部材の対向し合う側面と直に接触させて流動させることで、充填構造を形成することと、該充填構造上に、一対の構造部材のうちの第1構造部材のマイクロ波伝送線路を一対の構造部材のうちの第2構造部材のマイクロ波伝送線路に電気的に相互接続する相互接続マイクロ波伝送線路を形成することと、を有する方法によって形成される。
一実施形態において、当該方法は、相互接続マイクロ波伝送線路の信号ラインの上に配置された導電部材を形成することを含む。
一実施形態において、相互接続マイクロ波伝送線路は、充填構造上へのディスペンス、噴射又はフィラメントによってプリントされる。
一実施形態において、当該方法は、相互接続マイクロ波伝送線路の信号ラインの上に、ディスペンス、噴射又はフィラメントによって誘電体層を形成することを含む。
一実施形態において、前記導電部材は、前記誘電体層の上にディスペンス、噴射又はフィラメントによってプリントされる。
一実施形態において、構造体を形成する方法が提供され、当該方法は、一対の構造部材を、当該一対の構造部材をギャップによって離隔されて、支持体上に設け、当該一対の構造部材の各構造部材がマイクロ波伝送線路を有し、3Dプリンティングを用いて前記ギャップ内にインターコネクト構造を形成することを有する。
このような構成により、マイクロ波信号を遮蔽して、回路の他の部分に放射しないように又は回路の他の部分からの信号によって影響されないようにマイクロ波信号をアイソレートするインターコネクト構造が提供される。また、充填材料が、その上に配置される相互接続マイクロ波伝送線路を形成する際に、例えばプリンティングなどの積層描画(アディティブライティング)技術を用いるための表面を提供する“枕”又は“台座”として機能する。この“枕”は、構造的支持を提供するとともに、一部のケースでは、相互接続マイクロ波伝送線路のグランド導体を“枕”の下のグランド導体から隔てる誘電体ともなり得る。導電性のインク又はフィラメントを使用して、やはり導電性のインク又はフィラメントで書き込まれる相互接続マイクロ波伝送線路の1つ以上の信号ラインの周りで、相互接続マイクロ波伝送線路の信号ラインの上に、グランドシールドを接続する。制御された厚さの誘電体のインク、フィルム又はフィラメントが、相互接続マイクロ波伝送線路のグランド導体を、相互接続マイクロ波伝送線路の信号導体から離隔させる。この“枕”はまた、プリンティングに先立ち、機械的安定性を提供する。従って、相互接続マイクロ波伝送線路のその場(インサイチュ)プリントされる信号導体及びグランド導体が、従来技術で使用されるワイヤ/リボンボンドを置き換える。
本開示の1つ以上の実施形態の細部が、添付の図面及び以下の記載にて説明される。本開示のその他の特徴、目的及び利点が、これらの記載及び図面並びに請求項から明らかになる。
従来技術に従った、ギャップによって離隔されるとともに該ギャップを橋渡しする導電リボンで電気的に相互接続された3つの構造部材、を有する構造の概略斜視図である。 従来技術に従った、図1Aの構造の概略平面図である。 従来技術に従った、図1A及び1Bの構造の概略断面図であり、この断面は図1B中の線1C-1Cに沿って取られている。 図2A、2Bから13A、13Bは、本開示に従った、ギャップによって離隔されるとともに相互接続部材で電気的に相互接続される3つの構造部材を有する構造の、その製造における様々な段階での、概略的な斜視図、平面図及び断面図であり、図2Aは斜視図である。 図2Aの斜視図中の線2B-2Bに沿って取られた断面図である。 斜視図である。 図3Aの斜視図中の線3B-3Bに沿って取られた断面図である。 図3Aの斜視図中の線3C-3Cに沿って取られた断面図である。 斜視図である。 図4Aの斜視図中の線4B-4Bに沿って取られた断面図である。 図4Aの斜視図中の線4C-4Cに沿って取られた断面図である。 斜視図である。 斜視図である。 図6Aの斜視図中の線6B-6Bに沿って取られた断面図である。 斜視図である。 図7Aの斜視図中の線7B-7Bに沿って取られた断面図である。 斜視図である。 図8Aの斜視図中の線8B-8Bに沿って取られた断面図である。 図8Aの斜視図中の線8C-8Cに沿って取られた断面図である。 斜視図である。 図9Aの斜視図中の線9B-9Bに沿って取られた断面図である。 図9Aの斜視図中の線9C-9Cに沿って取られた断面図である。 図9A中の9D-9Dの部分の拡大図である。 斜視図である。 図10Aの斜視図中の線10B-10Bに沿って取られた断面図である。 図10Aの斜視図中の線10C-10Cに沿って取られた断面図である。 斜視図である。 図11Aの斜視図中の線11B-11Bに沿って取られた断面図である。 図11Aの斜視図中の線11C-11Cに沿って取られた断面図である。 斜視図である。 図12Aの斜視図中の線12B-12Bに沿って取られた断面図である。 図12Aの斜視図中の線12C-12Cに沿って取られた断面図である。 斜視図である。 図13Aの斜視図中の線13B-13Bに沿って取られた断面図である。 図14A、14B及び14Cは、図2A、2Bから13A、13Bに従って形成された構造の一部の平面図及び断面図であり、この部分は、3つの構造部材のうちの2つの間の相互接続を示している。 図14Aの平面図中の線14B-14Bに沿って取られた断面図である。 図14Aの平面図中の線14C-14Cに沿って取られた断面図である。
様々な図中の似通った参照符号は同様の要素を指し示している。
次に、図2A及び2Bから図13A及び13Bまでを参照するに、離間された構造部材12、24の対の上に形成されたマイクロ波伝送線路の対を、構造部材24上のマイクロ波伝送線路30をチップ12に接続する相互接続マイクロ波伝送線路75a(図10A)と、チップ12を構造部材42上のマイクロ波伝送線路30に接続する相互接続マイクロ波伝送線路75bとを介して接続するインターコネクト構造9(図14A、14B)を形成するプロセスが示されている。
従って、図2A及び2Bを参照するに、第1の構造部材12を有した、ここでは例えば導電性且つ熱伝導性のヒートシンクである支持体10が用意される。第1の構造部材12は、ここでは例えば、導電性且つ熱伝導性の導電層16をチップ12の底面に持つモノリシックマイクロ波集積回路(MMIC)チップ12と、導電性且つ熱伝導性の導電層16の底面に取付けられた導電性且つ熱伝導性のヒートスプレッダ18とを有する。ヒートスプレッダ18の底面は、任意の都合のよい手段によって、ここでは例えばはんだによって、支持体10の上面22の第1の部分20に取り付けられている。
MMICチップ12は、図示のように、ここでは例えばマイクロストリップラインである入力マイクロ波伝送線路15及び出力マイクロ波伝送線路17に接続された能動及び受動デバイス領域13を有している。入力マイクロストリップ伝送線路15は、図示のように、一対の入力グランドパッド15gの間に配置された入力信号パッド15sを有しており、入力グランドパッド15gは、MMICチップ12を垂直に貫通する導電ビア21によってヒートスプレッダ18に接続されている。出力マイクロストリップ伝送線路17は、図示のように、一対の出力グランドパッド17gの間に配置された出力信号パッド17sを有しており、出力グランドパッド17gは、MMICチップ12を垂直に貫通する導電ビア21によってヒートスプレッダ18に接続されている。
第2の構造部材24は、ここでは例えば、プリント回路基板などの誘電体基板26であり、その上面28に、ここでは例えば一対のグランドプレーン導体34の間に中央の信号導体32が配置された共平面導波路(CPW)伝送線路である、マイクロ波伝送線路30を有し、そして、その底面36に導電層38を有している。導電層38は、図示のように、ここでは例えばアルミナである誘電体基板26を垂直に貫通する複数の導電ビア39によって一対のグランドプレーン導体34に電気的に接続されており、また、導電層38は、任意の都合のよい手段によって、ここでは例えばはんだによって、支持体10の上面22の第2の部分40に取り付けられている。より具体的には、複数の導電ビア39は、グランドプレーン導体34の各々の長さに沿って配置されるとともに、伝送線路30中を伝送されるマイクロ波エネルギーの公称動作波長をλとして、約λ/8だけ互いに離間される。
ここでは、第3の構造部材42が設けられている。第3の構造部材42は、図示のように、第2の構造部材24と同じであり、任意の都合のよい手段によって、ここでは例えばはんだによって、支持体10の上面22の第3の部分44に取り付けられている。なお、対向する又は面する第1の構造部材12の側面48及び第2の構造部材24の側面46は、第1のギャップ50によって離隔され、対向する又は面する第1の構造部材12の側面54及び第3の構造部材42の側面56は、第2のギャップ52によって離隔されている。
次に図3A、3B及び3Cを参照するに、ここでは例えばシリコーンであるオプションのダム材料58が、図示のように、第1のギャップ50の両端にある2つのダム58a、58bと、第2のギャップ52の両端にある2つのダム58c、58dとの4つのダム58a-58dを設けるように、シリンジ又は3Dプリンティングプロセスを用いて支持体10の上面22の複数部分に付与される。図示のようにダム材料58を付与した後、ダム材料58は硬化される。ここで、この例では、ダム58a-58dの高さは近似的にヒートスプレッダ18の高さである。
次に図4A、4B及び4Cを参照するに、シリンジ又は3Dプリンティングプロセスを用いて、一対の充填構造60a、60bが、ここでの例ではダム58a-58dの高さまで、それぞれ、図示のようにギャップ50、52の各々の中に、そして、それぞれ、図示のように一対のダム58a、58bの間及び58c、58dの間に形成される。充填構造60a、60bの充填構造対の高さは、形成されることになる次の誘電体層の誘電特性に依存する。充填構造60a、60bは、その上に配置される相互接続マイクロ波伝送線路75a、75b(図10A)を形成する際に、後述する積層描画技術を使用するための表面を提供する“枕”又は“台座”として機能する。充填構造60a、60bは、例えば、関心ある熱範囲にわたって不一致の熱膨張係数(TCE)に対処するように選定されたヤング率を持つ粘性の絶縁材料(例えば、シリコーン材料など)をディスペンスすることによって形成される。より具体的には、動作温度範囲TOPにわたる動作及び保管温度範囲TSRに適応された所与の構造9(図14A、14B)に対し、一対の充填構造60a、60bは、構造9の動作温度範囲TOP及び保管温度範囲TSRの双方の温度範囲にわたって相互接続マイクロ波伝送線路75a又は相互接続マイクロ波伝送線路75b(図10A)のいずれも故障、破損、又はその他で電気接続性が失わないように選択されたヤング率を持つ。充填構造60aは、第1の構造部材12及び第2の構造部材24の対向する又は面する側面46、48の間及びダム58a、58bの間に閉じ込められ(ギャップ50を充填する)、充填構造60bは、第1の構造部材12及び第3の構造部材42の対向する又は面する側面54、56の間及びダム58c、58dの間に閉じ込められる(ギャップ52を充填する)。ダム58a-58dは、充填構造材料が完全に硬化する前に充填構造材料がギャップ50、52から流れ出すのを防ぐために使用される。充填構造材料がここで平坦化され、そして完全に硬化された後、図5に示すように、オプションのダム58は、ここでは例えばカミソリの刃を用いて除去され得る。なお、充填材料60a、60bが低粘度のセルフレベリング材料である場合には典型的にダム58a、58bが使用され、より高粘度の材料が使用される場合にはダム58a、58bは必ずしも必要とされない。理解されるべきことには、充填構造60a、60bを形成することには、例えば絶縁性のフィラメントを用いてギャップ50、52を充填するなど、他の方法が使用されてもよい。
次に図6A及び6Bを参照するに、ここでは例えばオプトメックエアロゾルプリンタ(Optomec、3911 Singer N.E.、アルバカーキ、ニューメキシコ州、87109)である所望のインクをプリントすることができるプリンタ63を用いて、図示のように、ここでは例えば銀又は銅のナノ粒子インクといった導電性のインクである導電層62が、充填構造60a、60bの上方から充填構造60a、60bの上面に印刷される。
次に図7A及び7Bを参照するに、導電層62の外縁の表面部分の上で、追加の導電性インク及び例えば3Dプリンティングを用いて、図示のように、導電層62の高さが積み増されて、導電パッド62a-62dを形成する。この積み増しは、図10A-10Cにて説明するように、次の導電グランドライン74を形成して層62を層78に電気接続することを可能にするためである。次いで、層62及び62a-62dに使用された導電性のペースト材料が硬化される。
次に図8A-8Cを参照するに、層62、62a-62dに使用されるとともに導電層74に使用される導電性インク材料を硬化させた後、制御された誘電特性及び損失正接特性のものであるマイクロ波誘電体に適した、ここでは例えばポリマーインク又はフィラメントである誘電材料の第1の層68(例えば、Rogers社、Rogers CT 06263誘電体フィラメント、又はCreative Materials社、Ayer、マサチューセッツ州、01432、インク、ポリイミド、エポキシ系誘電体)が、例えば3Dプリンティングを用いて、62a-62dと近似的に同じ高さまで形成される。次いで、この誘電材料が硬化される。
次に図9A-9Cを参照するに、MMICチップ12の信号入力パッド15s及び信号出力パッド17sをそれぞれCPW伝送線路30の信号ライン32に接続する信号ライン70が、図示のように誘電体層68上にプリントされ、その後に硬化される。あるいは、硬化は、図10A-10Cに関して説明する次の工程の後まで遅らされてもよい。信号ライン70に使用される材料は、典型的に、層62及びグランド層74に使用される材料と同じ材料である。この材料は、次の工程と併せて硬化されることができる。なお、ここでは誘電体26及びチップ12の上面は同じ高さにあり、且つここでは信号パッド15s、17sは信号導体32及びグランドプレーン導体34よりも薄いので、信号ライン70はここではストリップ導体32のエッジに接するとともに信号パッド15s、17sの一部に被さっているが、図9Dに示すように、信号ライン70はストリップ導体32の端部に重なってもよい。
次に図10A-10Cを参照するに、第1の構造部材12上のグランドライン21を第2の構造部材24上のグランドライン34及び第3の構造部材42上のグランドライン34に接続して、MMICチップ12を第2及び第3の構造部材24、42上のCPW伝送線路30に電気的に接続するように、ここでは信号ライン70及び62、62a-62dをプリントするのに使用された材料と同じ材料のものであるグランドライン74がプリントされる。上述したように、次いで、この材料が硬化される。図10Bから留意されたいことには、グランドライン74は、誘電体層68によって信号ライン70から誘電的に絶縁されているが、導電層62、62a及び62b、並びに62c及び62dに電気的に接続されている。これまた留意されたいことには、上述のように、誘電体26及びチップ12の上面は同じ高さにあり、且つここではグランドパッド15g、17gがグランドプレーン導体34よりも薄いので、グランドライン74はここではグランドプレーン導体34のエッジに接するとともにグランドパッド15g、17gの一部に被さっているが、グランドライン74は、グランドライン34の端部に重なってもよい。斯くして、充填材料60aの上の信号導体70及びグランドライン74が、第2の構造部材24上のマイクロ波伝送線路30をチップ12に接続するマイクロ波伝送線路75a(図10A)を形成し、充填材料60bの上の信号導体70及びグランドライン74が、チップ12を第3の構造部材42上のマイクロ波伝送線路30に接続するマイクロ波伝送線路75b(図10A)を形成する。
次に図11A-11Cを参照するに、信号ライン70及び導電グランド層74を形成するのに使用された材料を硬化させた後、図示のように、ここではエポキシ系インクである誘電材料68と同じ誘電材料の層76が、導電グランド層74と誘電体層68の露出部分との上に3Dプリントされる。次いで、層76のこの誘電材料が硬化される。
次に図12A-12Cを参照するに、図示のように、ここでは誘電体層76の頂面及び側壁を覆ってプリントされる導電性の遮蔽部材として、グランドシールド層78が形成され、グランドシールド層78が層62、62a-62d及び74に電気的に相互接続される。この材料は、プリント後に、又は図13A-13Cに関して説明する次の工程の後に、硬化されることができる。
次に図13A及び図13Bを参照するに、図示のように、充填構造60a、60bそれぞれの外側壁(アウタ側壁)に、並びに層62、62a、62b及び導電グランド層74の外縁を覆って、並びに導電性の支持体10の上に、ここでは例えば銀又は銅のナノ粒子インクである導電性のペースト材料80a、80b(例えば、信号導体70及びグランドライン74を形成するのに使用されたものなど)をプリントすることによって、グランドシールド層78が支持体10に電気的に接続される。なお、図示のように、ここではプリンタのプリントヘッドが傾けられる。次に、導電性インクが硬化されて、図14に示す構造を形成する。図13A及び図13Bから留意されたいことには、グランドシールド層78は、誘電体層76によって信号ライン70から電気的に絶縁されている。更に留意されたいことには、信号ライン70の上の領域における誘電体層76の厚さは、誘電体厚68の厚さに略等しい。故に、グランド層74を覆って配置されて導電性の支持体10に接続された導電性のシールド部材78が、信号ライン70の周りにグランドシールドを形成し、それにより、インターコネクト構造9が実質的に遮蔽された伝送線路となる。
図14A、14B及び14Cを参照するに、留意されたいことには、図2A及び2Bから13A及び13Bに関して上述した方法は、ギャップ50、52に配置されたインターコネクト構造部材の対を形成する。この相互接続のための部材は:支持体の上面に配置された、第1の構造部材及び第2の構造部材の対向し合う側面と直に接触する両側の側面を有する充填構造60a、及び第1の構造部材及び第3の構造部材の対向し合う側面と直に接触する両側の側面を有する充填構造60b;並びに、充填構造上に配置された、第2の構造部材のマイクロ波伝送線路をMMICチップ(第1の構造部材)に電気的に相互接続する相互接続マイクロ波伝送線路、及びMMICチップ12を第3の部材構造のマイクロ波伝送線路に電気的に相互接続する相互接続マイクロ波伝送線路を含む。図14Bを参照するに、再び留意されたいことには、グランドシールド層78は支持体10及びグランド線74に電気的に接続されている。
従って、留意されたいことに、(充填構造60a、60b、導電層62、導電パッド62a-62d、誘電体層68、信号ライン70、導電グランドライン74、誘電体層76、グランドシールド層78、及び導電材料80を有する)インターコネクト構造9の全体が、ディスペンスによって、又は3Dプリンティングプロセス(積層造形法)によって形成され、インターコネクト構造9を形成するのに使用される材料が、コンピュータ制御下で、順次の層として堆積されてパターニングされる。
もはや理解されるはずのことには、本開示に従った構造体は、ギャップによって離隔された一対の構造部材であり、当該一対の構造部材の各構造部材がマイクロ波伝送線路を有する、一対の構造部材と、前記ギャップ内に配置されたインターコネクト構造とを含む、前記インターコネクト構造は、前記一対の構造部材のうちの第1構造部材及び前記一対の構造部材のうちの第2構造部材の対向し合う側面と直に接触する両側の側面を有する充填構造と、前記充填構造上に配置されて、前記一対の構造部材のうちの前記第1構造部材の前記マイクロ波伝送線路を前記一対の構造部材のうちの前記第2構造部材の前記マイクロ波伝送線路に電気的に相互接続する相互接続マイクロ波伝送線路とを有する。当該構造体は、以下の特徴のうちの1つ以上を、独立に、又は他の特徴と組み合わせて含み得る:前記インターコネクト構造は、前記相互接続マイクロ波伝送線路の信号ラインの上に配置された導電部材を含む;前記インターコネクト構造は、前記充填構造と前記相互接続マイクロ波伝送線路との間に配置された導電層を含む;前記インターコネクト構造は、前記相互接続マイクロ波伝送線路の信号ライン上に配置された導電部材を含む;前記相互接続マイクロ波伝送線路は、信号導体及びグランド導体を含み、前記導電部材は、前記グランド導体に電気的に接続されている;前記インターコネクト構造は、前記充填構造と前記相互接続マイクロ波伝送線路との間に配置された導電層を含み、該導電層は、前記導電部材及び前記グランド導体に電気的に接続されている;前記導電部材は、前記信号導体の上に配置され且つ前記グランド導体に電気的に接続されている;前記インターコネクト構造は、前記充填構造と前記相互接続マイクロ波伝送線路との間に配置された導電層を含み、該導電層は、前記導電部材及び前記グランド導体に電気的に接続されている;前記インターコネクト構造は、前記導電層と前記相互接続マイクロ波伝送線路との間に配置された誘電体層を含む;当該構造体は、前記インターコネクト構造の底面に配置された導電体を含み、前記導電部材は、前記インターコネクト構造の前記底面に配置された前記導電体に電気的に接続されている;前記インターコネクト構造の前記底面に配置された前記導電体を前記導電部材に電気的に接続するように前記充填構造の外側面に配置された電気相互接続層を含む;及び、前記インターコネクト構造の前記底面に配置された前記導電体は、ヒートスプレッダを有する。
もはや理解されるはずのことには、本開示に従った構造体を形成する方法は、一対の構造部材を、当該一対の構造部材をギャップによって離隔されて、支持体上に設け、当該一対の構造部材の各構造部材がマイクロ波伝送線路を有し、前記ギャップ内にインターコネクト構造を設けることを含み、当該インターコネクト構造は、絶縁材料を、前記ギャップを充填するように前記ギャップ内に配して、前記一対の構造部材のうちの第1構造部材及び前記一対の構造部材のうちの第2構造部材の対向し合う側面と直に接触させて流動させることで、充填構造を形成することと、前記充填構造上に、前記一対の構造部材のうちの前記第1構造部材の前記マイクロ波伝送線路を前記一対の構造部材のうちの前記第2構造部材の前記マイクロ波伝送線路に電気的に相互接続する相互接続マイクロ波伝送線路を形成することと、を有する方法によって形成される。当該方法は、以下の特徴のうちの1つ以上を、独立に、又は他の特徴と組み合わせて含み得る:前記相互接続マイクロ波伝送線路の信号ラインの上に配置された導電部材を形成する;;前記相互接続マイクロ波伝送線路は、前記充填構造上へのディスペンス、噴射又はフィラメントによってプリントされる;前記相互接続マイクロ波伝送線路の信号ラインの上に、ディスペンス、噴射又はフィラメントによって誘電体層を形成する;前記導電部材は、前記誘電体層の上にディスペンス、噴射又はフィラメントによってプリントされる;前記充填構造の外側面に電気相互接続層を形成して、前記インターコネクト構造の底面の導電体を前記導電部材に電気的に接続する。
これまたもはや理解されるはずのことには、本開示に従った構造体を形成する方法は、一対の構造部材を、当該一対の構造部材をギャップによって離隔されて、支持体上に設け、当該一対の構造部材の各構造部材がマイクロ波伝送線路を有し、3Dプリンティングを用いることを含んで、前記ギャップ内にインターコネクト構造を形成することを含む。
本開示の多数の実施形態を説明してきた。そうとはいえ、理解されるように、本開示の精神及び範囲を逸脱することなく、様々な変更が為され得る。例えば、充填構造60a及び60bが、硬化される前に流動することなく高さを構築するのに十分な粘性を持つ場合、ダム構造58a、58b、58c及び58dは必要とされないことがある。さらに、CPW伝送線路30は、代わりにマイクロストリップ伝送線路であってもよい。また、充填構造60a、60b並びに誘電体層68及び76は、プロセスを単純にするよう、1つの同じ材料とし得る。例えば平坦性などの機械的な公差又は例えば誘電率若しくは損失正接などの電気的な公差を改善するために、誘電体層68及び76と同じ材料とし得る追加の誘電体層(図示せず)が、充填材料60a及び60bと導電層62との間に付加されてもよい。さらには、ヒートスプレッダ18は取り除かれてもよい。また、MMICは、他のタイプの集積回路又はマイクロ回路であってもよいし、あるいは、単に別のプリント回路又はマイクロ波伝送線路構造であってもよい。導電体又は誘電体は、インク又はフィラメントによって形成されてもよい。従って、その他の実施形態も以下の請求項の範囲内にある。

Claims (15)

  1. ギャップによって離隔された一対の構造部材であり、当該一対の構造部材の各構造部材がマイクロ波伝送線路を有する、一対の構造部材と、
    前記ギャップ内に配置されたインターコネクト構造であり、
    前記一対の構造部材のうちの第1構造部材及び前記一対の構造部材のうちの第2構造部材の対向し合う側面と直に接触する両側の側面を有する充填構造
    前記充填構造上に配置されて、前記一対の構造部材のうちの前記第1構造部材の前記マイクロ波伝送線路を前記一対の構造部材のうちの前記第2構造部材の前記マイクロ波伝送線路に電気的に相互接続する相互接続マイクロ波伝送線路、及び
    前記相互接続マイクロ波伝送線路の上に配置された導電部材、
    を有するインターコネクト構造と、
    を有し、
    前記相互接続マイクロ波伝送線路は、信号導体及びグランド導体を含み、前記導電部材は、前記グランド導体に電気的に接続されている、
    構造体。
  2. 前記インターコネクト構造は、前記充填構造と前記相互接続マイクロ波伝送線路との間に配置された導電層を含む、請求項1に記載の構造体。
  3. 前記導電層は、前記導電部材及び前記グランド導体に電気的に接続されている、請求項に記載の構造体。
  4. 前記導電部材は、前記信号導体の上に配置されている、請求項に記載の構造体。
  5. 前記インターコネクト構造は、前記充填構造と前記相互接続マイクロ波伝送線路との間に配置された導電層を含み、該導電層は、前記導電部材及び前記グランド導体に電気的に接続されている、請求項に記載の構造体。
  6. 前記インターコネクト構造は、前記導電層と前記相互接続マイクロ波伝送線路との間に配置された誘電体層を含む、請求項に記載の構造体。
  7. 当該構造体は、前記インターコネクト構造の底面に配置された導電体を含み、前記導電部材は、前記インターコネクト構造の前記底面に配置された前記導電体に電気的に接続されている、請求項に記載の構造体。
  8. 前記インターコネクト構造の前記底面に配置された前記導電体は、ヒートスプレッダを有する、請求項に記載の構造体。
  9. 構造体を形成する方法であって、
    一対の構造部材を、当該一対の構造部材をギャップによって離隔されて、支持体上に設け、当該一対の構造部材の各構造部材がマイクロ波伝送線路を有し、
    前記ギャップ内にインターコネクト構造を設け、当該インターコネクト構造は、
    絶縁材料を、前記ギャップを充填するように前記ギャップ内に配して、前記一対の構造部材のうちの第1構造部材及び前記一対の構造部材のうちの第2構造部材の対向し合う側面と直に接触させて流動させることで、充填構造を形成することと、
    前記充填構造上に、前記一対の構造部材のうちの前記第1構造部材の前記マイクロ波伝送線路を前記一対の構造部材のうちの前記第2構造部材の前記マイクロ波伝送線路に電気的に相互接続する相互接続マイクロ波伝送線路を形成することと、
    前記相互接続マイクロ波伝送線路の上に配置された導電部材を形成することと、
    を有する方法によって形成される、
    ことを有し、
    前記相互接続マイクロ波伝送線路は、信号導体及びグランド導体を含み、前記導電部材は、前記グランド導体に電気的に接続される、
    方法。
  10. 前記相互接続マイクロ波伝送線路は、前記充填構造上へのディスペンス、噴射又はフィラメントによってプリントされる、請求項に記載の方法。
  11. 前記相互接続マイクロ波伝送線路の信号ラインの上に、ディスペンス、噴射又はフィラメントによって誘電体層を形成する、ことを含む請求項に記載の方法。
  12. 前記導電部材は、前記誘電体層の上にディスペンス、噴射又はフィラメントによってプリントされる、請求項11に記載の方法。
  13. 前記インターコネクト構造の前記底面に配置された前記導電体を前記導電部材に電気的に接続するように前記充填構造の外側面に配置された電気相互接続層、を含む請求項に記載の構造体。
  14. 前記充填構造の外側面に電気相互接続層を形成して、前記インターコネクト構造の底面の導電体を前記導電部材に電気的に接続する、ことを含む請求項に記載の方法。
  15. 構造体を形成する方法であって、
    一対の構造部材を、当該一対の構造部材をギャップによって離隔されて、支持体上に設け、当該一対の構造部材の各構造部材がマイクロ波伝送線路を有し、
    3Dプリンティングを用いることを含んで、前記ギャップ内にインターコネクト構造を形成する、
    ことを有し、
    前記インターコネクト構造は、
    前記一対の構造部材のうちの第1構造部材及び前記一対の構造部材のうちの第2構造部材の対向し合う側面と直に接触する両側の側面を有する充填構造、
    前記充填構造上に配置されて、前記一対の構造部材のうちの前記第1構造部材の前記マイクロ波伝送線路を前記一対の構造部材のうちの前記第2構造部材の前記マイクロ波伝送線路に電気的に相互接続する相互接続マイクロ波伝送線路、及び
    前記相互接続マイクロ波伝送線路の上に配置された導電部材、
    を有し、
    前記相互接続マイクロ波伝送線路は、信号導体及びグランド導体を含み、前記導電部材は、前記グランド導体に電気的に接続される、
    方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10785863B2 (en) * 2018-04-09 2020-09-22 Raytheon Company Circuit support and cooling structure
US11894322B2 (en) 2018-05-29 2024-02-06 Analog Devices, Inc. Launch structures for radio frequency integrated device packages
EP3850662B1 (en) 2018-09-14 2023-05-17 Raytheon Company Module base with integrated thermal spreader and heat sink for thermal and structural management of high-performance integrated circuits or other devices
US11417615B2 (en) * 2018-11-27 2022-08-16 Analog Devices, Inc. Transition circuitry for integrated circuit die
TWI733331B (zh) * 2020-02-11 2021-07-11 華邦電子股份有限公司 半導體元件及其製造方法
US11032947B1 (en) 2020-02-17 2021-06-08 Raytheon Company Tailored coldplate geometries for forming multiple coefficient of thermal expansion (CTE) zones
US11309267B2 (en) 2020-07-15 2022-04-19 Winbond Electronics Corp. Semiconductor device including uneven contact in passivation layer and method of manufacturing the same
US11744021B2 (en) 2022-01-21 2023-08-29 Analog Devices, Inc. Electronic assembly

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002057529A (ja) 2000-08-10 2002-02-22 New Japan Radio Co Ltd ガンダイオード発振器
JP2008227720A (ja) 2007-03-09 2008-09-25 Anritsu Corp 伝送線路接続構造
JP2011061585A (ja) 2009-09-11 2011-03-24 Asahi Kasei Electronics Co Ltd 高周波装置
JP2016178361A (ja) 2015-03-18 2016-10-06 株式会社東芝 アンテナ

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04223703A (ja) * 1990-12-26 1992-08-13 Tdk Corp 高周波伝送線路
JP3399771B2 (ja) * 1997-02-25 2003-04-21 三菱電機株式会社 マイクロ波回路
DE60043776D1 (de) * 2000-08-16 2010-03-18 Ericsson Ab Verfahren zur Abgabe eines Klebstoffs auf einem Leiterplattenträgerelement und so hergestellte Leiterplatte
US6949992B2 (en) * 2002-03-20 2005-09-27 Powerwave Technologies, Inc. System and method of providing highly isolated radio frequency interconnections
JP3916072B2 (ja) * 2003-02-04 2007-05-16 住友電気工業株式会社 交流結合回路
JP4897451B2 (ja) * 2006-12-04 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置
WO2008100960A1 (en) * 2007-02-12 2008-08-21 Finisar Corporation High-speed interconnects
WO2010114079A1 (ja) * 2009-03-31 2010-10-07 京セラ株式会社 回路基板、ならびに、高周波モジュールおよびレーダ装置
US8937382B2 (en) * 2011-06-27 2015-01-20 Intel Corporation Secondary device integration into coreless microelectronic device packages

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002057529A (ja) 2000-08-10 2002-02-22 New Japan Radio Co Ltd ガンダイオード発振器
JP2008227720A (ja) 2007-03-09 2008-09-25 Anritsu Corp 伝送線路接続構造
JP2011061585A (ja) 2009-09-11 2011-03-24 Asahi Kasei Electronics Co Ltd 高周波装置
JP2016178361A (ja) 2015-03-18 2016-10-06 株式会社東芝 アンテナ

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