JP7000437B2 - アレイ基板及びその製造方法、表示パネル及びその製造方法 - Google Patents

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Description

本願はパネルディスプレイの分野、とりわけアレイ基板、その製造方法、表示パネル並びにその製造方法に関する。
表示パネルは表示エリア（或いは能動エリア、ＡＡエリア）及び非表示エリアを有する。表示エリアでは画素アレイを形成すべく複数個の画素が構成され、非表示エリアにはペリフェラルラインを形成すべく複数個の金属層が配置される。各画素は一般に少なくとも１個の薄膜トランジスタ並びにその薄膜トランジスタに接続された画素電極を有し、隣り合う２本のスキャニングライン並びに隣り合う２本のデータラインにより各画素が囲まれる。それらスキャニングライン及びデータラインは表示エリアから非表示エリアへと延び、非表示エリアのペリフェラルラインを介しドライバチップに電気的に接続され、それにより表示パネルの通常機構が実現される。ファンアウトラインは、スキャニングライン及びデータラインを結ぶ端からドライバチップ所在エリアにかけてのペリフェラルラインの集束により、形成される。即ち、複数本のペリフェラルラインが能動エリア及びその付近では広い間隔、ドライバチップ付近の端では狭い間隔を呈し、それによって扇形が実質的に形成される。
研究を経て発明者が見いだしたところによれば、ファンアウトライン特に金属リードに金属クラックが起きやすく、やがては表示パネルに輝線（明るい軌跡）をきたすことが、表示パネルの歩留まりに対し多大な影響を及ぼしている。従って、金属クラックの発生をどのようにして減らし更には避けるかが、本件技術分野に習熟した者（いわゆる当業者）が早急に解決すべき技術的課題である。
本願が目指しているのは、アレイ基板及びその製造方法並びに表示パネル及びその製造方法であって、金属クラックの発生率を下げることができ、ボンディングエリア内検出回路の静電損傷を避けることができ、且つ表示パネルの画質が改善されるものである。
上述の目的を達成すべく、本願では、
基板と、
検出回路並びにその検出回路の外に位置する少なくとも１個の金属層であり共にその基板上に所在している検出回路及び金属層と、
その金属層を覆い検出回路を露出させる保護層と、
を有するアレイ基板を提案している。
付随的には、保護層の素材を窒化シリコン、酸化シリコン及びオキシ窒化シリコンのうち一つ又はそれらの組合せとする。
付随的には、本アレイ基板に更に、その基板上に形成された複数個の入力及び出力端子を具備させ、保護層によりそれら複数個の入力及び出力端子を露出させる。
付随的には、検出回路並びに複数個の入力及び出力端子によりボンディングエリアを形成し、保護層により露出されているエリアをそのボンディングエリアと等しく又はそのボンディングエリアより大きいものとする。
付随的には、その基板にパッケージングエリアを設け、保護層によりそのパッケージングエリア内で金属層のみを覆わせる。
対応するが如く、本願では更に、
基板を準備し、検出回路並びにその検出回路の外に位置する少なくとも１個の金属層を共にその基板上に形成する工程と、
保護層を形成し、その保護層によりその金属層を覆い検出回路を露出させることを可能にする工程と、
を有するアレイ基板製造方法を提案している。
付随的には、本アレイ基板製造方法に更に、基板上に複数個の入力及び出力端子を配列する工程を含め、保護層によりそれら複数個の入力及び出力端子を露出させる。
付随的には、その基板にパッケージングエリアを設け、保護層によりそのパッケージングエリア内で金属層のみを覆わせる。
付随的には、その基板に表示エリア及び非表示エリアを設け、パッケージングエリア、検出回路並びに複数個の入力及び出力端子を全てその非表示エリア内に所在させ、金属層を非表示エリア内及び表示エリア内双方に形成し、金属層形成中に検出回路を非表示エリア内にまた複数個の薄膜トランジスタを表示エリア内に形成し、保護層を非表示エリア内及び表示エリア内双方に形成し、保護層形成工程にて、更に、その保護層により検出回路が露出されうるようにしつつ保護層のうち表示エリア内コンタクトホール位置相当部分を除去してそのコンタクトホールを露出させる。
対応するが如く、本願では更に、アレイ基板及びガラスカバープレートを備え、表示エリア及び非表示エリアを有し、その非表示エリアが更にパッケージングエリア及びボンディングエリアを含む表示パネルであって、そのアレイ基板が、
基板と、
検出回路並びにその検出回路の外に位置する少なくとも１個の金属層であり共にその基板上に所在している検出回路及び金属層と、
その金属層を覆い検出回路を露出させる保護層と、
を有し、
そのアレイ基板又はガラスカバープレートのパッケージングエリアがフリットで以て覆われ、それによりそれらアレイ基板及びガラスカバープレートがパッケージングされており、
更に、ボンディングエリア内にボンディングされたドライバチップを有する表示パネルを、提案している。
付随的には、保護層の素材を窒化シリコン、酸化シリコン及びオキシ窒化シリコンのうち一つ又はそれらの組合せとする。
付随的には、アレイ基板に更に、基板上に形成された複数個の入力及び出力端子を具備させ、保護層によりそれら複数個の入力及び出力端子を露出させる。
付随的には、検出回路並びに複数個の入力及び出力端子の双方をボンディングエリア内に所在させ、保護層により露出されているエリアをそのボンディングエリアと等しいかそのボンディングエリアより大きいものとする。
付随的には、保護層によりパッケージングエリア内で金属層のみを覆わせる。
対応するが如く、本願では更に、表示パネルが表示エリア及び非表示エリアを有し、その非表示エリアが更にパッケージングエリア及びボンディングエリアを含む表示パネル製造方法であって、
上述の基板製造方法を用いアレイ基板を製造しガラスカバープレートを配設する工程と、
そのアレイ基板又はガラスカバープレートのパッケージングエリアをフリットで以て覆いそれらアレイ基板及びガラスカバープレートをパッケージングする工程と、
そのフリットに対するレーザ照射を実行する工程と、
そのボンディングエリア内にドライバチップをボンディングする工程と、
を有する方法を提案している。
従来技術とは対照的に、本願にて提案されているアレイ基板及びその製造方法並びに表示パネル及びその製造方法によれば、少なくとも１個の金属層が基板上に形成された後にその金属層上に保護層が形成されるため、その保護層によりその金属層を保護し、表示パネル内フリットに対するレーザ照射が後に実行されたときにその金属層に損傷が生じることを避け、ひいては金属クラックの発生率を下げて、表示パネルの歩留まりを容易に改善することができる。その上、本願の技術方式によれば、保護層により検出回路が露出されるため、保護層で覆ったため検出回路に静電損傷が生じることを避けて、表示パネルの歩留まりを更に改善することができる。
表示パネルの非表示エリアのうちパッケージングエリアを含む部分の断面図である。 本願の一実施形態により提供されるアレイ基板製造方法のフロー図である。 本願のその実施形態により提供されるアレイ基板の非表示エリアのうちパッケージングエリアを含む部分の断面図である。 本願のその実施形態により提供されるアレイ基板の非表示エリアのうちボンディングエリアを含む部分の頂面図である。 本願の一実施形態により提供される表示パネルにおけるパッケージングエリア及びボンディングエリアの位置関係模式図である。 本願のその実施形態により提供される表示パネルの非表示エリアのうちパッケージングエリアを含む部分の断面図である。
表示パネル例えば有機発光ダイオード（ＯＬＥＤ）表示パネルは、通常はアレイ基板及びガラスカバープレートを有し、それらが反対側に配置されている。表示パネルは表示エリア及び非表示エリアを有していて、その非表示エリア内に配置されているパッケージングエリアがフリットでのコーティングに用いられ、それによりアレイ基板及びガラスカバープレートがパッケージングされている。
図１に表示パネルのうち非表示エリアの部分構造模式図を示す。図１に示す表示パネルは基板１０及びガラスカバープレート２０を有しており、それらが反対側に配置されている。非表示エリアでは基板１０上に複数個の金属層が形成されるところ、図１には３個の金属層のみが示され、それぞれ下部金属層１１、中間金属層１２及び上部金属層１３とされている。それら３個の金属層は誘電体層１４により相互分離されており、パッケージングエリア内の上部金属層１３をフリット１５で以て直に覆った上で基板１０及びガラスカバープレート２０をパッケージングすることで、本表示パネルが形成されている。金属層、例えば非表示エリア内に形成された下部金属層１１、中間金属層１２及び上部金属層１３はファンアウトワイヤに属し、ドライバチップを表示エリア内のデータライン、スキャニングライン等に接続するのに用いられるものであり、ドライバチップによりもたらされる電気信号がこれによりデータライン又はスキャニングラインへと伝送される。
基板１０及びガラスカバープレート２０を好適にパッケージングするため、本願の一実施形態に係る方式では、少なくとも１個の金属層が基板上に形成された後に、その金属層上に保護層が形成される。その保護層により金属層を保護し、後にその表示パネル内のフリットに対しレーザ照射が実行されたときにその金属層に損傷が生じることを避ける（例えばレーザに対し垂直な前進方向に沿い金属層上にクラックが生じることを避ける）ことができ、従って金属クラックの発生が少なくなる。出願人は、更に、予想外にも本方法により表示パネルの輝線不良率が低下すること、並びに表示パネル上での輝線発生原因が金属層の損傷又はクラックによる表示エリア内個別データライン又はスキャニングラインでの信号不能化又は受信信号不正確化であることを、見いだしている。
本願の他の実施形態では、基板が準備され、検出回路並びにその検出回路の外に位置する少なくとも１個の金属層がその基板上に形成され、保護層が形成され、その保護層により金属層が覆われ検出回路が露出される。発明者が見いだしたところによれば、少なくとも１個の金属層が基板上に形成された後に、その金属層上に保護層が形成される。その保護層によりその金属層を保護し、後にその表示パネル内のフリットに対しレーザ照射が実行されたときにその金属層に損傷が生じることを避け、ひいては金属クラックの発生率を下げることで、表示パネルの歩留まりを容易に改善することができる。その上、保護層形成後にその保護層が検出回路を露出させているため、保護層で覆うことで起こる検出回路の静電不良を避けること、特に検出回路（ＣＴ回路）内蓄積静電荷を除去することができ、表示パネルの歩留まりを更に改善することができる。
本願の内容をより明瞭にすべく、記述についての図面と併せ本願の内容を更に描出する。無論、本願はそれら具体的実施形態に限定されるものではなく、いわゆる当業者とり周知な通例の置換もまた本願の保護範囲内とする。
第２に、本願では模式図を利用し詳細な表現を行っており、本願の諸実施形態を詳示するに当たっては、描出を可能とすべく模式図を一般的な比率に従い非部分的に強調しているが、それを本願の限定事項として用いるべきではない。
図２に本願の一実施形態により提供されるアレイ基板製造方法のフローチャートを示す；図２に示すように、本願では以下の工程を有するアレイ基板製造方法が提案されている。
工程Ｓ０１：基板を準備し、検出回路並びにその検出回路の外に位置する少なくとも１個の金属層をその基板上に形成する。
工程Ｓ０２：保護層を形成し、その保護層により金属層を覆い検出回路を露出させることを可能にする。
図３は本願の一実施形態により提供されるアレイ基板の非表示エリアのうちパッケージングエリアを含む部分の断面図、図４は本願のその実施形態により提供されるアレイ基板の非表示エリアのうちボンディングエリアを含む部分の頂面図であり、図２と図３及び図４との組合せで以て、本願により提案されるアレイ基板製造方法が詳細に描出されている。
工程Ｓ０１では基板１００が準備される。本実施形態ではその基板１００が表示エリア及び非表示エリアを有しており、その非表示エリアが表示エリアを囲んでいる。その非表示エリア内にはパッケージングエリア及びドライバチップボンディングエリアが配置されている。無論、他の諸実施形態に従い非表示エリア及び表示エリアを基板の別々の面上に所在させることもできる。例えば、非表示エリアを基板の裏側に所在させ、表示エリアの領域が占められないようにして解像比を高めることで、狭フレーム化や無フレーム化が達成されるけれども、本願がそれに限定されるわけではない。
基板１００は透明素材、例えばガラス、石英、シリコンウェハ、ポリカーボネート、ポリメチルメタクリレート、金属箔等で作成すればよい。基板１００をリジッド（堅固）基板としてもフレキシブル（可撓）基板としてもよい。基板１００の選択及び前処理は、いわゆる当業者にとりなじみ深いことであるので詳細には示さない。表示エリアは、後に、スキャニングライン、データライン、トランジスタスイッチ、画素電極等を基板１００上に形成するのに用いられる。非表示エリアは、後に、ファンアウトワイヤを基板１００上に形成するのに用いられ、また表示エリアのスキャニングライン、データライン等をドライバチップに接続するのに用いられる。
図３に示すように非表示エリアはパッケージングエリアＡを含んでおり、アレイ基板が形成された後には、そのパッケージングエリアＡをフリットで以て覆いそのフリットを用いることで、アレイ基板及びガラスカバープレートをパッケージングして表示パネルを形成することができる。パッケージングエリアには同様にファンアウトワイヤが併設されている。一実施形態に係るパッケージングエリアＡは環状であり表示エリアを囲んでいる。図３には非表示エリアのうちパッケージングエリアＡを含む部分の断面のみが示されている。
図４に示すように非表示エリアは更にドライバチップボンディングエリアＢを含んでおり、表示パネルが形成された後には、そのドライバチップボンディングエリアＢ内にドライバチップがボンディングされる。非表示エリア内ファンアウトワイヤの一端は表示エリアのスキャニングライン、データライン等に接続されており、他端がバインディングエリアＢへと延びている。即ち、ファンアウトワイヤをボンディングエリアＢ内の入力端子３１０及び出力端子３２０と併設しドライバチップの入力及び出力として働かせることができる。更に、検出回路３３０が入力端子３１０・出力端子３２０間に配置されており、相互接続された複数個のトランジスタを有するその検出回路３３０がファンアウトワイヤを介し表示エリアに接続されているので、それを用い、ドライバチップのボンディング又は表示パネルの形成に先立ちアレイ基板の回路を検出することができる。注記すべきことに、ボンディングエリアＢのサイズはドライバチップの外フレームのそれと完全に一致している。図４には非表示エリアのうちボンディングエリアＢを含む部分のみの頂面が示されている。
図５はパッケージングエリアＡ及びボンディングエリアＢの位置関係模式図である。図５に示すように、最終的に形成される表示パネルは表示エリア１０及び非表示エリア２０を有するものとなる。非表示エリア２０は表示エリア１０を囲んでおり、パッケージングエリアＡ及びボンディングエリアＢは共に非表示エリア２０内に所在している。パッケージングエリアＡは表示エリア１０を囲んでおり、アレイ基板及びガラスカバープレートを一体にパッケージングするのに用いられ、ボンディングエリアＢは非表示エリア２０のうち一方の側の縁に所在しており、ドライバチップをボンディングするのに用いられる。
更に、図３及び図４に示すように、検出回路３３０、複数個の入力端子３１０及び出力端子３２０が基板１００のボンディングエリアＢ内に形成される。入力端子３１０及び出力端子３２０は共に規則的に配列される。好ましくは、複数個の入力端子３１０をカラム状に配列し、複数個の出力端子３２０をカラム状に配列し、更にそれら２本のカラムを共にアレイ基板の一側縁に対し平行に配置する。検出回路３３０は入力端子３１０・出力端子３２０間に所在させる。
検出回路３３０、入力端子３１０及び出力端子３２０が基板１００のボンディングエリアＢ内に形成される一方、検出回路３３０の外に位置する少なくとも１個の金属層が基板１００の非表示エリア内に形成される；ここでいう「外に位置する」は、基板１００に対し垂直な方向において重複していないという意味である。本実施形態では、望ましいことに、それぞれ下部金属層１１０、中間金属層１２０及び上部金属層１３０たる３個の金属層が、基板１００の非表示エリア内に形成される。他の実施形態では２個の金属層、４個の金属層、或いはより多数の金属層が形成されることもあろうが、それはアレイ基板の実条件に従い定めるべきことであり、本願にて限定されることではない。下部金属層１１０、中間金属層１２０及び上部金属層１３０は誘電体層１４０により分離される。それら金属層、入力端子３１０、出力端子３２０及び検出回路３３０の位置関係は図４に示す通りであり、入力端子３１０は基板の一縁付近、出力端子３２０は基板の中央エリア付近にあって、金属層は、図４にて模式的に描線されている上部金属層１３０の如く、非表示エリア内で出力端子３２０の脇にあり入力端子３１０から離れているところに、配置することができる。無論、位置関係は図５からも看取しうる通りであり、金属層を非表示エリア２０内でボンディングエリアＢから表示エリア１０にかけて配置しうるのは勿論、金属層を非表示エリア２０内の他の側に配置してもよい。
好ましくは、入力端子３１０及び出力端子３２０それぞれを、コンタクトホールを介し接続された２個の金属層を有するものとする。それら入力端子３１０及び出力端子３２０は、下部金属層１１０、中間金属層１２０及び上部金属層１３０が形成されている間に形成される。
例えば、下部金属層１１０が形成されている間に第１金属層がボンディングエリア内に形成され、更に、下部金属層１１０上に誘電体層が形成されている間に誘電体層がボンディングエリア内に形成され、その後、その誘電体層を対象にしてエッチング（このエッチングは表示エリア内エッチングとある程度の期間に亘り同期させうる）を実行することでスルーホールが形成され、更に、中間金属層１２０が形成されている間にそのスルーホールを対象にして充填を実行することで第２金属層が形成され、そしてそれら第１金属層及び第２金属層により入力端子３１０又は出力端子３２０が形成される。
好ましくは、表示エリア内に薄膜トランジスタを形成するプロセスにて検出回路をボンディングエリア内に形成する。相互接続された複数個の薄膜トランジスタをその検出回路に具備させるのが望ましいが、それらトランジスタの個数及び相互接続関係は実条件により定まるものであるので、その検出回路の具体的構造については本実施形態にて詳述せず、またその検出回路については本願にて具体的に限定しないことにする。
好ましくは、基板１００の非表示エリア内に入力端子３１０及び出力端子３２０が形成されている間に、基板１００の表示エリア内に複数個の金属膜層、例えばデータライン、スキャニングライン、画素電極等も形成される。即ち、複数個の金属層が非表示エリア内に形成され且つ入／出力端子が非表示エリアのボンディングエリア内に形成されている間に、データライン、スキャニングライン、画素電極その他の金属膜層が表示エリア内に形成される。従って、それら複数個の金属層並びに入／出力端子の素材は、いずれも表示エリア内に形成されるデータライン、スキャニングライン、画素電極その他の金属膜層の素材に依存するので、それら複数個の金属層の素材が互いに別になることも全く同じになることもありうる。それら複数個の金属層の素材に含まれるものとしては、これに限られるものではないが銅、アルミニウム、ニッケル、マグネシウム、クロム、モリブデン、タングステン、それらの合金等がある。無論、それら複数個の金属層を基板１００の非表示エリア内に別々に形成してもよい。
それら複数個の金属層は誘電体層１４０により分離され、相異なる金属層間にある誘電体層１４０は別々の工程にて形成されるのであるが、いずれも金属層の分離向けに構成されているので図３ではそれらを区別していない。ご理解頂けるように、誘電体層１４０の形成工程も表示エリアにおける絶縁層の形成と同期しており、例えば、誘電体層１４０内のいずれかの層をトランジスタのゲート絶縁層、層間絶縁層等を形成するプロセスにて形成すると、その誘電体層の素材はそれと同時に形成されるゲート絶縁層及び層間絶縁層の素材と同じものになる。誘電体層１４０の素材に含まれるものとしては、これに限られるものではないが酸化物、窒化物等があり、無論、相異なる金属層間にある誘電体層の素材は別々のものとされうる。ご理解頂けるように、誘電体層１４０は複数個の金属層間に相独立に形成しうるので、非表示エリア内に形成される誘電体層及び複数個の金属層が、共に、表示エリア内の絶縁層又は金属層と一緒に形成されることも、或いは相独立に形成されることもありうる。
複数個の金属層と誘電体層とを基板１００の非表示エリア内に形成する方法は、以下簡略に紹介される通り、後掲の諸工程を有している。
まずは第１誘電体層の基板１００上への形成であり、好ましいことに化学気相成長法、例えば高濃度プラズマ化学気相成長（ＨＤＰＣＶＤ）、低圧化学気相成長（ＬＰＣＶＤ）、超高真空化学気相成長（ＵＨＶＣＶＤ）等を形成に採用することができる。次いで下部金属の第１誘電体層上への形成であり、好ましいことにスパッタリング法を採用することで形成が果たされる。次は下部層金属を対象にしたパターニングの実行であり、そのパターニングプロセス、例えばフォトレジストのスピンコーティング、露出、現像及びエッチングプロセスを含むそれにより、下部金属層１１０が形成される。更に、上掲の工程を繰り返すことで、第２誘電体層が下部金属層１１０上に形成され、その第２誘電体層により下部金属層１１０が覆われこととなり、更に中間金属がその第２誘電体層上に形成され、そしてエッチングを実行することで中間金属層１２０が形成される。更に、第３誘電体層が中間金属層１２０上に形成され、その第３誘電体層により中間金属層１２０が覆われる。最後に、上部金属がその第３誘電体層上に形成され、エッチングを経て上部金属層１３０が形成される。それら第１誘電体層、第２誘電体層及び第３誘電体層により、図３に示す如く誘電体層１４０が形成される。ご理解頂けるように、金属層の個数は上述の３個に限定されず、金属層を２個だけ導入するのでも金属層を４個以上導入するのでもよく、これに対応するが如く、誘電体層の個数もまた金属層の個数に従い適合的に変更することができる。
工程Ｓ０２では、図３に示すように、保護層１５０が非表示エリア内に形成され、非表示エリア内で複数個の金属層の態をなす上部金属層１３０、検出回路３３０、入力端子３１０及び出力端子３２０がその保護層１５０によって覆われる。その保護層１５０を単層構造としてもよいし積層構造としてもよい。保護層１５０の素材に含まれるものとしては、これに限られるものではないが窒化シリコン、酸化シリコン、オキシ窒化シリコン等があり、無論、後のパッケージングにて用いられるレーザ照射での損傷に抗しその金属層を保護しうる限り、保護層１５０の素材をいわゆる当業者にとり既知な他の素材としてもよい。窒化シリコン、酸化シリコン又はオキシ窒化シリコンが本件技術分野で通例な素材であるという事実故、窒化シリコン、酸化シリコン又はオキシ窒化シリコンは本実施形態の好適素材として役立たせうる。好ましくは保護層１５０の厚みを２０００Å～４０００Åとし、最も好ましくは保護層１５０の厚みを３０００Åとする。その厚みの保護層１５０であれば、レーザ照射での損傷に抗し金属層を保護することができ、最終的に形成される表示パネルの厚みに悪影響が及ぶこともない。
本実施形態では、保護層１５０の形成条件に従い化学気相成長法を採用することで保護層１５０が形成される；好ましくはキャビティ温度が３５０℃～４００℃、キャビティ圧が９００ｍＴｏｒｒ～１１００ｍＴｏｒｒ、膜形成時間が３５０秒～４５０秒とされ、最適にはキャビティ温度が３８５℃、キャビティ圧が１０００ｍＴｏｒｒ、膜形成時間が４００秒とされる。
好ましくは、保護層１５０が非表示エリア内に形成されている間に表示エリア内でも保護層が形成される。即ち、保護層が基板１００全体に亘りいずこにも形成され、その保護層を対象にしたエッチングが、表示エリア内コンタクトホール配設位置にて実行されることで、そのコンタクトホールが露出されるので、表示エリアの接続にその保護層が影響することを避けることができる。表示エリア内に保護層より先に形成される膜層に限定はない；例えば、データラインが表示エリア内に形成されている間に上部金属層が非表示エリア内に形成され、その後、保護層を直に形成する場合は、表示エリア内で保護層がそのデータライン上に形成される。他の膜層（例えばスキャニングライン）を表示エリア内のデータライン上に形成してから保護層を形成する必要がある場合は、表示エリア内で保護層がそのスキャニングライン上に形成される。
保護層１５０は上部金属層１３０上に形成される。保護層１５０を用いその金属層を保護し、後にレーザ照射が実行されたときに金属層にレーザが影響を及ぼすことを避け、ひいては金属クラックを避け、金属クラックの発生率を下げて、ついには表示パネルの歩留まりを改善することができる。とはいえ、保護層１５０がボンディングエリアＢ内にも形成されるのであるから、ボンディングエリアＢ内検出回路３３０が保護層１５０により覆われ、表面電荷の除去が行われなくなり、検出回路上での静電不良の発生が引き起こされやすくなるので、工程Ｓ０４を実行し続ける必要がある。
その上で、図４に示すように、保護層１５０を対象にしてパターニングが実行されて開口孔が形成される。その開口孔によりボンディングエリアＢ内の検出回路３３０、入力端子３１０及び出力端子３２０が露出される。
具体的には、フォトレジスト層が保護層１５０上に形成され、露出及び現像がそのフォトレジスト層について実行されてパターン化フォトレジスト層が形成され、ボンディングエリアＢ内の検出回路３３０、入力端子３１０及び出力端子３２０の上の保護層１５０が露出され、その上で、パターン化フォトレジスト層をマスクとし保護層１５０を対象にしてエッチングを実行すること、好ましくはプラズマドライエッチングを採用し保護層１５０を対象にしてエッチングを実行することで、保護層１５０のうち露出されているところが除去され、ボンディングエリアＢ内の検出回路３３０、入力端子３１０及び出力端子３２０が露出される。
好ましくはエッチングガスがＣ２ＨＦ５（ペンタフルオロエタン）、Ｈ２（水素）及びＡｒ（アルゴン）の混合ガスとされる。アルゴンによりイオン衝突のエネルギを改善でき、ペンタフルオロエタンと保護層との反応がイオン衝突を通じ促進されるので、反応速度を高めることができる。エッチングガスを、ＣＦ４（４フッ化炭素）及びＯ２（酸素）の混合ガスや、いわゆる当業者にとり既知な他のエッチングガスとしてもよいことは無論のこと、いわゆる当業者にとり既知な他のエッチング法を採用し、保護層１５０を対象にしてエッチングを実行してもよいのであり、こうしたことは本願により限定されることではない。
好ましくは、保護層１５０を対象にしてパターニングを実行するに当たり、更に、検出回路３３０、入力端子３１０及び出力端子３２０以外の残りボンディングエリアを露出させる；即ち、保護層１５０を対象にしてパターニングを実行することで、形成される開口孔のサイズを、ボンディングエリアのそれと等しくする。図４に示すように、保護層１５０を対象にしてパターニングを実行し、ボンディングエリアＢをエッチングにより直に露出させることで、ボンディングエリアＢ内の検出回路３３０、入力端子３１０及び出力端子３２０のみが露出される場合に比べ、エッチングの範囲を拡げプロセス難度を幾ばくか下げることができる。
無論、後にドライバチップがボンディングされる際の表示パネルへの影響を避けるため、パターニングが保護層１５０を対象にして実行される際に、非表示エリアのうちボンディングエリアＢの周縁からの距離が０～１００μｍ以内のところをも露出させ、例えば図４中の開口１７０としてもよく、その開口１７０のサイズは、ボンディングエリアＢのそれよりも大きくなる。即ち、エッチングが保護層１５０を対象にして実行される際に開口１７０を直に形成することで、ボンディングエリアＢが露出される際に比べエッチングの範囲が更に拡がり、プロセス難度が更に下がる。開口１７０は、ドライバチップの長辺に対し平行な方向においてはボンディングエリアＢの二辺に比しそれぞれ長さａ分だけ、またドライバチップの短辺に対し平行な方向においてはボンディングエリアＢの二辺に比しそれぞれ幅ｂ分だけ大きく、その長さａ及び幅ｂのサイズはいずれも０～１００μｍの範囲内、例えば２０μｍ、４０μｍ、６０μｍ、８０μｍ又は１００μｍとされる。無論、非表示エリアのサイズからして許されるのであればそのサイズを１００μｍより大きくしてもよいのであり、開口１７０の具体的なサイズは、実際の表示パネルにおけるサイズ及びエッチングのプロセス条件により決まってくる。
無論、パターニングが保護層１５０を対象にして実行される際、ボンディングエリアＢ内の保護層が除去されている間に非表示エリアのうちパッケージングエリアＡ以外のエリアを対象にしてエッチングが実行されるようにしてもよく、パッケージングエリアＡ内上部金属層１３０上の保護層１５０のみが（図３に示す如く）保存されるようにすることで、金属クラックの発生を減らし、保護層がボンディングエリア内の検出回路上に形成されていることで静電不良が生じることを避け、従って製品歩留まりを容易に改善することができる。
エッチングが保護層１５０を対象にして実行される際、表示エリア内保護層が同時に除去されることもある。即ち、保護層が形成された後に、保護層を対象にしたエッチングを表示エリア内のコンタクトホール配設位置にて実行しそのコンタクトホールを露出させることが必要とされる。加えて、そのエッチングプロセスにて、非表示エリア内のボンディングエリア上の保護層をエッチングの要領で除去することができ、非表示エリアのうちパッケージングエリアを除く残りエリア内の保護層をもエッチングの要領で除去することができ、表示エリア内の全ての保護層をもエッチングしさることができるので、実条件に従い選択を実行することが必要とされる。
具体的には、保護層１５０がフォトレジスト層で以て覆われ、そのフォトレジスト層を対象にしてマスクを介し露出が実行される。ポジ型フォトレジストの場合、そのマスクにより表示エリア内のコンタクトホールのみを露出させても、表示エリア全体を露出させても、非表示エリア内のボンディングエリアを露出させても、非表示エリアのうちパッケージングエリアを除く他エリアを露出させても、パッケージングエリア以外の非表示エリア全てと表示エリア全てを露出させてもよいのであり、用いられるマスクは具体的条件に従い定まってくる。更に、フォトレジスト層が露出に供された後にそのフォトレジスト層を対象にして現像を実行することで、パターン化フォトレジスト層が形成される。その後、そのパターン化フォトレジスト層をマスクとし、その保護層を対象にしてエッチングが実行される。最後に、残りのフォトレジスト層が剥ぎ取られ、所要保護層パターンが形成される。
注記すべきことに、パターン化フォトレジスト層をマスクとし保護層を対象にしてエッチングを実行するプロセスでは、その保護層より下にある他の膜層に対する損傷を避ける必要がある；例えば、非表示エリアのうちパッケージングエリアを除く残りエリアの保護層を対象にしてエッチングを実行する際に、その保護層より下にある上部金属層に対する損傷を避ける必要がある。エッチング選択比はこの問題を見据え調整すればよく、適切なエッチング選択比を選択して保護層を対象にしたエッチングを実行することで、確と、高いエッチング速度を保護層について実現することや、低いエッチング速度を残りの膜層について実現することや、残りの膜層を対象にしたエッチングが実行されないようにすることができる。例えば、残りの膜層に対する保護層のエッチング選択比を５：１超とするのが望ましい。
その上、保護層１５０を対象にしてエッチングを実行する工程にて、部分エッチングをパッケージングエリア内保護層１５０について実行することで、パッケージングエリア内保護層１５０の表面のうち少なくとも一部であり上部金属層１３０から外れているところを、凹面、凸面又は凹凸面とすることもできる。即ち、保護層１５０の表面のうち少なくとも一部であり上部金属層１３０からはずれているところを非平面とすることで、被覆フリット・保護層１５０間でより良好な結合力が実現される；即ち、それらフリット及び保護層の結合力がその非平面の働きで改善され、従って最終的に形成される表示パネルの信頼性が改善される。
好ましくは、その凹面又は凸面を、円筒、円錐、円錐台及び半球のうち一つ又はその組合せとする。凹凸面を形成するには凹面及び凸面を互い違いの要領にてつなげればよく、また凹面及び凸面を互い違いの要領にて間隔を置き配置することで凹凸面を形成してもよい。凹面は、例えば、保護層１５０の表面上に形成された複数本の溝で組成されるものであり、それらの溝は同じサイズ及び形状でも別々のサイズ及び形状でもよい。凸面は、例えば、保護層１５０の表面上に形成された複数個の突起で組成されるものであり、それらの突起は同じサイズ及び形状でも別々のサイズ及び形状でもよい。凹凸面は、保護層１５０の表面上に形成された複数本の溝及び複数個の突起で組成されるものであり、同様に、それらの溝及び突起の形状及びサイズは限られない。
そして図３及び図４に示した構造が形成され、保護層１５０が形成された後、パッケージング前に、更に、基板１００の表示エリア内における残りの膜層の作成を終了させる工程が行われるのであるが、残りの膜層の作成方法はいわゆる当業者にとりなじみ深いものであるのでこれ以上詳細には記述しないことにする；こうしてアレイ基板の製造が終了する。
対応するが如く、本願では更に、上述したアレイ基板製造方法を内包する表示パネル製造方法が提案される。図３、図４及び図６に示すように、本表示パネル製造方法は以下の工程を有するものである。
アレイ基板の製造が完遂され、ガラスカバープレート２００が配設される。
そのアレイ基板又はガラスカバープレート２００のパッケージングエリアがフリット１６０で以て覆われ、そのアレイ基板がガラスカバープレート２００で以てパッケージングされる。
レーザ照射がそのフリットに対し実行される；保護層１５０により金属層を保護し、金属層にクラックが生じることを避け、クラックの発生率を下げて、表示パネルの歩留まりを改善することができる。
ドライバチップがアレイ基板のボンディングエリア内にボンディングされる；試験回路３３０上の保護層が除去されているため、検出回路が静電気で損傷することを避け、静電不良の発生率を下げ、表示パネルの歩留まりを更に改善することができる。
対応するが如く、本願では更に、上述したアレイ基板製造方法を採用することで製造されるアレイ基板が提案される。本アレイ基板は、
基板と、
検出回路並びにその検出回路の外に位置する少なくとも１個の金属層であり、その基板上に所在している検出回路及び金属層と、
保護層であり、その金属層を覆い且つ検出回路を露出させる保護層と、
を有するものである。
具体的には、図３及び図４に示すように、本アレイ基板は表示エリア及び非表示エリア込みの基板１００を有している（図３には非表示エリアのうちパッケージングエリアＡを含む部分のみが示され図４には非表示エリアのうちボンディングエリアＢを含む部分のみが示されている）。好ましくは、基板１００の非表示エリア内に所在させる複数個の金属層を三層即ち下部金属層１１０、中間金属層１２０及び上部金属層１３０とし、それら３個の金属層間に所在し下部金属層１１０及び中間金属層１２０を囲み且つ下部金属層１１０・基板１００間に所在する誘電体層１４０をも具備させ、ボンディングエリアＢ内に所在する検出回路３３０、入力端子３１０及び出力端子３２０を除いた残りの非表示エリア内で上部金属層１３０上に所在する保護層１５０をも具備させる。
上部金属層１３０上には保護層１５０が形成されている。その保護層１５０により金属層を保護し、後に表示パネル内フリットに対しレーザ照射が実行されたときにその金属層に損傷が生じることを避け、ひいては金属クラックの発生率を下げて、表示パネルの歩留まりを容易に改善することができる；保護層１５０が形成された後にその保護層１５０を対象にしてパターニングが実行され、ボンディングエリア内の検出回路３３０及び入／出力端子３１０／３２０が露出されるので、保護層で覆われることで検出回路に静電不良が生じることを避け、表示パネルの歩留まりを更に改善することができる。
対応するが如く、本願では更に、上述した表示パネル製造方法を採用することで製造される表示パネルが提案される。
総括すると、本アレイ基板及びその製造方法並びに本表示パネル及びその製造方法では、少なくとも１個の金属層が基板上に形成された後に、保護層がその金属層上に形成される。その保護層によってその金属層を保護し、後にレーザ照射がその表示パネル内のフリットに対し実行されたときに金属層に損傷が生じることを避けて金属クラックの発生率を下げ、ひいては表示パネルの歩留まりを容易に改善することができる。加えて、本願の技術方式によれば、その保護層により検出回路が露出されるので、保護層で覆われることでその検出回路に静電不良が生じることを避け、表示パネルの歩留まりを更に改善することができる。
上掲の記述は、専ら本願の好適実施形態についての記述であり且つ本願の技術的範囲に対するどのような限定も意図しておらず、上掲の内容に従い本願についていわゆる当業者がなすどのような改変及び修正も、諸請求項の保護範囲に属している。

Claims (4)

  1. 基板を準備し、検出回路並びにその検出回路の外に位置する複数の金属層であって、上記複数の金属層は絶縁層によって互いに絶縁されるように共にその基板上に形成する工程と、
    保護層を形成することで上記複数の金属層を覆い、上記保護層の一部をエッチングすることによって上記検出回路を露出させる工程と、
    を有することを特徴とするアレイ基板製造方法。
  2. 更に、上記基板上に複数個の入力及び出力端子を配列する工程を有し、上記保護層がそれら複数個の入力及び出力端子を露出させることを特徴とする請求項１に記載のアレイ基板製造方法。
  3. 上記基板が表示エリア及び非表示エリアを有し、上記パッケージングエリア、上記検出回路並びに上記複数個の入力及び出力端子が皆その非表示エリア内に所在しており、
    上記複数の金属層が上記非表示エリア内及び上記表示エリア内双方に形成され、上記複数の金属層が形成されている間に上記検出回路がその非表示エリア内に形成され且つ複数個の薄膜トランジスタがその表示エリア内に形成され、
    上記保護層が上記非表示エリア内及び上記表示エリア内双方に形成され、
    保護層を形成する工程が、更に、その保護層のうち、上記表示エリアにおけるコンタクトホールの位置に対応する部分を除去することで、その保護層により上記検出回路を露出可能としつつ、そのコンタクトホールを露出させる工程を含む、ことを特徴とする請求項２に記載のアレイ基板製造方法。
  4. 表示パネル製造方法であり、その表示パネルが表示エリア及び非表示エリアを有し、その非表示エリアが更にパッケージングエリア及びボンディングエリアを有する表示パネル製造方法であって、
    請求項１乃至３のうちいずれか一項に係るアレイ基板製造方法を用いアレイ基板を製造しガラスカバープレートを配設する工程と、
    上記アレイ基板又は上記ガラスカバープレートのパッケージングエリアをフリットで以て覆いそれらアレイ基板及びガラスカバープレートをパッケージングする工程と、
    上記フリットに対するレーザ照射を実行する工程と、
    上記ボンディングエリア内にドライバチップをボンディングする工程と、
    を有することを特徴とする表示パネル製造方法。
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Publication number Priority date Publication date Assignee Title
CN109713158B (zh) * 2018-12-13 2021-05-14 云谷（固安）科技有限公司 显示面板及其制备方法
KR20200115925A (ko) * 2019-03-29 2020-10-08 삼성디스플레이 주식회사 표시 장치
CN110112169B (zh) * 2019-04-22 2021-04-27 Tcl华星光电技术有限公司 显示面板及其制作方法
CN111864108B (zh) * 2020-07-13 2022-01-04 武汉华星光电半导体显示技术有限公司 Oled显示面板
CN112382206B (zh) * 2020-11-13 2022-07-12 Tcl华星光电技术有限公司 背板及led面板
CN114200707A (zh) * 2021-12-13 2022-03-18 业成科技（成都）有限公司 一种显示面板的制备方法及显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010102237A (ja) 2008-10-27 2010-05-06 Mitsubishi Electric Corp 表示装置
JP2014044936A (ja) 2012-07-30 2014-03-13 Semiconductor Energy Lab Co Ltd 封止体及び有機電界発光装置
US20150015835A1 (en) 2013-07-10 2015-01-15 Shenzhen China Star Optoelectronics Technology Co., Ltd. Color filtering array substrate and the manufacturing method thereof
US20160293883A1 (en) 2015-04-03 2016-10-06 Samsung Display Co., Ltd. Organic light-emitting display apparatus
US20170098797A1 (en) 2015-10-06 2017-04-06 Samsung Display Co., Ltd. Display apparatus

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW538246B (en) * 2000-06-05 2003-06-21 Semiconductor Energy Lab Display panel, display panel inspection method, and display panel manufacturing method
JP2002072963A (ja) * 2000-06-12 2002-03-12 Semiconductor Energy Lab Co Ltd 発光モジュールおよびその駆動方法並びに光センサ
US7482629B2 (en) * 2004-05-21 2009-01-27 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP5127124B2 (ja) * 2005-07-29 2013-01-23 株式会社ジャパンディスプレイセントラル 表示装置
KR100805154B1 (ko) * 2006-09-15 2008-02-21 삼성에스디아이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101465478B1 (ko) * 2008-02-18 2014-11-26 삼성디스플레이 주식회사 유기발광 표시장치 및 이의 제조방법
US8493543B2 (en) * 2008-10-17 2013-07-23 Sony Corporation Liquid crystal display device
CN202585418U (zh) * 2012-03-31 2012-12-05 北京京东方光电科技有限公司 一种阵列基板的外围电路、阵列基板及液晶显示装置
TWI477869B (zh) * 2012-11-02 2015-03-21 Au Optronics Corp 顯示面板之陣列基板及其製作方法
US9348182B2 (en) * 2012-11-08 2016-05-24 Sharp Kabushiki Kaisha Active matrix substrate and display device
CN103197478B (zh) * 2013-03-20 2015-11-25 合肥京东方光电科技有限公司 一种阵列基板及液晶显示装置
US9455281B2 (en) * 2014-06-19 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Touch sensor, touch panel, touch panel module, and display device
CN104280958B (zh) * 2014-09-26 2017-03-08 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN104678635A (zh) * 2015-03-19 2015-06-03 合肥京东方光电科技有限公司 一种显示面板和显示装置
CN205944094U (zh) * 2016-06-17 2017-02-08 上海天马微电子有限公司 一种oled显示面板及显示装置
CN106681075B (zh) * 2017-03-23 2019-05-28 京东方科技集团股份有限公司 显示面板、阵列基板及其制造方法、检测电路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010102237A (ja) 2008-10-27 2010-05-06 Mitsubishi Electric Corp 表示装置
JP2014044936A (ja) 2012-07-30 2014-03-13 Semiconductor Energy Lab Co Ltd 封止体及び有機電界発光装置
US20150015835A1 (en) 2013-07-10 2015-01-15 Shenzhen China Star Optoelectronics Technology Co., Ltd. Color filtering array substrate and the manufacturing method thereof
US20160293883A1 (en) 2015-04-03 2016-10-06 Samsung Display Co., Ltd. Organic light-emitting display apparatus
US20170098797A1 (en) 2015-10-06 2017-04-06 Samsung Display Co., Ltd. Display apparatus

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