KR102201113B1 - 어레이 기판 및 그 제조 방법, 디스플레이 패널 및 그 제조 방법 - Google Patents

어레이 기판 및 그 제조 방법, 디스플레이 패널 및 그 제조 방법 Download PDF

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Abstract

본 발명은 어레이 기판 및 그 제조 방법, 디스플레이 패널 및 그 제조 방법을 제공한다. 금속 층은 기판 베이스 상에 형성되고, 이어서 보호 층은 금속 층 상에 형성되고; 보호 층은 금속 층을 보호할 수 있어서, 이후 디스플레이 패널의 유리의 레이저 조사 동안 유발되는 금속 층에 대한 손상이 회피되고, 이에 의해 리드 크랙들의 발생률이 감소되고 디스플레이 패널의 수율의 개선이 가능하게 된다. 게다가, 본 출원의 기술적 솔루션에 의해, 보호 층은 검출 회로를 노출시켜서, 보호 층의 커버리지에 의해 유발되는 검출 회로의 불량한 정전기가 회피되고, 이에 의해 디스플레이 패널의 수율이 추가로 개선된다.

Description

어레이 기판 및 그 제조 방법, 디스플레이 패널 및 그 제조 방법
본 출원은 패널 디스플레이의 분야에 관한 것이고, 특히 어레이 기판, 그 제조 방법, 디스플레이 패널 및 그 제조 방법에 관한 것이다.
디스플레이 패널은 디스플레이 영역(또는 활성 영역, AA 영역) 및 비-디스플레이 영역을 가진다. 디스플레이 영역에서, 복수의 픽셀들은 픽셀 어레이를 형성하도록 구성되는 반면, 비-디스플레이 영역에서, 복수의 금속 층들은 주변 라인들을 형성하기 위해 배치된다. 각각의 픽셀은 일반적으로 적어도 하나의 박막 트랜지스터 및 박막 트랜지스터에 연결된 픽셀 전극을 포함하고, 각각의 픽셀은 2개의 인접한 스캐닝 라인 및 2개의 인접한 데이터 라인에 의해 둘러싸인다. 이들 스캐닝 라인들 및 데이터 라인들은 디스플레이 영역으로부터 비-디스플레이 영역으로 연장되고, 비-디스플레이 영역의 주변 라인들을 통해 드라이버 칩(driver chip)에 연결되고, 따라서 디스플레이 패널의 정상적인 작업을 실현한다. 팬-아웃 라인(fan-out line)은 스캐닝 라인과 데이터 라인을 연결하는 하나의 단부로부터, 드라이버 칩이 위치된 영역으로의 주변 라인들의 수렴에 의해 형성된다. 즉, 복수의 주변 라인은 활성 영역 근처의 단부에서 큰 간격을 가지며 드라이버 칩 근처의 단부에서 작은 간격을 가지며, 따라서 실질적으로 팬 형상을 형성한다.
연구들 이후, 본 발명자는, 팬-아웃 라인들, 특히 금속 리드(lead)들이 금속 크랙(crack)들을 일으키기 쉽고, 이는 결국 디스플레이 패널의 수율에 큰 영향을 주는 디스플레이 패널에 밝은 트레이스(trace)들을 유도하는 것을 발견했다. 그러므로, 금속 크랙들의 발생을 감소시키거나 심지어 회피시키는 방법은 통상의 기술자들이 급히 해결할 필요가 있는 기술적 문제이다.
본 출원은 어레이 기판 및 그 제조 방법, 및 디스플레이 패널 및 그 제조 방법에 관한 것으로, 금속 크랙의 발생률은 낮아질 수 있고, 본딩 영역(bonding area)에서 검출 회로의 정전기 손상은 회피될 수 있고, 그리고 디스플레이 패널의 이미지 품질은 개선된다.
위의 목적을 달성하기 위해, 본 출원은 어레이 기판을 제공하고, 어레이 기판은:
기판;
검출 회로 및 검출 회로로부터 벗어난 적어도 하나의 금속 층 - 검출 회로 및 적어도 하나의 금속 층 둘 모두는 기판 상에 위치됨 -; 및
금속 층을 커버하고 검출 회로를 노출시키는 보호 층을 포함한다.
임의로, 보호 층의 재료는 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 하나 또는 조합이다.
임의로, 어레이 기판은 기판 상에 형성된 복수의 입력 및 출력 단자를 더 포함하고, 보호 층은 복수의 입력 및 출력 단자를 노출시킨다.
임의로, 검출 회로, 및 복수의 입력 및 출력 단자는 본딩 영역을 형성하고, 보호 층에 의해 노출되는 영역은 본딩 영역과 동일하거나 본딩 영역보다 더 크다.
임의로, 기판은 패키징 영역(packaging area)을 포함하고, 보호 층은 패키징 영역 내의 금속 층만을 커버한다.
대응하여, 본 출원은 추가로 어레이 기판을 제조하는 방법을 제공하고, 어레이 기판을 제조하는 방법은:
기판을 제공하고, 기판 상에 검출 회로 및 검출 회로로부터 벗어난 적어도 하나의 금속 층 둘 모두를 형성하는 단계; 및
보호 층을 형성하는 단계
를 포함하고, 보호 층은 금속 층을 커버하고 검출 회로를 노출시킬 수 있게 한다.
임의로, 어레이 기판을 제조하는 방법은 기판 상에 복수의 입력 및 출력 단자를 배열하는 단계를 더 포함하고, 보호 층은 복수의 입력 및 출력 단자를 노출시킨다.
임의로, 기판은 패키징 영역을 포함하고; 보호 층은 패키징 영역 내의 금속 층만을 커버한다.
임의로, 기판은 디스플레이 영역 및 비-디스플레이 영역을 포함하고, 패키징 영역, 검출 회로 및 복수의 입력 및 출력 단자는 모두 비-디스플레이 영역에 위치되고; 금속 층은 비-디스플레이 영역 및 디스플레이 영역 둘 모두에 형성되고; 금속 층을 형성하는 동안, 검출 회로는 비-디스플레이 영역에 형성되고 복수의 박막 트랜지스터는 디스플레이 영역에 형성되고; 보호 층은 비-디스플레이 영역 및 디스플레이 영역 둘 모두에 형성되고; 보호 층을 형성하는 단계는: 보호 층이 검출 회로를 노출시킬 수 있게 하면서, 콘택 홀(contact hole)을 노출시키기 위해 디스플레이 영역 내의 콘택 홀의 포지션에 대응하는 보호 층의 부분을 제거하는 단계를 더 포함한다.
대응하여, 본 출원은 어레이 기판 및 유리 커버 플레이트를 포함하는 디스플레이 패널을 추가로 제공하고, 디스플레이 패널은 디스플레이 영역 및 비-디스플레이 영역을 포함하고, 비-디스플레이 영역은 패키징 영역 및 본딩 영역을 더 포함하고, 어레이 기판은:
기판;
검출 회로 및 검출 회로로부터 벗어난 적어도 하나의 금속 층 - 검출 회로 및 적어도 하나의 금속 층 둘 모두는 기판 상에 위치됨 -; 및
보호 층 - 보호 층은 금속 층을 커버하고 검출 회로를 노출시킴 -;
어레이 기판과 유리 커버 플레이트를 패키징하기 위해 프리트(frit)로 코팅되는 어레이 기판 또는 유리 커버 플레이트의 패키징 영역;
을 포함하고, 디스플레이 패널은 본딩 영역에 본딩되는 드라이버 칩을 더 포함한다.
임의로, 보호 층의 재료는 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 하나 또는 조합이다.
임의로, 어레이 기판은 기판 상에 형성된 복수의 입력 및 출력 단자를 더 포함하고, 보호 층은 복수의 입력 및 출력 단자를 노출시킨다.
임의로, 검출 회로, 및 복수의 입력 및 출력 단자는 둘 모두 본딩 영역에 위치되고, 보호 층에 의해 노출되는 영역은 본딩 영역과 동일하거나 본딩 영역보다 더 크다.
임의로, 보호 층은 패키징 영역 내의 금속 층만을 커버한다.
대응하여, 본 출원은 추가로 디스플레이 패널을 제조하는 방법을 제공하고, 디스플레이 패널은 디스플레이 영역 및 비-디스플레이 영역을 포함하고, 비-디스플레이 영역은 패키징 영역 및 본딩 영역을 더 포함하고, 디스플레이 패널을 제조하는 방법은:
위에서 설명된 어레이 기판을 제조하는 방법을 사용함으로써 어레이 기판을 제조하고, 유리 커버 플레이트를 제공하는 단계;
어레이 기판 또는 유리 커버 플레이트의 패키징 영역을 프리트로 코팅하고, 어레이 기판과 유리 커버 플레이트를 패키징하는 단계;
프리트에 대해 레이저 조사를 수행하는 단계; 및
본딩 영역에 드라이버 칩을 본딩하는 단계를 포함한다.
종래 기술과 비교하여, 본 출원에 의해 제공되는 어레이 기판 및 그 제조 방법, 및 디스플레이 패널 및 그 제조 방법에서, 적어도 하나의 금속 층이 기판 상에 형성된 이후, 보호 층은 금속 층 상에 형성되고, 보호 층은 금속 층을 보호할 수 있고, 레이저 조사가 이후 디스플레이 패널의 프리트에 대해 수행될 때 금속 층에 유발되는 손상은 회피되고, 그러므로 금속 크랙의 발생률은 낮아지고, 그리고 디스플레이 패널의 수율은 쉽게 개선된다. 또한, 본 출원의 기술적 방식으로 인해, 보호 층은 검출 회로를 노출시키고, 보호 층에 의한 커버링에 의해 유발되는, 검출 회로의 정전기 손상은 회피될 수 있고, 그리고 디스플레이 패널의 수율은 추가로 개선된다.
도 1은 패키징 영역을 포함하는, 디스플레이 패널의 비-디스플레이 영역의 부분 단면도이다.
도 2는 본 출원의 일 실시예에 의해 제공된 어레이 기판의 제조 방법의 흐름도이다.
도 3은 패키징 영역을 포함하는, 본 출원의 실시예에 의해 제공된 어레이 기판의 비-디스플레이 영역의 부분 단면도이다.
도 4는 본딩 영역을 포함하는, 본 출원의 실시예에 의해 제공된 어레이 기판의 비-디스플레이 영역의 부분 평면도이다.
도 5는 본 출원의 일 실시예에 의해 제공된 디스플레이 패널의 패키징 영역 및 본딩 영역의 포지션 관계 개략도이다.
도 6은 패키징 영역을 포함하는, 본 출원의 실시예에 의해 제공된 디스플레이 패널의 비-디스플레이 영역의 부분 단면도이다.
디스플레이 패널, 이를테면 유기 발광 다이오드(OLED) 디스플레이 패널은 보통 대향하여 배열되는 어레이 기판 및 유리 커버 플레이트를 포함한다. 디스플레이 패널은 디스플레이 영역 및 비-디스플레이 영역을 포함하고, 패키징 영역은 비-디스플레이 영역에 배열되고, 어레이 기판과 유리 커버 플레이트를 패키징하기 위해 프리트로 코팅하는 데 사용된다.
도 1에 도시된 바와 같이, 도 1은 디스플레이 패널의 비-디스플레이 영역의 부분 구조 개략도이다. 도 1에 도시된 바와 같이, 디스플레이 패널은 기판(10) 및 대향하여 배열된 유리 커버 플레이트(20)를 포함한다. 비-디스플레이 영역에서, 복수의 금속 층은 기판(10) 상에 형성되고, 단지 3개의 금속 층들만이 도 1에 도시되고, 그리고 각각 하단 금속 층(11), 중간 금속 층(12) 및 상단 금속 층(13)이다. 3개의 금속 층은 유전체 층들(14)에 의해 서로 절연되고, 패키징 영역 내의 상단 금속 층(13)은 프리트(15)로 직접 코팅되고, 이어서 기판(10)과 유리 커버 플레이트(20)는 디스플레이 패널을 형성하기 위해 패키징된다. 비-디스플레이 영역에 형성된 금속 층들, 이를테면 하단 금속 층(11), 중간 금속 층(12) 및 상단 금속 층(13)은 팬-아웃 와이어들에 속하고, 디스플레이 영역의 데이터 라인, 스캐닝 라인 등에 드라이버 칩을 연결하는 데 사용되고, 드라이버 칩에 의해 제공된 전기 신호를 데이터 라인 또는 스캐닝 라인에 송신한다.
기판(10)과 유리 커버 플레이트(20)를 잘 패키징하기 위해, 본 출원의 일 실시예의 방식은 다음과 같다: 적어도 하나의 금속 층이 기판 상에 형성된 이후, 보호 층이 금속 층 상에 형성된다. 보호 층은 금속 층을 보호할 수 있고, 레이저 조사가 이후 디스플레이 패널의 프리트에 대해 수행될 때 금속 층에 유발되는 손상은 회피될 수 있고(예컨대, 레이저에 수직인 진행 방향으로 금속 층에 크랙이 발생하는 것이 회피됨), 그러므로 금속 크랙의 발생이 낮아진다. 본 출원인은, 우연히, 상기 방법이 디스플레이 패널의 휘선 불량률(bright line badness rate)을 낮추고, 그리고 휘선이 디스플레이 패널 상에서 발생하는 이유가, 금속 층의 손상 또는 크랙으로 인해, 디스플레이 영역의 소정의 데이터 라인 또는 스캐닝 라인이 신호를 수신할 수 없거나 또는 수신된 신호가 정확하지 않다는 것을 추가로 발견하였다.
본 출원의 다른 실시예에서, 기판이 제공되고, 검출 회로 및 검출 회로로부터 벗어난 적어도 하나의 금속 층은 기판 상에 형성되고; 보호 층이 형성되고, 보호 층은 금속 층을 커버하며, 검출 회로를 노출시킨다. 본 발명자는, 적어도 하나의 금속 층이 기판 상에 형성된 이후, 보호 층이 금속 층 상에 형성되는 것을 발견하였다. 보호 층은 금속 층을 보호할 수 있고, 레이저 조사가 이후 디스플레이 패널의 프리트에 대해 수행될 때 금속 층에 유발되는 손상은 회피될 수 있고, 그러므로 금속 크랙의 발생률은 낮아지고, 디스플레이 패널의 수율은 쉽게 개선된다. 또한, 보호 층이 형성된 이후, 보호 층은 검출 회로를 노출시키고, 보호 층에 의한 커버링에 의해 유발되는, 검출 회로의 정전기 불량은 회피될 수 있고, 특히, 검출 회로(CT 회로)에 축적된 정전기 전하들은 제거될 수 있고, 그러므로 디스플레이 패널의 수율은 추가로 개선된다.
본 출원의 내용을 더 명확하기 위한 목적을 위해, 본 출원의 내용은 상세한 설명의 도면들과 함께 추가로 예시된다. 물론, 본 출원은 특정 실시예들로 제한되지 않고, 통상의 기술자들이 잘 알고 있는 공통 대체물은 또한 본 출원의 보호 범위 내에 포함된다.
둘째로, 본 출원은 상세한 표현을 수행하기 위해 개략도를 활용하고, 그리고 본 출원의 실시예들이 상세히 예시될 때, 예시를 가능하게 하기 위해, 개략도는 본 출원의 제한으로 역할을 하지 않아야 하는 공통 비율에 따라 부분적으로 증폭되지 않는다.
도 2를 참조하면, 도 2는 본 출원의 일 실시예에 의해 제공된 어레이 기판의 제조 방법의 흐름도이고, 도 2에 도시된 바와 같이, 본 출원은 다음 단계들을 포함하는 어레이 기판의 제조 방법을 제공한다:
단계(S01): 기판을 제공하고, 기판 상에 검출 회로 및 검출 회로로부터 벗어난 적어도 하나의 금속 층을 형성한다.
단계(S02): 보호 층을 형성하고, 보호 층이 금속 층을 커버하고 검출 회로를 노출시킬 수 있게 한다.
도 3은 패키징 영역을 포함하는, 본 출원의 일 실시예에 의해 제공된 어레이 기판의 비-디스플레이 영역의 부분 단면도이고, 도 4는 본딩 영역을 포함하고, 본 출원의 실시예에 의해 제공된 어레이 기판의 비-디스플레이 영역의 부분 평면도이고, 도 2를 참조하면, 도 3 및 도 4의 결합에서, 본 출원에 의해 제공된 어레이 기판의 제조 방법이 상세히 예시된다.
단계(S01)에서, 기판(100)이 제공된다. 본 실시예에서, 기판(100)은 디스플레이 영역 및 비-디스플레이 영역을 포함하고, 비-디스플레이 영역은 디스플레이 영역을 둘러싼다. 패키징 영역 및 드라이버 칩 본딩 영역은 비-디스플레이 영역에 배열된다. 물론, 다른 실시예들에서, 비-디스플레이 영역 및 디스플레이 영역은 또한 기판의 상이한 표면들 상에 위치될 수 있다. 예컨대, 비-디스플레이 영역은 기판의 후면 측 상에 위치되고, 디스플레이 영역의 면적은 점유되지 않고, 그러므로 해상도 비율이 증가되고, 따라서 좁은 프레임이 달성되거나 어떠한 프레임도 달성되지 않고, 이는 본 출원에 의해 제한되지 않는다.
기판(100)은 투명 재료, 이를테면 유리, 석영, 실리콘 웨이퍼들, 폴리카보네이트(polycarbonate), 폴리메틸 메타크릴레이트(polymethyl methacrylate) 또는 금속 호일(foil) 등으로 만들어질 수 있다. 기판(100)은 강성 기판일 수 있고, 그리고 또한 가요성 기판일 수 있다. 기판(100)의 선택 및 전처리는 통상의 기술자들에게 친숙하고, 따라서 상세히 예시되지 않는다. 디스플레이 영역은 이후 기판(100) 상에 스캐닝 라인, 데이터 라인, 트랜지스터 스위치 또는 픽셀 전극 등을 형성하는 데 사용된다. 비-디스플레이 영역은 이후 기판(100) 상에 팬-아웃 와이어를 형성하는 데 사용되고, 그리고 디스플레이 영역의 스캐닝 라인, 데이터 라인 등을 드라이버 칩에 연결하는 데 사용된다.
도 3에 도시된 바와 같이, 비-디스플레이 영역은 패키징 영역(A)을 포함하고, 패키징 영역(A)은 어레이 기판이 형성된 이후 프리트로 코팅되고, 그리고 프리트는 디스플레이 패널을 형성하기 위해 어레이 기판과 유리 커버 플레이트를 패키징하는 데 사용된다. 패키징 영역에는 유사하게 팬-아웃 와이어가 제공된다. 일 실시예에서, 패키징 영역(A)은 환형이고, 그리고 디스플레이 영역을 둘러싼다. 도 3은 단지 패키징 영역(A)을 포함하는 비-디스플레이 영역의 부분의 개략도만을 도시한다.
도 4에 도시된 바와 같이, 비-디스플레이 영역은 드라이브 칩 본딩 영역(B)을 더 포함하고, 그리고 디스플레이 패널이 형성된 이후, 드라이버 칩은 드라이버 칩 본딩 영역(B)에 본딩된다. 비-디스플레이 영역에서 팬-아웃 와이어의 하나의 단부는 디스플레이 영역의 스캐닝 라인, 데이터 라인 등에 연결되고, 다른 단부는 본딩 영역(B)으로 연장된다. 즉, 팬-아웃 와이어에는 드라이버 칩의 입력 및 출력으로 역할을 하도록 본딩 영역(B)에 입력 단자(310) 및 출력 단자(320)가 제공된다. 검출 회로(330)는 추가로 입력 단자(310)와 출력 단자(320) 사이에 배열되고, 검출 회로(330)는 서로 연결되는 복수의 트랜지스터를 포함하고, 팬-아웃 와이어를 통해 디스플레이 영역에 연결되고, 드라이버 칩을 본딩하거나 디스플레이 패널을 형성하기 전에 어레이 기판의 회로를 검출하는 데 사용된다. 본딩 영역(B)의 크기가 드라이버 칩의 외부 프레임의 크기와 완전히 일치하는 것이 주목되어야 한다. 도 4는 단지 본딩 영역(B)을 포함하는 비-디스플레이 영역의 평면도만을 도시한다.
도 5에서 패키징 영역(A)과 본딩 영역(B)의 포지션 관계 개략도를 참조하자. 도 5에 도시된 바와 같이, 최종적으로 형성된 디스플레이 패널은 디스플레이 영역(10) 및 비-디스플레이 영역(20)을 포함한다. 비-디스플레이 영역(20)은 디스플레이 영역(10)을 둘러싸고, 패키징 영역(A) 및 본딩 영역(B) 둘 모두는 비-디스플레이 영역(20)에 위치된다. 패키징 영역(A)은 디스플레이 영역(10)을 둘러싸고, 어레이 기판과 유리 커버 플레이트를 함께 패키징하는 데 사용되고, 본딩 영역(B)은 비-디스플레이 영역(20)의 일 측의 에지에 위치되고, 드라이버 칩을 본딩하는 데 사용된다.
이어서, 도 3 및 도 4를 참조하면, 검출 회로(330), 복수의 입력 단자들(310) 및 출력 단자들(320)은 기판(100)의 본딩 영역(B)에 형성된다. 입력 단자들(310) 및 출력 단자들(320) 둘 모두는 규칙적으로 배열된다. 바람직하게, 복수의 입력 단자(310)는 열로 배열되고, 복수의 출력 단자(320)는 열로 배열되고, 그리고 2개의 열들은 둘 모두 어레이 기판의 일 측 에지와 평행하다. 검출 회로(330)는 입력 단자(310)와 출력 단자(320) 사이에 위치된다.
검출 회로(330), 입력 단자(310) 및 출력 단자(320)가 기판(100)의 본딩 영역(B)에 형성되는 반면, 검출 회로(330)로부터 벗어난 적어도 하나의 금속 층은 기판(100)의 비-디스플레이 영역에 형성되고, 본원에서 "벗어남(deviating)"은 기판(100)에 수직 방향으로 겹쳐지지 않음을 의미한다. 본 실시예에서, 바람직하게, 3개의 금속 층들은 기판(100)의 비-디스플레이 영역에 형성되고, 각각 하단 금속 층(110), 중간 금속 층(120) 및 상단 금속 층(130)이다. 다른 실시예들에서, 2개의 금속 층, 4개의 금속 층 또는 그 초과의 금속 층이 또한 형성될 수 있고, 본 출원에서 제한되지 않는 어레이 기판의 실제 요건에 따라 결정될 필요가 있다. 하단 금속 층(110), 중간 금속 층(120) 및 상단 금속 층(130)은 유전체 층(140)에 의해 절연된다. 금속 층들, 입력 단자(310), 출력 단자(320) 및 검출 회로(330)의 포지션 관계는 도 4에 도시된 바와 같고, 입력 단자(310)는 기판의 에지에 가깝고, 출력 단자(320)는 기판의 중심 영역에 가깝고, 금속 층은 비-디스플레이 영역에서 입력 단자(310)로부터 떨어진 출력 단자(320)의 일 측 상에 배열될 수 있고, 도 4에 도시된 바와 같이, 상단 금속 층(130)은 개략적으로 표시된다. 물론, 포지션 관계는 또한 도 5를 참조할 수 있고, 금속 층은 본딩 영역(B)으로부터 디스플레이 영역(10)까지 비-디스플레이 영역(20)에 배열될 수 있고, 물론, 금속 층은 또한 비-디스플레이 영역(20)에서 다른 3개의 측면들에 배열될 수 있다.
바람직하게, 입력 단자(310) 및 출력 단자(320)는 각각 콘택 홀을 통해 연결된 2개의 금속 층을 포함한다. 입력 단자(310) 및 출력 단자(320)는, 하단 금속 층(110), 중간 금속 층(120) 및 상단 금속 층(130)이 형성되는 동안 형성된다.
예컨대, 제1 금속 층은, 하단 금속 층(110)이 형성되는 동안 본딩 영역에 형성되고, 이어서 유전체 층은, 유전체 층이 하단 금속 층(110) 상에 형성되는 동안 본딩 영역에 형성되고, 그 후, 에칭(에칭은 디스플레이 영역에서 소정 시간 에칭과 동기할 수 있음)은 관통 홀을 형성하기 위해 유전체 층에 대해 수행되고, 이어서 충전(filling)은, 중간 금속 층(120)이 형성되는 동안 제2 금속 층을 형성하기 위해 관통 홀에 대해 수행되고, 제1 금속 층 및 제2 금속 층은 입력 단자(310) 또는 출력 단자(320)를 형성한다.
바람직하게, 디스플레이 영역에 박막 트랜지스터를 형성하는 프로세스에서, 검출 회로는 본딩 영역에 형성된다. 바람직하게, 검출 회로는 복수의 상호 연결된 박막 트랜지스터를 포함하고, 트랜지스터들의 수량 및 트랜지스터들 사이의 연결 관계는 실제 요건에 따라 결정되고, 검출 회로의 특정 구조는 본 실시예에서 상세히 설명되지 않고, 검출 회로는 본 출원에 의해 특정하게 제한되지 않는다.
바람직하게, 복수의 금속 막 층은 또한 기판(100)의 디스플레이 영역에 형성되는 반면, 입력 단자(310) 및 출력 단자(320)는 기판(100)의 비-디스플레이 영역에 형성되는 데, 예컨대, 데이터 라인, 스캐닝 라인 또는 픽셀 전극 등이 형성된다. 즉, 복수의 금속 층은 비-디스플레이 영역에 형성되고 입력/출력 단자는 비-디스플레이 영역의 본딩 영역에 형성되는 반면, 데이터 라인, 스캐닝 라인, 픽셀 전극 또는 다른 금속 막 층들은 디스플레이 영역에 형성된다. 따라서, 복수의 금속 층 및 입력/출력 단자의 재료는 데이터 라인, 스캐닝 라인, 디스플레이 영역에 둘 모두가 형성되는 픽셀 전극 또는 다른 금속 막 층들의 재료에 의존하고, 복수의 금속 층의 재료들은 서로 상이할 수 있고, 또한 완전히 동일할 수 있다. 복수의 금속 층의 재료는 구리, 알루미늄, 니켈, 마그네슘, 크롬, 몰리브덴, 텅스텐, 이들의 합금 등(그러나 이에 제한되지 않음)을 포함한다. 물론, 복수의 금속 층은 또한 기판(100)의 비-디스플레이 영역에 별도로 형성될 수 있다.
복수의 금속 층은 유전체 층들(140)에 의해 절연되고, 상이한 금속 층들 사이의 유전체 층들(140)은 상이한 단계들로 형성되지만, 모두가 금속 층들을 절연하기 위해 구성되고, 따라서 도 3에서 구별 없이 수행된다. 유전체 층들(140)의 형성 단계가 또한 디스플레이 영역에서 절연 층의 형성 단계와 동기하고, 예컨대 유전체 층들(140)의 임의의 층이 트랜지스터의 게이트 절연 층, 층간 절연 층 등을 형성하는 프로세스에서 형성되고, 이어서 유전체 층의 재료가 동시에 형성된 게이트 절연 층 및 층간 절연 층의 재료와 동일하다는 것이 이해될 수 있다. 유전체 층(140)의 재료는 산화물 또는 질화물(그러나 이에 제한되지 않음)을 포함하고, 물론 상이한 금속 층들 사이의 유전체층들의 재료들은 상이할 수 있다. 유전체 층들(140)이 또한 복수의 금속 층 사이에 독립적으로 형성될 수 있고, 즉 비-디스플레이 영역에 형성된 복수의 금속 층 및 유전체 층 둘 모두가 디스플레이 영역의 금속 층 또는 절연 층과 함께 형성될 수 있고, 또한 독립적으로 형성될 수 있다는 것이 이해될 수 있다.
기판(100)의 비-디스플레이 영역에 복수의 금속 층 및 유전체 층을 형성하는 방법은 아래에 간단히 소개되고, 그리고 다음 단계들을 포함한다.
첫째, 제1 유전체 층은 기판(100) 상에 형성되고, 그리고 바람직하게, 형성을 위해 화학 기상 증착 방법, 이를테면 고밀도 플라즈마 화학 기상 증착(HDPCVD), 저압 화학 기상 증착(LPCVD) 또는 초고 진공 화학 기상 증착(UHVCVD) 등이 채택될 수 있다. 이어서, 하단 금속은 제1 유전체 층 상에 형성되고, 그리고 바람직하게 형성은 스퍼터링 방법을 채택함으로써 달성된다. 이어서, 패터닝(patterning)은 하단 층 금속에 대해 수행되고, 패터닝 프로세스는 예컨대 포토레지스트의 스핀 코팅(spin coating), 노광, 현상 및 에칭 프로세스들을 포함하고, 그리고 하단 금속 층(110)이 형성된다. 이어서, 위의 단계가 반복되고, 제2 유전체 층은 하단 금속 층(110) 상에 형성되고, 제2 유전체 층은 하단 금속 층(110)을 커버하고, 이어서 중간 금속은 제2 유전체 층 상에 형성되고, 그리고 에칭은 중간 금속 층(120)을 형성하기 위해 수행된다. 이어서, 제3 유전체 층은 중간 금속 층(120) 상에 형성되고, 제3 유전체 층은 중간 금속 층(120)을 커버한다. 최종적으로, 상단 금속은 제3 유전체 층 상에 형성되고, 에칭 이후, 상단 금속 층(130)이 형성된다. 제1 유전체 층, 제2 유전체 층 및 제3 유전체 층은 도 3에 도시된 유전체 층(140)을 형성한다. 금속 층의 수량이 위에 도입된 3개로 제한되지 않고, 단지 2개의 금속 층이 또한 포함될 수 있거나, 4개 이상의 금속 층들이 또한 포함될 수 있고, 그리고 대응하여, 유전체 층들의 분량이 또한 금속 층들의 분량에 따라 적응적으로 변화할 수 있다는 것이 이해될 수 있다.
단계(S02)에서, 도 3을 참조하면, 보호 층(150)은 비-디스플레이 영역에 형성되고, 보호 층(150)은 비-디스플레이 영역의 복수의 금속 층의 상단 금속 층(130), 검출 회로(330), 입력 단자(310) 및 출력 단자(320)를 커버한다. 보호 층(150)은 단일-층 구조일 수 있고, 또한 적층된 구조일 수 있다. 보호 층(150)의 재료는 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물(그러나 이에 제한되지 않음)을 포함하고, 물론, 보호 층(150)의 재료는 또한, 금속 층이 이후 패키징 동안 사용된 레이저 조사의 손상에 대해 보호될 수 있는 한, 통상의 기술자들에 의해 알려진 다른 재료들일 수 있다. 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물이 관련 기술 분야의 통상적인 재료라는 사실로 인해, 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물은 본 실시예의 바람직한 재료로 역할을 할 수 있다. 바람직하게, 보호 층(150)의 두께는 2000 Å 내지 4000 Å이고, 가장 바람직하게 보호 층(150)의 두께는 3000 Å이다. 그 두께의 보호 층(150)은 금속 층을 레이저 조사의 손상에 대해 보호할 수 있고, 그리고 최종적으로 형성된 디스플레이 패널의 두께에도 영향을 미치지 않을 수 있다.
본 실시예에서, 보호 층(150)은 화학 기상 증착 방법을 채택함으로써 형성되고, 보호 층(150)을 형성하는 조건들에 따라, 바람직하게, 공동 온도는 350℃ 내지 400℃이고, 공동 압력은 900 mtorr 내지 1100 mtorr이고, 필름 형성 시간은 350초 내지 450초이고, 그리고 최적으로, 공동 온도는 385℃이고, 공동 압력은 1000 mtorr이고, 그리고 필름 형성 시간은 400초이다.
바람직하게, 보호 층은 또한 디스플레이 영역에 형성되지만 보호 층(150)은 비-디스플레이 영역에 형성된다. 즉, 보호 층 둘 모두는 전체 기판(100) 상에 형성되고, 에칭은 콘택 홀이 제공되는, 디스플레이 영역의 포지션에서 보호 층에 대해 수행되고, 콘택 홀은 노출되고, 그리고 보호 층이 디스플레이 영역의 연결에 영향을 미치는 것이 회피된다. 보호 층이 디스플레이 영역에 형성되기 전에 막 층은 제한되지 않고, 예컨대, 상단 금속 층은 비-디스플레이 영역에 형성되는 반면, 데이터 라인은 디스플레이 영역에 형성되고, 이후 보호 층이 디스플레이 영역에 직접 형성되면, 보호 층은 데이터 라인 상에 형성된다. 다른 막 층들(이를테면 스캐닝 라인)이 디스플레이 영역의 데이터 라인 상에 형성될 필요가 있은 후 보호 층이 형성되면, 디스플레이 영역에서, 보호 층이 스캐닝 라인 상에 형성된다.
보호 층(150)은 상단 금속 층(130) 상에 형성된다. 보호 층(150)은 금속 층을 보호하는 데 사용되고, 레이저 조사가 이후에 수행될 때 금속 층에 대한 레이저의 영향들은 회피되고, 그러므로 금속 크랙은 회피되고, 금속 크랙의 발생률은 낮아지고, 그리고 최종적으로 디스플레이 패널의 수율은 개선된다. 그러나, 보호 층(150)이 또한 본딩 영역(B)에 형성된다는 사실로 인해, 본딩 영역(B) 내의 검출 회로(330)는 보호 층(150)에 의해 커버되고, 표면 전하들의 제거는 가능하지 않고, 검출 회로에 대한 정전기 불량의 발생이 쉽게 야기되고, 따라서 단계(S04)가 계속 수행될 필요가 있다.
이어서, 도 4를 참조하면, 패터닝은 보호 층(150)에 대해 수행되고, 개구 홀이 형성된다. 개구 홀은 본딩 영역(B)의 검출 회로(330), 입력 단자(310) 및 출력 단자(320)를 노출시킨다.
구체적으로, 포토레지스트 층은 보호 층(150) 상에 형성되고, 노광 및 현상은 포토레지스트 층에 대해 수행되고, 패터닝된 포토레지스트 층은 형성되고, 그리고 본딩 영역(B)에서 검출 회로(330), 입력 단자(310) 및 출력 단자(320)에 대한 보호 층(150)이 노출되고; 이어서, 마스크로서 패터닝된 포토레지스트 층으로 인해, 에칭은 보호 층(150)에 대해 수행되고, 바람직하게, 에칭은 플라즈마 건식 에칭을 채택함으로써 보호 층(150)에 대해 수행되고, 노출된 보호 층(150)은 제거되고, 그리고 본딩 영역(B)의 검출 회로(330), 입력 단자(310) 및 출력 단자(320)는 노출된다.
바람직하게, 에칭 가스는 C2HF5(펜타플루오로에탄(pentafluoroethane)), H2(수소) 및 Ar(아르곤)의 혼합 가스이다. 아르곤은 이온 충격(bombardment)의 에너지를 향상시킬 수 있고, 펜타플루오로에탄과 보호 층의 반응은 이온 충격을 통해 촉진되고, 그리고 반응 속도는 증가될 수 있다. 에칭 가스는 또한 CF4(사불화 탄소) 및 O2(산소)의 혼합 가스일 수 있거나, 또는 통상의 기술자들에 의해 알려진 다른 에칭 가스일 수 있고, 그리고 물론, 에칭은 또한 본 출원에 의해 제한되지 않는, 통상의 기술자들에 의해 알려진 다른 에칭 방법들을 채택함으로써 보호 층(150)에 대해 수행될 수 있다.
바람직하게, 보호 층(150)에 대해 패터닝을 수행하는 것은 검출 회로(330), 입력 단자(310) 및 출력 단자(320)를 제외한 나머지 본딩 영역을 노출시키는 것을 포함하는 데, 즉 보호 층(150)에 대해 패터닝을 수행함으로써, 형성된 개구 홀의 크기는 본딩 영역의 크기와 동일하다. 도 4에 도시된 바와 같이, 패터닝은 보호 층(150)에 대해 수행되고, 본딩 영역(B)은, 본딩 영역(B)의 검출 회로(330), 입력 단자(310) 및 출력 단자(320)만이 노출되는 것과 비교하여, 에칭에 의해 직접 노출될 수 있고, 에칭 범위는 넓어지고, 그리고 프로세스 어려움은 소정 정도 낮아질 수 있다.
물론, 드라이버 칩이 이후 본딩될 때 디스플레이 패널에 대한 영향들을 회피시키기 위해, 패터닝이 보호 층(150)에 대해 수행될 때, 본딩 영역(B)의 주변부로부터 0-100 μm 내에서 이격된 비-디스플레이 영역, 이를테면 도 4의 개구(170)가 또한 노출될 수 있고, 그리고 개구(170)의 크기는 본딩 영역(B)의 크기보다 더 크다. 즉, 에칭이 보호 층(150)에 대해 수행될 때, 개구(170)는, 본딩 영역(B)이 노출되는 것과 비교하여, 직접 형성되고, 에칭의 범위는 더 넓어지고, 그리고 프로세스 어려움은 더 낮아진다. 개구(170)는, 드라이버 칩의 긴 에지와 평행한 방향으로, 본딩 영역(B)의 2개의 측면들과 비교하여 길이(a)가 각각 증가되고, 드라이버 칩의 짧은 에지와 평행한 방향으로, 본딩 영역(B)의 2개의 측면들과 비교하여 개구(170)에 대한 폭(b)이 각각 증가되고, 그리고 길이(a) 및 폭(b) 둘 모두의 크기들은 0 내지 100 μm, 이를테면, 20 μm, 40 μm, 60 μm, 80 μm 또는 100 μm 내이다. 물론, 비-디스플레이 영역의 크기에 의해 허용되면 그 크기는 또한 100 μm보다 더 클 수 있고, 그리고 개구(170)의 특정 크기는 실제 디스플레이 패널의 크기 및 에칭의 프로세스 조건들에 의해 결정된다.
물론, 패터닝이 보호 층(150)에 대해 수행될 때, 에칭은 또한, 패키징 영역(A)을 제외하고, 비-디스플레이 영역의 영역에 대해 수행될 수 있지만, 본딩 영역(B)의 보호 층은 제거되고, 패키징 영역(A)의 상단 금속 층(130) 상의 보호 층(150)만이(도 3에 도시됨) 보존되고, 이런 방식으로, 금속 크랙의 발생이 감소될 수 있고, 보호 층이 본딩 영역의 검출 회로상에 형성된다는 사실에 의해 유발되는 정전기 불량은 또한 회피될 수 있고, 그러므로 제품의 수율은 쉽게 개선된다.
에칭이 보호 층(150)에 대해 수행될 때, 디스플레이 영역의 보호 층은 또한 동시에 제거될 수 있다. 즉, 보호 층이 형성된 이후, 콘택 홀이 제공된, 디스플레이 영역의 포지션에서 보호 층에 대해 에칭을 수행하는 것이 필요해지고, 그리고 콘택 홀은 노출된다. 게다가, 에칭 프로세스에서, 비-디스플레이 영역의 본딩 영역 상의 보호 층은 에칭 방식으로 제거될 수 있고, 패키징 영역을 제외하고, 비-디스플레이 영역의 나머지 영역의 보호 층은 또한 에칭 방식으로 제거될 수 있고, 디스플레이 영역의 모든 보호 층은 또한 에칭 제거될 수 있고, 그리고 실제 조건들에 따라 선택을 수행하는 것이 필요해진다.
구체적으로, 보호 층(150)은 포토레지스트 층으로 코팅되고, 노출은 마스크를 통해 포토레지스트 층에 대해 수행된다. 포지티브 포토레지스트에 대해, 마스크는 디스플레이 영역의 콘택 홀만을 노출시킬 수 있거나, 또는 전체 디스플레이 영역이 노출되거나, 비-디스플레이 영역의 본딩 영역이 노출되거나, 또는 패키징 영역을 제외하고, 비-디스플레이 영역의 다른 영역들이 노출되거나, 패키징 영역 및 모든 디스플레이 영역을 제외한 모든 비-디스플레이 영역이 노출되고, 그리고 사용하기 위한 마스크는 특정 조건에 따라 결정된다. 이어서, 현상은, 포토레지스트가 노출을 겪은 이후 포토레지스트 층에 대해 수행되고, 패터닝된 포토레지스트 층이 형성된다. 이어서, 에칭은 마스크로서 패턴화된 포토레지스트 층을 사용하여 보호 층에 대해 수행된다. 최종적으로, 나머지 포토레지스트 층은 스트리핑(strip) 제거되고, 그리고 필요한 보호 층의 패턴이 형성된다.
마스크로서 패턴화된 포토레지스트 층을 사용하여 보호 층에 대해 에칭을 수행하는 프로세스에서, 보호 층 아래의 다른 막 층들에 대해 손상을 회피시키는 것이 필요하고, 예컨대, 패키징 영역을 제외하고, 비-디스플레이 영역의 나머지 영역의 보호 층에 대해 에칭이 수행될 때, 보호 층 아래의 상단 금속 층에 대한 손상을 회피시킬 필요가 있다는 것이 주의될 필요가 있다. 이 문제를 목표로 하면, 에칭 선택 비율은 조정될 수 있고, 적절한 에칭 선택 비율은 보호 층에 대해 에칭을 수행하도록 선택되고, 보호 층에 대해 높은 에칭 비율이 달성되거나, 나머지 막 층들에 대해 낮은 에칭 비율이 달성되거나, 또는 나머지 막 층들에 대해 어떠한 에칭도 수행되지 않는 것이 보장된다. 예컨대, 바람직하게 보호 층 대 나머지 막 층들의 에칭 선택 비율은 5:1보다 더 크다.
또한, 보호 층(150)에 대한 에칭을 수행하는 단계에서, 부분 에칭은 또한 패키징 영역의 보호 층(150)에 대해 수행될 수 있어서, 상단 금속 층(130)으로부터 벗어난, 패키징 영역의 보호 층(150)의 표면의 적어도 일부는 오목 표면, 볼록 표면 또는 오목-볼록 표면이다. 즉, 상단 금속 층(130)으로부터 벗어난, 보호 층(150)의 표면의 적어도 일부는 비-평면 표면이고, 더 나은 본딩력이 코팅된 프리트와 보호 층(150) 사이에서 달성되는 데, 즉, 프리트와 보호 층의 본딩력은 비-평면 표면을 통해 개선되고, 그러므로 최종적으로 형성된 디스플레이 패널의 신뢰성이 개선된다.
바람직하게, 오목 표면 또는 볼록 표면은 원통, 원뿔, 원형 원뿔대 또는 반구 중 하나 또는 조합이다. 오목-볼록 표면은 엇갈린 방식으로 오목 표면과 볼록 표면을 연결함으로써 형성될 수 있고, 그리고 또한 엇갈린 방식으로 간격을 두고 오목 표면과 볼록 표면을 배열함으로써 형성될 수 있다. 예컨대, 오목 표면은 보호 층(150)의 표면상에 형성된 복수의 그루브(groove)로 구성되고, 그리고 그루브들은 크기 및 형상이 동일할 수 있고, 그리고 또한 크기 및 형상이 상이할 수 있다. 예컨대, 오목 표면은 보호 층(150)의 표면상에 형성된 복수의 돌출부로 구성되고, 그리고 돌출부들은 크기 및 형상이 동일할 수 있고, 그리고 또한 크기 및 형상이 상이할 수 있다. 오목-볼록 표면은 보호 층(150)의 표면상에 형성된 복수의 그루브 및 복수의 돌출부로 구성되고, 그리고 유사하게, 그루브들 및 돌출부들의 형상들 및 크기들은 제한되지 않는다.
최종적으로, 보호 층(150)을 형성한 이후, 도 3 및 도 4에 도시된 구조가 형성되고, 그리고 패키징 전에, 기판(100)의 디스플레이 영역에서 나머지 막 층들의 제조를 완료하는 것이 추가로 포함되고, 나머지 막 층들의 제조 방법은 통상의 기술자들에게 친숙하고, 따라서 더 이상 상세히 설명되지 않으며, 그리고 최종적으로, 어레이 기판의 제조가 완료된다.
대응하여, 본 출원은 위에서 언급된 어레이 기판의 제조 방법을 포함하여, 디스플레이 패널의 제조 방법을 추가로 제공한다. 도 3, 도 4 및 도 6을 참조하면, 디스플레이 패널의 제조 방법은 다음 단계들을 포함한다.
어레이 기판의 제조가 완료되고, 그리고 유리 커버 플레이트(200)가 제공된다.
어레이 기판 또는 유리 커버 플레이트(200)의 패키징 영역은 프리트(160)로 코팅되고, 그리고 어레이 기판은 유리 커버 플레이트(200)와 함께 패키징된다.
레이저 조사가 프리트에 대해 수행되고; 보호 층(150)은 금속 층을 보호할 수 있고, 금속 층이 크랙을 생성하는 것이 회피되며, 크랙의 발생률은 낮아지고, 그리고 디스플레이 패널의 수율은 개선된다.
드라이버 칩은 어레이 기판의 본딩 영역에 본딩되고, 테스팅 회로(330) 상의 보호 층이 제거된다는 사실로 인해, 검출 회로가 정전기에 의해 손상되는 것이 회피될 수 있고, 정전기 불량의 발생률은 낮아지고, 그리고 디스플레이 패널의 수율은 추가로 개선된다.
대응하여, 본 출원은 위에서 언급된 어레이 기판의 제조 방법을 채택함으로써 제조된 어레이 기판을 추가로 제공한다. 어레이 기판은:
기판;
기판 상에 위치된 검출 회로 및 검출 회로로부터 벗어난 적어도 하나의 금속 층; 및
보호 층
을 포함하고, 보호 층은 금속 층을 커버하고 검출 회로를 노출시킨다.
특히, 도 3 및 도 4를 참조하면, 어레이 기판은 디스플레이 영역 및 비-디스플레이 영역을 포함하는 기판(100)(도 3은 패키징 영역(A)을 포함하는 비-디스플레이 영역의 부분만을 도시하고, 그리고 도 4는 본딩 영역(B)을 포함하는 비-디스플레이 영역의 부분만을 도시함)을 포함한다. 바람직하게, 기판(100)의 비-디스플레이 영역에 위치된 복수의 금속 층들은 3개의 층들인데, 다시 말해 하단 금속 층(110), 중간 금속 층(120) 및 상단 금속 층(130)이고, 그리고 3개의 금속 층들 사이에 위치되고, 하단 금속 층(110)과 중간 금속 층(120)을 둘러싸고 그리고 하단 금속 층(110)과 기판(100) 사이에 위치된 유전체 층들(140)이 더 포함되고; 그리고 본딩 영역(B)에 위치된 검출 회로(330), 입력 단자(310) 및 출력 단자(320)를 제외하고 나머지 비-디스플레이 영역에서 상단 금속 층(130) 상에 위치된 보호 층(150)이 더 포함된다.
보호 층(150)은 상단 금속 층(130) 상에 형성된다. 보호 층(150)은 금속 층을 보호할 수 있고, 레이저 조사가 이후 디스플레이 패널의 프리트에 대해 수행될 때 금속 층에 유발되는 손상이 회피되고, 그러므로 금속 크랙의 발생률이 낮아지며, 그리고 디스플레이 패널의 수율은 쉽게 개선되고; 보호 층(150)이 형성된 이후 패터닝은 보호 층(150)에 대해 수행되고, 본딩 영역의 검출 회로(330) 및 입력/출력 단자(310/320)는 노출되고, 보호 층에 의한 커버링에 의해 유발되는, 검출 회로의 정전기 불량은 회피될 수 있고, 그리고 디스플레이 패널의 수율은 추가로 개선된다.
대응하여, 본 출원은 위에서 언급된 디스플레이 패널의 제조 방법을 채택함으로써 제조된 디스플레이 패널을 추가로 제공한다.
요약하면, 어레이 기판 및 그 제조 방법, 및 디스플레이 패널 및 그 제조 방법에서, 적어도 하나의 금속 층이 기판 상에 형성된 이후, 보호 층은 금속 층 상에 형성된다. 보호 층은 금속 층을 보호할 수 있고, 레이저 조사가 이후 디스플레이 패널의 프리트에 대해 수행될 때 금속 층에 유발되는 손상은 회피되고, 그러므로 금속 크랙의 발생률은 낮아지고, 그리고 디스플레이 패널의 수율은 쉽게 개선된다. 게다가, 본 출원의 기술적 방식으로 인해, 보호 층은 검출 회로를 노출시키고, 보호 층에 의한 커버링에 의해 유발되는, 검출 회로의 정전기 불량은 회피될 수 있고, 그리고 디스플레이 패널의 수율은 추가로 개선된다.
위의 설명은 단지 본 출원의 바람직한 실시예의 설명이고, 그리고 본 출원의 범위에 대한 임의의 제한을 수행하도록 의도되지 않고, 그리고 위에 개시된 내용에 따른 본 출원의 통상의 기술자들에 의해 이루어진 임의의 대체 및 수정 둘 모두는 청구항들의 보호 범위에 속한다.

Claims (15)

  1. 어레이 기판으로서,
    기판;
    검출 회로 및 상기 검출 회로로부터 벗어난 적어도 하나의 금속 층 - 상기 검출 회로 및 상기 적어도 하나의 금속 층 둘 모두는 상기 기판 상에 위치됨 -; 및
    상기 금속 층을 커버하고 상기 검출 회로를 노출시키는 보호 층
    을 포함하고,
    상기 어레이 기판은 상기 기판 상에 형성된 복수의 입력 및 출력 단자를 더 포함하고, 상기 보호 층은 상기 복수의 입력 및 출력 단자를 노출시키고,
    상기 검출 회로 및 상기 복수의 입력 및 출력 단자는 본딩 영역을 형성하고, 상기 보호 층에 의해 노출되는 영역은 상기 본딩 영역과 동일하거나 상기 본딩 영역보다 더 큰, 어레이 기판.
  2. 제1항에 있어서, 상기 보호 층의 재료는 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 하나 또는 조합인 어레이 기판.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 기판은 패키징 영역을 포함하고, 상기 보호 층은 상기 패키징 영역 내의 상기 금속 층만을 커버하는 어레이 기판.
  6. 어레이 기판을 제조하는 방법으로서,
    기판을 제공하고, 상기 기판 상에 검출 회로, 상기 검출 회로로부터 벗어난 적어도 하나의 금속 층, 복수의 입력 및 출력 단자를 형성하는 단계 - 상기 검출 회로 및 상기 복수의 입력 및 출력 단자는 본딩 영역을 형성함 -; 및
    상기 금속 층을 커버하고 상기 검출 회로 및 상기 복수의 입력 및 출력 단자를 노출시키도록 보호 층을 형성하는 단계 - 상기 보호 층에 의해 노출되는 영역은 상기 본딩 영역과 동일하거나 상기 본딩 영역보다 더 큼 -
    를 포함하는, 어레이 기판을 제조하는 방법.
  7. 삭제
  8. 삭제
  9. 제6항에 있어서, 상기 기판은 디스플레이 영역 및 비-디스플레이 영역을 포함하고 - 상기 비-디스플레이 영역은 패키징 영역을 더 포함함 -; 상기 패키징 영역, 상기 검출 회로 및 상기 복수의 입력 및 출력 단자 모두는 상기 비-디스플레이 영역에 위치되고;
    상기 금속 층은 상기 비-디스플레이 영역 및 상기 디스플레이 영역 둘 모두에 형성되고; 상기 금속 층을 형성하는 동안, 상기 검출 회로는 상기 비-디스플레이 영역에 형성되고, 복수의 박막 트랜지스터들은 상기 디스플레이 영역에 형성되며;
    상기 보호 층은 상기 비-디스플레이 영역 및 상기 디스플레이 영역 둘 모두에 형성되고;
    상기 보호 층을 형성하는 단계는, 상기 보호 층이 상기 검출 회로를 노출시킬 수 있게 하면서, 콘택 홀을 노출시키기 위해 상기 디스플레이 영역 내의 상기 콘택 홀의 포지션에 대응하는 상기 보호 층의 일부를 제거하는 단계를 더 포함하는, 어레이 기판을 제조하는 방법.
  10. 어레이 기판 및 유리 커버 플레이트를 포함하는 디스플레이 패널로서,
    상기 디스플레이 패널은 디스플레이 영역 및 비-디스플레이 영역을 포함하고, 상기 비-디스플레이 영역은 패키징 영역 및 본딩 영역을 더 포함하며;
    상기 어레이 기판은:
    기판;
    검출 회로 및 상기 검출 회로로부터 벗어난 적어도 하나의 금속 층 - 상기 검출 회로 및 상기 적어도 하나의 금속 층 둘 모두는 상기 기판 상에 위치됨 -;
    상기 금속 층을 커버하고 상기 검출 회로를 노출시키는 보호 층;
    상기 어레이 기판과 상기 유리 커버 플레이트를 패키징하기 위해 프리트(frit)로 코팅되는 상기 어레이 기판 또는 상기 유리 커버 플레이트의 패키징 영역
    을 포함하고;
    상기 디스플레이 패널은 상기 본딩 영역에 본딩되는 드라이버 칩을 더 포함하고,
    상기 어레이 기판은 상기 기판 상에 형성된 복수의 입력 및 출력 단자를 더 포함하고, 상기 보호 층은 상기 복수의 입력 및 출력 단자를 노출시키고,
    상기 검출 회로 및 상기 복수의 입력 및 출력 단자는 본딩 영역을 형성하고, 상기 보호 층에 의해 노출되는 영역은 상기 본딩 영역과 동일하거나 상기 본딩 영역보다 더 큰, 디스플레이 패널.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 디스플레이 패널을 제조하는 방법으로서,
    상기 디스플레이 패널은 디스플레이 영역 및 비-디스플레이 영역을 포함하고, 상기 비-디스플레이 영역은 패키징 영역 및 본딩 영역을 더 포함하며, 상기 방법은:
    어레이 기판을 제조하는 방법을 사용함으로써 어레이 기판을 제조하고, 유리 커버 플레이트를 제공하는 단계 - 상기 어레이 기판을 제조하는 방법은 기판을 제공하고, 상기 기판 상에 검출 회로, 상기 검출 회로로부터 벗어난 적어도 하나의 금속 층, 복수의 입력 및 출력 단자를 형성하는 단계 및 상기 금속 층을 커버하고 상기 검출 회로 및 상기 복수의 입력 및 출력 단자를 노출시키도록 보호 층을 형성하는 단계를 포함함 -;
    상기 어레이 기판 또는 상기 유리 커버 플레이트의 패키징 영역을 프리트로 코팅하고, 상기 어레이 기판과 상기 유리 커버 플레이트를 패키징하는 단계;
    상기 프리트에 대해 레이저 조사를 수행하는 단계; 및
    상기 본딩 영역에 드라이버 칩을 본딩하는 단계
    를 포함하고,
    상기 검출 회로 및 상기 복수의 입력 및 출력 단자는 본딩 영역을 형성하고, 상기 보호 층에 의해 노출되는 영역은 상기 본딩 영역과 동일하거나 상기 본딩 영역보다 더 큰, 디스플레이 패널을 제조하는 방법.
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