KR20010057198A - 반도체장치의 퓨즈부 형성방법 - Google Patents
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Abstract
본 발명은 반도체장치의 퓨즈부 형성방법에 관한 것으로, 제품에 대한 신뢰성 테스트 진행시에 흡습에 의해 발생하는 불량을 방지하기 위한 목적을 위하여, 반도체기판의 상부에 절단될 부분이 될 제 1 영역으로 정의되고, 상기 제 1 영역 이외의 부분이 제 2 영역으로 정의되는 퓨즈전극을 형성하는 공정과, 상기 퓨즈전극을 포함하는 기판의 노출된 전면을 덮는 절연막을 형성하는 공정과, 상기 절연막 상에 제 1 금속층을 형성하는 공정과, 상기 제 1 금속층을 포함하는 기판의 노출된 전면을 덮는 제 1 절연층을 형성하는 공정과, 상기 제 1 절연층을 사진식각하여 상기 제 1 금속층을 노출시키고, 상기 제 1 절연층 상에 상기 제 1 금속층과 연결되는 제 2 금속층을 형성하는 공정과, 상기 제 2 금속층을 포함하는 기판의 노출된 전면을 덮는 제 2 절연층을 형성하는 공정과, 상기 제 2 절연층을 사진식각하여 상기 제 2 금속층을 노출시키고, 상기 제 2 절연층 상에 상기 제 2 금속층과 연결되는 제 3 금속층을 형성하는 공정과, 상기 제 3 금속층을 포함하는 기판의 노출된 전면을 덮는 제 3 절연층을 형성하는 공정과, 상기 제 1, 제 2 및 제 3 절연층의 상기 퓨즈전극의 제 1 영역 상부에 위치하는 부분들을 선택적으로 제거하여 개구부를 형성하는 공정과, 상기 개구부의 측벽을 통하여 노출되는 상기 제 1, 제 2 및 제 3 절연층의 측벽부분을 막는 측벽흡습방지막을 형성하는 공정을 포함하는 반도체장치의 퓨즈부 형성방법을 제공하며, 반도체소자를 테스트하는 공정중에 습기등이 이물질이 퓨즈부내로 침투하는 것을 방지하기 때문에 반도체소자를 테스트를 진행하는 과정에서 반도제제품에 대한 신뢰성을 향상시킬 수 있으며 반도체 제조공정에서 발생하는 불량율을 감소시킬 수 있다.
Description
본 발명은 반도체장치의 퓨즈부 형성방법에 관한 것으로 특히, 반도체소자의 제조에 있어서 팹(FAB) 공정중 발생하는 불량부위를 수리하기 위하여 통상적으로 메모리 소자와 리던던시 소자를 연결하는 퓨즈부의 형성한 방법에 관한 것이다.
퓨즈부의 제조는 실리콘기판에 산화막을 형성한 후, 그 위에 퓨즈전극을 형성하고, 그 위에 절연층을 형성하고, 절연층에 콘택홀을 형성하고, 절연층 상에 퓨즈전극과 연결될 금속배선을 형성하는 방식으로 진행된다. 이렇게 형성된 퓨즈는 소자 테스트 작업 이후에 레이저를 이용한 절단작업등을 통하여 불량 메모리 소자와의 연결을 절단시키고, 리던던시 소자를 작동하게 하는 제품의 수리작업을 한다.
도 1은 종래 기술에 따른 반도체장치의 퓨즈부 단면구조를 개략적으로 나타낸 것이다.
반도체기판(100)의 상부에 퓨즈전극(110)이 형성되어 있고, 퓨즈전극(110)의 절단될 부분(a) 이외의 영역 상에 다중층의 금속층(M1)(M2)(M3)과 이 금속층들 사이에 개재되는 다중층의 절연막이 형성되어 있다. 그리고, 퓨즈전극(110)을 용이하게 절단할 수 있도록 퓨즈전극(110)의 절단될 부분(a)의 상부에는 다중층의 절연막들이 제거되어 있는 상태의 개구부(A)가 마련되어 있다.
종래 기술에 따른 반도체장치의 퓨즈부 제조공정을 간단히 설명하면 다음과 같다.
반도체기판(100) 상부에 반도체소자(도면미표시) 및 퓨즈전극(110)을 형성한다.
이 때, 퓨즈전극(110)으로는 반도체소자의 게이트전극 및 다른 배선등을 형성하면서 동시에 형성할 수 있다.
도면부호 11은 반도체기판(100) 상에 다른 소자 부분과 함께 형성되는 절연막을 나타낸다.
그 다음, 기판 전면을 덮는 절연막(12)을 형성하고, 실리콘을 사용하여 버퍼층(BL)을 형성한 후, 다시 기판 전면을 덮는 절연막(13)을 형성한다.
이어서, 절연막(13)을 사진식각하여 버퍼층(BL)을 노출시키는 콘택홀을 형성한 후, 절연막(13) 상에 버퍼층(BL)과 연결되는 제 1 금속층(M1)을 형성한다.
그 다음, 제 1 금속층(M1)과 기판의 노출된 전면을 덮는 제 1 층간절연막(14)을 형성하고, 배선층의 평탄화를 위하여 제 1 SOG층(15)을 형성하고, 제 2 층간절연막(16)을 형성한다.
그 다음, 제 1 층간절연막(14), 제 1 SOG층(15) 및 제 2 층간절연막(16)을 사진식각하여 제 1 금속층(M1)을 노출시키는 콘택홀을 형성한 후에, 제 2 층간절연막(16) 상에 제 1 금속층(M1)과 연결되는 제 2 금속층(M2)을 형성한다.
그 다음, 제 2 금속층(M2)과 기판의 노출된 전면을 덮는 제 3 층간절연막(17)을 형성하고, 배선층의 평탄화를 위하여 제 2 SOG층(18)을 형성하고, 제 4 층간절연막(19)을 형성한다.
그 다음, 제 3 층간절연막(17), 제 2 SOG층(18) 및 제 4 층간절연막(19)을 사진식각하여 제 1 금속층(M2)을 노출시키는 콘택홀을 형성한 후에, 제 4 층간절연막(19) 상에 제 1 금속층(M2)과 연결되는 제 3 금속층(M3)을 형성한다.
그 다음, 제 3 금속층(M3)과 기판의 노출된 전면을 덮는 제 5 층간절연막(20)을 전면 증착하고, 반도체장치의 보호를 위하여 질화막(21)을 형성한다.
그 다음, 기판에 사진식각공정을 진행하여 퓨즈전극(110)을 컷팅(cutting)할 수 있도록 하기 위하여 퓨즈전극(110)의 절단될 부분(a)의 상부에 위치한 절연막들 중 제 1 층간절연막(14), 제 1 SOG층(15), 제 2 층간절연막(16), 제 3 층간절연막(17), 제 2 SOG층(18), 제 4 층간절연막(19), 제 5 층간절연막(20) 및질화막(21)을 선택적으로 제거하여 퓨즈부의 개구부(A)를 형성한다.
이어서, 후속공정을 진행하여 퓨즈부의 형성을 완료한다.
상술한 바와 같은 종래 기술에 따른 반도제장치의 퓨즈부 구조는 퓨즈부의 개구부를 형성하기 위하여 다중층의 절연막들을 선택적으로 제거하는 작업을 진행한다. 이 과정에서 개구부의 측벽에 있는 층간절연막 및 SOG막들이 노출된다. 특히, 습기에 약한 특성이 있는 SOG막이 개구부 측벽에 위치함으로써 노출되게 되어 반도체소자를 테스트하는 공정중에 습기의 침투로 인하여 퓨즈부의 신뢰성 불량을 유발시켜 TEST 불량을 야기시킨다.
본 발명은 상기 종래 기술에 따른 문제점을 해결할 수 있는 반도체장치의 퓨즈부의 형성방법을 제공하고자 한다.
본 발명은 제품에 대한 신뢰성 테스트 진행시에 흡습에 의해 발생하는 불량을 방지할 수 있는 개선된 구조를 가지는 반도체장치의 퓨즈부의 형성방법을 제공하고자 한다.
본 발명은 상기 목적을 달성하기 위하여, 반도체기판의 상부에 절단될 부분이 될 제 1 영역으로 정의되고, 상기 제 1 영역 이외의 부분이 제 2 영역으로 정의되는 퓨즈전극을 형성하는 공정과, 상기 퓨즈전극을 포함하는 기판의 노출된 전면을 덮는 절연막을 형성하는 공정과, 상기 절연막 상에 제 1 금속층을 형성하는 공정과, 상기 제 1 금속층을 포함하는 기판의 노출된 전면을 덮는 제 1 절연층을 형성하는 공정과, 상기 제 1 절연층을 사진식각하여 상기 제 1 금속층을 노출시키고, 상기제 1 절연층 상에 상기 제 1 금속층과 연결되는 제 2 금속층을 형성하는 공정과, 상기 제 2 금속층을 포함하는 기판의 노출된 전면을 덮는 제 2 절연층을 형성하는 공정과, 상기 제 2 절연층을 사진식각하여 상기 제 2 금속층을 노출시키고, 상기 제 2 절연층 상에 상기 제 2 금속층과 연결되는 제 3 금속층을 형성하는 공정과, 상기 제 3 금속층을 포함하는 기판의 노출된 전면을 덮는 제 3 절연층을 형성하는 공정과, 상기 제 1, 제 2 및 제 3 절연층의 상기 퓨즈전극의 제 1 영역 상부에 위치하는 부분들을 선택적으로 제거하여 개구부를 형성하는 공정과, 상기 개구부의 측벽을 통하여 노출되는 상기 제 1, 제 2 및 제 3 절연층의 측벽부분을 막는 측벽흡습방지막을 형성하는 공정을 포함하는 반도체장치의 퓨즈부 형성방법을 제공한다.
도 1은 종래 기술에 따른 반도체장치의 퓨즈부 구조도
도 2a부터 도 2c는 본 발명의 실시예에 따른 반도체장치의 퓨즈부 제조공정도
<도면의 주요부분에 대한 부호의 설명>
300. 반도체기판. BL. 버퍼층.
M1, 제 1 금속층. M2. 제 2 금속층.
M3, 제 3 금속층. 34,36,37,39,40. TEOS막.
35,38. SOG막. 41. 질화막.
42. 측벽흡습방지막.
a. 퓨즈전극의 절단될 영역. A. 퓨즈부의 개구부.
이하에서 첨부된 도면과 실시예를 참조하여 본 발명을 설명하면 다음과 같다.
도 2a부터 도 2c는 본 발명의 실시예에 따른 반도체장치의 퓨즈부 형성공정을 개략적으로 나타낸 것이다.
도 2a를 참조하면, 통상적인 방법을 사용하여 반도체장치의 퓨즈부분을 형성한다.
반도체장치의 퓨즈부분은 도면에 보인 바와 같이, 반도체기판(300)의 상부에 퓨즈전극(310)이 형성되어 있고, 퓨즈전극(310)의 절단될 부분(b) 이외의 영역 상에 다중층의 금속층(M1)(M2)(M3)과 이 금속층들 사이에 개재되는 다중층의 절연막이 형성되어 있다. 그리고, 퓨즈전극(310)을 용이하게 절단할 수 있도록 퓨즈전극(310)의 절단될 부분(b)의 상부에는 다중층의 절연막들이 제거되어 있는 상태의개구부(B)가 마련되어 있다.
상술된 구조의 공정을 자세히 설명하면 다음과 같다.
반도체기판(300) 상에 반도체소자(도면미표시) 및 퓨즈전극(310)을 형성한다.
이 때, 퓨즈전극(310)으로는 반도체소자의 게이트전극 및 다른 배선등을 형성하면서 동시에 형성할 수 있다.
반도체기판(300)과 퓨즈전극(310)의 사이에는 절연막(31)이 개재되어 있다.
그 다음, 기판 전면을 덮는 절연막(32)을 형성하고, 다결정 실리콘을 사용하여 버퍼층(BL)을 형성한 후, 다시 기판 전면을 덮는 절연막(33)을 형성한다.
이어서, 절연막(33)을 사진식각하여 버퍼층(BL)의 일부를 노출시키는 콘택홀을 형성한 후, 절연막(33) 상에 금속층을 증착하고 사진식각하여 버퍼층(BL)과 연결되는 제 1 금속층(M1)을 형성한다.
그 다음, 제 1 금속층(M1)과 기판의 노출된 전면을 덮는 제 1 층간절연부(34)(35)(36)를 전면 증착한다. 제 1 층간절연부(34)(35)(36)는 절연막으로 TEOS(Tetra-Ethyl-Ortho-Silicate)막(34)을 먼저 형성한 후에 배선층의 평탄화를 위하여 제 1 SOG(Spin On Glass)층(35)을 형성하고, 다시 절연막으로 TEOS(Tetra-Ethyl-Ortho-Silicate)막(36)을 형성하는 방식으로 진행한다.
그 다음, 제 1 층간절연부(34)(35)(36)를 사진식각하여 제 1 금속층(M1)의 일부를 노출시키는 콘택홀을 형성한다. 이어서, 기판의 노출된 전면에 금속층을 증착하고 사진식각하여 제 1 층간절연부의 최상층에 위치하는 TEOS막(36) 상에 제 1 금속층(M1)과 연결되는 제 2 금속층(M2)을 형성한다.
그 다음, 제 2 금속층(M2)과 기판의 노출된 전면을 덮는 제 2 층간절연부(37)(38)(39)를 전면 증착한다. 제 2 층간절연부(37)(38)(39)는 제 1 층간절연부(34)(35)(36)의 형성방법과 같다. 즉, TEOS막(37)을 먼저 형성한 후에 배선층의 평탄화를 위하여 제 2 SOG층(38)을 형성하고, 다시 TEOS(39)막을 형성하는 방식으로 진행한다.
그 다음, 제 2 층간절연부(37)(38)(39)를 사진식각하여 제 2 금속층(M2)의 일부를 노출시키는 콘택홀을 형성한다. 이어서, 기판의 노출된 전면에 금속층을 증착하고 사진식각하여 제 2 층간절연부의 최상층에 위치하는 TEOS막(39) 상에 제 2 금속층(M2)과 연결되는 제 3 금속층(M3)을 형성한다.
그 다음, 제 3 금속층(M3)과 기판의 노출된 전면을 덮는 제 3 층간절연부(40)(41)을 전면 증착한다. 제 3 층간절연부(40)(41)는 절연막인 TEOS막(40)을 먼저 형성한 후에, 반도체 소자의 보호를 위하여 보호막으로써 질화막(41)을 형성한다.
그 다음, 노출된 기판에 사진식각공정을 진행하여 퓨즈전극(310)을 컷팅할 수 있도록 하기 위하여 퓨즈전극(310)의 절단될 부분(b)의 상부에 위치한 절연막들 중 제 1, 제 2 및 제 3 층간절연부들의 절연막들(34)(35)(36)(37)(38)(39)(40)(41)을 선택적으로 제거하여 퓨즈부의 개구부(A)를 형성한다. 이 과정에서 개구부(B)의 측벽 부분을 통하여 다수층의 절연막들의 측벽이 노출된다.
도 2b를 참조하면, 기판의 노출된 전면을 덮는 측벽흡습방지막용 산화막(42L)을 증착한다. 측벽흡습방지막용 산화막(42L)은 도면에 보인 바와 같이, 기판의 노출된 상단은 물론이고, 개구부(B)의 측벽을 통하여 노출된 다수층의절연막들(34)(35)(36)(37)(38)(39)(40)(41)의 측벽도 덮는다.
도 2c를 참조하면, 측벽흡습방지막용 산화막(42L)을 에치백(etch back)하여 개구부(B)의 노출된 측벽을 덮는 측벽흡습방지막(42)을 형성한다.
이어서 후속공정을 진행하여 반도체장치의 퓨즈부의 제조를 완료한다.
상술한 바와 같이, 본 발명에 따른 반도체장치의 퓨즈부는 개구부의 노출된 측벽에 측벽흡습방지막을 형성하여 마련된다. 이와 같이, 퓨즈부의 개구부의 노출측벽을 측벽흡습방지막이 막고 있기 때문에, 반도체소자를 테스트하는 공정중에 습기등이 이물질이 퓨즈부내로 침투하는 것을 방지할 수 있다. 따라서, 반도체소자를 테스트를 진행하는 과정에서 반도제제품에 대한 신뢰성을 향상시킬 수 있으며 반도체 제조공정에서 발생하는 불량율을 감소시킬 수 있다.
본 발명은 제시된 실시예 뿐만 아니라. 첨부된 특허청구범위 및 언급한 상술부분을 통하여 다양한 실시예로 구현될 수 있으며, 동업자에 의하여 다양한 방식으로 적용될 수 있다.
Claims (3)
- 반도체기판의 상부에 절단될 부분이 될 제 1 영역으로 정의되고, 상기 제 1 영역 이외의 부분이 제 2 영역으로 정의되는 퓨즈전극을 형성하는 공정과,상기 퓨즈전극을 포함하는 기판의 노출된 전면을 덮는 절연막을 형성하는 공정과,상기 절연막 상에 제 1 금속층을 형성하는 공정과,상기 제 1 금속층을 포함하는 기판의 노출된 전면을 덮는 제 1 절연층을 형성하는 공정과,상기 제 1 절연층을 사진식각하여 상기 제 1 금속층을 노출시키고, 상기 제 1 절연층 상에 상기 제 1 금속층과 연결되는 제 2 금속층을 형성하는 공정과,상기 제 2 금속층을 포함하는 기판의 노출된 전면을 덮는 제 2 절연층을 형성하는 공정과,상기 제 2 절연층을 사진식각하여 상기 제 2 금속층을 노출시키고, 상기 제 2 절연층 상에 상기 제 2 금속층과 연결되는 제 3 금속층을 형성하는 공정과,상기 제 3 금속층을 포함하는 기판의 노출된 전면을 덮는 제 3 절연층을 형성하는 공정과,상기 제 1, 제 2 및 제 3 절연층의 상기 퓨즈전극의 제 1 영역 상부에 위치하는 부분들을 선택적으로 제거하여 개구부를 형성하는 공정과,상기 개구부의 측벽을 통하여 노출되는 상기 제 1, 제 2 및 제 3 절연층의 측벽부분을 막는 측벽흡습방지막을 형성하는 공정을 포함하는 반도체장치의 퓨즈부 형성방법.
- 청구항 1에 있어서,상기 제 1 및, 제 2 절연층은 TEOS막, SOG막, TEOS막을 순차적으로 적층하여 형성하고, 제 3 절연층은 TEOS막 및 질화막을 순차적으로 적층하여 형성하는 반도체장치의 퓨즈부 형성방법.
- 청구항 1에 있어서,상기 측벽흡습방지막은 상기 개구부를 형성한 후의 노출된 기판 전면에 산화막을 증착한 후, 상기 산화막을 에치백(etch back)하여 형성하는 반도체장치의 퓨즈부 형성방법.
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| KR1019990059148A KR20010057198A (ko) | 1999-12-20 | 1999-12-20 | 반도체장치의 퓨즈부 형성방법 |
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| KR1019990059148A KR20010057198A (ko) | 1999-12-20 | 1999-12-20 | 반도체장치의 퓨즈부 형성방법 |
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| KR1019990059148A KR20010057198A (ko) | 1999-12-20 | 1999-12-20 | 반도체장치의 퓨즈부 형성방법 |
Country Status (1)
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| KR (1) | KR20010057198A (ko) |
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1999
- 1999-12-20 KR KR1019990059148A patent/KR20010057198A/ko not_active Application Discontinuation
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