KR20100044031A - 반도체 소자의 정렬 키 및 그 형성 방법 - Google Patents

반도체 소자의 정렬 키 및 그 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 정렬 키 및 그 형성 방법에 관한 것으로, 스크라이브 레인 영역에 형성되는 정렬 키를 셀 영역의 하부 전극과 동일한 형태 및 크기로 형성함으로써, 정렬 키의 변형을 방지하여 정렬 정확도를 향상시키는 기술을 개시한다.

Description

반도체 소자의 정렬 키 및 그 형성 방법{THE ALIGNMENT KEY IN SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 소자의 정렬 키 및 그 형성 방법에 관한 것으로, 특히 하부 전극 형성 단계에서의 정렬 키 형성 방법에 관한 것이다.
최근에 반도체 산업이 발전하고 웨이퍼 상에 구현되는 패턴이 미세화됨에 따라 층간 중첩도가 더욱 중요하게 인식되고 있다.
일반적으로 반도체 제조공정은 웨이퍼 상에 절연층과 도전층으로 형성된 다층막으로 특정 회로를 구현하는 것으로서, 가장 기초가 되는 것이 웨이퍼 상에 특정의 패턴을 형성하는 것이다. 특히 광원과, 마스크(Mask)나 레티클(Reticle) 등의 패턴 전사기구를 이용한 노광 공정은 이전 공정(Pre step)에서 형성된 패턴과 후속 공정(Post step)에서 형성된 패턴 간의 정렬이 정확히 이루어져야 신뢰성 있는 반도체 소자를 구현할 수 있다.
통상적으로 노광 공정에서 전, 후 공정 패턴 간의 정렬 정도를 확인하기 위하여 정렬 키(Alignment Key)를 사용하고 있다. 정렬 키는 반도체 웨이퍼의 칩 주변에 형성되며, 웨이퍼 공정 완료 후 절단되어 폐기되는 스크라이브 레인(Scribe lane)내에 형성된다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 정렬 키 형성 방법 방법을 도시한 단면도로서, 도 1a 내지 도 1f의 (ⅰ)은 셀(Cell) 영역을 도시한 것이며, (ⅱ)는 정렬 키가 형성되는 스크라이브 레인(Scribe lane) 영역을 도시한 것이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 층간 절연막(15), 지지층(20) 및 하드마스크층(30)을 순차적으로 형성한다.
여기서, 층간 절연막(15)은 산화막으로 형성되고, 지지층(20)은 질화막으로 형성되고, 하드마스크층(30)은 비정질 탄소층으로 형성된다.
도 1b를 참조하면, 하드마스크층(30) 상부에 감광막 패턴(미도시)을 형성한다. 이때, 셀 영역(ⅰ)에는 하부전극 영역을 정의하는 감광막 패턴(미도시)을 형성하고, 스크라이브 레인 영역(ⅱ)에는 라인/스페이스(Line/Space) 형태의 정렬 키 영역을 정의하는 감광막 패턴(미도시)을 형성한다.
여기서, 셀 영역에 형성되는 감광막 패턴(미도시)의 CD(Critical Dimension)는 스크라이브 레인 영역에 형성되는 감광막 패턴(미도시)의 CD보다 작게 형성된다.
다음에, 감광막 패턴(미도시)을 식각 마스크로 하드마스크층(30), 지지층(20) 및 층간 절연막(15)을 순차적으로 식각하여 하드마스크 패턴(미도시), 지지층 패턴(20a) 및 층간 절연막 패턴(15a)을 형성한다.
이러한 식각 공정을 통해 셀 영역에는 하부 전극 영역(55)이 형성되고, 스크 라이브 레인 영역에는 정렬 키 영역(50)이 형성된다. 여기서, 하부 전극 영역(55)들 사이의 간격 'D1'은 900 ~ 1100Å이며, 정렬 키 영역(50)들 사이의 간격 'D2'는 7500 ~ 9500Å으로 형성된다. 즉, 셀 영역에 비해 스크라이브 레인 영역의 지지층 패턴(20a) 및 층간 절연막 패턴(15a)의 CD가 매우 크게 형성되는 것을 알 수 있다.
그 다음, 감광막 패턴(미도시) 및 하드마스크 패턴(미도시)을 제거한다.
도 1c를 참조하면, 하부 전극 영역(55) 및 정렬 키 영역(50)의 지지층 패턴(20a), 층간 절연막 패턴(15a) 및 반도체 기판(10) 표면에 하부 전극용 도전층(60)을 형성한다. 이때, 도전층(60)은 티타늄 질화막(TiN)으로 형성된다.
도 1d를 참조하면, 에치 백(Etch-Back) 공정으로 지지층 패턴(20a) 상부의 도전층(60)을 제거한다.
이때, 셀 영역은 하부 전극 영역(55)의 CD가 미세하기 때문에 하부 전극 영역(55) 저부의 도전층(60)은 제거되지 않는다.
따라서, 실린더 형태로 각각 분리된 하부 전극(65)을 형성된다.
그러나, 스크라이브 레인 영역은 정렬 키 영역(50)의 CD가 크기 때문에 에치 백 공정 시 정렬 키 영역(50) 저부의 도전층(60)까지도 제거된다.
따라서, 지지층 패턴(20a) 및 층간 절연막(15a) 측벽의 도전층(60)만 남겨져서 각각 분리된 정렬 키(67)가 형성된다.
다음에, 지지층 패턴(20a), 하부 전극(65) 및 정렬 키(67) 상부에 평탄화된 희생 절연막(70)을 형성한다.
여기서, 희생 절연막(70)은 PE-TEOS 산화막으로 형성된다.
도 1e를 참조하면, NFC(Nitride Floating Capacitor)용 마스크를 이용하여 희생 절연막(70) 상부에 감광막 패턴(80)을 형성한다. 감광막 패턴(80)은 지지층 패턴(20a) 상측에 형성되되, 지지층 패턴(20a)이 교번으로 오픈되는 형태로 형성하는 것이 바람직하다. 이때, 스크라이브 레인 영역의 희생 절연막(70) 상부에는 감광막 패턴(80)이 형성되지 않도록 한다.
도 1f를 참조하면, 감광막 패턴(80)을 식각 마스크로 희생 절연막(70)을 식각한다. 이때, 희생 절연막(70)은 지지층 패턴(20a)이 노출될때까지 식각하는 것이 바람직하다.
다음에, 식각된 희생 절연막(70)을 마스크로 노출된 지지층 패턴(20a)을 제거한다. 이때, 남겨진 지지층 패턴(20a)은 4개의 하부 전극(65)에 하나가 연결되도록 하는 것이 바람직하며, 도 1f는 단면도를 도시한 것이므로 인접한 2개의 하부 전극(65)이 하나의 지지층 패턴(20a)에 의해 연결되는 것으로 나타나있다.
그 다음, 딥 아웃(Dip-Out) 공정으로 층간 절연막 패턴(15a) 및 식각된 희생 절연막(70)을 제거한다. 이때, 스크라이브 레인 영역의 정렬 키(67)는 라인 형태로 각각 분리되어 형성되었으므로, 딥 아웃 공정 이후 쓰러지는 문제가 발생하게 된다.
또한, 정렬 키(67)가 쓰러지지 않더라도, 스크라이브 레인 영역의 지지층 패턴(20a)의 CD가 셀 영역의 지지층 패턴(20a) 비해 매우 크게 형성되어 있으므로, 'A'와 같이 지지층 패턴(20a)에 크랙이 발생하여 디펙트(Defect)가 유발된다.
이로 인해 정렬 키가 변형되고, 정렬 키가 변형됨에 따라 하부 전극 이후의 노광 공정에서 정렬 정확도가 떨어지는 문제점이 있다.
본 발명은 스크라이브 레인 영역에 형성되는 정렬 키의 형태를 변형하여 정렬 정확도를 향상시키고자 한다.
본 발명에 따른 반도체 소자의 정렬 키 형성 방법은
스크라이브 레인 영역의 기판 상부에 셀 영역의 하부전극 영역과 동일한 형태로 정렬 키 영역을 정의하는 층간 절연막 패턴 및 지지층 패턴을 형성하는 단계와, 상기 정렬 키 영역 내측에 도전층을 형성하는 단계와, 상기 희생 절연막을 선택 식각하여 상기 지지층 패턴을 교번으로 노출시키는 희생 절연막 패턴을 형성하는 단계와, 상기 희생 절연막 패턴을 마스크로 노출된 상기 지지층 패턴을 선택적으로 제거하여 지지층 패턴을 형성하는 단계와, 상기 희생 절연막 패턴 및 상기 층간 절연막 패턴을 제거하여 정렬 키를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 층간 절연막 패턴은 산화막으로 형성되며, 상기 지지층 패턴은 질화막으로 형성된다.
그리고, 상기 정렬 키는 상기 셀 영역의 하부 전극과 동일한 크기로 형성되며, 상기 정렬 키 영역들 사이의 간격은 900 ~ 1100Å인 것이 바람직하다.
그리고, 상기 도전층은 티타늄 질화막(TiN)으로 형성되며, 상기 희생 절연막 패턴은 산화막으로 형성된다.
상기 정렬 키 영역 내측에 도전층을 형성하는 단계는 상기 층간 절연막 패턴, 지지층 및 기판 표면에 티타늄 질화막을 형성하는 단계와, 에치 백 공정으로 상기 지지층 상부의 상기 티타늄 질화막을 제거하는 단계를 포함하는 것을 특징으로 하며, 상기 희생 절연막 패턴 및 상기 층간 절연막 패턴의 제거는 딥 아웃(Dip-Out) 공정으로 진행하고, 상기 정렬 키는 실린더 형태로 형성되는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 스크라이브 레인 영역에 형성된 정렬 키에 있어서, 상기 정렬 키는 셀 영역의 하부 전극과 동일한 형태이며, 상기 정렬 키는 실린더 형태로 형성되며, 상기 정렬 키들 사이에 지지층 패턴이 형성되되, 상기 지지층 패턴은 상기 정렬 키들 사이에 교번으로 형성되는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 정렬 키 형성 방법은 스크라이브 레인 영역에 형성되는 정렬 키를 셀 영역의 하부 전극과 동일한 크기의 실린더 형태로 형성하여 정렬 키가 쓰러지는 것을 방지할 수 있다.
또한, 딥 아웃 공정 시 지지층 패턴의 큰 선폭으로 인해 지지층 패턴에 크랙(Crack)이 발생하고, 크랙 발생으로 디펙트(Defect)가 유발되는 문제를 방지할 수 있다.
따라서, 정렬 키의 변형이 방지되어 캐패시터 형성 공정 이후의 노광 공정 시 정렬 정확도를 향상시킬 수 있다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2h 본 발명에 따른 반도체 소자의 정렬 키 형성 방법을 도시한 단면도이다.
도 2a 내지 도 2h의 (ⅰ)은 하부 전극이 형성되는 셀(Cell) 영역을 도시한 것이며, (ⅱ)는 정렬 키가 형성되는 스크라이브 레인(Scribe lane) 영역을 도시한 것이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 층간 절연막(110), 지지층(120) 및 하드마스크층(130)을 순차적으로 형성한다.
이때, 층간 절연막(110)은 산화막으로 형성되며, 그 두께는 8000 ~ 20000Å 인 것이 바람직하다. 또한, 지지층(120)은 질화막으로 형성되며, 그 두께는 100 ~ 2000Å인 것이 바람직하다. 그리고, 하드마스크층(130)은 비정질 탄소층으로 형성된다.
도 2b를 참조하면, 셀 영역(ⅰ)의 하드마스크층(130) 상부에 하부전극 영역을 정의하는 제 1 감광막 패턴(140)을 형성한다. 이때, 스크라이브 레인 영역(ⅱ)에도 셀 영역(ⅰ)과 동일한 형태의 제 1 감광막 패턴(140)을 형성한다.
도 2c를 참조하면, 제 1 감광막 패턴(140)을 식각 마스크로 하드마스크층(130), 지지층(120) 및 층간 절연막(110)을 식각하여 셀 영역에 하부 전극 영역(155)을 정의하고, 스크라이브 레인 영역에 하부전극 영역(155)과 동일한 형태의 정렬 키 영역(150)을 정의하는 하드마스크 패턴(미도시), 지지층 패턴(120a) 및 층 간 절연막 패턴(110a)을 형성한다. 이때, 정렬 키 영역(150)은 셀 영역의 하부 전극 영역(155)과 동일한 크기로 형성하는 것이 바람직하다. 즉, 하부 전극 영역(155)들 사이의 간격 'D3'와 정렬 키 영역(150)들 사이의 간격 'D4'가 동일하게 형성된다. 여기서, 'D3' 및 'D4'의 CD는 900 ~ 1100Å이다.
다음에, 제 1 감광막 패턴(140) 및 하드마스크 패턴(미도시)을 제거한다.
도 2d 및 도 2e를 참조하면, 하부전극 영역(155)과 정렬 키 영역(150)의 반도체 기판(100), 층간 절연막 패턴(110a) 및 지지층 패턴(120a) 표면에 하부 전극용 도전층(160)을 형성한다. 하부 전극용 도전층(160)은 티타늄 질화막(TiN)으로 형성한다.
다음에, 에치 백(Etch-Back) 공정으로 지지층 패턴(120a) 상부의 도전층(160)을 제거한다.
이때, 셀 영역 및 스크라이브 레인 영역은 하부 전극 영역(155) 및 정렬 키 영역(150)의 CD가 미세하기 때문에 에치 백 공정 진행 시 하부 전극 영역(55) 및 정렬 키 영역(150) 저부의 도전층(160)은 제거되지 않는다. 따라서, 셀 영역에는 실린더 형태로 각각 분리된 하부 전극(165)이 형성되고, 스크라이브 레인 영역에도 하부 전극(165)과 동일한 형태로 각각 분리된 실린더 형태의 정렬 키(167)가 형성된다.
도 2f를 참조하면, 하부전극(165), 정렬 키(167) 및 지지층 패턴(120a) 상부에 평탄화된 희생 절연막(170)을 형성한다.
다음에, NFC(Nitride Floating Capacitor) 마스크를 이용한 노광 및 현상 공 정을 수행하여 셀 영역 및 스크라이브 레인 영역의 희생 절연막(170) 상부에 제 2 감광막 패턴(180)을 형성한다.
도 2g 및 도 2h를 참조하면, 제 2 감광막 패턴(180)을 식각 마스크로 희생 절연막(170)을 선택 식각하여 일부 지지층 패턴(120a)이 노출시키는 희생 절연막 패턴(170a)을 형성한다. 여기서, 희생 절연막 패턴(170a)은 지지층 패턴(120a)을 교번으로 노출되도록 하는 것이 바람직하다.
다음에, 지지층 패턴(120a)의 상부에 남겨진 희생 절연막 패턴(170a)을 마스크로 노출된 지지층 패턴(120a)을 제거한다. 이때, 남겨진 지지층 패턴(120a)은 4개의 하부 전극(165)이 하나의 지지층 패턴(120a)과 연결되어 있는 것이 바람직하며, 도 2g는 단면도를 도시한 것이므로 2개의 하부 전극(165)이 하나의 지지층 패턴(120a)에 의해 연결되는 것으로 나타나있다.
그 다음, 제 2 감광막 패턴(180)을 제거하고, 딥 아웃(Dip out) 공정으로 층간 절연막 패턴(110a) 및 식각된 희생 절연막 패턴(170a)을 제거한다.
이와 같이, 스크라이브 레인 영역에 형성되는 정렬 키(167)를 셀 영역의 하부 전극(165)과 동일한 형태 및 크기로 형성함으로써, 실린더 형태의 정렬 키(167)가 형성되므로 정렬 키(167)가 쓰러지는 현상의 발생이 억제된다.
또한, 딥 아웃 공정 시 지지층 패턴의 큰 선폭으로 인해 지지층 패턴에 크랙(Crack)이 발생하고, 크랙 발생으로 디펙트(Defect)가 유발되는 문제를 방지할 수 있다.
따라서, 정렬 키의 변형이 방지되어 캐패시터 형성 공정 이후의 노광 공정 시 정렬 정확도를 향상시킬 수 있다.
도 2h를 참조하여 반도체 소자의 형성된 정렬 키를 설명하면 다음과 같다.
도 2h (ⅰ)에서는 셀 영역에 형성된 하부 전극(165)을 도시한 것이고, 도 2h (ⅱ)는 스크라이브 레인 영역에 형성된 정렬 키(167)을 도시한 것이다.
여기서, 정렬 키(167)는 셀 영역의 하부 전극(165)과 동일한 실린더 형태로 형성되었다. 그리고, 정렬 키(167)들 사이에 지지층 패턴(120a)이 구비되어 있는데, 지지층 패턴(120a)은 정렬 키(167)들 사이에 교번으로 구비되도록 하는 것이 바람직하다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 정렬 키 형성 방법을 도시한 단면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 정렬 키 형성 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
100 : 반도체 기판 110 : 층간 절연막
120 : 지지층 패턴 130 : 하드마스크층
140 : 제 1 감광막 패턴 150 : 정렬 키 영역
155 : 하부 전극 영역 160 : 도전층
165 : 하부 전극 167 : 정렬 키
170 : 희생 절연막 180 : 제 2 감광막 패턴

Claims (14)

  1. 스크라이브 레인 영역의 기판 상부에 셀 영역의 하부전극 영역과 동일한 형태로 정렬 키 영역을 정의하는 층간 절연막 패턴 및 지지층 패턴을 형성하는 단계;
    상기 정렬 키 영역 내측에 도전층을 형성하는 단계;
    상기 지지층 패턴 및 상기 도전층 상부에 평탄화된 희생 절연막을 형성하는 단계;
    상기 희생 절연막을 선택 식각하여 상기 지지층 패턴을 교번으로 노출시키는 희생 절연막 패턴을 형성하는 단계;
    상기 희생 절연막 패턴을 마스크로 노출된 상기 지지층 패턴을 선택적으로 제거하는 단계; 및
    상기 희생 절연막 패턴 및 상기 층간 절연막 패턴을 제거하여 정렬 키를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 정렬 키 형성 방법.
  2. 제 1 항에 있어서,
    상기 층간 절연막 패턴은 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 정렬 키 형성 방법.
  3. 제 1 항에 있어서,
    상기 지지층 패턴은 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 정렬 키 형성 방법.
  4. 제 1 항에 있어서,
    상기 정렬 키는 상기 셀 영역의 하부 전극과 동일한 크기로 형성되는 것을 특징으로 하는 반도체 소자의 정렬 키 형성 방법.
  5. 제 1 항에 있어서,
    상기 정렬 키 영역들 사이의 간격은 900 ~ 1100Å인 것을 특징으로 하는 반도체 소자의 정렬 키 형성 방법.
  6. 제 1 항에 있어서,
    상기 도전층은 티타늄 질화막(TiN)으로 형성되는 것을 특징으로 하는 반도체 소자의 정렬 키 형성 방법.
  7. 제 1 항에 있어서,
    상기 희생 절연막 패턴은 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 정렬 키 형성 방법.
  8. 제 1 항에 있어서,
    상기 정렬 키 영역 내측에 도전층을 형성하는 단계는
    상기 층간 절연막 패턴, 지지층 패턴 및 기판 표면에 티타늄 질화막을 형성하는 단계; 및
    에치 백 공정으로 상기 지지층 패턴 상부의 상기 티타늄 질화막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 정렬 키 형성 방법.
  9. 제 1 항에 있어서,
    상기 희생 절연막 패턴 및 상기 층간 절연막 패턴의 제거는 딥 아웃(Dip-Out) 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 정렬 키 형성 방법.
  10. 제 1 항에 있어서,
    상기 정렬 키는 실린더 형태로 형성되는 것을 특징으로 하는 반도체 소자의 정렬 키 형성 방법.
  11. 반도체 소자의 스크라이브 레인 영역에 형성된 정렬 키에 있어서,
    상기 정렬 키는 셀 영역의 하부 전극과 동일한 형태인 것을 특징으로 하는 반도체 소자의 정렬 키.
  12. 제 11 항에 있어서,
    상기 정렬 키는 실린더 형태로 형성된 것을 특징으로 하는 반도체 소자의 정렬 키.
  13. 제 11 항에 있어서,
    상기 정렬 키들 사이에 지지층 패턴이 형성된 것을 특징으로 하는 반도체 소자의 정렬 키.
  14. 제 13 항에 있어서,
    상기 지지층 패턴은 상기 정렬 키들 사이에 교번으로 형성된 것을 특징으로 하는 반도체 소자의 정렬 키.
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