JP6917141B2 - レベルシフト回路、ドライバｉｃ及び電子機器 - Google Patents

レベルシフト回路、ドライバｉｃ及び電子機器 Download PDF

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Description

本発明の一態様は、レベルシフト回路、ドライバＩＣ及び電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
高精細な表示装置が普及している。このような表示装置のソースドライバは、高速な動作が要求されるため、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が用いられている。ＩＣで形成されるドライバは、ドライバＩＣと呼ばれる。
ソースドライバを有するドライバＩＣ内は、シフトレジスタおよびデジタルアナログ変換回路等を有する。シフトレジスタとデジタルアナログ変換回路は、駆動電圧が異なるため、ソースドライバ内には、通常レベルシフト回路が設けられる（例えば特許文献１および特許文献２参照）。
特開２０１３−８４３３号公報 特開２０１５−１８８２０９号公報
特許文献１にて示されるレベルシフト回路は、ｎチャネル型のトランジスタのチャネル幅を大きくする構成とすることにより、動作を安定にすることができると知られている。しかしながら、高精細な表示装置を駆動するドライバＩＣにおいて、トランジスタサイズの増大は、チップ面積の増大につながるため、好ましくない。
そこで、本発明の一態様は、チップ面積の増大を抑制できる、新規な構成のレベルシフト回路を提供することを課題とする。または、本発明の一態様は、動作を安定にすることができる、新規な構成のレベルシフト回路を提供することを課題とする。または、本発明の一態様は、チップ面積の増大が抑制された、新規な構成のドライバＩＣを提供することを課題とする。または、本発明の一態様は、動作が安定した、新規な構成のドライバＩＣを提供することを課題とする。または、本発明の一態様は、新規な構成のレベルシフト回路、ドライバＩＣまたは新規な電子機器等を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置、または、新規な表示装置を提供することを課題の一とする。
本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
本発明の一態様は、第１電圧と第２電圧の振幅電圧を有する第１信号を、第３電圧と第２電圧との振幅電圧を有する第２信号に昇圧する機能を有するレベルシフタ回路であって、該レベルシフタ回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタとを有し、第１トランジスタ、第２トランジスタ、第５トランジスタおよび第６トランジスタは、ｐチャネル型のトランジスタであり、第４トランジスタおよび第８トランジスタは、ｎチャネル型のトランジスタであり、第１トランジスタのソース又はドレインの一方は、第３電圧を伝える配線に電気的に接続され、第１トランジスタのソース又はドレインの他方は、第２トランジスタのソースまたはドレインの一方に電気的に接続され、第２トランジスタのソース又はドレインの他方は、第３トランジスタのソースまたはドレインの一方に電気的に接続され、第３トランジスタのソース又はドレインの他方は、第４トランジスタのソースまたはドレインの一方、および第５トランジスタのゲートに電気的に接続され、第４トランジスタのソース又はドレインの他方は、第２電圧を伝える配線に電気的に接続され、第５トランジスタのソース又はドレインの一方は、第３電圧を伝える配線に電気的に接続され、第５トランジスタのソース又はドレインの他方は、第６トランジスタのソースまたはドレインの一方に電気的に接続され、第６トランジスタのソース又はドレインの他方は、第７トランジスタのソースまたはドレインの一方に電気的に接続され、第７トランジスタのソース又はドレインの他方は、第８トランジスタのソースまたはドレインの一方、および第１トランジスタのゲートに電気的に接続され、第８トランジスタのソース又はドレインの他方は、第２電圧を伝える配線に電気的に接続され、第２トランジスタのゲート、および第４トランジスタのゲートは、第１信号を伝える配線に電気的に接続され、第６トランジスタのゲート、および第８トランジスタのゲートは、第１信号の反転信号を伝える配線に電気的に接続され、第３トランジスタのゲート、および第７トランジスタのゲートは、第１トランジスタのソースまたはドレインの一方と、第２トランジスタのソースまたはドレインの一方と、第５トランジスタのソースまたはドレインの一方と、第６トランジスタのソースまたはドレインの一方と、に流れる電流量を制限するための第３信号を伝える配線に電気的に接続され、第２信号を伝える配線は、第７トランジスタのソース又はドレインの他方、第８トランジスタのソースまたはドレインの一方、および第１トランジスタのゲートに電気的に接続される、レベルシフト回路である。
上記構成のレベルシフト回路において、第４トランジスタおよび第８トランジスタは、チャネルが形成される半導体層を有し、半導体層は、酸化物半導体を有していてもよい。
また、上記各構成のレベルシフト回路において、第４トランジスタまたは第８トランジスタの少なくとも一方は、バックゲートを有していてもよい。
上記各構成のレベルシフト回路において、第３トランジスタおよび第７トランジスタは、ｐチャネル型のトランジスタであってもよい。または、上記各構成のレベルシフト回路において、第３トランジスタおよび第７トランジスタは、ｎチャネル型のトランジスタであり、チャネルが形成される半導体層を有し、半導体層は、酸化物半導体を有していてもよい。
また、本発明の一態様は、上記各構成のレベルシフト回路と、シフトレジスタ、データラッチ、パストランジスタロジック、電圧生成回路またはアンプのいずれか一とを有するドライバＩＣである。
また、本発明の一態様は、上記各構成のレベルシフト回路と、表示部と、を有する電子機器である。
本発明の一態様は、チップ面積の増大を抑制できる、新規な構成のレベルシフト回路を提供することができる。または、本発明の一態様は、動作を安定にすることができる、新規な構成のレベルシフト回路を提供することができる。または、本発明の一態様は、チップ面積の増大が抑制された、新規な構成のドライバＩＣを提供することができる。または、本発明の一態様は、動作が安定した、新規な構成のドライバＩＣを提供することができる。または、本発明の一態様は、新規な構成のレベルシフト回路、ドライバＩＣまたは新規な電子機器等を提供することができる。または、本発明の一態様は、新規な半導体装置、または、新規な表示装置を提供することができる。
本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図及び断面図。 表示装置の構成例を示す回路ブロック図。 画素の構成例を示す回路図。 表示装置の構成例を示す回路ブロック図。 画素の構成例を示す回路図。 電子部品の作製工程を示すフローチャート及び断面模式図。 電子部品を用いた表示パネル。 表示パネルを用いた表示モジュール。 電子部品を用いた電子機器。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様に関わるレベルシフト回路について、図１乃至図６を用いて説明する。
図１に、本発明の一態様に関わるレベルシフト回路５０の構成例を示す。
図１に示すレベルシフト回路５０は、トランジスタ１１と、トランジスタ１２と、トランジスタ１３と、トランジスタ１４と、トランジスタ１５と、トランジスタ１６と、トランジスタ１７と、トランジスタ１８とを有する。図１において、トランジスタ１１、トランジスタ１２およびトランジスタ１３ならびにトランジスタ１５、トランジスタ１６およびトランジスタ１７はｐチャネル型のトランジスタであり、トランジスタ１４およびトランジスタ１８はｎチャネル型のトランジスタである。
レベルシフト回路５０は、電圧ＶＨと電圧ＶＬによる振幅電圧の入力信号ＩＮを、電圧ＶＨ＋と電圧ＶＬによる振幅電圧の出力信号ＯＵＴとして出力する。また、レベルシフト回路５０は入力信号ＩＮを、より大きい振幅電圧の出力信号ＯＵＴとして出力する回路である。
またレベルシフト回路５０は、電圧ＶＨと電圧ＶＬによる振幅電圧の入力信号ＩＮＢを、電圧ＶＨ＋と電圧ＶＬによる振幅電圧の出力信号ＯＵＴＢとして出力する。また、レベルシフト回路５０は入力信号ＩＮＢを、より大きい振幅電圧の出力信号ＯＵＴＢとして出力する回路である。
トランジスタ１１のソースまたはドレインの一方は、電圧ＶＨ＋を伝える配線に接続され、トランジスタ１１のソースまたはドレインの他方は、トランジスタ１２のソースまたはドレインの一方に電気的に接続される。また、トランジスタ１２のソースまたはドレインの他方は、トランジスタ１３のソースまたはドレインの一方に電気的に接続される。また、トランジスタ１３のソースまたはドレインの他方は、トランジスタ１４のソースまたはドレインの一方に電気的に接続される。また、トランジスタ１４のソースまたはドレインの他方は、電圧ＶＬを伝える配線に電気的に接続される。
トランジスタ１５のソースまたはドレインの一方は、電圧ＶＨ＋を伝える配線に電気的に接続され、トランジスタ１５のソースまたはドレインの他方は、トランジスタ１６のソースまたはドレインの一方に電気的に接続される。また、トランジスタ１６のソースまたはドレインの他方は、トランジスタ１７のソースまたはドレインの一方に電気的に接続される。また、トランジスタ１７のソースまたはドレインの他方は、トランジスタ１８のソースまたはドレインの一方に電気的に接続される。また、トランジスタ１８のソースまたはドレインの他方は、電圧ＶＬを伝える配線に電気的に接続される。
トランジスタ１２のゲートおよびトランジスタ１４のゲートは、入力信号ＩＮを伝える配線に電気的に接続される。入力信号ＩＮは、電圧ＶＨと電圧ＶＬによる振幅電圧の信号である。電圧ＶＨは、電圧ＶＬより大きく、電圧ＶＨ＋より小さい電圧である。
トランジスタ１６のゲートおよびトランジスタ１８のゲートは、入力信号ＩＮＢを伝える配線に電気的に接続される。入力信号ＩＮＢは、入力信号ＩＮの反転信号に対応する。
トランジスタ１３のゲートおよびトランジスタ１７のゲートは、入力信号ＶＡを伝える配線に電気的に接続される。
出力信号ＯＵＴを伝える配線は、トランジスタ１７のソースまたはドレインの他方、トランジスタ１８のソースまたはドレインの一方およびトランジスタ１１のゲートに電気的に接続される。
出力信号ＯＵＴは、電圧ＶＨ＋と電圧ＶＬによる振幅電圧の信号である。
出力信号ＯＵＴＢを伝える配線は、トランジスタ１３のソースまたはドレインの他方、トランジスタ１４のソースまたはドレインの一方およびトランジスタ１５のゲートに電気的に接続される。
出力信号ＯＵＴＢは、電圧ＶＨ＋と電圧ＶＬによる振幅電圧の信号である。
入力信号ＶＡは、トランジスタ１３のドレインーソース間に流れる電流量およびトランジスタ１７のドレインーソース間に流れる電流量を制御する信号である。トランジスタ１１のソースまたはドレインの一方と、トランジスタ１２のソースまたはドレインの一方と、トランジスタ１５のソースまたはドレインの一方と、トランジスタ１６のソースまたはドレインの一方と、に流れる電流量を制限するため、入力信号ＶＡは電圧ＶＨと電圧ＶＨ＋の間の適当な定電圧とする。
本発明の一態様であるレベルシフト回路５０は、トランジスタ１３およびトランジスタ１７を設け、トランジスタ１３およびトランジスタ１７のゲートに入力信号ＶＡを印加する構成とする。当該構成とすることで、トランジスタ１１のソースまたはドレインの一方と、トランジスタ１２のソースまたはドレインの一方と、トランジスタ１５のソースまたはドレインの一方と、トランジスタ１６のソースまたはドレインの一方と、に流れる電流量を制限することができる。そのためトランジスタ１４およびトランジスタ１８のトランジスタサイズが大きい構成ではなくても、出力信号ＯＵＴの振幅電圧を入力信号ＩＮの振幅電圧より大きくする動作を、安定して行うことができる。
具体的には、トランジスタ１２のソースまたはドレインの他方に電気的に接続されるトランジスタ１３を設ける場合、トランジスタ１３のドレイン−ソース間のオン抵抗により、トランジスタ１１、トランジスタ１２に流れる電流量は、トランジスタ１３がない場合に比べて小さくなる。このため、トランジスタ１３を設けると、トランジスタ１１のソースまたはドレインの一方と、トランジスタ１２のソースまたはドレインの一方とに流れる電流量を小さくし、さらに、出力信号ＯＵＴＢが出力される配線およびトランジスタ１５のゲートに流れる電流量を小さくすることができる。
同様に、トランジスタ１６のソースまたはドレインの他方に電気的に接続されるトランジスタ１７を設ける場合、トランジスタ１７のドレイン−ソース間のオン抵抗により、トランジスタ１５、トランジスタ１６に流れる電流量は、トランジスタ１７がない場合に比べて小さくなる。このため、トランジスタ１７を設けると、トランジスタ１５のソースまたはドレインの一方と、トランジスタ１６のソースまたはドレインの一方とに流れる電流量を小さくし、出力信号ＯＵＴが出力される配線およびトランジスタ１１のゲートに流れる電流量を小さくすることができる。
上記の理由で、レベルシフト回路５０は、入力信号ＩＮの電圧ＶＨが電圧ＶＨ＋に比べて小さい場合であっても、出力信号ＯＵＴの振幅電圧を入力信号ＩＮの振幅電圧より大きくする動作を正常に行うことができる。この正常な動作は、レベルシフト回路５０におけるｎチャネル型のトランジスタサイズを大きくすることなく実現できる。これによって、レベルシフト回路５０の専有面積が大きくなるのを抑制し、チップ面積の縮小を図ることができる。
したがって、レベルシフト回路５０を有するドライバＩＣは、小型化かつ高精細であることが求められる表示装置に好適に使用することができる。
レベルシフト回路５０の動作について、図２（Ａ）および図２（Ｂ）を用いて詳細に説明する。図２（Ａ）に、レベルシフト回路５０に加えて、バッファ回路６０を有するレベルシフト回路５１を示す。また、図２（Ｂ）に、レベルシフト回路５１のタイミングチャートを示す。
バッファ回路６０は、インバータ回路２１と、インバータ回路２２とを有する。
レベルシフト回路５１において、レベルシフト回路５０は、出力信号ＯＵＴ１および出力信号ＯＵＴＢ１を出力する。インバータ回路２１には、レベルシフト回路５０から出力される出力信号ＯＵＴ１が入力される。インバータ回路２１は、出力信号ＯＵＴ１の反転信号である出力信号ＯＵＴ２を出力する。インバータ回路２２には、レベルシフト回路５０から出力される出力信号ＯＵＴＢ１が入力される。インバータ回路２２は、出力信号ＯＵＴＢ１の反転信号である出力信号ＯＵＴＢ２を出力する。
図２（Ｂ）に示すタイミングチャートを用いて、レベルシフト回路５１の動作を説明する。図２（Ｂ）では、入力信号ＩＮ、入力信号ＩＮＢ、出力信号ＯＵＴ１、出力信号ＯＵＴＢ１、出力信号ＯＵＴ２、出力信号ＯＵＴＢ２および入力信号ＶＡのそれぞれの振幅電圧を表す図を示している。
時刻Ｔ１よりも以前の状態を初期状態とする。初期状態は、図２（Ｂ）に示すように、入力信号ＩＮが電圧ＶＬ、入力信号ＩＮＢが電圧ＶＨ、入力信号ＶＡが電圧ＶＨ、出力信号ＯＵＴ１が電圧ＶＬ、出力信号ＯＵＴＢ１が電圧ＶＨ＋、出力信号ＯＵＴ２が電圧ＶＨ＋、出力信号ＯＵＴＢ２が電圧ＶＬである。
時刻Ｔ１で、入力信号ＩＮを電圧ＶＨ、入力信号ＩＮＢを電圧ＶＬにする。
時刻Ｔ１以降、出力信号ＯＵＴ１は電圧ＶＬから上昇し始め、出力信号ＯＵＴＢ１は電圧ＶＨ＋から下降し始める。このとき、トランジスタ１３のオン抵抗により、トランジスタ１４を流れる電流量が、トランジスタ１１、トランジスタ１２およびトランジスタ１３を流れる電流量より大きくなる。そのため、出力信号ＯＵＴ１での電圧の上昇より、出力信号ＯＵＴＢ１での電圧の下降が速くなる。
時刻Ｔ２以降、出力信号ＯＵＴＢ２は電圧ＶＬから上昇し始め、その後電圧ＶＨ＋となる。
また時刻Ｔ３以降、出力信号ＯＵＴ２は電圧ＶＨ＋から下降し始め、その後電圧ＶＬとなる。
図３および図４に、本発明の一態様に関わるレベルシフト回路の他の構成例を示す。図３および図４に示すレベルシフト回路は、チャネルが酸化物半導体で形成されているトランジスタ（以下、ＯＳトランジスタと呼ぶ）を使用する点で、図１に示すレベルシフト回路と異なる。なお、図３および図４において、ＯＳトランジスタであることを示すために、トランジスタに「ＯＳ」の符号を付す。
ＯＳトランジスタについて説明する。ＯＳトランジスタの半導体層を形成する酸化物には、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物や、Ｉｎ−Ｇａ酸化物、Ｉｎ酸化物、Ｓｎ酸化物、Ｚｎ酸化物等の金属酸化物を用いることができる。また、これら金属酸化物に、他の材料、例えば、ＳｉＯ２を含ませてもよい。ＯＳトランジスタの酸化物半導体は、Ｉｎ、Ｚｎの少なくとも一方を含むものが好ましい。
電子供与体（ドナー）となる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような酸化物半導体を高純度化酸化物半導体と呼ぶことにする。高純度化酸化物半導体でチャネルを形成することで、チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。
ＯＳトランジスタのオフ電流が極めて小さいのは、金属酸化物でなる半導体のバンドギャップが３．０ｅＶ以上であるからである。チャネル形成領域に金属酸化物を有するため、ＯＳトランジスタは、熱励起によるリーク電流が小さく、またオフ電流が極めて小さい。
ＯＳトランジスタに好適な酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ）により得られる水素濃度が、２×１０２０ａｔｏｍｓ／ｃｍ３以下であり、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下である酸化物半導体である。
図３に示すレベルシフト回路５０は、トランジスタ１４およびトランジスタ１８としてＯＳトランジスタを使用する。ＯＳトランジスタは、ソースとドレインとの間の絶縁耐圧が高いため、トランジスタ１４およびトランジスタ１８にＯＳトランジスタを使用することにより、高耐圧なレベルシフト回路とすることができ、好ましい。
図４に示すレベルシフト回路５０は、トランジスタ１３、トランジスタ１４、トランジスタ１７およびトランジスタ１８としてＯＳトランジスタを使用する。図４に示すように、ＯＳトランジスタを使用する場合には、トランジスタ１３およびトランジスタ１７は、ｎ型トランジスタであってもよい。先にも述べたように、ＯＳトランジスタは、ソースとドレインとの間の絶縁耐圧が高いため、トランジスタ１３、トランジスタ１４、トランジスタ１７およびトランジスタ１８にＯＳトランジスタを使用することにより、高耐圧なレベルシフト回路とすることができ、好ましい。
ＯＳトランジスタを使用する場合、バックゲートに電圧を印加して閾値電圧を制御する構成が好ましい。図５（Ａ）および図５（Ｂ）では、バックゲートを有するＯＳトランジスタを有するレベルシフト回路の回路図を図示している。
図５（Ａ）のレベルシフト回路５０Ａでは、トランジスタ１４およびトランジスタ１８をオンにする期間で閾値電圧をマイナスシフト、オフにする期間で閾値電圧をプラスシフトさせるために、当該トランジスタのゲートとバックゲートとの双方に同じ入力信号ＩＮまたは入力信号ＩＮＢを与える構成を図示している。図５（Ａ）の構成とすることで、トランジスタがオン状態であるときの電流量を高めるとともに、オフ状態であるときの電流量を低くすることができる。
図５（Ａ）の構成では、トランジスタ１４およびトランジスタ１８のゲートとバックゲートとに同じ配線を介して同じ信号を与える構成を示したが他の構成としてもよい。
例えば、図５（Ｂ）のレベルシフト回路５０Ｂは、トランジスタ１４およびトランジスタ１８のゲートとバックゲートとの双方に同じ入力信号ＩＮまたは入力信号ＩＮＢを与える点では図５（Ａ）と同じであるものの、入力信号ＩＮまたは入力信号ＩＮＢを与えるための配線が異なる構成を図示している。図５（Ｂ）の構成とすることで、レベルシフト回路においてゲートとバックゲートとを接続するための開口部を省略することができるため、回路の専有面積を縮小することができる。
また、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼ぶ）と、ＯＳトランジスタとの両方を用いるレベルシフト回路５０は、専有面積を小さくすることができるため、好ましい。図６を用いてＳｉトランジスタおよびＯＳトランジスタの両方を用いる回路の例について説明する。
図６（Ａ）に示す回路図は、ｐチャネル型のＳｉトランジスタ２２００とｎチャネル型のＯＳトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータの構成を示している。
図６（Ｂ）に、図６（Ａ）に示すＣＭＯＳインバータが形成された半導体装置の断面図を示す。図６（Ｂ）において、Ｘ１−Ｘ２方向はチャネル長方向、Ｙ１−Ｙ２方向はチャネル幅方向を示す。図６（Ｂ）に示す半導体装置は、下部にＳｉトランジスタ２２００を有し、上部にＯＳトランジスタ２１００を有している。なお、一点鎖線より左側がトランジスタのチャネル長方向の断面、右側がチャネル幅方向の断面である。
図６（Ｂ）に示す構成では、Ｓｉトランジスタ２２００の上部に、絶縁体２２０１、絶縁体２２０７を介してＯＳトランジスタ２１００が設けられている。また、Ｓｉトランジスタ２２００とＯＳトランジスタ２１００の間には、複数の配線２２０２が設けられている。また、各種絶縁体に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、ＯＳトランジスタ２１００を覆う絶縁体２２０４と、絶縁体２２０４上に配線２２０５と、が設けられている。
以上に示したように、２種類のトランジスタを積層することにより、基板におけるレベルシフト回路５０の占有面積を小さくすることができる。
したがって、例えば、図３に示すレベルシフト回路５０は、トランジスタ１１、トランジスタ１２、トランジスタ１３、トランジスタ１５、トランジスタ１６およびトランジスタ１７等のｐチャネル型のＳｉトランジスタを半導体装置の下層に形成し、トランジスタ１４およびトランジスタ１８等のｎチャネル型のＯＳトランジスタを半導体装置の上層に配置して形成することで、専有面積を小さくすることができる。
また、図４に示すレベルシフト回路５０は、トランジスタ１１、トランジスタ１２、トランジスタ１５およびトランジスタ１６等のｐチャネル型のＳｉトランジスタを半導体装置の下層に形成し、トランジスタ１３、トランジスタ１４、トランジスタ１７およびトランジスタ１８等のｎチャネル型のＯＳトランジスタを半導体装置の上層に配置して形成することで、専有面積を小さくすることができる。
（実施の形態２）
本実施の形態では、レベルシフト回路ＬＳを含む表示装置の回路ブロック図について説明する。レベルシフト回路ＬＳには、実施の形態１で説明したレベルシフト回路を用いることができる。図７には、ソースドライバ、ゲートドライバ、表示部の回路ブロック図を示している。
図７の回路ブロック図に示す表示装置は、ソースドライバ１００、ゲートドライバ１０１、及び表示部１０２を有する。また図７では、表示部１０２中にマトリクス状に配置された複数の画素１０３を示している。
ソースドライバ１００は、シフトレジスタＳＲ、データラッチＤ−Ｌａｔｃｈ、レベルシフト回路ＬＳ、パストランジスタロジックＰＴＬ、電圧生成回路Ｖ−ｇｅｎｅ、及びアンプＡＭＰを有する。ソースドライバ１００は、複数のソース線ＳＬにアナログの画像データを出力する機能を有する。また、ドライバＩＣでソースドライバ１００を作製してもよい。
シフトレジスタＳＲは、例えばソースクロックＳＣＬＫ、ソーススタートパルスＳＳＰが入力される。シフトレジスタＳＲはサンプリングパルスを生成し、データラッチＤ−Ｌａｔｃｈに出力する。
データラッチＤ−Ｌａｔｃｈは、上述したサンプリングパルスの他、デジタルの画像データであるデータ信号ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］が入力される。データラッチＤ−Ｌａｔｃｈでは、データ信号ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］がサンプリングパルスに従ってラッチされる。データラッチＤ−Ｌａｔｃｈは、ラッチしたデータ信号ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］をレベルシフト回路ＬＳに出力する。
レベルシフト回路ＬＳは、入力されるデータ信号ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］を昇圧し、信号ＤＥＣＰＢ［０］乃至ＤＥＣＰＢ［ｋ−１］にして出力する。
パストランジスタロジックＰＴＬは、昇圧された信号ＤＥＣＰＢ［０］乃至ＤＥＣＰＢ［ｋ−１］に従ってトランジスタの導通状態を制御し、電圧生成回路Ｖ−ｇｅｎｅで生成される電圧Ｖ［０］乃至Ｖ［ｊ−１］に応じたアナログ信号である出力信号ＰＴＬ＿ＯＵＴを出力する。
アンプＡＭＰは、入力される出力信号ＰＴＬ＿ＯＵＴの電流を大きくし、データ信号Ｖｄａｔａとして出力する。
アンプＡＭＰで得られるデータ信号Ｖｄａｔａは、複数のソース線ＳＬに出力されるアナログ信号となる。
ゲートドライバ１０１は、一例としては、シフトレジスタ、バッファ等を有する。ゲートドライバ１０１は、ゲートスタートパルス、ゲートクロック等が入力され、パルス信号を出力する。ゲートドライバ１０１を構成する回路は、ソースドライバ１００と同様にＩＣ化してもよいし、表示部１０２の画素１０３が有するトランジスタと同じトランジスタを用いてもよい。
ゲートドライバ１０１は、複数のゲート線ＧＬに走査信号を出力する。なお、ゲートドライバ１０１を複数設け、複数のゲートドライバ１０１により、複数のゲート線ＧＬを分割して制御してもよい。
表示部１０２は、複数のゲート線ＧＬ、及び複数のソース線ＳＬが概略直交するように設けられている。ゲート線ＧＬとソース線ＳＬの交差部には、画素１０３が設けられる。なお表示部１０２における画素１０３の配置は、カラー表示であれば、ＲＧＢ（赤緑青）の各色に対応した画素が順に設けられる。なお、ＲＧＢの画素の配列は、ストライプ配列、モザイク配列、デルタ配列等適宜用いることができる。またＲＧＢに限らず、白あるいは黄といった色を追加してカラー表示を行う構成としてもよい。
図７の画素１０３は、例えば、図８（Ａ）に示す構成とすることができる。
図８（Ａ）に示す画素回路１０３ａは、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。
液晶素子５７０の一対の電極の一方の電位は、画素回路１０３ａの仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路１０３ａのそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路１０３ａの液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
例えば、液晶素子５７０を備える表示装置の駆動方法としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡ（Ｍｕｌｔｉ‐ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、又はＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。
画素回路１０３ａにおいて、トランジスタ５５０のソース電極またはドレイン電極の一方は、ソース線ＳＬに電気的に接続され、他方は液晶素子５７０の一対の電極の他方に電気的に接続される。また、トランジスタ５５０のゲート電極は、ゲート線ＧＬに電気的に接続される。トランジスタ５５０は、オン状態またはオフ状態になることにより、画像データの書き込みを制御する機能を有する。
容量素子５６０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ）に電気的に接続され、他方は、液晶素子５７０の一対の電極の他方に電気的に接続される。なお、電位供給線ＶＬの電位の値は、画素回路１０３ａの仕様に応じて適宜設定される。容量素子５６０は、書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図８（Ａ）の画素回路１０３ａを有する表示装置では、例えば、図７に示すゲートドライバ１０１により各行の画素回路１０３ａを順次選択し、トランジスタ５５０をオン状態にして画像データを書き込む。
データが書き込まれた画素回路１０３ａは、トランジスタ５５０がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
また、図７に示す画素１０３は、例えば、図８（Ｂ）に示す構成とすることができる。
図８（Ｂ）に示す画素回路１０３ｂは、トランジスタ５５２と、トランジスタ５５４と、容量素子５６２と、発光素子５７２と、を有する。
画素回路１０３ｂにおいて、トランジスタ５５２のソース電極及びドレイン電極の一方は、ソース線ＳＬに電気的に接続される。さらに、トランジスタ５５２のゲート電極は、ゲート線ＧＬに電気的に接続される。
トランジスタ５５２は、オン状態またはオフ状態になることにより、画像データの書き込みを制御する機能を有する。
容量素子５６２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ＿ａという）に電気的に接続され、他方は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ５５４のソース電極及びドレイン電極の一方は、電位供給線ＶＬ＿ａに電気的に接続される。さらに、トランジスタ５５４のゲート電極は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
発光素子５７２のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、トランジスタ５５４のソース電極及びドレイン電極の他方に電気的に接続される。
発光素子５７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子５７２としては、これに限定されず、無機材料からなる無機ＥＬ素子を用いても良い。
なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。
図８（Ｂ）の画素回路１０３ｂを有する表示装置では、例えば、図７に示すゲートドライバ１０１により各行の画素回路１０３ｂを順次選択し、トランジスタ５５２をオン状態にして画像データを書き込む。
データが書き込まれた画素回路１０３ｂは、トランジスタ５５２がオフ状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
画素回路１０３ｂは、発光素子に接続されたトランジスタの閾値を補正する目的で、外部の補正回路に接続されていてもよい。その一例を図９及び図１０に示す。
図９は、図７に示す表示装置の回路ブロックに、補正回路１０４及び複数の配線ＭＬを追加したものである。
画素１０３の発光素子に流れる電流は、複数の配線ＭＬを通じて、補正回路１０４に供給される。
補正回路１０４は、例えば、電流検出回路、メモリー、画像処理回路、ＣＰＵなどの回路を含む。
補正回路１０４は、画素１０３から供給された発光素子の電流をモニターし、ソースドライバ１００に入力されるデータ信号ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］を補正する機能を有する。
なお、補正回路１０４及びソースドライバ１００は、１つのドライバＩＣに含めてもよい。
図９の画素１０３は、例えば、図１０に示す構成とすることができる。
図１０に示す画素回路１０３ｃは、トランジスタ６６５乃至トランジスタ６６７と、容量素子６６８と、発光素子６６４とを有する。
画素回路１０３ｃにおいて、トランジスタ６６６は、ソース線ＳＬと、トランジスタ６６５のゲートとの間の導通状態を制御する機能を有する。トランジスタ６６５は、ソース及びドレインの一方が、発光素子６６４のアノード及びカソードの一方に電気的に接続され、ソース及びドレインの他方が電位供給線ＶＬ＿ａに電気的に接続されている。トランジスタ６６７は、配線ＭＬと、トランジスタ６６５のソース及びドレインの一方の間の導通状態を制御する機能を有する。容量素子６６８の一対の電極のうち、一方はトランジスタ６６５のゲートに電気的に接続され、他方は発光素子６６４のアノード及びカソードの一方に電気的に接続されている。発光素子６６４のアノード及びカソードの他方は、電位供給線ＶＬ＿ｂに電気的に接続されている。
また、トランジスタ６６６及びトランジスタ６６７のスイッチングは、ゲート線ＧＬの電位に従って行われる。
発光素子６６４の詳細は、図８（Ｂ）の発光素子５７２の記載を参照すればよい。
発光素子６６４に流れる電流は、トランジスタ６６７及び配線ＭＬを介して補正回路１０４に供給される。補正回路１０４は、当該電流の値をモニターし、ソースドライバ１００に供給されるデータ信号ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］を補正する。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体層は、有機金属気相成長法（ＭＯＣＶＤ）で成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。
（実施の形態３）
本実施の形態では、上述の実施の形態で説明したレベルシフト回路を含む半導体装置を用いた応用例として、電子部品に適用する例、該電子部品を表示モジュールに適用する例、該表示モジュールの応用例、及び該表示モジュールの電子機器への応用例について、図１１乃至図１４を用いて説明する。
まず図１１（Ａ）では上述の実施の形態で説明したレベルシフト回路を含む半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図１１（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてインターポーザ上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとインターポーザとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。
次いでインターポーザの配線とチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ６）。そして最終的な検査工程（ステップＳ７）を経て電子部品が完成する（ステップＳ８）。
以上説明した電子部品は、上述の実施の形態で説明したレベルシフト回路を含む半導体装置を含む構成とすることができる。そのため、電子部品を小型化することができる。
また、完成した電子部品の断面模式図を図１１（Ｂ）に示す。図１１（Ｂ）に示す電子部品７００は、インターポーザ７０２の表面に半導体装置７０１が設けられる。半導体装置７０１は、ワイヤー７０５を介してインターポーザ７０２表面の配線に接続され、インターポーザ裏面に設けられたバンプ端子７０６と電気的に接続される。インターポーザ７０２上の半導体装置７０１は、エポキシ樹脂７０４が充填され、パッケージ７０３によって封止される。
図１１（Ｂ）に示す電子部品７００は、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）、あるいは表示パネル上に実装される。
次いで図１１（Ｂ）に示す電子部品の表示パネルへの実装例について、図１２（Ａ）、（Ｂ）を用いて説明する。
図１２（Ａ）は、表示部７１１の周辺にソースドライバ７１４、及びゲートドライバ７１２Ａ、７１２Ｂが設けられ、ソースドライバ７１４として基板７１３上に複数の電子部品７００が実装される例を示している。
複数の電子部品７００は、異方性導電接着剤、及び異方性導電フィルムを用いて基板７１３上に実装される。
複数の電子部品７００は、ＦＰＣ７１５を介して、外部回路基板７１６と接続される。
また図１２（Ｂ）は、表示部７１１の周辺にソースドライバ７１４、及びゲートドライバ７１２Ａ、７１２Ｂが設けられ、ソースドライバ７１４としてＦＰＣ７１５上に複数の電子部品７００が実装される例を示している。
複数の電子部品７００をＦＰＣ７１５上に実装することで、基板７１３に表示部７１１を大きく設けることができ、狭額縁化を達成することができる。
次いで図１２（Ａ）、（Ｂ）の表示パネルを用いた表示モジュールの応用例について、図１３を用いて説明を行う。
図１３に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された表示パネル８００６、バックライトユニット８００７、フレーム８００９、プリント基板８０１０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッテリー８０１１、タッチパネル８００４などは、設けられない場合もある。
上記図１２（Ａ）、（Ｂ）で説明した表示パネルは、図１３における表示パネル８００６に用いることができる。
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。または、表示パネル８００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネルとすることも可能である。
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライトユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリー８０１１による電源であってもよい。バッテリー８０１１は、商用電源を用いる場合には、省略可能である。
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器の表示パネルを、上述の電子部品を適用した表示パネルとする場合について説明する。
図１４（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一方に囲まれる領域には、先の実施の形態に示すレベルシフト回路を含む半導体装置を有する電子部品が設けられている。そのため、小型化、信頼性に優れた携帯型の情報端末が実現される。
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルであり、例えば図１４（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１４（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
また、図１４（Ａ）に示す携帯型の情報端末は、図１４（Ａ）の右図のように、第２の表示部９０３ｂ及び筐体９０２を、第１の表示部９０３ａ及び筐体９０１から取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
図１４（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図１４（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
更に、図１４（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
図１４（Ｂ）は、電子ペーパーを実装した電子書籍端末９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示すレベルシフト回路を含む半導体装置を有する電子部品が設けられている。そのため、小型化、信頼性に優れた電子書籍端末が実現される。
図１４（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示すレベルシフト回路を含む半導体装置を有する電子部品が搭載されている。そのため、小型化、信頼性に優れたテレビジョン装置が実現される。
図１４（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示すレベルシフト回路を含む半導体装置を有する電子部品が設けられている。そのため小型化、信頼性に優れたスマートフォンが実現される。
図１４（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示すレベルシフト回路を含む半導体装置を有する電子部品が設けられている。そのため、小型化、信頼性に優れたデジタルカメラが実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に示すレベルシフト回路を含む半導体装置を有する電子部品が搭載されている。このため、小型化、信頼性に優れた電子機器が実現される。
１１ トランジスタ
１２ トランジスタ
１３ トランジスタ
１４ トランジスタ
１５ トランジスタ
１６ トランジスタ
１７ トランジスタ
１８ トランジスタ
２１ インバータ回路
２２ インバータ回路
５０ レベルシフト回路
５０Ａ レベルシフト回路
５０Ｂ レベルシフト回路
５１ レベルシフト回路
６０ バッファ回路
１００ ソースドライバ
１０１ ゲートドライバ
１０２ 表示部
１０３ 画素
１０３ａ 画素回路
１０３ｂ 画素回路
１０３ｃ 画素回路
１０４ 補正回路
５５０ トランジスタ
５５２ トランジスタ
５５４ トランジスタ
５６０ 容量素子
５６２ 容量素子
５７０ 液晶素子
５７２ 発光素子
６６４ 発光素子
６６５ トランジスタ
６６６ トランジスタ
６６７ トランジスタ
６６８ 容量素子
７００ 電子部品
７０１ 半導体装置
７０２ インターポーザ
７０３ パッケージ
７０４ エポキシ樹脂
７０５ ワイヤー
７０６ バンプ端子
７１１ 表示部
７１２Ａ ゲートドライバ
７１２Ｂ ゲートドライバ
７１３ 基板
７１４ ソースドライバ
７１５ ＦＰＣ
７１６ 外部回路基板
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１０ 電子書籍端末
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部
９４３ 操作スイッチ
２１００ ＯＳトランジスタ
２２００ Ｓｉトランジスタ
２２０１ 絶縁体
２２０２ 配線
２２０３ プラグ
２２０４ 絶縁体
２２０５ 配線
２２０７ 絶縁体
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライトユニット
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリー

Claims (7)

  1. 第１電圧と第２電圧の振幅電圧を有する第１信号を、第３電圧と前記第２電圧との振幅電圧を有する第２信号に昇圧する機能を有するレベルシフタ回路であって、
    前記レベルシフタ回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタとを有し、
    前記第１トランジスタ、前記第２トランジスタ、前記第５トランジスタおよび前記第６トランジスタは、ｐチャネル型のトランジスタであり、
    前記第４トランジスタおよび前記第８トランジスタは、ｎチャネル型のトランジスタであり、
    前記第１トランジスタのソース又はドレインの一方は、前記第３電圧を伝える配線に電気的に接続され、
    前記第１トランジスタのソース又はドレインの他方は、前記第２トランジスタのソースまたはドレインの一方に電気的に接続され、
    前記第２トランジスタのソース又はドレインの他方は、前記第３トランジスタのソースまたはドレインの一方に電気的に接続され、
    前記第３トランジスタのソース又はドレインの他方は、前記第４トランジスタのソースまたはドレインの一方、および前記第５トランジスタのゲートに電気的に接続され、
    前記第４トランジスタのソース又はドレインの他方は、前記第２電圧を伝える配線に電気的に接続され、
    前記第５トランジスタのソース又はドレインの一方は、前記第３電圧を伝える配線に電気的に接続され、
    前記第５トランジスタのソース又はドレインの他方は、前記第６トランジスタのソースまたはドレインの一方に電気的に接続され、
    前記第６トランジスタのソース又はドレインの他方は、前記第７トランジスタのソースまたはドレインの一方に電気的に接続され、
    前記第７トランジスタのソース又はドレインの他方は、前記第８トランジスタのソースまたはドレインの一方、および前記第１トランジスタのゲートに電気的に接続され、
    前記第８トランジスタのソース又はドレインの他方は、前記第２電圧を伝える配線に電気的に接続され、
    前記第２トランジスタのゲートおよび前記第４トランジスタのゲートは、前記第１信号を伝える配線に電気的に接続され、
    前記第６トランジスタのゲートおよび前記第８トランジスタのゲートは、前記第１信号の反転信号を伝える配線に電気的に接続され、
    前記第３トランジスタのゲートおよび前記第７トランジスタのゲートは、前記第１トランジスタのソースまたはドレインの一方と、前記第２トランジスタのソースまたはドレインの一方と、前記第５トランジスタのソースまたはドレインの一方と、前記第６トランジスタのソースまたはドレインの一方と、に流れる電流量を制限するための前記第２電圧と前記第３電圧の間の定電圧を伝える配線に電気的に接続され、
    前記第２信号を伝える配線は、前記第７トランジスタのソース又はドレインの他方、前記第８トランジスタのソースまたはドレインの一方、および前記第１トランジスタのゲートに電気的に接続される、レベルシフト回路。
  2. 請求項１において、
    前記第４トランジスタおよび前記第８トランジスタは、チャネルが形成される半導体層を有し、
    前記半導体層は、酸化物半導体を有するレベルシフト回路。
  3. 請求項１または２において、前記第４トランジスタまたは前記第８トランジスタの少なくとも一方は、バックゲートを有するレベルシフト回路。
  4. 請求項１乃至３のいずれか一において、
    前記第３トランジスタおよび前記第７トランジスタは、ｐチャネル型のトランジスタである、レベルシフト回路。
  5. 請求項１乃至３のいずれか一において、
    前記第３トランジスタおよび前記第７トランジスタは、ｎチャネル型のトランジスタであり、チャネルが形成される半導体層を有し、
    前記半導体層は、酸化物半導体を有するレベルシフト回路。
  6. 請求項１乃至５のいずれか一のレベルシフト回路と、シフトレジスタ、データラッチ、パストランジスタロジック、電圧生成回路またはアンプのいずれか一とを有するドライバＩＣ。
  7. 請求項１乃至５のいずれか一のレベルシフト回路と、表示部とを有する電子機器。
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