JP6835245B2 - 半導体装置 - Google Patents

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Description

本発明は、複数の半導体素子を有する半導体装置に係り、特に、半導体素子の熱抵抗を低減して発熱を抑制する技術に関する。
例えば、特許文献１には、２系統の３相インバータを並列接続する際に、各相において一方の系統の上アームを構成するモジュールと他方の系統の下アームを構成するモジュールを隣接させ、同一アームを構成するモジュールを千鳥状に配置することにより、インバータを構成する各半導体素子の温度上昇を抑制することが開示されている。
国際公開２００８／１１１５４４号
しかしながら、上述した特許文献１に開示された従来例は、上アームまたは下アームを構成するモジュール間の距離が長くなるように配置しているものの、同一モジュール内での半導体素子の配置について言及されておらず、更なる熱抵抗の低減ができないという問題があった。
本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、より一層熱抵抗を低減することが可能な半導体装置を提供することにある。
上記目的を達成するため、本願発明は、各半導体素子の電圧印加領域を、当該半導体素子全体の平面視の面積よりも狭く構成し、更に、上アーム及び下アームのうちの一方のアームを構成する第１の半導体素子と、一方のアームを構成する直近の第２の半導体素子との最短距離が、前記第１の半導体素子と、他方のアームを構成する直近の第３の半導体素子との最短距離よりも長くなるように、各半導体素子を配置する。
本発明に係る半導体装置では、熱抵抗を低減することができる。
図１は、本発明の第１実施形態に係る半導体装置の、４つの半導体素子の上面図である。 図２は、図１に示す半導体素子のＡ−Ａ’断面図である。 図３は、インバータの一つの相の上アーム、下アームを示す回路図である。 図４は、第１実施形態に係る半導体装置の上面図である。 図５は、図４に示す半導体装置のＢ−Ｂ’断面図である。 図６は、図４に示す上面図において、電流の方向を記入した説明図である。 図７Ａは、従来の方法で半導体素子を配置したときの熱干渉を示す説明図である。 図７Ｂは、第１実施形態に係る半導体素子の配置としたときの熱干渉を示す説明図である。 図８は、２つの相を構成する半導体素子を一つの基板に設けた半導体装置の、側面方向の断面図である。 図９は、第２実施形態に係る半導体装置の、側面方向の断面図である。 図１０は、第２実施形態に係る半導体装置の上面図である。 図１１は、第３実施形態に係る半導体装置の、４つの半導体素子の上面図である。 図１２Ａは、第３実施形態に係る半導体素子の上面図である。 図１２Ｂは、第３実施形態に係る半導体素子の裏面図である。 図１３は、図１１に示す半導体装置のＣ−Ｃ’断面図である。
以下、本発明の実施形態を図面に基づいて説明する。
［第１実施形態の説明］
図１〜図６を参照して本発明の第１実施形態について説明する。図１は、第１実施形態に係る半導体装置に設けられる半導体素子を示す上面図、図２は、図１に示す半導体素子のＡ−Ａ’断面図、図３は、インバータの一つの相の上アーム、下アームを示す回路図である。図４は、半導体素子に電極を有する基板を設けた構成を示す上面図、図５は、図４のＢ−Ｂ’断面図、図６は、各電極間に流れる電流を示す説明図である。
図３に示すように、インバータの一つの相は、上アームを構成するＭＯＳＦＥＴ（Ｑ１）と下アームを構成するＭＯＳＦＥＴ（Ｑ２）を備えており、各ＭＯＳＦＥＴ（Ｑ１）、（Ｑ２）は、直列接続されている。例えば、３相インバータでは、図３に示す直列接続回路が３系統設けられることになる。
第１実施形態では、各ＭＯＳＦＥＴ（Ｑ１）、（Ｑ２）がそれぞれ２つの半導体素子の並列接続で構成される場合を例に挙げて説明する。即ち、図１に示す４つの半導体素子のうち、半導体素子１ａ、１ｂがＭＯＳＦＥＴ（Ｑ１）に対応し、半導体素子２ａ、２ｂがＭＯＳＦＥＴ（Ｑ２）に対応する。各ＭＯＳＦＥＴ（Ｑ１）、（Ｑ２）は、時間差をもってオン、オフ動作する。なお、本実施形態では、インバータのスイッチング素子としてＭＯＳＦＥＴを用いる例を説明するが、例えばＩＧＢＴ等の他の半導体スイッチを用いることも可能である。また、図１に示す各半導体素子は、主電極が一方の主面に設けられ、電流の流れる方向が横方向である横型半導体素子を用いて構成されている。
図３に示すように、上アームを構成するＭＯＳＦＥＴ（Ｑ１）のドレインは、例えば直流電源（図示省略）の正極等の高電位となる第１主電極５に接続され、ソースは出力電極である第３主電極７に接続されている。一方、下アームを構成するＭＯＳＦＥＴ（Ｑ２）のドレインは、第３主電極７に接続され、ソースは直流電源の負極等の低電位となる第２主電極６に接続されている。低電位は、例えばグランド電位である。即ち、２つの上アーム及び下アームは直列接続され、直列接続された回路の一方の端部であるＭＯＳＦＥＴ（Ｑ１）のドレインは第１主電極５に接続され、更に直流電源の高電位側に接続されている。また、他方の端部であるＭＯＳＦＥＴ（Ｑ２）のソースは、第２主電極６に接続され、更に直流電源の低電位側に接続されている。双方の接続点は、第３主電極７に接続されている。
上アームのＭＯＳＦＥＴ（Ｑ１）は、図１に示す２つの半導体素子１ａ、１ｂが並列接続されて構成される。下アームのＭＯＳＦＥＴ（Ｑ１）は、２つの半導体素子２ａ、２ｂが並列接続されて構成される。勿論、各ＭＯＳＦＥＴが、３以上の半導体素子の並列接続で構成されることや、ＭＯＳＦＥＴ（Ｑ１）が１つの半導体素子で構成され、ＭＯＳＦＥＴ（Ｑ２）が２つの半導体素子で構成されてもよい。上アームと下アームの合計で３つ以上の半導体素子が設けられていれば良い。
図１、図２に示すように、４個の半導体素子１ａ、１ｂ、２ａ、２ｂは、矩形状をなす平面部材１７の上面に設置されている。このうち、２つの半導体素子１ａ、１ｂは対角の位置に配置され、残りの２つの半導体素子２ａ、２ｂも同様に対角の位置に配置されている。即ち、上アームのＭＯＳＦＥＴ（Ｑ１）を構成する半導体素子１ａ、１ｂ、及び下アームのＭＯＳＦＥＴ（Ｑ２）を構成する半導体素子２ａ、２ｂは、互い違いに（千鳥状に）配置されている。更には、図４に示すように、上アームを構成する半導体素子１ａと１ｂを結ぶ線Ｓ１は、下アームを構成する半導体素子２ａと２ｂを結ぶ線Ｓ２と交差するように、各半導体素子が配置されている。また、各半導体素子１ａ、１ｂ、２ａ、２ｂは、平面部材１７の上に接して配置されている。
なお、各ＭＯＳＦＥＴ（Ｑ１）、（Ｑ２）を構成する半導体素子がそれぞれ３つである場合には、図１に示す上アームの半導体素子１ｂに隣接して下アームの半導体素子が設けられ、下アームの半導体素子２ｂに隣接して上アームの半導体素子が設けられることになる。つまり、それぞれ３つの半導体素子が互い違いに配置される。また、図１、図２では、平面部材１７上に各半導体素子が直接的に接している例を示しているが、別部材を介して間接的に接していてもよい。
半導体素子と平面部材１７との接続には、はんだや蝋材等の直接接合や、グリース等の間接接合する方法を用いることができる。半導体素子より発せられる熱を平面部材１７を通じて効率良く放出するように、冷却装置を設ける構成としてもよい。冷却方式は空冷でも水冷でもよい。平面部材１７に図示省略のフィンを取り付ける構成としてもよいし、半導体素子の反対主面２６にフィンが直接設けられていてもよい。更には、平面部材１７が反対主面２６側ではなく、一主面２５側に設けられていてもよい。
一主面２５と反対主面２６は、絶縁或いは半絶縁状態とされている。平面部材１７は絶縁物でもよいが、導電性部材として図３に示すような高電位や出力電位、低電位（グランド）と電気的に接続されていてもよい。
更に、図１、図２に示すように、上アームを構成する半導体素子１ａ、１ｂと、下アームを構成する半導体素子２ａ、２ｂの各素子上面（一主面２５上）の中央部には、電圧が印加される領域である上面電圧印加領域３が形成されている。「電圧印加領域」とは、例えばＭＯＳＦＥＴのソース領域、ドレイン領域であり、直流電源より直流電圧が印加して電流が流れる領域である。ＭＯＳＦＥＴの作動時には電圧印加領域に電流が流れて発熱する。各半導体素子は、上面にのみ電圧印加領域が設けられる横型半導体素子である。そして、電流が横方向（水平方向）に流れてスイッチ動作や還流動作を担う。
また、上面電圧印加領域３の面積は、半導体素子全体の平面視の面積よりも小さい。即ち、半導体素子の、電圧が印加される領域である上面電圧印加領域３は、平面部材１７の法線方向からの平面視で、半導体素子全体の面積よりも狭く構成されている。
そして、図４に示すように、各半導体素子の上面電圧印加領域３は、前述した第１主電極５、第２主電極６、第３主電極７のうちの少なくとも２つと接続されている。また、図２に示すように、各半導体素子の反対主面２６は平面部材１７に接している。また、図示を省略するが、平面部材１７と第２主電極６が電気的に接続されていてもよい。
なお、各半導体素子は、スイッチのみ、或いは還流のみを行う半導体素子をそれぞれ別体で用いてもよい。また、スイッチ・還流の双方を行える半導体素子を用いてもよい。
半導体素子は、ＭＯＳ構造、或いはＨＥＭＴ構造を有することが望ましい。また、半導体素子の材料として、Ｓｉ（珪素）やＳｉＣ（炭化珪素）、ＧａＮ（窒化ガリウム）、他からなるものや、それらの組み合わせとするのが望ましい。
また、同一アームを構成する各半導体素子が互い違いに配置されていることにより、同一アームを構成する直近の半導体素子の間の距離は、異なるアームを構成する直近の半導体素子の間の距離よりも長い。具体的には、図１に示す半導体素子１ａと１ｂとの端部間の最短距離Ｌ１（同一アームの半導体素子の最短距離）は、半導体素子１ａと２ａとの端部間の最短距離Ｌ２（異なるアームの半導体素子の最短距離）よりも長い。
即ち、上アームを構成する半導体素子１ａ（第１の半導体素子）と、上アームを構成する直近の半導体素子１ｂ（第２の半導体素子）との最短距離（Ｌ１）が、半導体素子１ａと、下アームを構成する直近の半導体素子２ａ（第３の半導体素子）との最短距離（Ｌ２）よりも長くなるように（Ｌ１＞Ｌ２）、各半導体素子が配置されている。
また、半導体素子全体の平面視（平面部材１７の法線方向からの平面視）の面積よりも、半導体素子に搭載される上面電圧印加領域３の面積の方が狭い。即ち、上面電圧印加領域３は、半導体素子の一主面２５上の内側に形成されている。このため、上アームの半導体素子１ａに搭載される上面電圧印加領域３と、下アームの半導体素子２ａに搭載される上面電圧印加領域３との間の最短距離Ｌ３（図１参照）が、双方の絶縁距離となり、「Ｌ３＞Ｌ２」である。従って、必要な耐電圧で最短距離Ｌ３を設定すれば良いことになり、半導体素子間の最短距離Ｌ２を短くすることが可能である。
また、図４、図５に示すように、各半導体素子の一主面上には、基板１１が設けられている。基板１１と各半導体素子で、半導体モジュール１０が構成される。基板１１は、各半導体素子を接続するための第１主電極５、第２主電極６、第３主電極７が内蔵された多層基板である。基板１１は、プリント基板やＬＴＣＣ（低温同時焼成セラミックス；Low Temperature Co-fired Ceramics）等で形成してもよいし、各端子も含めてプリント基板等に設けてもよい。なお、図４では第２主電極６を透視して記載し、且つ、図５に記載しているアンダーフィル９を省略している。
図４に示すように、第１主電極５は、各半導体素子を搭載する平面部材１７の外周側に設けられ、半導体素子１ａの外周側の接続部（一方の接続部）と端部５ａで接続され、且つ、半導体素子１ｂの外周側の接続部と端部５ｂで接続されている。即ち、半導体素子１ａ、１ｂは、２つの接続部を有し、第１主電極５は、２つの接続部のうち、平面部材１７の外周側となる一方の接続部に接続されている。そして、第１主電極５は、高電位入力端子２２（接続端子）を介して外部に引き出されている。
第３主電極７は、平面部材１７の内側に設けられ、各半導体素子の内側の接続部（他方の接続部）と、端部７ａ〜７ｄで接続されている。即ち、第３主電極７は、半導体素子１ａの内側の接続部と端部７ａで接続され、半導体素子２ａの内側の接続部と端部７ｂで接続され、半導体素子２ｂの内側の接続部と端部７ｃで接続され、半導体素子１ｂの内側の接続部と端部７ｄで接続されている。そして、第３主電極７は、出力端子２４（接続端子）を介して外部に引き出されている。
第２主電極６は、第１主電極５、第３主電極７と略平行で、且つ上方に、平面部材１７の法線方向の平面視で、各半導体素子を覆うように（重複するように）配置されている。そして、第２主電極６は、半導体素子２ａの外周側の接続部（一方の接続部）と接続ビア８で接続され、且つ、半導体素子２ｂの外周側の接続部と接続ビア８で接続されている。そして、第２主電極６は、低電位入力端子２３（接続端子）を介して外部へ引き出されている。主電極と端子は一枚の金属としてもよいし、複数の金属をはんだ等で接続、組み合わせて構成してもよい。
高電位入力端子２２と低電位入力端子２３は、同一の側辺に設けられ、その反対側の側辺に出力端子２４が設けられている。即ち、第１主電極５及び第２主電極６は、矩形状をなす平面部材１７の一の側辺から外部に引き出され、第３主電極７は、一の側辺と対向する他の側辺から外部に引き出されている。
また、各主電極５、６、７を、平面部材１７の法線方向から平面視した際の面積は、第２主電極６、第１主電極５、第３主電極７の順に大きく形成されている。第３主電極７の面積を相対的に小さくすることにより、電気的な振動と寄生の浮遊容量を抑制できる。第２主電極６は、平面視で第１主電極５、及び第３主電極７と重複して配置されている。
図５に示すように、上面電圧印加領域３と各主電極５、６、７は、接続ビア８を介してはんだ等により電気的に接続されている。更に、接続した領域の隙間を埋めるために、樹脂等のアンダーフィル９が充填されており、接続周辺の絶縁を確保している。更に、第１主電極５、第２主電極６、第３主電極７、及び各半導体素子は、ほぼ平行となるように配置されている。
図６に示すように、第１主電極５、第２主電極６、及び第３主電極７は、それぞれ接続端子に到達するまでの電流経路が２以上存在している。具体的には、第１主電極５は、端部５ａに接続される経路と端部５ｂに接続される経路の、２つの電流経路を有している。第２主電極６は、図６に示す２つの接続ビア８に接続される２つの電流経路を有している。更に、第３主電極７は、４つの端部７ａ〜７ｄに接続される４つの電流経路を有している。
また、図５に示すように、第１主電極５、第２主電極６、第３主電極７、及び各半導体素子１、２は、平面部材１７と平行な方向である側面視で、互いに平行に配置されている。そして、側面視で、第２主電極６と半導体素子との間に、第１主電極５及び第３主電極７が設けられている。
［第１実施形態の作用の説明］
次に、上述のように構成された第１実施形態に係る半導体装置の作用について説明する。図１に示したように、上アームを構成する２つの半導体素子１ａ、１ｂは、互い違いに配置されている。従って、上アームを構成する半導体素子１ａと１ｂの最短距離Ｌ１は、上アームを構成する半導体素子１ａと下アームを構成する半導体素子２ａとの最短距離Ｌ２よりも長い。
従来のように、互い違いに配置しない場合、即ち、図７Ａに示すように、半導体素子１ａと１ｂを隣接させ、半導体素子２ａと２ｂを隣接させて配置した場合には、発熱する領域の重複範囲が広くなって大きな熱干渉が生じる。即ち、半導体素子１ａ、１ｂによる発熱領域をそれぞれＲ１、Ｒ２とすると、図７Ａの場合には、発熱領域Ｒ１、Ｒ２が広範囲で重複している。しかし、図７Ｂの場合にはほとんど重複していない。従って、従来の配置と対比して熱干渉を低減でき、熱抵抗が低下していることが理解される。その結果、発熱した熱を効果的に放熱することが可能となる。
また、図６に示すように、第１主電極５に接続される高電位入力端子２２と、第２主電極６に接続される低電位入力端子２３が、基板１１の同一の側辺から引き出されている。このため、電流は、図中の矢印Ｙ１、及びＹ２の方向に流れることになり、電流の向きが逆向きとなっている。このため、相互インダクタンスが生じ、該相互インダクタンスにより寄生インダクタンスを低減できる。
更に、２つの相の同一アーム間で第１主電極５、及び第２主電極６を共通とすることもできる。図８は、インバータを構成する２つの相（第１の相、第２の相；例えば、Ｕ，Ｖ，ＷのうちのＵ相とＶ相）を一つの半導体モジュールで構成したときの側面方向の断面図である。図８に示すように、第１の相の上下アームを構成する半導体素子１ａ-1、２ａ-1、及び第２の相の上下アームを構成する半導体素子１ａ-2、２ａ-2が横方向に並んで配置されている。このような構成において、半導体素子２ａ-1に接続する第１主電極５と半導体素子１ａ-2に接続する第１主電極５を共通化している。第２主電極６についても同様に、接続ビア８を設けることで、第１の相と第２の相の第２主電極６を共通化できる。
［第１実施形態の効果の説明］
第１実施形態に係る半導体素子では、以下に示す効果を達成することができる。
（１）上アームを構成する半導体素子１ａ、１ｂと、下アームを構成する半導体素子２ａ、２ｂを互い違いに配置しているので、半導体素子の面積を変えることなく、同一アームを構成する半導体素子どうしの最短距離を離間することができる。このため、図７Ｂに示したように熱干渉を低減でき、半導体装置の発熱を抑制することができる。
更に、半導体素子全体の平面視の面積よりも上面電圧印加領域３（電圧印加領域）の面積が狭く構成されているので（図１のＬ３＞Ｌ２）、絶縁するための最短距離Ｌ３を確保できれば、上下アームの素子間の最短距離Ｌ２を短くできる。このため、半導体装置をより小型化することができる。
即ち、従来においては熱抵抗を犠牲にして、上下アーム間の半導体素子の距離を狭めて小型化を図ろうとしても、ＩＧＢＴやＭＯＳＦＥＴ等の縦型構造のパワー半導体素子の反対主面（裏面）は、素子のチップサイズと等しいため、必要な絶縁距離以上に上下アーム間の半導体素子の距離を狭めることができなかった。しかし、本実施形態では、上下アーム間の素子間距離を絶縁距離以下とすることができるので、より小型化することができる。従って、本実施形態では、熱干渉の低減、及び小型化を両立することができる。
（２）上アームを構成する半導体素子１ａと１ｂを結ぶ線は、下アームを構成する半導体素子２ａと２ｂを結ぶ線と交差する。従って、半導体モジュール１０の面積を広げることなく同一アームを構成する半導体素子どうしの最短距離を長くすることができる。このため、半導体素子間に生じる熱干渉を低減させることができ、熱抵抗を低減させることが可能となる。
（３）半導体素子を全て横型半導体素子とすることにより、半導体素子の反対主面２６を上面電圧印加領域３と絶縁することができるので、全ての半導体素子を平面部材１７上の同一面上に揃えることができる。このため、シンプル化、小型化を図ることができ、集積化しやすい。また、半導体素子の上面電圧印加領域３を有する面の向きを揃えることにより、配線等の電気的な接続のレイアウトの自由度が増す。また、各半導体素子で生じる熱を、平面部材１７を通じて効率良く放出し、半導体装置の発熱を抑制することができる。
（４）平面部材１７を第２主電極６と同電位にすることにより、シールド効果を得ることができる。また、ＧａＮ等のＨＥＭＴ構造でカレントコラプスの問題を有する半導体素子においては、電解緩和の役割を果たし、カレントコラプスの問題を軽減することができる。
（５）ＭＯＳ構造やＨＥＭＴ構造のような双方向に動作可能な半導体素子を用いることで、ＩＧＢＴ＋ダイオードのように２種類の素子を用いることが不要となる。また、ＳｉＣやＧａＮ等のワイドバンドギャップ半導体を使用した半導体素子を用いることで、小型で低損失な半導体装置を提供することが可能となる。
（６）高電位である第１主電極５、及び低電位である第２主電極６に流れる電流が半導体素子を介して折り返すように流れるので、相互インダクタンスが生じ、この相互インダクタンスにより寄生インダクタンスを低減することが可能となる。
（７）各主電極５、６、７は、第２主電極６、第１主電極５、第３主電極７の順で面積が大きくなるように構成することにより、出力側の電位を持つ第３主電極７の面積が相対的に小さくなり、電気的な振動と寄生の浮遊容量を抑制できる。
（８）第２主電極６が、第１主電極５及び第３主電極７を覆うように配置されることにより、シールド効果を得ることができ、更に、電極間の磁界強度を上げることができるので、相互インダクタンスの作用によって寄生インダクタンスを低減することが可能となる。
（９）各主電極５、６、７、及び各半導体素子を、略平行に配置することにより、相互インダクタンスや磁界強度を高めることができ、寄生インダクタンスの低減効果を高めることができる。その結果、半導体素子や第３主電極７にて生じるノイズを抑制することができる。
（１０）各主電極５、６、７から接続端子に到達するまでの電流経路が２以上存在することにより、各主電極５、６、７に流れる電流を分散することができ、発熱を低減できる。また、複数個所で半導体素子を介して折り返すように電流を流すことができるので（図６参照）、相互インダクタンスによる寄生インダクタンスの低減効果をより高めることが可能となる。
（１１）第１主電極５、及び第２主電極６は、平面部材１７上に配置された各半導体素子の外周側の接続部に接続され、第３主電極７は内側の接続部に接続される。このため、互いに隣接する２つの相の第１主電極５どうしを容易に共通化できる。前述した図８に示したように、半導体素子２ａ-1と１ａ-2を第１主電極５で容易に接続して共通化できる。このため、第１主電極５の必要な面積を削減でき、装置全体の小型化を図ることができる。或いは、一つの相の場合に比べて面積を広く採ることができるので、放熱効率が高まり、より大きい電流を流すことが可能となる。また、第２主電極６についても共通化できるので、２相分の全体をシールドする効果や、インダクタンスの低減効果を高めることができる。更に、第３主電極７は、第１主電極５よりも狭い面積で構成することができるので、電気的な振動や寄生の浮遊容量を低減することができる。
（１２）各主電極５、６、７を同一の基板１１内に設けることにより、各主電極５、６、７と駆動回路とを集積することが可能になる。また、駆動回路と半導体素子間を結ぶ配線距離を短くすることができるので半導体素子をより高速に作動させることができる。
（１３）基板１１として、プリント基板等の量産性が高いものを利用することにより、絶縁性を確保しつつ、各主電極５、６、７、及び半導体素子を平行に配置し易くできる。このため、薄型化、小型化が容易となり、汎用性、量産性を向上させることができる。更に、第１主電極５、または第２主電極６の平面に対して平行に樹脂封止・成形できるので、第３主電極７に対して精度の高い平行度を維持することが可能となる。このため、相互インダクタンスをより効果的に発生することができる。
以上説明したように、第１実施形態に係る半導体装置では、小型化と低熱抵抗化、低インダクタンス化と低熱抵抗化それぞれのトレードオフを改善、両立することが可能となる。
なお、上述した第１実施形態に係る半導体装置においては、以下に示すように種々の変更が考えられる。例えば、第１主電極５、第２主電極６、第３主電極７のそれぞれの位置を入れ替えた場合でも、周囲状況を考慮して配設することにより、寄生インダクタンス低減の効果を得ることが可能である。また、図１では３相インバータのうち、１相の上下アームの構成を示し、図８では２相の上下アームの構成を示したが、３相以上であっても同様の効果を得ることができる。
更に、互いに隣接する上面電圧印加領域３どうしの絶縁に必要な最短距離Ｌ３を確保さえできれば上下アーム間の最短距離Ｌ２はゼロ、つまり上下アーム間の素子が接していてもよく、その場合においても従来と比べて熱干渉を低減することが可能である。
また、本実施形態に係る半導体素子の形状は長方形で、長手方向に向けて異なるアームの半導体素子を配置する例を示したが、長方形の短手方向に半導体素子を横並びした場合でも同様の効果を得ることができる。更に、半導体素子が正方形の場合でも同様の効果を得ることができる。
また、第１実施形態では上下の各アーム毎に２個ずつ、合計４個の半導体素子を設ける例を示しているが、本発明はこの例に限らず、上下アームの素子数は増えても、どちらかのアームの半導体素子を一つにしても熱干渉低減の効果を得ることができる。例えば、３行、３列で合計９個の半導体素子を設けることや、半導体素子の並びを２列固定とし、行方向に数を増やしてもよい。上下アームを構成する半導体装置の要件や、インバータのレイアウトによって適宜変更することが可能である。
また、本実施形態では各半導体素子を同一の平面部材１７に接して設ける例を示したが、他の部材を介して間接的に平面部材１７に接しても構わない。更には、同一平面上ではなく、配線の複雑さを犠牲にすれば、平面部材１７の表面、裏面の双方に半導体素子を配置しても、熱干渉を低減し熱抵抗を低下する効果を得ることができる。
［第２実施形態の説明］
次に、図９、図１０を参照して、第２実施形態について説明する。図９は、第２実施形態に係る半導体装置の側面方向の断面図、図１０は、図９の上面図である。図９に示すように、第２実施形態に係る半導体装置は、第１実施形態と対比して、基板１１内に、第１駆動回路層１８、及び第２駆動回路層１９が設けられている点、及び、２つのドライバＩＣ２０、２１を設けている点で相違する。それ以外の構成は、第１実施形態で示した図５と同様であるので、同一符号を付して構成説明を省略する。
図９に示すように、基板１１内の、第２主電極６の上方には、平板形状の第２駆動回路層１９が設けられ、更にその上方に第１駆動回路層１８が設けられている。即ち、第１主電極５、第２主電極６、第３主電極７、及び半導体素子を駆動する駆動回路が同一の基板１１に設けられている。
第１駆動回路層１８には各種の駆動回路が搭載される。第２駆動回路層１９をグランドまたは低電位とすることができる。また、基板１１の上面には、上アームを構成する半導体素子１ａ、１ｂを駆動するための上アーム側ドライバＩＣ２０（第１ドライバＩＣ）、及び、下アームを構成する半導体素子２ａ、２ｂを駆動するための下アーム側ドライバＩＣ２１（第２ドライバＩＣ）が設けられている。この際、図１０に示すように、下アームを構成する半導体素子２ａの上面に上アーム側ドライバＩＣ２０が設けられ、上アームを構成する半導体素子１ａの上面に下アーム側ドライバＩＣ２１が設けられている。即ち、上アームを構成する半導体素子と下アーム側ドライバＩＣ２１は平面視で重複し、下アームを構成する半導体素子と上アーム側ドライバＩＣ２０は平面視で重複している。
そして、このような構成においても、前述した第１実施形態と同様の効果を得ることができる。更に、下アームを構成する半導体素子２ａの上面に、上アームの半導体素子１ａ、１ｂを駆動するための上アーム側ドライバＩＣ２０を設置することにより、上アーム側ドライバＩＣ２０から各半導体素子１ａ、１ｂまでの距離を均一にすることができる。同様に、上アームを構成する半導体素子１ａの上面に、下アームの半導体素子２ａ、２ｂを駆動するための下アーム側ドライバＩＣ２１を設置することにより、下アーム側ドライバＩＣ２１から各半導体素子２ａ、２ｂまでの距離を均一にすることができる。
このような構成により、ドライバＩＣから各半導体素子までの距離を等長、最短にすることができるので、並列駆動する各半導体素子を高速に作動することが可能になる。
従来のように、縦方向、或いは横方向に並べて配置した各半導体素子から駆動回路までの配線長は中心の位置を取ることが難しく、配線長が不均一になったり、長さを揃えるために長くなったりしてしまう問題があった。本実施形態では、複数有する半導体素子への配線をできるだけ等長にしつつ、配線長を短くすることが可能となるので、並列駆動する半導体素子を高速に作動させることができる。
また、同一基板内に駆動回路及び各主電極を集積化する構成とすれば、第２駆動回路層１９をグランド、或いは低電位とすることで、駆動回路側の弱電と主電極側の強電を分離でき、シールド効果、ノイズレベルを低下させる効果が得られる。また、本実施形態では、図９に示したように、第１駆動回路層１８と第２駆動回路層１９の２層で構成する例を示したが、１層または３層以上で構成してもよい。
なお、上述した第２実施形態において、シールド効果を犠牲にすれば、第１駆動回路層１８、第２駆動回路層１９を有する基板と、各主電極５、６、７を有する基板をそれぞれ別個の基板に形成してもよい。
［第３実施形態の説明］
次に、第３実施形態について説明する。図１１は、第３実施形態に係る半導体装置の構成を示す上面図、図１２Ａ、図１２Ｂはそれぞれ、半導体装置に用いる縦型の半導体素子の上面図、及び裏面図である。図１３は、図１１に示すＣ−Ｃ’断面図である。
図１１に示すように、第３実施形態に係る半導体装置は、上アームを構成する２つの半導体素子３１ａ、３１ｂ、及び下アームを構成する２つの半導体素子３２ａ、３２ｂを有しており、各半導体素子は平面部材１７上に設けられている。また、半導体素子３１ａ、３１ｂは対角の位置に配置され、半導体素子３２ａ、３２ｂも同様に対角の位置に配置されている。即ち、上アームを構成する半導体素子３１ａ、３１ｂと、下アームを構成する半導体素子３２ａ、３２ｂは互い違いに配置されている。
図１２Ａ、図１２Ｂに示すように、各半導体素子３１、３２の上面（一主面上）には、ゲート１６及び上面電圧印加領域３が形成され、裏面（反対主面）には下面電圧印加領域４が形成されている。半導体素子３１、３２は、一主面及び反対主面の双方に電圧印加領域（上面電圧印加領域３、下面電圧印加領域４）を有し、各電圧印加領域３、４は、半導体素子３１、３２の平面視の面積よりも狭い。そして、一主面から反対主面、或いは反対主面から一主面に向けて電流が流れる。即ち、縦方向に電流が流れる。
なお、図１１では、上アームを構成する半導体素子３１ａ、３１ｂ、及び下アームを構成する半導体素子３２ａ、３２ｂが全て縦型半導体素子である例を示しているが、いずれか一方のアームを構成する半導体素子を横型半導体素子に置き換えて、縦型と横型を組み合わせる構成としてもよい。
また、上アームを構成する半導体素子３１ａ、３１ｂと、下アームを構成する半導体素子３２ａ、３２ｂの反対主面２６はそれぞれ下面電圧印加領域４を有しており、双方を絶縁する必要がある。このため、反対主面２６と平面部材１７との間には、絶縁基板３３を設けて双方が短絡することを防止する。
そして、第３実施形態に係る半導体装置においても、前述した第１実施形態と同様に、上アームを構成する半導体素子３１ａ、３１ｂと下アームを構成する半導体素子３２ａ、３２ｂが平面部材１７上に互い違いに配置されている。従って、図１１に示すように、上アームを構成する半導体素子３１ａと３１ｂの最短距離（第１の半導体素子と一方のアームを構成する直近の第２の半導体素子との最短距離）が、上アームを構成する半導体素子３１ａと下アームを構成する半導体素子３２ａとの最短距離（第１の半導体素子と他方のアームを構成する直近の第３の半導体素子との最短距離）よりも長くなるように配置される。その結果、同一のアームの半導体素子を隣接させる場合と対比して、熱抵抗を低減することが可能となる。
また、各半導体素子３１、３２の面積（平面視の面積）よりも、上面電圧印加領域３及び下面電圧印加領域４の面積は狭く構成されている。このため、図１３に示すように、上アームを構成する半導体素子３１ａ、３１ｂと、下アームを構成する半導体素子３２ａ、３２ｂとの間の最短距離Ｌ２よりも、電圧印加領域間の距離である絶縁距離Ｌ１２を長く確保することができる。その結果、必要な電圧印加領域間の距離を確保できる範囲で、絶縁距離Ｌ１２を狭めることができるので、従来と対比して熱干渉を低減し、小型化と熱抵抗の低下を両立することができる。
図１１では４個の半導体素子が縦型半導体である例を示すが、上アーム及び下アームのうちのいずれか一方のアームを構成する半導体素子を縦型半導体とし、他方のアームを構成する半導体素子を横型半導体として構成することも可能である。
上記した第３実施形態において、半導体素子の形状や配置方法は、図１１に示す例に限定されるものではなく、長方形状の半導体素子を用いることや、一つのアームに対して３つ以上の半導体素子を互い違いに配置する構成としてもよい。
また、半導体の種類はＭＯＳＦＥＴ等の双方向に電流を流すことが可能な素子を使用すれば、ＩＧＢＴ＋ダイオードのように素子を２種類用いることが不要になる。更に、ＳｉＣやＧａＮ等のワイドバンドギャップ半導体を使用した半導体素子を用いることで、より小型で低損失な半導体装置を提供することができる。
以上、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
１、３１ 上アーム側半導体素子
２、３２ 下アーム側半導体素子
３ 上面電圧印加領域
４ 下面電圧印加領域
５ 第１主電極
６ 第２主電極
７ 第３主電極
８ 接続ビア
９ アンダーフィル（樹脂）
１０ 半導体モジュール
１１ 基板
１６ ゲート
１７ 平面部材
１８ 第１駆動回路層
１９ 第２駆動回路層
２０ 上アーム側ドライバＩＣ（第１ドライバＩＣ）
２１ 下アーム側ドライバＩＣ（第２ドライバＩＣ）
２２ 高電位入力端子
２３ 低電位入力端子
２４ 出力端子
２５ 一主面
２６ 反対主面
３３ 絶縁基板

Claims (13)

  1. 平面部材上に直接的または間接的に配置され、互いに時間差をもってオン、オフ動作する上アーム、及び下アームを構成する少なくとも３つの半導体素子を有する半導体装置であって、
    前記各半導体素子の、電圧が印加される領域である電圧印加領域は、前記平面部材の法線方向からの平面視で、半導体素子全体の面積よりも狭く、
    前記上アーム及び下アームのうちの一方のアームを構成する第１の半導体素子と、前記一方のアームを構成する直近の第２の半導体素子との端部間の最短距離が、
    前記第１の半導体素子と、他方のアームを構成する直近の第３の半導体素子との端部間の最短距離、よりも長くなるように、各半導体素子を配置され、
    前記上アーム及び下アームは直列接続され、
    前記直列接続された上アーム及び下アームの一方の端部に接続され、且つ直流電源の高電位側に接続される第１主電極と、
    前記直列接続された上アーム及び下アームの他方の端部に接続され、且つ前記直流電源の低電位側に接続される第２主電極と、
    前記上アームと下アームとの接続点に接続される第３主電極と、を有し、
    前記各半導体素子の電圧印加領域は、前記第１主電極、前記第２主電極、前記第３主電極のうちの少なくとも２つと接続され、
    前記平面部材は、前記半導体素子の前記電圧印加領域が設けられる面とは反対の面に設けられ、且つ、前記第２主電極と電気的に接続されていること
    を特徴とする半導体装置。
  2. 前記上アームを構成する半導体素子、及び下アームを構成する半導体素子は、それぞれ２つ以上設けられ、
    前記上アームを構成する半導体素子の端部どうしを最短で結ぶ線は、前記下アームを構成する半導体素子の端部どうしを最短で結ぶ線と交差すること
    を特徴とする請求項１に記載の半導体装置。
  3. 前記上アームを構成する半導体素子、及び前記下アームを構成する半導体素子の少なくとも一方は縦型半導体素子で構成されること
    を特徴とする請求項１または２に記載の半導体装置。
  4. 前記各半導体素子は、横型半導体素子のみで構成され、前記平面部材の同一面上に接して配置されること
    を特徴とする請求項１または２に記載の半導体装置。
  5. 前記平面部材は矩形状をなし、前記第１主電極及び第２主電極は、前記平面部材の一の側辺から外部に引き出され、
    前記第３主電極は、前記一の側辺と対向する他の側辺から外部に引き出されること
    を特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記第１主電極、第２主電極、及び第３主電極の、前記平面部材の法線方向からの平面視の面積は、第２主電極、第１主電極、第３主電極の順に大きいこと
    を特徴とする請求項１〜４、７のいずれか１項に記載の半導体装置。
  7. 前記第２主電極は、前記平面部材の法線方向からの平面視で前記第１主電極及び前記第３主電極と重複していること
    を特徴とする請求項１〜４、７、８のいずれか１項に記載の半導体装置。
  8. 前記第１主電極、前記第２主電極、前記第３主電極、及び前記半導体素子は互いに平行に配置され、前記平面部材と平行な方向である側面視で、前記第２主電極と前記半導体素子との間に、前記第１主電極及び第３主電極が設けられていること
    を特徴とする請求項１〜４、７〜９のいずれか１項に記載の半導体装置。
  9. 前記各半導体素子は、接続部を有し、
    前記第１主電極、第２主電極、及び第３主電極は、それぞれ当該半導体装置の外部と接続するための接続端子を有し、前記第１主電極、第２主電極、及び第３主電極は、前記半導体素子と接続する接続部からそれぞれの接続端子に到達するまでの電流経路が２以上存在すること
    を特徴とする請求項１〜４、７〜１０のいずれか１項に記載の半導体装置。
  10. 前記半導体素子は、２つの接続部を有し、
    前記第１主電極、第２主電極は、前記２つの接続部のうち、前記平面部材の外周側となる一方の接続部に接続され、前記第３主電極は他方の接続部に接続されること
    を特徴とする請求項１〜４、７〜１１のいずれか１項に記載の半導体装置。
  11. 前記第１主電極、第２主電極、第３主電極、及び前記半導体素子を駆動する駆動回路が同一の基板に設けられること
    を特徴とする請求項１〜４、７〜１２のいずれか１項に記載の半導体装置。
  12. 前記基板はプリント基板で構成され、前記プリント基板の一方の面に前記半導体素子が設けられること
    を特徴とする請求項１３に記載の半導体装置。
  13. 平面部材上に直接的または間接的に配置され、互いに時間差をもってオン、オフ動作する上アーム、及び下アームを構成する少なくとも３つの半導体素子を有する半導体装置であって、
    前記各半導体素子の、電圧が印加される領域である電圧印加領域は、前記平面部材の法線方向からの平面視で、半導体素子全体の面積よりも狭く、
    前記上アーム及び下アームのうちの一方のアームを構成する第１の半導体素子と、前記一方のアームを構成する直近の第２の半導体素子との端部間の最短距離が、
    前記第１の半導体素子と、他方のアームを構成する直近の第３の半導体素子との端部間の最短距離、よりも長くなるように、各半導体素子を配置され、
    前記上アームを構成する半導体素子を駆動する第１ドライバＩＣ、及び、下アームを構成する半導体素子を駆動する第２ドライバＩＣを更に有し、
    前記上アームを構成する半導体素子と前記第２ドライバＩＣは、前記平面部材の法線方向からの平面視で重複し、前記下アームを構成する半導体素子と前記第１ドライバＩＣは前記平面視で重複すること
    を特徴とする半導体装置。
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