JP6817897B2 - 半導体装置及びその制御方法 - Google Patents

Description

本発明は、半導体装置及びその制御方法に関し、例えば温度によらず安定した発振周波数の発振信号を出力するのに適した半導体装置及びその制御方法に関する。

発振回路は、温度に依らず安定した発振周波数の発振信号を出力することが求められている。例えば、非特許文献１及び特許文献１には、発振周波数の温度特性を抑制することが記載されている。

また、特許文献２には、基準電圧の曲率の補正を行うことが記載されている。

特開平１１−２９８２９９号公報 特表２００６−５１９４３３

J. Lee and S. H. Cho, "A 10MHz 80μW 67ppm/°C CMOS reference clock oscillator with a temperature compensated feedback loop in 0.18μm CMOS,"Symp. on VLSI Circuits, pp. 226-227, 2009.

しかしながら、非特許文献１及び特許文献１に開示された構成は、何れも発振周波数の一次温度特性を抑制しているが二次温度特性を抑制していないため、発振周波数を十分に安定させることができないという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、一次温度特性を調整可能な第１及び第２基準電圧を生成する基準電圧生成回路と、前記第１及び前記第２基準電圧を用いて、発振信号を出力する発振回路と、を備え、前記発振回路は、前記第１基準電圧によって駆動され、帰還信号の周波数に応じた電流を出力する、ＲＣ型の変換回路と、前記変換回路から出力された前記電流に応じた電圧と、前記第２基準電圧と、の電位差に応じた制御電圧を生成する制御電圧生成回路と、前記制御電圧に応じた周波数の発振信号を出力する電圧制御発振回路と、前記発振信号を分周して前記帰還信号として出力する分周回路と、を有する、半導体装置。

他の実施の形態によれば、半導体装置は、一次温度特性を調整可能な第１及び第２基準電流を生成する第１及び第２基準電流生成回路と、前記第１及び前記第２基準電流を用いて、発振信号を出力する発振回路と、を備え、前記発振回路は、前記第１基準電流を電圧に変換する第１抵抗素子と、第１及び第２容量素子と、前記第１及び前記第２容量素子に対して、前記第２基準電流の電荷による充電、及び、放電を、発振信号に基づいて相補的に切り替えるスイッチ部と、前記第１抵抗素子から出力された電圧と、前記第１容量素子の電圧と、を比較して、第１比較結果を出力する第１コンパレータと、前記第１抵抗素子から出力された電圧と、前記第２容量素子の電圧と、を比較して、第２比較結果を出力する第２コンパレータと、前記第１比較結果をセット信号として用い、かつ、前記第２比較結果をリセット信号として用いることにより、前記発振信号を出力する、ＳＲラッチ回路と、を備える。

また、一実施の形態によれば、半導体装置の制御方法は、一次温度特性を調整して第１及び第２基準電圧を生成し、前記第１基準電圧によってＲＣ型の変換回路を駆動することにより、帰還信号の周波数に応じた電流を出力し、前記変換回路から出力された前記電流に応じた電圧と、前記第２基準電圧と、の電位差に応じた制御電圧を生成し、前記制御電圧に応じた周波数の発振信号を出力し、前記発振信号を分周して前記帰還信号として出力する。

他の実施の形態によれば、半導体装置の制御方法は、一次温度特性を調整して第１及び第２基準電流を生成し、前記第１基準電流を、抵抗素子を用いて電圧に変換し、第１及び第２容量素子に対して、前記第２基準電流の電荷による充電、及び、放電を、発振信号に基づいて相補的に切り替え、前記抵抗素子から出力された電圧と、前記第１容量素子の電圧と、を比較して、第１比較結果を出力し、前記抵抗素子から出力された電圧と、前記第２容量素子の電圧と、を比較して、第２比較結果を出力し、前記第１及び前記第２比較結果に基づいて前記発振信号を出力する。

前記一実施の形態によれば、温度に依らず安定した発振周波数の発振信号を出力することが可能な半導体装置を提供することができる。

実施の形態１にかかる半導体装置の構成例を示すブロック図である。 図１に示す半導体装置に設けられた基準電圧生成回路の具体的な構成例を示す図である。 基準電圧生成回路により生成された基準電圧Ｖａ，Ｖｂのそれぞれの温度特性を示す図である。 図１に示す半導体装置に設けられた発振回路の具体的な構成例を示す図である。 図４に示す発振回路に設けられた電圧制御発振回路の構成例を示す図である。 二次温度係数に対する補正を実施する前後の発振周波数のそれぞれの温度依存性を示す図である。 図１に示す半導体装置に設けられた発振回路の変形例を示す図である。 図１に示す半導体装置のレイアウト構成の一例を示す図である。 図１に示す半導体装置のレイアウト構成の一例を示す図である。 実施の形態２にかかる半導体装置の構成例を示す図である。 図１０に示す基準電圧生成回路の変形例を示す図である。 実施の形態３にかかる半導体装置の構成例を示す図である。 実施の形態４にかかる半導体装置の構成例を示す図である。 図１３に示す半導体装置に設けられた第１の基準電流生成回路の具体的な構成例を示す図である。 図１３に示す半導体装置に設けられた第２の基準電流生成回路の具体的な構成例を示す図である。 図１３に示す半導体装置の動作を示すタイミングチャートである。

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

＜実施の形態１＞
図１は、実施の形態１にかかる半導体装置１の構成例を示すブロック図である。本実施の形態にかかる半導体装置１は、発振周波数ｆｏの発振信号を出力する発振器であって、一次温度特性を調整可能な２種類の基準電圧Ｖａ，Ｖｂを用いることにより、発振周波数ｆｏの一次温度特性だけでなく、発振周波数ｆｏの二次温度特性を抑制している。それにより、本実施の形態にかかる半導体装置１は、温度に依らず安定した発振周波数の発振信号を出力することができる。以下、具体的に説明する。

図１に示すように、半導体装置１は、基準電圧生成回路１１と、発振回路１２と、を備える。基準電圧生成回路１１は、一次温度特性を個別に調整可能な２種類の基準電圧Ｖａ，Ｖｂを生成する。発振回路１２は、ＲＣ型の発振回路であって、基準電圧Ｖａ，Ｖｂを用いることによって、発振周波数ｆｏの発振信号ＣＬＫを出力する。

（基準電圧生成回路１１の具体的な構成例）
図２は、基準電圧生成回路１１の具体的な構成例を示す図である。
図２に示すように、基準電圧生成回路１１は、オペアンプＡ１と、抵抗素子Ｒ１，Ｒ２と、容量素子Ｃ１と、バイポーラトランジスタＴＲ１と、スイッチ素子ＳＷ１，ＳＷ２と、を備える。本実施の形態では、バイポーラトランジスタＴＲ１が、ＰＮＰ型バイポーラトランジスタである場合を例に説明する。

オペアンプＡ１の非反転入力端子には、外部からの定電圧Ｖｃｏｎｓｔが供給され、オペアンプＡ１の反転入力端子には、帰還電圧Ｖｆｂが供給され、オペアンプＡ１の出力端子から、定電圧Ｖｃｏｎｓｔと帰還電圧Ｖｆｂとの間の電位差が無くなるような電圧が出力される。なお、定電圧Ｖｃｏｎｓｔの温度特性は、少なくとも基準電圧Ｖａ，Ｖｂの温度特性よりも小さければ良く、例えば、基準値から±２％程度の範囲内であればよい。

抵抗素子Ｒ１の一端（ノードＮ１）は、オペアンプＡ１の出力端子に接続され、抵抗素子Ｒ１の他端（ノードＮ２）は、バイポーラトランジスタＴＲ１のエミッタに接続されている。バイポーラトランジスタＴＲ１のベース及びコレクタは、何れも接地電圧端子ＧＮＤに接続されている。

スイッチ素子ＳＷ１は、抵抗素子Ｒ１上に設けられた複数のノードＮ４の中から何れかを選択して、外部出力端子ＯＵＴａに接続する。スイッチ素子ＳＷ１により選択された何れかのノードＮ４の電圧は、基準電圧Ｖａとして、外部出力端子ＯＵＴａを介して、基準電圧生成回路１１の外部に出力される。

スイッチ素子ＳＷ２は、抵抗素子Ｒ１上に設けられた複数のノードＮ３の中から何れかを選択して、オペアンプＡ１の反転入力端子に接続する。スイッチ素子ＳＷ２により選択された何れかのノードＮ５の電圧は、帰還電圧Ｖｆｂとして用いられる。

容量素子Ｃ１は、オペアンプＡ１の出力端子及び反転入力端子間に設けられている。ここで、仮に容量素子Ｃ１が設けられていない場合、抵抗素子Ｒ１及びその寄生容量の影響で第二極点が低周波領域に移動するため、オペアンプＡ１の動作が不安定になる可能性がある。そこで、本実施の形態では、オペアンプＡ１の出力端子及び反転入力端子間に容量素子Ｃ１を設けることより、交流信号に対して抵抗素子Ｒ１を短絡させた状態とすることができるため、オペアンプＡ１の動作を安定させることができる。

抵抗素子Ｒ２は、抵抗素子Ｒ１上のノードＮ３と、接地電圧端子ＧＮＤと、の間に設けられている。また、抵抗素子Ｒ２上に設けられたノードＮ６と外部出力端子ＯＵＴｂとが接続されている。抵抗素子Ｒ２上のノードＮ６の電圧は、基準電圧Ｖｂとして、外部出力端子ＯＵＴｂを介して、基準電圧生成回路１１の外部に出力される。

なお、以下では、（抵抗素子Ｒ２のＧＮＤ側の端とノードＮ６との間の抵抗値）／（抵抗素子Ｒ２の総抵抗値）を抵抗比ｍと称す。また、（抵抗素子Ｒ１のノードＮ２〜Ｎ３間の抵抗値）／（抵抗素子Ｒ１の総抵抗値）を抵抗比θと称す。また、（抵抗素子Ｒ１のノードＮ２とスイッチ素子ＳＷ２により選択されたノードＮ５との間の抵抗値）／（抵抗素子Ｒ１の総抵抗値）を抵抗比γと称す。さらに、（抵抗素子Ｒ１のノードＮ２とスイッチ素子ＳＷ１により選択されたノードＮ４との間の抵抗値）／（抵抗素子Ｒ１の総抵抗値）を、抵抗比βと称す。

ここで、バイポーラトランジスタＴＲ１のベース−エミッタ間電圧Ｖｂｅは、温度上昇に比例して低下する特性、即ち、負の一次温度特性を有する。そのため、基準電圧生成回路１１は、スイッチ素子ＳＷ１，ＳＷ２によって接続を切り替えることにより、例えば図３に示すように、基準電圧Ｖａ，Ｖｂのそれぞれの一次温度特性を自由に設定することができる。

図１に戻り、説明を続ける。
発振回路１２は、周波数／電流変換回路１２１と、制御電圧生成回路１２２と、電圧制御発振回路１２３と、分周回路１２４と、を備える。

周波数／電流変換回路１２１は、少なくとも基準電圧Ｖａによって駆動されるＲＣ型の変換回路であって、帰還信号ｆＣＬＫの周波数に応じた電流Ｉｅを出力する。制御電圧生成回路１２２は、電流Ｉｅに基づき生成された電圧Ｖｅと、基準電圧Ｖｂと、の電位差に応じた直流の制御電圧Ｖｃｔｒｌを生成する。電圧制御発振回路１２３は、制御電圧Ｖｃｔｒｌに応じた周波数の発振信号ＣＬＫを生成する。例えば、電圧制御発振回路１２３は、制御電圧Ｖｃｔｒｌが大きいほど発振周波数ｆｏの大きな発振信号ＣＬＫを生成し、制御電圧Ｖｃｔｒｌが小さいほど発振周波数ｆｏの小さな発振信号ＣＬＫを生成する。分周回路１２４は、発振信号ＣＬＫをＮ（２以上の整数）分周して、帰還信号ｆＣＬＫとして出力する。

（発振回路１２の具体的な構成例）
図４は、発振回路１２の具体的な構成例を発振回路１２ａとして示す図である。図４の例では、発振回路１２を構成する各機能ブロックの具体的な構成が示されている。なお、図４の例では、ボルテージフォロア１２５がさらに設けられている。

ボルテージフォロア１２５は、基準電圧生成回路１１から供給された基準電圧Ｖａをそのまま出力する。具体的には、ボルテージフォロア１２５は、オペアンプＡ３により構成されている。オペアンプＡ３の非反転入力端子には、基準電圧生成回路１１からの基準電圧Ｖａが供給され、オペアンプＡ３の反転入力端子には、オペアンプＡ３の出力がフィードバックして供給される。

周波数／電流変換回路１２１は、抵抗素子Ｒａと、容量素子Ｃ１１，Ｃ１２と、スイッチ素子ＳＷ１１〜ＳＷ１４と、を備える。

抵抗素子Ｒａは、ボルテージフォロア１２５の出力端子と、周波数／電流変換回路１２１の出力端子（ノードＮ１２）と、の間に設けられている。なお、抵抗素子Ｒａは、抵抗値を可変に構成されている。

スイッチ素子ＳＷ１１，ＳＷ１２は、ノードＮ１２と接地電圧端子ＧＮＤとの間に直列に設けられている。スイッチ素子ＳＷ１３，ＳＷ１４は、ノードＮ１２と接地電圧端子ＧＮＤとの間に直列に、かつ、スイッチ素子ＳＷ１１，ＳＷ１２に並列に設けられている。スイッチ素子ＳＷ１１，ＳＷ１４では、何れも帰還信号ｆＣＬＫによってオンオフが制御される。スイッチ素子ＳＷ１２，ＳＷ１３では、何れも帰還信号ｆＣＬＫの反転信号ｆＣＬＫＢによってオンオフが制御される。つまり、スイッチ素子ＳＷ１１，ＳＷ１４と、スイッチ素子ＳＷ１２，ＳＷ１３とでは、互いに相補的にオンオフが制御される。

容量素子Ｃ１１は、例えばＭＯＭ(Metal Oxide Metal)容量であって、スイッチ素子ＳＷ１１，ＳＷ１２間のノードと、接地電圧端子ＧＮＤと、の間に設けられている。容量素子Ｃ１２は、例えばＭＯＭ容量であって、スイッチ素子ＳＷ１３，ＳＷ１４間のノードと、接地電圧端子ＧＮＤと、の間に設けられている。

例えば、スイッチ素子ＳＷ１１，Ｓ１４がオンし、スイッチ素子ＳＷ１２，ＳＷ１３がオフしている場合、抵抗素子Ｒａに流れる電流Ｉｒの電荷が容量素子Ｃ１１に蓄積され、容量素子Ｃ１２に蓄積された電荷が接地電圧端子ＧＮＤに向けて放出される。それに対し、スイッチ素子ＳＷ１１，Ｓ１４がオフし、スイッチ素子ＳＷ１２，ＳＷ１３がオンしている場合、抵抗素子Ｒａに流れる電流Ｉｒの電荷が容量素子Ｃ１２に蓄積され、容量素子Ｃ１１に蓄積された電荷が接地電圧端子ＧＮＤに向けて放出される。

制御電圧生成回路１２２は、オペアンプＡ２と、容量素子Ｃ２，Ｃ３と、を備える。オペアンプＡ２の非反転入力端子には、基準電圧生成回路１１からの基準電圧Ｖｂが供給され、オペアンプＡ２の反転入力端子には、周波数／電流変換回路１２１の出力端子（ノードＮ１２）が接続されている。また、容量素子Ｃ２は、オペアンプＡ２の出力端子及び反転入力端子間に設けられている。容量素子Ｃ３は、オペアンプＡ２の反転入力端子と接地電圧端子ＧＮＤとの間に設けられている。つまり、図４の例では、制御電圧生成回路１２２は、積分器を構成している。以下、制御電圧生成回路１２２を積分器１２２とも称す。

容量素子Ｃ３には、周波数／電流変換回路１２１の出力電流Ｉｅの電荷が蓄積される。オペアンプＡ２は、基準電圧Ｖｂと、容量素子Ｃ３に蓄積された電荷に応じた電圧Ｖｅと、の電位差に応じた制御電圧Ｖｃｔｒｌを出力する。

ここで、発振回路１２の動作が安定している場合、周波数／電流変換回路１２１から積分器１２２に向けて電流Ｉｅが出力されていなくても、電圧Ｖｅは、基準電圧Ｖｂと同じ値に維持される。このとき、抵抗素子Ｒａに流れている電流Ｉｒは、電流Ｉｅとしては用いられず、すべて電流Ｉｃとして容量素子Ｃ１１，Ｃ１２に向けて流れることになる。それに対し、発振回路１２の動作が安定していない場合、電圧Ｖｅを基準電圧Ｖｂと同じ値に維持するために、周波数／電流変換回路１２１から積分器１２２に向けて電流Ｉｅが出力される。このとき、抵抗素子Ｒａに流れている電流Ｉｒの一部又は全部が電流Ｉｅとして用いられ、残りの電流が電流Ｉｃとして容量素子Ｃ１１，Ｃ１２に向けて流れることになる。

図５は、電圧制御発振回路１２３の具体的な構成の一例を示す図である。
図５に示すように、電圧制御発振回路１２３は、奇数個（本例では３個）のインバータＩＮＶ１〜ＩＮＶ３と、Ｐチャネル型のＭＯＳトランジスタＭＰ１と、を有する。インバータＩＮＶ１〜ＩＮＶ３は、リング状に縦続接続されている。インバータＩＮＶ３の出力信号は、電圧制御発振回路１２３の出力信号（発振信号ＣＬＫ）として用いられる。ＭＯＳトランジスタＭＰ１は、電源電圧端子ＶＤＤと、各インバータＩＮＶ１〜ＩＮＶ３の高電位側電源端子と、の間に設けられ、ゲートに制御電圧Ｖｃｔｒｌが供給される。

ここで、制御電圧Ｖｃｔｒｌのレベルに応じてＭＯＳトランジスタＭＰ１のオン抵抗を変化させることにより、インバータＩＮＶ１〜ＩＮＶ３の駆動能力を制御することができる。それにより、電圧制御発振回路１２３の出力信号（発振信号ＣＬＫ）の発振周波数ｆｏが制御される。

発振回路１２ａのその他の構成については、発振回路１２の場合と同様であるため、その説明を省略する。

（発振信号ＣＬＫの安定化のメカニズム）
続いて、発振信号ＣＬＫの安定化のメカニズムについて、計算式を用いて説明する。

上記したように、発振回路１２の動作が安定している場合、周波数／電流変換回路１２１から積分器１２２に向けて電流Ｉｅが流れていなくても、電圧Ｖｅは、基準電圧Ｖｂと同じ値に維持される。このとき、抵抗素子Ｒａに流れている電流Ｉｒは、電流Ｉｅとしては用いられず、すべて電流Ｉｃとして容量素子Ｃ１１，Ｃ１２に向けて流れることになる。

ここで、各容量素子Ｃ１１，Ｃ１２の容量値をＣ（合計２Ｃ）とすると、Ｉｃ＝２Ｖｅ・Ｃ・ｆｏ／Ｎが成り立つため、Ｉｒ＝２Ｖｂ・Ｃ・ｆｏ／Ｎが導き出される。また、オームの法則によりＩｒ＝（Ｖａ−Ｖｂ）／Ｒａが成り立つため、（Ｖａ−Ｖｂ）／Ｒａ＝２Ｖｂ・Ｃ・ｆｏ／Ｎが導き出される。そのため、発振回路１２の発振周波数ｆｏは、以下の式（１）のように表すことができる。

式（１）からわかるように、発振周波数ｆｏは、電圧制御発振回路１２３の特性の変動により変化することはないのに対し、抵抗素子Ｒａ及び容量素子Ｃ１１，Ｃ１２に依存する。ここで、容量素子Ｃ１１，Ｃ１２の温度特性は無視できるほどに小さいため、発振周波数ｆｏは、実質的に抵抗素子Ｒａのみに依存すると言うことができる。そこで、本実施の形態にかかる半導体装置１は、基準電圧Ｖａ，Ｖｂを、それぞれの一次温度特性を調整して用いることにより、抵抗素子Ｒａの一次温度特性のみならず二次温度特性が発振周波数ｆｏに与える影響を抑制（キャンセル）している。それにより、本実施の形態にかかる半導体装置１は、発振周波数ｆｏの温度依存性を抑制することができる。以下、さらに詳細に説明する。

基準電圧生成回路１１において、抵抗素子Ｒ１の一端（アンプＡ１の出力端子に接続される端子）Ｎ１に流れる電流をＩ１、抵抗素子Ｒ１の他端（バイポーラトランジスタＴＲ１のエミッタに接続される端子）Ｎ２に流れる電流をＩ２、抵抗素子Ｒ１上の任意のノードＮ３から抵抗素子Ｒ２に流れる電流をＩ３とすると、Ｉ１＝Ｉ２＋Ｉ３が成り立つ。

より詳細には、電流Ｉ２，Ｉ３は、それぞれ以下の式（２）及び式（３）のように表すことができる。

式（２）及び式（３）より、電流Ｉ１は、以下の式（４）のように表すことができる。

抵抗素子Ｒ１上に設けられたノードＮ３の電圧をＶｎ３とすると、Ｖｎ３＝Ｖｂｅ＋Ｉ３・θＲ１が成り立つため、基準電圧Ｖｂは、以下の式（５）のように表すことができる。

また、基準電圧Ｖａは、以下の式（６）のように表すことができる。

式（５）に式（３）を代入すると、基準電圧Ｖｂは、以下の式（７）にように表すことができる。

また、式（６）に式（４）を代入すると、基準電圧Ｖａは、以下の式（８）のように表すことができる。

次に、基準電圧Ｖｂを温度Ｔで一次微分、二次微分及び三次微分すると、それらの結果は、以下の式（９）、式（１０）及び式（１１）のように表すことができる。

また、基準電圧Ｖａを温度Ｔで一次微分、二次微分及び三次微分すると、それらの結果は、以下の式（１２）、式（１３）及び式（１４）のように表すことができる。

次に、式（９）、式（１０）及び式（１１）をテイラー展開することにより、基準電圧Ｖｂの一次温度係数λｂ、二次温度係数ξｂ及び三次温度係数ηｂは、以下の式（１５）、式（１６）及び式（１７）のように表すことができる。ただし、Ｖｂｅ０は、電圧Ｖｂｅの基準値（例えば室温での電圧値）を表し、Ｖｂ０は、基準電圧Ｖｂの基準値（例えば室温での電圧値）を表し、λｂｅ、ξｂｅ、ηｂｅは、それぞれ電圧Ｖｂｅの一次温度係数、二次温度係数及び三次温度係数を表している。

また、式（１２）、式（１３）及び式（１４）をテイラー展開することにより、基準電圧Ｖａの一次温度係数λａ、二次温度係数ξａ及び三次温度係数ηａは、以下の式（１８）、式（１９）及び式（２０）のように表すことができる。ただし、Ｖａ０は、基準電圧Ｖａの基準値（例えば室温での電圧値）を表している。

式（１５）及び式（１８）から分かるように、基準電圧Ｖａ，Ｖｂの一次温度係数λａ，λｂには何れも−λｂｅが含まれるため、基準電圧Ｖａ，Ｖｂは、正の温度特性を有することになる。そのため、スイッチ素子ＳＷ１，ＳＷ２を用いてβ，γの値を調整することにより、基準電圧Ｖａ，Ｖｂの一次温度係数λａ，λｂを自由に設定することができる。

次に、式（１５）、式（１６）及び式（１７）を用いることにより、基準電圧Ｖｂの一次温度係数λｂ、二次温度係数ξｂ及び三次温度係数ηｂの関係は、以下の式（２１）及び式（２２）のように表すことができる。

また、式（１８）、式（１９）及び式（２０）を用いることにより、基準電圧Ｖａの一次温度係数λａ、二次温度係数ξａ及び三次温度係数ηａの関係は、以下の式（２３）及び式（２４）のように表すことができる。

式（２１）〜式（２４）から分かるように、基準電圧Ｖａの二次温度係数ξａ及び三次温度係数ηａは、一次温度係数λａに正比例し、基準電圧Ｖｂの二次温度係数ξｂ及び三次温度係数ηｂは、一次温度係数λｂに正比例する。

ここで、発振周波数ｆｏは、以下の式（２５）のように表すことができる。なお、式（２５）では、発振周波数ｆｏの温度係数のうち一次温度係数λｆ、二次温度係数ξｆ及び三次温度係数ηｆが考慮されている。また、ｆｏ０は、発振周波数ｆｏの基準値（例えば室温での周波数）を表している。

同様に、式（１）の発振周波数ｆｏは、以下の式（２６）のように表すことができる。ただし、Ｒａ０は、抵抗素子Ｒａの基準値（例えば室温での抵抗値）を表し、λ_Ｒ、ξ_Ｒ、η_Ｒは、それぞれ抵抗素子Ｒａの一次温度係数、二次温度係数及び三次温度係数を表している。

式（２５）及び式（２６）より、以下の式（２７）が成り立つ。

式（２８）の左辺を展開すると、以下の式（２８）のように表される。

さらに、式（２８）は、以下の式（２９）のように表すことができる。

ここで、式（１）及び式（２９）から、以下の式（３０）を導き出すことができる。

式（３０）から、以下の式（３１）が成り立つ。

式（３１）から、以下の式（３２）が成り立つ。

式（３２）から、以下の式（３３）、式（３４）及び式（３５）を導き出すことができる。

式（３３）より、発振周波数ｆｏの一次温度係数λｆは、以下の式（３６）のように表すことができる。

仮に、発振周波数ｆｏの一次温度係数λｆが０に補正された場合、式（３６）から、以下の式（３７）が成り立つ。

このとき、式（３４）より、発振周波数ｆｏの二次温度係数ξｆは、以下の式（３８）のように表すことができる。

仮に、発振周波数ｆｏの一次温度係数λｆが０に補正されるだけでなく、発振周波数ｆｏの二次温度係数ξｆが０に補正された場合、式（３８）から、以下の式（３９）が成り立つ。

これらの式から、基準電圧Ｖｂの一次温度係数λｂは、以下の式（４０）のように導き出すことができ、基準電圧Ｖａの一次温度係数λａは、以下の式（４１）のように導き出すことができる。

つまり、スイッチ素子ＳＷ１，ＳＷ２を用いてβ，γの値を調整することによって、基準電圧Ｖａ，Ｖｂの一次温度係数λａ，λｂを、それぞれ式（４１）及び式（４０）を満たすような値に設定することにより、発振周波数ｆｏの一次温度係数λｆ及び二次温度係数ξｆを何れも抑制することができる（理想的には実質的に０に補正することができる）。

なお、λｆ＝０，ξｆ＝０の場合、式（３５）より、発振周波数ｆｏの三次温度係数ηｆは、以下の式（４２）のように表すことができる。

式（４２）に式（２１），式（２２），式（２４）及び式（３７）を代入することにより、発振周波数ｆｏの三次温度係数ηｆは、以下の式（４３）のように表すことができる。

本実施の形態では、発振周波数ｆｏの三次温度係数ηｆは誤差成分である。ただし、式（４３）からもわかるように、抵抗素子Ｒａが一次温度係数λ_Ｒの小さいＴｉＮ抵抗等により構成されている場合には、発振周波数ｆｏの三次温度係数ηｆに起因する誤差は抑制される。また、バイポーラトランジスタＴＲ１に流れる電流を小さくし、かつ、バイポーラトランジスタＴＲ１のサイズを大きくした場合には、電圧Ｖｂｅの一次温度係数λｂｅが増加するため、発振周波数ｆｏの三次温度係数ηｆに起因する誤差は抑制される。

図６は、二次温度係数に対する補正を実施する前後の発振周波数のそれぞれの温度依存性を示す図である。図６を参照すると、二次温度係数に対する補正を実施する前（即ち、一次温度係数に対する補正を実施したのみ）では、低温時及び高温時に発振周波数ｆｏが−０．２％よりも大きく変動してしまう。それに対し、二次温度係数に対する補正を実施した後では、温度変化に対する発振周波数ｆｏの変動量が、±０．０３％以下に抑えられている。

このように、本実施の形態にかかる半導体装置１は、基準電圧Ｖａ，Ｖｂを、それぞれの一次温度特性を調整して用いることにより、抵抗素子Ｒａの一次温度特性のみならず二次温度特性が発振周波数ｆｏに与える影響を抑制（キャンセル）することができる。それにより、本実施の形態にかかる半導体装置１は、温度によらず安定した発振周波数の発振信号を出力することができる。

なお、特許文献２に開示された基準電圧生成回路を用いて、半導体装置１と同等の機能を実現しようとした場合、２つの基準電圧生成回路を用いて基準電圧Ｖａ，Ｖｂを生成する必要があるため、回路規模が増大してしまう。

本実施の形態では、基準電圧生成回路１１が図２に示す構成である場合を例に説明したが、これに限られない。基準電圧生成回路１１は、一次温度特性を調整可能な基準電圧Ｖａ，Ｖｂを生成する構成であればよい。以下、基準電圧生成回路１１の変形例を、図７を用いて簡単に説明する。

（基準電圧生成回路１１の変形例）
図７は、基準電圧生成回路１１の変形例を基準電圧生成回路１１ａとして示す図である。基準電圧生成回路１１ａは、基準電圧生成回路１１と比較して、スイッチ素子ＳＷ３，ＳＷ４をさらに備える。

スイッチ素子ＳＷ３は、抵抗素子Ｒ１上に設けられた複数のノードＮ３の中から何れかを選択して、抵抗素子Ｒ２の一端に接続する。スイッチ素子ＳＷ４は、抵抗素子Ｒ２上に設けられた複数のノードＮ６の中から何れかを選択して、外部出力端子ＯＵＴｂに接続する。スイッチ素子ＳＷ４により選択された何れかのノードＮ６の電圧は、基準電圧Ｖｂとして、外部出力端子ＯＵＴｂを介して、基準電圧生成回路１１ａの外部に出力される。

基準電圧生成回路１１ａのその他の構成については、基準電圧生成回路１１の場合と同様であるため、その説明を省略する。

基準電圧生成回路１１ａも、基準電圧生成回路１１の場合と同等程度の効果を奏することができる。特に、基準電圧生成回路１１ａは、スイッチ素子ＳＷ３，ＳＷ４を用いることにより、基準電圧Ｖａ，Ｖｂの一次温度特性をさらに細かく設定することができる。

（半導体装置１のレイアウト構成例）
図８は、半導体装置１の一部のレイアウト構成例を示す図である。
図８に示すように、下位階層であるＭ１層には、抵抗素子Ｒ１が配置されている。なお、抵抗素子Ｒ１は、長方形状の複数の単位抵抗Ｒ１１と、それらを連結する複数の連結部Ｒ１２と、によって構成されている。

Ｍ１層に積層される層（ここでは上層）にあるＭ２層には、半導体装置１の構成要素間を接続する配線Ｗ１が配置されている。図８の例では、平面視上、配線Ｗ１が、抵抗素子Ｒ１の一部を覆うように配置されている。ここで、配線Ｗ１に覆われた抵抗素子Ｒ１の部分は、配線Ｗ１によって圧迫されるため、配線Ｗ１に覆われていない抵抗素子Ｒ１の部分の抵抗値と異なる抵抗値を示す可能性がある。この場合、基準電圧Ｖａ，Ｖｂの分解能の微分非直線性誤差(ＤＮＬ；Differential Non-Linearity)が劣化してしまう可能性がある。

そこで、本実施の形態では、平面視上、ダミー配線ＷＤが、配線Ｗ１に覆われていない抵抗素子Ｒ１の部分を覆うようにＭ２層に配置されている。それにより、抵抗素子Ｒ１の全てが同じ抵抗値を示すため、基準電圧Ｖａ，Ｖｂの分解能の微分非直線性誤差の劣化を防ぐことができる。

（半導体装置１の別のレイアウト構成例）
図９は、半導体装置１の一部の別のレイアウト構成例を示す図である。
複数の単位抵抗Ｒ１１と、それらを連結する複数の連結部Ｒ１２と、によって構成された抵抗素子Ｒ１は、ｙ軸方向に沿って往復を繰り返しながら、ｘ軸方向に沿って延在するように配置されている。

ここで、複数の連結部Ｒ１２のうち、ｙ軸方向に沿って繰り返される往復の折り返し地点に設けられた連結部Ｒ１２ａは、それ以外の連結部Ｒ１２ｂよりも長いため、連結部Ｒ１２ｂよりも大きな寄生抵抗を有する。それにより、基準電圧Ｖａ，Ｖｂの分解能の微分非直線性誤差が劣化してしまう可能性がある。

そこで、本実施の形態では、ｙ軸方向に沿って配置される折り返し地点間の単位抵抗Ｒ１１の数を例えば１６個以上に制限する。それにより、複数の連結部Ｒ１２に対する連結部Ｒ１２ａの割合を小さくして、連結部Ｒ１２ａの寄生容量の影響を小さくすることができるため、基準電圧Ｖａ，Ｖｂの分解能の微分非直線性誤差の劣化を防ぐことができる。

＜実施の形態２＞
図１０は、実施の形態２にかかる半導体装置２の構成例を示す図である。
図１０に示すように、半導体装置２は、基準電圧生成回路２１と、発振回路２２と、を備える。基準電圧生成回路２１は、基準電圧生成回路１１に対応し、発振回路２２は、発振回路１２に対応する。なお、図１０の例では、基準電圧生成回路２１の具体的な構成例が示されている。

基準電圧生成回路２１は、オペアンプＡ２１と、ＭＯＳトランジスタＭＰ２１〜ＭＰ２３と、バイポーラトランジスタＴＲ２１〜ＴＲ２３と、抵抗素子Ｒ２１と、抵抗素子Ｒ２２と、可変抵抗Ｒ２３と、スイッチ素子ＳＷ２１と、を備える。本実施の形態では、ＭＯＳトランジスタＭＰ２１〜ＭＰ２３が、何れもＰチャネルＭＯＳトランジスタであって、バイポーラトランジスタＴＲ２１〜ＴＲ２３が、何れもＰＮＰ型バイポーラトランジスタである場合を例に説明する。

ＭＯＳトランジスタＭＰ２１では、ソースが電源電圧端子ＶＤＤに接続され、ドレインがバイポーラトランジスタＴＲ２１のエミッタに接続され、ゲートがオペアンプＡ２１の出力端子に接続されている。バイポーラトランジスタＴＲ２１のベース及びコレクタは、何れも接地電圧端子ＧＮＤに接続されている。

ＭＯＳトランジスタＭＰ２２では、ソースが電源電圧端子ＶＤＤに接続され、ドレインが、可変抵抗Ｒ２３を介して、バイポーラトランジスタＴＲ２２のエミッタに電気的に接続され、ゲートがオペアンプＡ２１の出力端子に接続されている。バイポーラトランジスタＴＲ２２のベース及びコレクタは、何れも接地電圧端子ＧＮＤに接続されている。

オペアンプＡ２１は、ＭＯＳトランジスタＭＰ２１のドレイン電圧と、ＭＯＳトランジスタＭＰ２２のドレイン電圧と、の電位差に応じた電圧を生成し、ＭＯＳトランジスタＭＰ２１〜ＭＰ２３のそれぞれのゲートに対して出力する。

ＭＯＳトランジスタＭＰ２３では、ソースが電源電圧端子ＶＤＤに接続され、ドレインが抵抗素子Ｒ２１の一端（ノードＮ２１）に接続され、ゲートにオペアンプＡ２１の出力端子に接続されている。

抵抗素子Ｒ２１の他端（ノードＮ２２）は、バイポーラトランジスタＴＲ２３のエミッタに接続されている。バイポーラトランジスタＴＲ２３のベース及びコレクタは、何れも接地電圧端子ＧＮＤに接続されている。

スイッチ素子ＳＷ２１は、抵抗素子Ｒ２１上に設けられた複数のノードＮ２３の中から何れかを選択して、外部出力端子ＯＵＴａに接続する。スイッチ素子ＳＷ２１により選択された何れかのノードＮ２３の電圧は、基準電圧Ｖａとして、外部出力端子ＯＵＴａを介して、基準電圧生成回路２１の外部に出力される。

抵抗素子Ｒ２２は、抵抗素子Ｒ２１上のノードＮ２４と、接地電圧端子ＧＮＤと、の間に設けられている。また、抵抗素子Ｒ２２上に設けられたノードＮ２５と外部出力端子ＯＵＴｂとが接続されている。抵抗素子Ｒ２２上のノードＮ２５の電圧は、基準電圧Ｖｂとして、外部出力端子ＯＵＴｂを介して、基準電圧生成回路２１の外部に出力される。

基準電圧生成回路２１は、可変抵抗Ｒ２３の抵抗値を調整することにより、ＭＯＳトランジスタＭＰ２２のソース−ドレイン間に流れる電流Ｉｐの電流値を調整することができ、それに伴って、ＭＯＳトランジスタＭＰ２３のソース−ドレイン間に流れる電流Ｉｐｍの電流値を調整することができる。換言すると、基準電圧生成回路２１は、可変抵抗Ｒ２３の抵抗値を調整することにより、抵抗素子Ｒ２１に流れる電流Ｉｐｍの電流値を調整することができる。

なお、本例では、ＭＯＳトランジスタＭＰ２３のサイズが、ＭＯＳトランジスタＭＰ２２のサイズのＭ倍となっている。したがって、ＭＯＳトランジスタＭＰ２３のソース−ドレイン間（換言すると、抵抗素子Ｒ２１）には、ＭＯＳトランジスタＭＰ２２のソース−ドレイン間に流れる電流ＩｐのＭ倍の電流Ｉｐｍが流れる。

ここで、各バイポーラトランジスタＴＲ２１〜ＴＲ２３のベース−エミッタ間電圧は、温度上昇に比例して低下する特性、即ち、負の一次温度特性を有する。そのため、基準電圧生成回路２１は、可変抵抗Ｒ２３の抵抗値を調整したり、及び、スイッチ素子ＳＷ２１によって接続を切り替えたりすることにより、基準電圧Ｖａ，Ｖｂのそれぞれの一次温度特性を自由に設定することができる。

発振回路２２は、基準電圧Ｖａ，Ｖｂを用いることによって、温度変化による変動が少ない安定した発振周波数ｆｏの発振信号ＣＬＫを出力する。発振回路２２の具体的な構成については、発振回路１２の場合と同様であるため、その説明を省略する。

このように、本実施の形態にかかる半導体装置２は、半導体装置１と同等程度の効果を奏することができる。なお、本実施の形態にかかる半導体装置２は、半導体装置１の場合と異なり、オペアンプＡ２１の出力端子及び反転入力端子間に抵抗素子を備えないため、オペアンプＡ２１の位相余裕を容易に確保することができる。

本実施の形態では、基準電圧生成回路２１が図１０に示す構成である場合を例に説明したが、これに限られない。基準電圧生成回路２１は、一次温度特性を調整可能な基準電圧Ｖａ，Ｖｂを生成する構成であればよい。以下、基準電圧生成回路２１の変形例を、図１１を用いて簡単に説明する。

（基準電圧生成回路２１の変形例）
図１１は、基準電圧生成回路２１の変形例を基準電圧生成回路２１ａとして示す図である。基準電圧生成回路２１ａは、基準電圧生成回路２１と比較して、可変抵抗Ｒ２３の代わりに抵抗素子Ｒ２４を備えるとともに、スイッチ素子ＳＷ２２，ＳＷ２３をさらに備える。

スイッチ素子ＳＷ２２は、抵抗素子Ｒ２１上に設けられた複数のノードＮ２４の中から何れかを選択して、抵抗素子Ｒ２２の一端に接続する。スイッチ素子ＳＷ２３は、抵抗素子Ｒ２２上に設けられた複数のノードＮ２５の中から何れかを選択して、外部出力端子ＯＵＴｂに接続する。スイッチ素子ＳＷ２３により選択された何れかのノードＮ２５の電圧は、基準電圧Ｖｂとして、外部出力端子ＯＵＴｂを介して、基準電圧生成回路２１ａの外部に出力される。

基準電圧生成回路２１ａのその他の構成については、基準電圧生成回路２１の場合と同様であるため、その説明を省略する。

基準電圧生成回路２１ａは、スイッチ素子ＳＷ２１〜ＳＷ２３によって接続を切り替えることにより、基準電圧Ｖａ，Ｖｂのそれぞれの一次温度特性を自由に設定することができる。

＜実施の形態３＞
図１２は、実施の形態３にかかる半導体装置３の構成例を示す図である。
図１２に示すように、半導体装置３は、基準電圧生成回路３１と、発振回路３２と、を備える。基準電圧生成回路３１は、基準電圧生成回路１１に対応し、発振回路３２は、発振回路１２に対応する。なお、図１２の例では、基準電圧生成回路３１の具体的な構成例が示されている。

基準電圧生成回路３１は、可変抵抗Ｒ３１〜Ｒ３６を備える。可変抵抗Ｒ３１〜Ｒ３３は、電源電圧端子ＶＤＤと接地電圧端子ＧＮＤとの間に直列に設けられている。可変抵抗Ｒ３４〜Ｒ３６は、可変抵抗Ｒ３１〜Ｒ３３とは独立して、電源電圧端子ＶＤＤと接地電圧端子ＧＮＤとの間に直列に設けられている。可変抵抗Ｒ３１，Ｒ３２間のノードの電圧は、基準電圧Ｖａとして、外部出力端子ＯＵＴａを介して、基準電圧生成回路３１の外部に出力される。可変抵抗Ｒ３４，Ｒ３５間のノードの電圧は、基準電圧Ｖｂとして、外部出力端子ＯＵＴｂを介して、基準電圧生成回路３１の外部に出力される。

ここで、可変抵抗Ｒ３１，Ｒ３３，Ｒ３４，Ｒ３６と、可変抵抗Ｒ３２，Ｒ３５とは、互いに異なる温度特性を有している。そのため、可変抵抗Ｒ３１〜Ｒ３６のそれぞれの抵抗値を調整することにより、基準電圧Ｖａ，Ｖｂのそれぞれの一次温度特性を自由に設定することができる。

具体的には、基準電圧Ｖａ，Ｖｂは、それぞれ、以下の式（４４）及び式（４５）のように表すことができる。ただし、Ｒ３１＿０〜Ｒ３６＿０は、それぞれ可変抵抗Ｒ３１〜Ｒ３６の基準値（例えば室温での抵抗値）を表し、λｐは、可変抵抗Ｒ３１，Ｒ３３，Ｒ３４，Ｒ３６の一次温度係数を表し、λｑは、可変抵抗Ｒ３２，Ｒ３５の一次温度係数を表している。

式（４４）から分かるように、可変抵抗Ｒ３１，Ｒ３２，Ｒ３３のそれぞれの抵抗値を調整することにより、基準電圧Ｖａの一次温度係数を調整することができる。また、式（４５）から分かるように、可変抵抗Ｒ３４，Ｒ３５，Ｒ３６のそれぞれの抵抗値を調整することにより、基準電圧Ｖｂの一次温度係数を調整することができる。

発振回路３２は、基準電圧Ｖａ，Ｖｂを用いることによって、温度変化による変動が少ない安定した発振周波数ｆｏの発振信号ＣＬＫを出力する。発振回路３２の具体的な構成については、発振回路１２の場合と同様であるため、その説明を省略する。

このように、本実施の形態にかかる半導体装置３は、半導体装置１と同等程度の効果を奏することができる。また、本実施の形態にかかる半導体装置３は、基準電圧生成回路を簡単な回路構成で実現することができる。

本実施の形態では、基準電圧生成回路３１が図１２に示す構成である場合を例に説明したが、これに限られない。基準電圧生成回路３１は、一次温度特性を調整可能な基準電圧Ｖａ，Ｖｂを生成する構成であればよい。

＜実施の形態４＞
図１３は、実施の形態４にかかる半導体装置４の構成例を示す図である。
図１３に示すように、半導体装置３は、基準電流生成回路４１，４２と、発振回路４３と、を備える。

基準電流生成回路４１は、温度特性を調整可能な基準電流Ｉａを生成する。基準電流生成回路４２は、温度特性を調整可能な基準電流Ｉｂを生成する。発振回路４３は、基準電流Ｉａ，Ｉｂを用いることにより、発振周波数ｆｏの発振信号ＣＬＫを出力する。

（基準電流生成回路４１の具体的な構成例）
図１４は、基準電流生成回路４１の具体的な構成例を示す図である。
図１４に示すように、基準電流生成回路４１は、オペアンプＡ４３と、ＭＯＳトランジスタＭＰ４１〜ＭＰ４３と、バイポーラトランジスタＴＲ４１，ＴＲ４２と、可変抵抗Ｒ４２と、抵抗素子Ｒ４３と、を備える。本実施の形態では、ＭＯＳトランジスタＭＰ４１〜ＭＰ４３が、何れもＰチャネルＭＯＳトランジスタであって、バイポーラトランジスタＴＲ４１，ＴＲ４２が、何れもＰＮＰ型バイポーラトランジスタである場合を例に説明する。

ＭＯＳトランジスタＭＰ４１では、ソースが電源電圧端子ＶＤＤに接続され、ドレインがバイポーラトランジスタＴＲ４１のエミッタに接続され、ゲートがオペアンプＡ４３の出力端子に接続されている。バイポーラトランジスタＴＲ４１のベース及びコレクタは、何れも接地電圧端子ＧＮＤに接続されている。

ＭＯＳトランジスタＭＰ４２では、ソースが電源電圧端子ＶＤＤに接続され、ドレインが、可変抵抗Ｒ４２を介して、バイポーラトランジスタＴＲ４２のエミッタに電気的に接続され、ゲートがオペアンプＡ４３の出力端子に接続されている。バイポーラトランジスタＴＲ４２のベース及びコレクタは、何れも接地電圧端子ＧＮＤに接続されている。

オペアンプＡ４３は、ＭＯＳトランジスタＭＰ４１のドレイン電圧と、ＭＯＳトランジスタＭＰ４２のドレイン電圧と、の電位差に応じた電圧を生成し、ＭＯＳトランジスタＭＰ４１〜ＭＰ４３のそれぞれのゲートに対して出力する。

抵抗素子Ｒ４３は、ＭＯＳトランジスタＭＰ４２のドレインと、接地電圧端子ＧＮＤと、の間に設けられている。ＭＯＳトランジスタＭＰ４３では、ソースが電源電圧端子ＶＤＤに接続され、ドレインが外部出力端子ＯＵＴａに接続され、ゲートにオペアンプＡ４３の出力端子に接続されている。ＭＯＳトランジスタＭＰ４３のソース−ドレイン間に流れる電流は、基準電流Ｉａとして、外部出力端子ＯＵＴａを介して、基準電流生成回路４１の外部に出力される。なお、本例では、ＭＯＳトランジスタＭＰ４３のサイズが、ＭＯＳトランジスタＭＰ４２のサイズの１倍となっている。したがって、ＭＯＳトランジスタＭＰ４３のソース−ドレイン間には、ＭＯＳトランジスタＭＰ４２のソース−ドレイン間に流れる電流と同じ値の電流が流れる。

基準電流生成回路４１は、可変抵抗Ｒ４２の抵抗値を調整することにより、ＭＯＳトランジスタＭＰ４２のソース−ドレイン間に流れる電流の値を調整することができ、それに伴って、ＭＯＳトランジスタＭＰ４３のソース−ドレイン間の電流の値を調整することができる。換言すると、基準電流生成回路４１は、可変抵抗Ｒ４２の抵抗値を調整することにより、基準電流Ｉａの電流値を調整することができる。

ここで、バイポーラトランジスタＴＲ４１，ＴＲ４２のベース−エミッタ間電圧Ｖｂｅ１，Ｖｂｅ２は、温度上昇に比例して低下する特性、即ち、負の一次温度特性を有する。そのため、基準電流生成回路４１は、可変抵抗Ｒ４２の抵抗値を調整することにより、基準電流Ｉａの一次温度特性を自由に設定することができる。

（基準電流生成回路４２の具体的な構成例）
図１５は、基準電流生成回路４２の具体的な構成例を示す図である。
図１５に示すように、基準電流生成回路４２は、オペアンプＡ４４と、ＭＯＳトランジスタＭＰ４４〜ＭＰ４６と、バイポーラトランジスタＴＲ４３，ＴＲ４４と、可変抵抗Ｒ４４と、を備える。オペアンプＡ４４、ＭＯＳトランジスタＭＰ４４〜ＭＰ４６、バイポーラトランジスタＴＲ４３，ＴＲ４４、及び、可変抵抗Ｒ４４は、それぞれ、オペアンプＡ４３、ＭＯＳトランジスタＭＰ４１〜ＭＰ４３、バイポーラトランジスタＴＲ４１，ＴＲ４２、及び、可変抵抗Ｒ４２に対応する。

即ち、基準電流生成回路４２は、基準電流生成回路４１と比較して、抵抗素子Ｒ４３を備えない。基準電流生成回路４２のその他の構成については、基準電流生成回路４１の場合と同様であるため、その説明を省略する。

基準電流生成回路４２は、可変抵抗Ｒ４４の抵抗値を調整することにより、ＭＯＳトランジスタＭＰ４５のソース−ドレイン間に流れる電流の値を調整することができ、それに伴って、ＭＯＳトランジスタＭＰ４６のソース−ドレイン間の電流の値を調整することができる。このＭＯＳトランジスタＭＰ４６のソース−ドレイン間の電流は、基準電流Ｉｂとして、外部出力端子ＯＵＴｂを介して、基準電流生成回路４２の外部に出力される。換言すると、基準電流生成回路４２は、可変抵抗Ｒ４４の抵抗値を調整することにより、基準電流Ｉｂの電流値を調整することができる。

ここで、バイポーラトランジスタＴＲ４３，ＴＲ４４のベース−エミッタ間電圧Ｖｂｅ３，Ｖｂｅ４は、温度上昇に比例して低下する特性、即ち、負の一次温度特性を有する。そのため、基準電流生成回路４２は、可変抵抗Ｒ４４の抵抗値を調整することにより、基準電流Ｉｂの一次温度特性を自由に設定することができる。

図１３に戻り、説明を続ける。
発振回路４３は、抵抗素子Ｒ４１と、容量素子Ｃ４１と、スイッチ素子ＳＷ４１〜ＳＷ４４と、コンパレータＡ４１，Ａ４２と、ＳＲラッチ回路Ｌ４１と、インバータＩＮＶ４１〜ＩＮＶ４４と、を備える。

抵抗素子Ｒ４１は、外部から基準電流Ｉａが供給される外部入力端子ＩＮａと、接地電圧端子ＧＮＤと、の間に設けられている。外部入力端子ＩＮａと接地電圧端子ＧＮＤとの間のノードの電圧Ｖｒは、基準電流Ｉａの電流値と抵抗素子Ｒ４１の抵抗値とを乗ずることによって求められ、コンパレータＡ４１，Ａ４２のそれぞれの反転入力端子に入力される。

スイッチ素子ＳＷ４１は、外部から基準電流Ｉｂが供給される外部入力端子ＩＮｂと、ノードＮ４１と、の間に設けられ、信号φ１によってオンオフが制御される。容量素子Ｃ４１は、ノードＮ４１と接地電圧端子ＧＮＤとの間に設けられている。スイッチ素子ＳＷ４３は、容量素子Ｃ４１に並列に設けられ、信号φ１の反転信号φ１Ｂによってオンオフが制御される。容量素子Ｃ４１に蓄積された電荷に応じたノードＮ４１の電圧Ｖｃ１は、コンパレータＡ４１の非反転入力端子に入力される。

スイッチ素子ＳＷ４２は、外部入力端子ＩＮｂとノードＮ４２との間に設けられ、信号φ２によってオンオフが制御される。容量素子Ｃ４２は、ノードＮ４２と接地電圧端子ＧＮＤとの間に設けられている。スイッチ素子ＳＷ４４は、容量素子Ｃ４２に並列に設けられ、信号φ２の反転信号φ２Ｂによってオンオフが制御される。容量素子Ｃ４２に蓄積された電荷に応じたノードＮ４２の電圧Ｖｃ２は、コンパレータＡ４２の非反転入力端子に入力される。

コンパレータＡ４１は、電圧Ｖｃ１と電圧Ｖｒとを比較して、比較結果Ｖｃｍｐ１を出力する。コンパレータＡ４２は、電圧Ｖｃ２と電圧Ｖｒとを比較して、比較結果Ｖｃｍｐ２を出力する。

図１６は、発振回路４３の一部の動作を示すタイミングチャートである。
図１６のタイミングチャートに示すように、例えば、信号φ１がＨレベルかつ信号φ１ＢがＬレベルの場合、スイッチ素子ＳＷ４１がオンかつスイッチ素子ＳＷ４３がオフするため、容量素子Ｃ４１には基準電流Ｉｂの電荷が蓄積される。それにより、ノードＮ４１の電圧Ｖｃ１は徐々に上昇する。コンパレータＡ４１は、電圧Ｖｃ１が電圧Ｖｒ未満の場合には、比較結果Ｖｃｍｐ１をＬレベルに維持し、電圧Ｖｃ１が上昇して電圧Ｖｒ以上になると、比較結果Ｖｃｍｐ１をＬレベルからＨレベルに切り替える。その後、信号φ１がＬレベルかつ信号φ１ＢがＨレベルになると、スイッチ素子ＳＷ４１がオフかつスイッチ素子ＳＷ４３がオンするため、容量素子Ｃ４１に蓄積された電荷がスイッチ素子ＳＷ４３を介して接地電圧端子ＧＮＤに向けて放出される。それにより、ノードＮ４１の電圧Ｖｃ１は急峻に下降する。それにより、コンパレータＡ４１は、比較結果Ｖｃｍｐ１をＨレベルからＬレベルに切り替える。

同様に、例えば、信号φ２がＨレベルかつ信号φ２ＢがＬレベルの場合、スイッチ素子ＳＷ４２がオンかつスイッチ素子ＳＷ４４がオフするため、容量素子Ｃ４２には基準電流Ｉｂの電荷が蓄積される。それにより、ノードＮ４２の電圧Ｖｃ２は徐々に上昇する。コンパレータＡ４２は、電圧Ｖｃ２が電圧Ｖｒ未満の場合には、比較結果Ｖｃｍｐ２をＬレベルに維持し、電圧Ｖｃ２が上昇して電圧Ｖｒ以上になると、比較結果Ｖｃｍｐ２をＬレベルからＨレベルに切り替える。その後、信号φ２がＬレベルかつ信号φ２ＢがＨレベルになると、スイッチ素子ＳＷ４２がオフかつスイッチ素子ＳＷ４４がオンするため、容量素子Ｃ４２に蓄積された電荷がスイッチ素子ＳＷ４４を介して接地電圧端子ＧＮＤに向けて放出される。それにより、ノードＮ４２の電圧Ｖｃ２は急峻に下降する。それにより、コンパレータＡ４２は、比較結果Ｖｃｍｐ２をＨレベルからＬレベルに切り替える。

ＳＲラッチ回路Ｌ４１は、比較結果Ｖｃｍｐ１をセット信号として用い、かつ、比較結果Ｖｃｍｐ２をリセット信号として用いることにより、発振信号及びその反転信号を出力する。ＳＲラッチ回路Ｌ４１から出力された発振信号は、インバータＩＮＶ４１，ＩＮＶ４２を経た後、発振信号ＣＬＫとして、発振回路４３の外部に出力される。なお、インバータＩＮＶ４１，ＩＮＶ４２の出力は、それぞれスイッチ素子ＳＷ４１，ＳＷ４２のオンオフを制御するための信号φ１，φ１Ｂとしても用いられる。ＳＲラッチ回路Ｌ４１から出力された発振信号の反転信号は、インバータＩＮＶ４３，ＩＮＶ４４を経た後、発振信号ＣＬＫＢとして、外部に出力される。なお、インバータＩＮＶ４３，ＩＮＶ４４の出力は、それぞれスイッチ素子ＳＷ４３，ＳＷ４４のオンオフを制御するための信号φ２，φ２Ｂとしても用いられる。

（発振信号ＣＬＫの安定化のメカニズム）
続いて、発振信号ＣＬＫの安定化のメカニズムについて、計算式を用いて説明する。

基準電流Ｉａ，Ｉｂは、それぞれ以下の式（４６）及び式（４７）のように表すことができる。ただし、ΔＶｂｅ１２は、電圧Ｖｂｅ１と電圧Ｖｂｅ２との電位差を表し、ΔＶｂｅ３４は、電圧Ｖｂｅ３と電圧Ｖｂｅ４との電位差を表している。

例えば、容量素子Ｃ４１への充電が開始されてから電圧Ｖｃ１が電圧Ｖｒに達するまでの時間は、信号φ１，φ１Ｂ（即ち、発振信号ＣＬＫ）の半周期程度である。そのため、電圧Ｖｃ１は、以下の式（４８）のように表すことができる。ただし、Ｃは、容量素子Ｃ４１の容量値を表し、ｆは、発振信号ＣＬＫの周波数を表している。

式（４８）より、電圧Ｖｒは、以下の式（４９）のように表される。

Ｖｒ＝Ｉａ×Ｒ４１であるため、式（４９）から以下の式（５０）が導き出される。

式（５０）から、発振周波数ｆは、以下の式（５１）のように表される。

式（５１）から分かるように、発振周波数ｆはＩｂ／Ｉａの温度特性に依存している。ここで、式（５１）におけるＩｂ／Ｉａは、式（１）における（Ｖａ−Ｖｂ）／Ｖｂの関係性と同様である。そのため、基準電流Ｉａ，Ｉｂのそれぞれの一次温度係数を調整することにより、抵抗素子Ｒ４１の一次温度特性のみならず二次温度特性が発振周波数ｆに与える影響を抑制（キャンセル）することができる。

このように、本実施の形態にかかる半導体装置４は、基準電流Ｉａ，Ｉｂを、それぞれの一次温度係数を調整して用いることにより、抵抗素子Ｒ４１の一次温度特性のみならず二次温度特性が発振周波数ｆに与える影響を抑制（キャンセル）することができる。それにより、本実施の形態にかかる半導体装置４は、温度によらず安定した発振周波数の発振信号を出力することができる。

以上のように、上記実施の形態１〜４に係る半導体装置は、基準電圧Ｖａ，Ｖｂ又は基準電流Ｉａ，Ｉｂを、それぞれの一次温度係数を調整して用いることにより、発振回路に設けられた抵抗素子の一次温度特性のみならず二次温度特性が発振周波数に与える影響を抑制（キャンセル）することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。

１〜４ 半導体装置
１１，１１ａ 基準電圧生成回路
１２，１２ａ 発振回路
２１ 基準電圧生成回路
２２ 発振回路
３１ 基準電圧生成回路
３２ 発振回路
４１，４２ 基準電流生成回路
４３ 発振回路
１２１ 周波数／電流変換回路
１２２ 制御電圧生成回路
１２３ 電圧制御発振回路
１２４ 分周回路
１２５ ボルテージフォロア
Ａ１〜Ａ３ オペアンプ
Ａ２１ オペアンプ
Ａ４１，Ａ４２ コンパレータ
Ａ４３，Ａ４４ オペアンプ
Ｃ１〜Ｃ３ 容量素子
Ｃ１１，Ｃ１２ 容量素子
Ｃ４１，Ｃ４２ 容量素子
ＩＮＶ１〜ＩＮＶ３ インバータ
ＩＮＶ４１〜ＩＮＶ４４ インバータ
Ｌ４１ ＳＲラッチ回路
ＭＰ１ ＭＯＳトランジスタ
ＭＰ２１〜ＭＰ２３ ＭＯＳトランジスタ
ＭＰ４１〜ＭＰ４６ ＭＯＳトランジスタ
Ｒ１，Ｒ２ 抵抗素子
Ｒａ 抵抗素子
Ｒ１１ 単位抵抗
Ｒ１２ 連結部
Ｒ１２ａ 連結部
Ｒ１２ｂ 連結部
Ｒ２１，Ｒ２２ 抵抗素子
Ｒ２３ 可変抵抗
Ｒ２４ 抵抗素子
Ｒ３１，Ｒ３２ 可変抵抗
Ｒ３３，Ｒ３４ 可変抵抗
Ｒ３５，Ｒ３６ 可変抵抗
Ｒ４１ 抵抗素子
Ｒ４２，Ｒ４４ 可変抵抗
Ｒ４３ 抵抗素子
ＳＷ１〜ＳＷ４ スイッチ素子
ＳＷ１１〜ＳＷ１４ スイッチ素子
ＳＷ２１〜ＳＷ２３ スイッチ素子
ＳＷ４１〜ＳＷ４４ スイッチ素子
ＴＲ１ バイポーラトランジスタ
ＴＲ２１〜ＴＲ２３ バイポーラトランジスタ
ＴＲ４１〜ＴＲ４４ バイポーラトランジスタ
Ｗ１ 配線
ＷＤ ダミー配線

Claims (13)

1. 一次温度特性を調整可能な第１基準電圧と、前記第１基準電圧と独立して一次温度特性を調整可能な第２基準電圧と、を生成する基準電圧生成回路と、
   前記第１及び前記第２基準電圧を用いて、発振信号を出力する発振回路と、
   を備え、
   前記発振回路は、
   前記第１基準電圧によって駆動され、帰還信号の周波数に応じた電流を出力する、ＲＣ型の変換回路と、
   前記変換回路から出力された前記電流に応じた電圧と、前記第２基準電圧と、の電位差に応じた制御電圧を生成する制御電圧生成回路と、
   前記制御電圧に応じた周波数の発振信号を出力する電圧制御発振回路と、
   前記発振信号を分周して前記帰還信号として出力する分周回路と、
   を有する、半導体装置。
2. 前記基準電圧生成回路は、
   定電圧と帰還電圧との電位差を増幅する第１オペアンプと、
   前記第１オペアンプの出力端子と、接地電圧端子と、の間に設けられた第１抵抗素子と、
   前記第１抵抗素子に直列に設けられた第１バイポーラトランジスタと、
   前記第１抵抗素子上の複数のノードの電圧の何れかを選択して、前記第１基準電圧として出力する第１スイッチ素子と、
   前記第１抵抗素子上の複数のノードの電圧の何れかを選択して、前記帰還電圧として出力する第２スイッチ素子と、
   前記第１抵抗素子上の所定のノードと、前記接地電圧端子と、の間に設けられた第２抵抗素子と、を備え、
   前記第２抵抗素子上の所定のノードの電圧が前記第２基準電圧として出力される、
   請求項１に記載の半導体装置。
3. 前記第１抵抗素子上の複数のノードの何れかを選択して、前記第２抵抗素子に接続する第３スイッチ素子と、
   前記第２抵抗素子上の複数のノードの電圧の何れかを選択して、前記第２基準電圧として出力する第４スイッチ素子と、をさらに備えた、
   請求項２に記載の半導体装置。
4. 前記基準電圧生成回路は、
   前記第１オペアンプの出力端子と、前記帰還電圧が入力される前記第１オペアンプの入力端子と、の間に帰還容量をさらに備えた、
   請求項２に記載の半導体装置。
5. 前記第１抵抗素子が配置された第１層、に積層される第２層に配置された配線と、
   前記第２層において、平面視上、前記配線に覆われていない前記第１抵抗素子の部分を覆うように配置されたダミー配線と、を備えた、
   請求項２に記載の半導体装置。
6. 前記基準電圧生成回路は、
   第１乃至第３ＭＯＳトランジスタと、
   前記第１及び前記第２ＭＯＳトランジスタのそれぞれに直列に設けられた第１及び第２バイポーラトランジスタと、
   前記第２ＭＯＳトランジスタと前記第２バイポーラトランジスタとの間に設けられた可変抵抗と、
   前記第１及び第２ＭＯＳトランジスタのそれぞれのドレイン電圧を増幅して、前記第１乃至前記第３ＭＯＳトランジスタのそれぞれのゲートに対して出力するオペアンプと、
   前記第３ＭＯＳトランジスタに直列に設けられた第１抵抗素子及び第３バイポーラトランジスタと、
   前記第１抵抗素子上の複数のノードの電圧の何れかを選択して、前記第１基準電圧として出力する第１スイッチ素子と、
   前記第１抵抗素子上の所定のノードと、接地電圧端子と、の間に設けられた第２抵抗素子と、を備え、
   前記第２抵抗素子上の所定のノードの電圧が前記第２基準電圧として出力される、
   請求項１に記載の半導体装置。
7. 前記第１抵抗素子上の複数のノードの何れかを選択して、前記第２抵抗素子に接続する第２スイッチ素子と、
   前記第２抵抗素子上の複数のノードの電圧の何れかを選択して、前記第２基準電圧として出力する第３スイッチ素子と、をさらに備えた、
   請求項６に記載の半導体装置。
8. 電源電圧端子と接地電圧端子との間に設けられた第１可変抵抗と、
   前記第１可変抵抗に直列に設けられ、前記第１可変抵抗と異なる一次温度特性を有する第２可変抵抗と、
   前記電源電圧端子と前記接地電圧端子との間に、前記第１及び前記第２可変抵抗とは別に設けられた第３可変抵抗と、
   前記第３可変抵抗に直列に設けられ、前記第３可変抵抗と異なる一次温度特性を有する第４可変抵抗と、を備え、
   前記第１及び前記第２可変抵抗が設けられた電流経路上のノードの電圧が、前記第１基準電圧として出力され、前記第３及び前記第４可変抵抗が設けられた電流経路上のノードの電圧が、前記第２基準電圧として出力される、
   請求項１に記載の半導体装置。
9. 前記変換回路は、
   一端に前記第１基準電圧が印加される第３抵抗素子と、
   前記第３抵抗素子の他端に設けられた第１及び第２容量素子と、
   前記第１及び前記第２容量素子に対して、前記第３抵抗素子に流れる電流の電荷による充電、及び、放電を、前記帰還信号に基づいて相補的に切り替えるスイッチ部と、を備えた、
   請求項１に記載の半導体装置。
10. 前記制御電圧生成回路は、
    前記第２基準電圧と、前記変換回路から出力された前記電流に応じた電圧と、の電位差を積分して、前記制御電圧として出力する積分器を備えた、
    請求項１に記載の半導体装置。
11. 前記変換回路は、
    外部から前記第１基準電圧が供給される外部入力端子と、前記第１基準電圧が供給される前記変換回路の入力端子と、の間に設けられたボルテージフォロアをさらに備えた、
    請求項１に記載の半導体装置。
12. 一次温度特性を調整して第１基準電圧を生成し、
    前記第１基準電圧と独立して一次温度特性を調整して第２基準電圧を生成し、
    前記第１基準電圧によってＲＣ型の変換回路を駆動することにより、帰還信号の周波数に応じた電流を出力し、
    前記変換回路から出力された前記電流に応じた電圧と、前記第２基準電圧と、の電位差に応じた制御電圧を生成し、
    前記制御電圧に応じた周波数の発振信号を出力し、
    前記発振信号を分周して前記帰還信号として出力する、
    半導体装置の制御方法。
13. 前記変換回路は、
    一端に前記第１基準電圧が印加される抵抗素子と、
    前記抵抗素子の他端に設けられた第１及び第２容量素子と、
    前記第１及び前記第２容量素子に対して、前記抵抗素子に流れる電流の電荷による充電、及び、放電を、前記帰還信号に基づいて相補的に切り替えるスイッチ部と、を備えた、
    請求項１２に記載の半導体装置の制御方法。

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