JP6632400B2

JP6632400B2 - 電圧電流変換回路及びこれを備えたスイッチングレギュレータ

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Description

本発明は、電圧電流変換回路及びこれを備えたスイッチングレギュレータに関する。

図６に、従来の電圧電流変換回路５００の回路図を示す。
従来の電圧電流変換回路５００は、接地端子５０１と、電源端子５０２と、入力端子５１０と、誤差増幅回路５５０と、抵抗５５２と、ＮＭＯＳトランジスタ５５１と、ＰＭＯＳトランジスタ５２１、５２２と、出力端子５２８とを備えている。

誤差増幅回路５５０は、非反転入力端子に入力端子５１０が接続され、反転入力端子が抵抗５５２の一端とＮＭＯＳトランジスタ５５１のソースに接続され、出力がＮＭＯＳトランジスタ５５１のゲートに接続されている。抵抗５５２の他端は、接地端子５０１に接続されている。ＰＭＯＳトランジスタ５２１は、ソースが電源端子５０２に接続され、ゲートとドレインがＮＭＯＳトランジスタ５５１のドレインに接続されている。ＰＭＯＳトランジスタ５２２は、ソースが電源端子５０２に接続され、ゲートがＰＭＯＳトランジスタ５２１のゲートに接続され、ドレインが出力端子５２８に接続されている。

かかる従来の電圧電流変換回路５００においては、誤差増幅回路５５０とＮＭＯＳトランジスタ５５１と抵抗５５２から構成される負帰還回路によって、抵抗５５２の一端の電圧が入力端子５１０の電圧ＶＩＮと等しくなるように動作する。
その結果、抵抗５５２の抵抗値をＲとすると、抵抗５５２の経路上の電流Ｉ５１は次式（１）で表される。

このように、従来の電圧電流変換回路５００によれば、入力電圧ＶＩＮが、これに比例した電流Ｉ５１に電圧電流変換される。さらに、カレントミラー回路を構成するＰＭＯＳトランジスタ５２１と５２２により、電流Ｉ５１に比例した電流Ｉ５２が出力端子５２８から出力される（例えば、特許文献１参照）。

特開２０１２―２００１３４号公報

上記のような従来の電圧電流変換回路５００では、電圧ＶＩＮが入力されてから電流Ｉ５２が定常値となるまでの時間、すなわち、起動時間が長くなるという課題があった。
この原因は、誤差増幅回路は、通常、位相補償容量を含んで構成されるため、誤差増幅回路５５０内部にある位相補償容量の充電動作が必要となり、起動時間に影響してしまうためである。尚、誤差増幅回路内部の位相補償容量については、公知の基本的な内容であるため図示は省略している。

図７は、従来の電圧電流変換回路５００の出力電流Ｉ５２の波形を示している。
時間ｔ０で電圧ＶＩＮが印加されると、位相補償容量の充電が始まり、出力電流Ｉ５２は、図７に示すように一定の傾きで増加する。この傾きは、前述の位相補償容量に反比例するため、その容量の大きさにより程度は異なるものの、図示のような緩やかな傾きとなる。
したがって、電圧ＶＩＮが入力される時間ｔ０から電流Ｉ５２が定常値となる時間ｔｓまでの起動時間Ｔｓ５が長くなってしまう。

本発明は、以上のような課題を解決するためになされたものであり、起動時間を短縮することが出来る電圧電流変換回路を提供するものである。

本発明の電圧電流変換回路は、第１の電源端子と第２の電源端子間の電圧を電流に変換して変換電流を生成する電圧電流変換回路であって、ゲートとドレインが共通接続され、ソースが前記第１の電源端子に接続された第一導電型の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの前記ドレインと前記第２の電源端子との間に接続された第１の抵抗と、第２の抵抗を有し、前記第１のＭＯＳトランジスタのゲート−ソース間電圧の絶対値に相当する電圧が前記第１の抵抗に印加された場合に発生する電流に相当する電流を前記第２の抵抗を用いて補正電流として生成する補正電流生成部とを備え、前記第１の抵抗に流れる電流に前記補正電流を加算することにより前記変換電流を生成することを特徴とする。

本発明の電圧電流変換回路によれば、第１のＭＯＳトランジスタのドレインと第２の電源端子との間に接続された第１の抵抗に流れる電流に、第２の抵抗を用いて生成した補正電流を加算するよう構成したことにより、変換電流に第１のＭＯＳトランジスタに関わる電流成分が含まれることなく、第１の電源端子と第２の電源端子間の電圧と第１の抵抗の抵抗値によって決まる変換電流を得ることができる。
このように、誤差増幅回路を使用せずに所期の変換電流を得られる構成とすることができ、これにより、起動時間を短縮することが可能となる。

本発明の第１の実施形態の電圧電流変換回路を示す回路図である。図１の電圧電流変換回路の出力電流の波形を示す図である。本発明の第２の実施形態の電圧電流変換回路を示す回路図である。本発明の第３の実施形態の電圧電流変換回路を示す回路図である。図１、図３、または図４の電圧電流変換回路を備えたスイッチングレギュレータを示す回路図である。従来の電圧電流変換回路の回路図である。図６の電圧電流変換回路の出力電流の波形を示す図である。

以下、本発明の実施形態について、図面を参照して説明する。
図１は、本発明の第１の実施形態の電圧電流変換回路１００の回路図である。
本実施形態の電圧電流変換回路１００は、入力端子（「第１の電源端子」ともいう）１１０と、接地端子１０１（「第２の電源端子」ともいう）と、ＰＭＯＳトランジスタ１２０、１２１、１２２と、抵抗１２６（「第１の抵抗」ともいう）と、出力端子１２８と、補正電流生成部１２９とを備える。

補正電流生成部１２９は、ＮＭＯＳトランジスタ１２３、１２４と、ＰＭＯＳトランジスタ１２５と、抵抗１２７（「第２の抵抗」ともいう）で構成されている。
ここでは説明を簡単にするためＰＭＯＳトランジスタ１２０、１２１、１２２、１２５のサイズは等しいとする。同様の理由からＮＭＯＳトランジスタ１２３、１２４のサイズも等しいとする。さらに抵抗１２６、１２７のサイズも等しいとし、その抵抗値をＲとする。

ＰＭＯＳトランジスタ１２０は、ソースが入力端子１１０に接続され、ドレインが補正電流生成部１２９内のＮＭＯＳトランジスタ１２３のドレインに接続されている。ＰＭＯＳトランジスタ１２１は、ソースが入力端子１１０に接続され、ゲートとドレインが共通接続されてＰＭＯＳトランジスタ１２０のゲートに接続されている。ＰＭＯＳトランジスタ１２２は、ソースが入力端子１１０に接続され、ゲートがＰＭＯＳトランジスタ１２０のゲートとＰＭＯＳトランジスタ１２１のゲートに接続され、ドレインが出力端子１２８に接続されている。抵抗１２６は、一端がＰＭＯＳトランジスタ１２１のドレインに接続され、他端が接地端子１０１に接続されている。

補正電流生成部１２９においては、ＮＭＯＳトランジスタ１２３は、ゲートとドレインが共通接続され、ソースがＰＭＯＳトランジスタ１２５のソースに接続されている。ＰＭＯＳトランジスタ１２５は、ゲートとドレインが接地端子１０１に接続されている。ＮＭＯＳトランジスタ１２４は、ゲートがＮＭＯＳトランジスタ１２３のゲートに接続され、ソースが抵抗１２７の一端に接続され、ドレインが抵抗１２６の一端とＰＭＯＳトランジスタ１２１のドレインに接続されている。抵抗１２７は、他端が接地端子１０１に接続されている。

次に、上記のように構成された電圧電流変換回路１００の動作について説明する。
入力端子１１０に電圧ＶＩＮが印加される（すなわち、第１の電源端子１１０と第２の電源端子１０１間に電圧ＶＩＮが印加される）と、ＰＭＯＳトランジスタ１２１と抵抗１２６の直列経路に電流が流れる。ＰＭＯＳトランジスタ１２１のゲート−ソース間電圧の絶対値を｜ＶＧＳ｜とすると抵抗１２６に流れる電流Ｉ５は次式（２）で表される。

ＰＭＯＳトランジスタ１２０、１２１、１２２は、カレントミラー回路を構成するためそれぞれの電流が比例した値となる。また、前述のようにＰＭＯＳトランジスタ１２０、１２１、１２２のサイズはすべて等しいと仮定したため、それぞれの電流値は等しくなる。

ＰＭＯＳトランジスタ１２０は、ＮＭＯＳトランジスタ１２３とＰＭＯＳトランジスタ１２５の直列回路に電流Ｉ３を供給する。ここで、電流Ｉ３は、補正電流生成部１２９の駆動電流として機能する。

ＰＭＯＳトランジスタ１２１とＰＭＯＳトランジスタ１２５は同じバイアス状態で動作するため、ＰＭＯＳトランジスタ１２５のゲート−ソース間電圧の絶対値は｜ＶＧＳ｜と等しくなる。つまり、ＰＭＯＳトランジスタ１２５は、ＰＭＯＳトランジスタ１２１のレプリカ素子として動作し、ソース電圧は｜ＶＧＳ｜となる。ＮＭＯＳトランジスタ１２３とＮＭＯＳトランジスタ１２４は互いのゲートが接続されているため、ＮＭＯＳトランジスタ１２４のソース電圧は、ＮＭＯＳトランジスタ１２３のソース電圧とほぼ等しくなるように動作する。

なお、ほぼ等しいとした理由は、ＮＭＯＳトランジスタ１２３、１２４のドレイン電流が異なるため、厳密には相違が生じているためである。抵抗１２７は、近似的に一端に｜ＶＧＳ｜が印加され、抵抗１２７に流れる電流Ｉ４は次式（３）で表される。

つまり、補正電流生成部１２９は、｜ＶＧＳ｜に比例した電流Ｉ４を出力する。キルヒホッフの法則からＰＭＯＳトランジスタ１２１に流れる電流Ｉ１は次式（４）で表される。

式（４）に式（３）の電流Ｉ４、式（２）の電流Ｉ５を代入すると、電流Ｉ１は次式（５）で表される。

このようにして入力電圧ＶＩＮ（すなわち、第１の電源端子１１０と第２の電源端子１０１間の電圧）が抵抗値Ｒによって電圧電流変換され、電流（変換電流）Ｉ１が生成されることがわかる。

すなわち、補正電流生成部１２９は、ＰＭＯＳトランジスタ１２１のゲート−ソース間電圧の絶対値に相当する電圧が第１の抵抗１２６に印加された場合に発生する電流に相当する電流を第２の抵抗１２７を用いて補正電流Ｉ４として生成し、抵抗１２６に流れる電流に補正電流Ｉ４を加算することにより変換電流Ｉ１を生成している。
また、ＰＭＯＳトランジスタ１２２の電流Ｉ２は、電流Ｉ１と等しい電流値となり出力端子１２８から出力電流として出力される。

図２は、本実施形態の電圧電流変換回路１００の出力電流Ｉ２の波形を示している。
時間ｔ０で電圧ＶＩＮが印加されてから、出力電流Ｉ２が定常値となる時間ｔｓまでの波形の傾きは、図２に示すように、図７に示す従来の電圧電流変換回路５００の出力電流Ｉ５２の波形と比べて急峻となり、したがって、時間ｔ０からｔｓまでの起動時間Ｔｓ０は、従来の電圧電流変換回路５００の起動時間Ｔｓ５よりも非常に短い時間となる。すなわち、本実施形態の電圧電流変換回路１００は、従来の電圧電流変換回路５００よりも高速に起動することが可能である。
このように、誤差増幅回路を用いない単純な構成とすることで位相補償容量等の遅延要素を削除できるため、起動時間を短縮することができる。

次に、図３を参照して、本発明の第２の実施形態の電圧電流変換回路２００について説明する。
本実施形態の電圧電流変換回路２００は、第１の実施形態の電圧電流変換回路１００にＰＭＯＳトランジスタ２３０、２３１が加えられ、接続が一部変更された構成となっている。
その他の構成については、図１の電圧電流変換回路１００と同一であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。

第１の実施形態の電圧電流変換回路１００との相違点は、以下のとおりである。
まず、ＰＭＯＳトランジスタ２３１のソースが入力端子１１０に、ドレインがＰＭＯＳトランジスタ１２２のドレインに接続されている。
また、ＰＭＯＳトランジスタ２３０のソースが入力端子１１０に、ゲートとドレインがＰＭＯＳトランジスタ２３１のゲートに接続されている。

そして、ＮＭＯＳトランジスタ１２４のドレインが抵抗１２６の一端とＰＭＯＳトランジスタ１２１のドレインには接続されずに、ＰＭＯＳトランジスタ２３０のドレインに接続されている。
ここでは説明を簡単にするためにＰＭＯＳトランジスタ２３０、２３１のサイズは等しいとする。

本実施形態の電圧電流変換回路２００の動作について説明する。接続と同様に第１の実施形態の電圧電流変換回路１００との相違点について述べる。
ＰＭＯＳトランジスタ１２１のドレインと補正電流生成部１２９の出力が切断された（接続されていない）ため、ＰＭＯＳトランジスタ１２１のドレイン電流は、電流Ｉ５で決定される。電流Ｉ５は、第１の実施形態の電圧電流変換回路１００の代数式（２）と等しい。補正電流生成部１２９の出力電流（補正電流）Ｉ４は、本発明の第１の実施形態の電圧電流変換回路１００の代数式（３）と等しい。

ＰＭＯＳトランジスタ２３０、２３１はカレントミラーを構成し、それぞれのサイズは等しいと仮定したためＰＭＯＳトランジスタ２３１のドレイン電流は、電流Ｉ４に等しい。ＰＭＯＳトランジスタ１２１とＰＭＯＳトランジスタ１２２はカレントミラーを構成し、それぞれのサイズは等しいと仮定したためＰＭＯＳトランジスタ１２２のドレイン電流は、電流Ｉ５に等しい。
出力端子１２８の電流Ｉ２は、ＰＭＯＳトランジスタ１２２のドレイン電流にＰＭＯＳトランジスタ１３１のドレイン電流が加算された形となり次式（６）で表される。

電流Ｉ２は、式（３）の電流Ｉ４と式（２）の電流Ｉ５を代入すると次式（７）で表される。

このようにして入力電圧が抵抗値Ｒによって電圧電流変換され、第１の実施形態の電圧電流変換回路１００と等しい電流（変換電流）Ｉ２が生成されることがわかる。補正電流生成部１２９で生成された電流Ｉ４は、カレントミラーを介して加算しても同等の効果が得られる。また、位相補償容量等の遅延素子を使用しない構成であるため、第１の実施形態と同様に電圧電流変換回路２００も起動時間を短縮できるという効果が得られる。

次に、図４を参照して、本発明の第３の実施形態の電圧電流変換回路３００について説明する。
本実施形態の電圧電流変換回路３００は、接地端子（「第２の電源端子」ともいう）２０１と、入力端子（「第１の電源端子」ともいう）２１０と、ＮＭＯＳトランジスタ３０１、３０２と、ＰＭＯＳトランジスタ３０５、３０６、３０７と、出力端子１２８と、抵抗３０８（「第１の抵抗」ともいう）と、補正電流生成部３１０とで構成されている。

補正電流生成部３１０は、ＮＭＯＳトランジスタ３０３、３０４と抵抗３０９（「第２の抵抗」ともいう）で構成されている。
ここでは説明を簡単にするためＰＭＯＳトランジスタ３０５、３０６、３０７のサイズは等しいとする。同様の理由からＮＭＯＳトランジスタ３０１、３０２、３０４のサイズも等しいとする。さらに抵抗３０８、３０９も等しいとし、その抵抗値をＲとする。

抵抗３０８は、一端が入力端子２１０に接続され他端がＮＭＯＳトランジスタ３０１のゲートとドレインに接続されている。
ＮＭＯＳトランジスタ３０１は、ソースが接地端子２０１に接続されている。ＮＭＯＳトランジスタ３０２は、ソースが接地端子２０１に接続され、ゲートがＮＭＯＳトランジスタ３０１のゲートに接続され、ドレインがＰＭＯＳトランジスタ３０５のゲートとドレインとＮＭＯＳトランジスタ３０３のドレインに接続されている。

ＰＭＯＳトランジスタ３０５は、ソースが入力端子２１０に接続されている。ＰＭＯＳトランジスタ３０６は、ソースが入力端子２１０に接続され、ゲートがＰＭＯＳトランジスタ３０５のゲートとＰＭＯＳトランジスタ３０７のゲートに接続され、ドレインがＮＭＯＳトランジスタ３０４のドレインとＮＭＯＳトランジスタ３０３のゲートに接続されている。

補正電流生成部３１０においては、ＮＭＯＳトランジスタ３０３は、ソースが抵抗３０９の一端とＮＭＯＳトランジスタ３０４のゲートに接続されている。抵抗３０９は、他端が接地端子２０１に接続される。ＮＭＯＳトランジスタ３０４は、ソースが接地端子２０１に接続されている。
ＰＭＯＳトランジスタ３０７は、ソースが入力端子２１０に接続され、ドレインが出力端子１２８に接続されている。

次に、本実施形態の電圧電流変換回路３００の動作について説明する。
入力端子２１０に電圧ＶＩＮが印加される（すなわち、第２の電源端子２０１と第１の電源端子２１０間に電圧ＶＩＮが印加される）と、抵抗３０８とＮＭＯＳトランジスタ３０１の直列経路に電流が流れる。ＮＭＯＳトランジスタ３０１のゲート−ソース間電圧をＶＧＳＮとすると電流Ｉ８は次式（８）で表される。

ＮＭＯＳトランジスタ３０１、３０２は、カレントミラー回路を構成するためそれぞれの電流が比例した値となる。また、前述のようにＮＭＯＳトランジスタ３０１、３０２のサイズはすべて等しいと仮定したため、それぞれの電流Ｉ８と電流Ｉ１０は等しい。また、ＰＭＯＳトランジスタ３０５、３０６、３０７は、カレントミラー回路を構成するためそれぞれの電流が比例した値となる。また、前述のようにＰＭＯＳトランジスタ３０５、３０６、３０７のサイズはすべて等しいと仮定したため、それぞれの電流Ｉ９と電流Ｉ１２と電流Ｉ１３は等しい。電流Ｉ９は、電流Ｉ１０と補正電流生成部３１０の出力電流Ｉ１１の和となり、次式（９）で表される。

補正電流生成部３１０に電流Ｉ１２が供給されると、ＮＭＯＳトランジスタ３０３のゲート電圧が上昇する。これによってＮＭＯＳトランジスタ３０３がオンするとドレイン電流が発生し、ＮＭＯＳトランジスタ３０４のゲート電圧は上昇する。ＮＭＯＳトランジスタ３０４がオンするとドレイン電流が発生し、ＮＭＯＳトランジスタ３０３のゲート電圧が低下する。このようにＮＭＯＳトランジスタ３０３、３０４が負帰還回路を構成するためＮＭＯＳトランジスタ３０４のゲート電圧は、そのドレイン電流がＩ１２となるような電圧ＶＧＳＮ′になる。抵抗３０９に電圧ＶＧＳＮ′が印加されるため、補正電流生成部３１０の出力電流（補正電流）Ｉ１１は次式（１０）で表される。

前述のように電流Ｉ１０が電流Ｉ８と等しいと仮定し、代数式（９）の電流Ｉ９に電流Ｉ１１と電流Ｉ１０を代入すると電流Ｉ９は次式（１１）で表される。

また、一般的に飽和領域におけるＮＭＯＳトランジスタのゲート―ソース間電圧ＶＧＳは、ドレイン電流をＩＤＳ、定数をＫ、しきい値をＶＴＨとすると次式（１２）で表される。

ＮＭＯＳトランジスタ３０１、３０４のしきい値ＶＴＨ、及び定数Ｋが等しいとし、さらにそれぞれのドレイン電流を考慮して代数式（１１）の電流Ｉ９にゲート―ソース間電圧を代入すると、電流Ｉ９は次式（１３）で表される。

式（１３）において定数Ｋに対して電流Ｉ８、Ｉ１２が小さく、２つの平方根の項がしきい値ＶＴＨに比べて十分小さく無視できるとすると電流Ｉ９は次式（１４）で表される。

このようにして入力電流ＶＩＮ（すなわち、第１の電源端子２１０と第２の電源端子２０１間の電圧）が抵抗値Ｒによって電圧電流変換され、電流Ｉ９が生成されることがわかる。電流Ｉ１３は、カレントミラー回路によって電流Ｉ９に比例した電流となって出力端子１２８から出力される。

また、本実施例の電圧電流変換回路３００は、内部に負帰還回路を伴う補正電流生成部３１０が存在するが増幅段の少ない構成とすることで位相補償容量等の遅延要素が増えることはなく、起動時間の短縮に対する効果も上記第１および第２の実施形態と同様に得られる。

また、式導出の仮定で近似を用いているが、これはＮＭＯＳトランジスタ３０１と補正電流生成部３１０内のＮＭＯＳトランジスタ３０４のドレイン電流に相違が生じているためである。ＮＭＯＳトランジスタ３０４のドレイン電流に少なくともＮＭＯＳトランジスタ３０１のドレイン電流が含まれていれば良く、上述のような近似が成立する。
さらに、本実施例のＮＭＯＳトランジスタ３０４は、補正電流生成部３１０の機能と、ＮＭＯＳトランジスタ３０１に対するレプリカ素子の機能を兼ねている。

図５は、本発明の第１の実施形態による電圧電流変換回路１００をスイッチングレギュレータに用いた例を示す回路図である。
図５に示すスイッチングレギュレータ４００は、電源端子４０１と、接地端子４０２と、比較回路４１１と、ＮＭＯＳトランジスタ４１２と、容量４１３と、ドライバ４１４と、ＲＳフリップフロップ４１５と、ＰＭＯＳトランジスタ４１６と、ＮＭＯＳトランジスタ４１９と、インダクタ４１７と、容量４１８と、比較回路４２０と、基準電圧源４２１とを備え、さらに上述の電圧電流変換回路１００を含んで構成されている。

電圧電流変換回路１００は、入力端子１１０に電源端子４０１が接続され、出力端子１２８に容量４１３の一端とＮＭＯＳトランジスタ４１２のドレインと比較回路４１１の非反転入力端子が接続されている。容量４１３の他端は、接地端子４０２に接続されている。

比較回路４１１は、反転入力端子がインダクタ４１７の一端と容量４１８の一端と比較回路４２０の反転入力端子に接続され、出力がＲＳフリップフロップ４１５のリセット入力Ｒに接続されている。

ＮＭＯＳトランジスタ４１２は、ゲートがＲＳフリップフロップ４１５の反転出力ＱＢとドライバ４１４の入力に接続され、ソースが接地端子４０２に接続されている。ドライバ回路４１４は、第１の出力がＰＭＯＳトランジスタ４１６のゲートに接続され、第２の出力がＮＭＯＳトランジスタ４１９のゲートに接続されている。

ＰＭＯＳトランジスタ４１６は、ソースが電源端子４０１に接続され、ドレインがＮＭＯＳトランジスタ４１９のドレインとインダクタ４１７の他端に接続されている。容量４１８は、他端が接地端子４０２に接続されている。ＮＭＯＳトランジスタ４１９は、ソースが接地端子４０２に接続されている。

比較回路４２０は、非反転入力端子が基準電圧源４２１の一端に接続され、出力がＲＳフリップフロップ４１５のセット入力Ｓに接続されている。基準電圧源４２１は、他端が接地端子４０２に接続されている。

スイッチングレギュレータ４００の動作について説明する。
比較回路４２０は、基準電圧源４２１の基準電圧ＶＲＥＦとスイッチングレギュレータ４００の出力電圧ＶＯＵＴを比較する。出力電圧ＶＯＵＴが基準電圧ＶＲＥＦを下回ると、比較回路４２０はＨＩＧＨを出力し、ＲＳフリップフロップ回路４１５をセットする。

ＲＳフリップフロップ回路４１５は、セットされると出力ＱＢからＬＯＷを出力し、ＮＭＯＳトランジスタ４１２をオフさせる。これと同時にドライバ回路４１４を介してＰＭＯＳトランジスタ４１６はオンされ、ＮＭＯＳトランジスタ４１９はオフされる。

ＮＭＯＳトランジスタ４１２のオフに伴って、容量４１３は、電圧電流変換回路１００の出力電流によって充電される。このとき、容量４１３の一端の電圧ＶＲＡＭＰは、時間に対して一定の傾きを持つ電圧波形となる。

すなわち、電圧電流変換回路１００は、入力端子１１０に電源端子４０１の電源電圧ＶＤＤを受けているため、電源電圧ＶＤＤに比例した電流が出力端子１２８から出力され、これにより、電源電圧ＶＤＤの投入後、短時間で電圧電流変換回路４１０から容量４１３への電流供給が開始される。
比較回路４１１は、電圧ＶＲＡＭＰと電圧ＶＯＵＴを比較し、電圧ＶＲＡＭＰが電圧ＶＯＵＴを上回るとＨＩＧＨを出力する。

ＲＳフリップフロップ４１５は、リセット入力ＲにＨＩＧＨが入力されると出力ＱＢからＨＩＧＨを出力する。これに伴いＮＭＯＳトランジスタ４１２はオンされ、電圧ＶＲＡＭＰは０Ｖになる。さらにドライバ回路４１４を介して、ＰＭＯＳトランジスタ４１６はオフされ、ＮＭＯＳトランジスタ４１９はオンされる。インダクタ４１７と容量４１８は、ＰＭＯＳトランジスタ４１６のドレイン電圧を平滑して電圧ＶＯＵＴを生成する。

なお、本例は、スイッチングレギュレータに第１の実施形態の電圧電流変換回路１００を用いた例を示しているが、電圧電流変換回路１００の代わりに、第２または第３の実施形態の電圧電流変換回路２００または３００を用いることも可能である。

以上のように、本発明の電圧電流変換回路は、スイッチングレギュレータのオン時間を生成するタイマ回路としても使用されることが可能である。この場合、電源電圧が印加されてからスイッチングレギュレータが安定動作するまでの起動時間を短縮することができるという効果が得られる。

以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、上記実施形態においては、電圧電流変換回路としてＭＯＳトランジスタを用いた例を説明したが、バイポーラトランジスタ等を用いてもよい。

また、上記実施形態において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの極性を反転させた回路構成を用いることも可能である。
また、上記第１〜第３の実施形態においては、補正電流生成部により生成された補正電流をカレントミラー回路によって数回折り返してから第１の抵抗に流れる電流に加算する回路構成を用いても良い。

１００、２００、３００電圧電流変換回路
４００スイッチングレギュレータ
１０１接地端子（第２の電源端子）
１１０入力端子（第１の電源端子）
１２８出力端子
１２９，３１０補正電流生成部
２０１接地端子（第２の電源端子）
２１０入力端子（第１の電源端子）
４１１、４２０比較回路
４１４ドライバ
４１５ＲＳフリップフロップ
４２１基準電圧源

Claims

第１の電源端子と第２の電源端子間の電圧を電流に変換して変換電流を生成する電圧電流変換回路であって、
ゲートとドレインが共通接続され、ソースが前記第１の電源端子に接続された第一導電型の第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの前記ドレインと前記第２の電源端子との間に接続された第１の抵抗と、
第２の抵抗を有し、前記第１のＭＯＳトランジスタのゲート−ソース間電圧の絶対値に相当する電圧が前記第１の抵抗に印加された場合に発生する電流に相当する電流を前記第２の抵抗を用いて補正電流として生成する補正電流生成部とを備え、
前記第１の抵抗に流れる電流に前記補正電流を加算することにより前記変換電流を生成することを特徴とする電圧電流変換回路。
前記補正電流生成部は、
ゲートとドレインが共通接続された第二導電型の第２のＭＯＳトランジスタと、
ゲートとドレインが前記第２の電源端子に接続され、ソースが前記第２のＭＯＳトランジスタのソースに接続された第一導電型の第３のＭＯＳトランジスタと、
ゲートが前記第２のＭＯＳトランジスタのゲートに接続された第二導電型の第４のＭＯＳトランジスタとをさらに有し、
前記第２の抵抗が前記第４のＭＯＳトランジスタのソースと前記第２の電源端子との間に接続され、
前記第２のＭＯＳトランジスタと前記第３のＭＯＳトランジスタの直列回路に駆動電流が流れ、
前記第４のＭＯＳトランジスタと前記第２の抵抗の直列回路に前記補正電流が流れることを特徴とする請求項１に記載の電圧電流変換回路。
前記補正電流生成部は、
第二導電型の第２のＭＯＳトランジスタと、第二導電型の第３のＭＯＳトランジスタとをさらに有し、
前記第２のＭＯＳトランジスタは、ゲートが前記第３のＭＯＳトランジスタのソースに、ドレインが前記第３のＭＯＳトランジスタのゲートに、ソースが前記第２の電源端子に接続され、
前記第３のＭＯＳトランジスタのソースは前記第２の抵抗を介して前記第２の電源端子に接続され、
前記第３のＭＯＳトランジスタと前記第２の抵抗の直列回路に前記補正電流が流れることを特徴とする請求項１に記載の電圧電流変換回路。
請求項１乃至３のいずれか一項に記載の電圧電流変換回路を備えることを特徴とするスイッチングレギュレータ。