JP6731399B2

JP6731399B2 - 電流及び電圧オフセット相殺を備えた弛張発振器

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Publication number: JP6731399B2
Application number: JP2017501670A
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Inventors: イウタムカイ; キアエイアリ; エスハルーンバヘル
Original assignee: 日本テキサス・インスツルメンツ合同会社; テキサスインスツルメンツインコーポレイテッド
Priority date: 2014-07-12
Filing date: 2015-07-13
Publication date: 2020-07-29
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Description

本願は、概して電子回路要素に関し、更に特定して言えば、電流及び電圧オフセット相殺を備えた弛張発振器のための方法及び回路要素に関連する。

弛張発振器は、矩形及び三角波形などの周期的な非正弦波形出力信号を生成する周知の回路である。弛張発振器は、クロック信号を提供するために矩形波が用いられるコンピュータアプリケーションなど、多くのアプリケーションにおいて用いられる。

弛張発振器は通常、閾値センシティブデバイスと組み合わせてレジスタ・キャパシタ（ＲＣ）回路として実装される。レジスタを介して流れる電流はキャパシタを充電する。閾値センシティブデバイスは、キャパシタ上の電圧がそのデバイスの閾値を超えるまで、キャパシタ上の電圧に応答せず、キャパシタ上の電圧がデバイスの閾値を超えるとき、デバイスは、オンになり、キャパシタを放電する。このプロセスはその後、回路が励起される限り継続的に反復される。

弛張発振器に関する問題点の一つは、弛張発振器の発振周波数の温度依存性が強い点である。弛張発振器は通常、２つの電流源、即ち、第１の電流を出力する第１の電流源、及び第２の電流を出力する第２の電流源、を含む。理想的な弛張発振器において、第１の電流及び第２の電流は、一定の温度があるとき厳密に等しく、温度が変化するにつれて同じ量だけ変化する。

しかし、実際には、第１の電流及び第２の電流は、温度が一定であるときわずかに異なることがあり、温度が変化するにつれて異なる量だけ変化する。第１及び第２の電流は、温度が変化しないときでも、電流オフセットにより異なる。電流オフセットは統計値であり、部分的にトランジスタミスマッチに起因する。トランジスタミスマッチは、製造プロセスにおけるランダムな変動に起因するなど、トランジスタ（これらは、同一であることが意図される）間の差である。

電流オフセットは、温度の小さな変化が第１及び第２の電流間の差における著しい変化につながり得るので、温度依存性が強い。そして、共振発振器の発振周波数は、温度と共に強く変化する第１及び第２の電流間の差に応答して変化する。

弛張発振器に関する別の問題は、弛張発振器が頻繁に、低オフセット周波数で位相ノイズを受ける点である。弛張発振器は、通常、正の入力端子及び負の入力端子を有するコンパレータを含む。理想的な弛張発振器において、コンパレータは、一つの入力端子上の電圧が他方の入力端子上の電圧を超える瞬間を検出する。

しかし、実際には、（ａ）コンパレータが一つの入力端子上の電圧が他方の入力端子上の電圧を超えることを検出するときと、（ｂ）一つの入力端子上の電圧が実際に、他方の入力端子上の電圧を超えたときとの間にわずかな差がある。タイミングのこの差は、コンパレータを、その事象が実際に起こったときとはわずかに異なる時間にトリガーさせる、オフセット電圧に起因する。オフセット電圧はコンパレータの非理想性であり、これは、部分的にトランジスタミスマッチに起因する。オフセット電圧の正確な量は、それが統計値であるため、予測不能である。オフセット電圧がコンパレータのタイミングを変えるので、オフセット電圧は、低オフセット周波数で位相ノイズを導入する。

記載される例において、弛張発振器のための回路要素が、低オフセット周波数での温度感度及び位相ノイズを低減するため電流及び電圧オフセットを相殺する。弛張発振器のための回路要素は、第１の出力及び第２の出力を有する電流スワップ回路を含む。電流スワップ回路は、第１のスイッチング信号の第１の論理状態及び第２のスイッチング信号の第２の論理状態に応答して、第１の出力から第１の電流を及び第２の出力から第２の電流をソースするためである。電流スワップ回路はまた、第１のスイッチング信号の第２の論理状態及び第２のスイッチング信号の第１の論理状態に応答して、第２の出力から第１の電流を及び第１の出力から第２の電流をソースするためである。弛張発振器回路要素はまた、電流スワップ回路の第１の出力に結合される第１の電流レッグを含む。第１の電流レッグは、第１の出力からソースされるとき第１の電流を受け取るため、及び第３のスイッチング信号の第１の論理状態及び第４のスイッチング信号の第２の論理状態に応答して、第１の電流から第１のレッグ電圧を生成するためである。第１の電流レッグはまた、第１の出力からソースされるとき第２の電流を受信し、第３のスイッチング信号の第１の論理状態及び第４のスイッチング信号の第２の論理状態に応答して、第２の電流から第２のレッグ電圧を生成するためである。

弛張発振器を動作させる或る方法が、第１のスイッチング信号の第１の論理状態及び第２のスイッチング信号の第２の論理状態に応答して、第１の出力から第１の電流を及び第２の出力から第２の電流をソースすることを含む。この方法はまた、第１のスイッチング信号の第２の論理状態及び第２のスイッチング信号の第１の論理状態に応答して、第２の出力から第１の電流を及び第１の出力から第２の電流をソースすることを含む。この方法は更に、第１の出力からソースされるとき第１の電流を受信すること、及び第３のスイッチング信号の第１の論理状態及び第４のスイッチング信号の第２の論理状態に応答して、第１の電流から第１のレッグ電圧を生成することを含む。この方法はまた、第１の出力からソースされるとき第２の電流を受信すること、及び第３のスイッチング信号の第１の論理状態及び第４のスイッチング信号の第２の論理状態に応答して、第２の電流から第２のレッグ電圧を生成することを含む。

例示の実施例の弛張発振器１００のための回路要素の概略図である。

図１のスイッチング制御回路１５０のオペレーションのタイミング図であり、スイッチング制御回路１５０の第１の入力により受信される電圧のタイミング図である。図１のスイッチング制御回路１５０のオペレーションのタイミング図であり、スイッチング制御回路１５０の第２の入力により受信される電圧のタイミング図である。図１のスイッチング制御回路１５０のオペレーションのタイミング図であり、第１のスイッチング信号ＳＳ１のタイミング図である。図１のスイッチング制御回路１５０のオペレーションのタイミング図であり、第２のスイッチング信号ＳＳ２のタイミング図である。図１のスイッチング制御回路１５０のオペレーションのタイミング図であり、第３のスイッチング信号ＳＳ３のタイミング図である。図１のスイッチング制御回路１５０のオペレーションのタイミング図であり、第４のスイッチング信号ＳＳ４のタイミング図である。

弛張発振器１００のオペレーションの概略図である。弛張発振器１００のオペレーションの概略図である。弛張発振器１００のオペレーションの概略図である。弛張発振器１００のオペレーションの概略図である。

図１は、弛張発振器のための１００で概して示される回路要素の概略図である。これ以降に更に詳細に説明するように、弛張発振器１００は、回路の第１の対及び回路の第２の対が交互に一対の電流を受信するように、一対の電流を周期的にスワップすることによって、低オフセット周波数での温度感度及び位相ノイズを低減する。

図１に示すように、弛張発振器１００は、第１の出力１１２及び第２の出力１１４を有する電流スワップ回路１１０を含む。電流スワップ回路１１０は、第１のスイッチング信号ＳＳ１の第１の論理状態及び第２のスイッチング信号ＳＳ２の第２の論理状態に応答して、第１の出力１１２から第１の電流Ｉ１を、第２の出力１１４から第２の電流Ｉ２をソースする。電流スワップ回路１１０はまた、第１のスイッチング信号ＳＳ１の第２の論理状態及び第２のスイッチング信号ＳＳ２の第１の論理状態に応答して、第２の出力１１４から第１の電流Ｉ１を、第１の出力１１２から第２の電流Ｉ２をソースする。

この例では、電流スワップ回路１１０は、第１の電流Ｉ１を生成する電流源１１６、及び第２の電流Ｉ２を生成する電流源１１８と共に実装される。電流スワップ回路１１０はまた、スイッチＳＷ１及びスイッチＳＷ２と共に実装される。

スイッチＳＷ１は、第１のスイッチング信号ＳＳ１を受信するように結合される（例えば、接続される）制御端子、電流源１１６に結合される第１の端子、及び第１の出力１１２に結合される第２の端子を有する。スイッチＳＷ２は、第１のスイッチング信号ＳＳ１を受け取るように結合される制御端子、電流源１１８に結合される第１の端子、及び第２の出力１１４に結合される第２の端子を有する。

電流スワップ回路１１０は更に、スイッチＳＷ３及びスイッチＳＷ４と共に実装される。スイッチＳＷ３は、第２のスイッチング信号ＳＳ２を受け取るように結合される制御端子、電流源１１８に結合される第１の端子、及び第１の出力１１２に結合される第２の端子を有する。スイッチＳＷ４は、第２のスイッチング信号ＳＳ２を受け取るように結合される制御端子、電流源１１６に結合される第１の端子、及び第２の出力１１４に結合される第２の端子を有する。

更に図１に示すように、弛張発振器１００はまた、電流スワップ回路１１０の第１の出力１１２に結合される第１の電流レッグ１２０を含む。また、第１の電流レッグ１２０は更に、第３のスイッチング信号ＳＳ３及び第４のスイッチング信号ＳＳ４を受け取るように結合される。

第１の電流レッグ１２０は、第１の出力１１２からソースされるとき第１の電流Ｉ１を受信し、第３のスイッチング信号ＳＳ３の第１の論理状態及び第４のスイッチング信号ＳＳ４の第２の論理状態に応答して、第１の電流Ｉ１から第１のレッグ電圧を生成する。第１の電流レッグ１２０は、第１のレッグ電圧の大きさが時間にわたって増大するように第１のレッグ電圧を生成する。

第３のスイッチング信号ＳＳ３の論理状態が、第１の論理状態から第２の論理状態に変化し、第４のスイッチング信号ＳＳ４の論理状態が、第２の論理状態から第１の論理状態に変化すると、第１の電流レッグ１２０は、第１の電流Ｉ１をブロックし、第１のレッグ電圧を放電する。

また、第１の電流レッグ１２０は、第１の出力１１２からソースされるとき第２の電流Ｉ２を受信し、第３のスイッチング信号ＳＳ３の第１の論理状態及び第４のスイッチング信号ＳＳ４の第２の論理状態に応答して、第２の電流Ｉ２から第２のレッグ電圧を生成する。第１の電流レッグ１２０は、第２のレッグ電圧の大きさが時間にわたって増大するように第２のレッグ電圧を生成する。

第３のスイッチング信号ＳＳ３の論理状態が、第１の論理状態から第２の論理状態に変化し、第４のスイッチング信号の論理状態が第２の論理状態から第１の論理状態に変化すると、第１の電流レッグ１２０は、第２の電流Ｉ２をブロックし、第２のレッグ電圧を放電する。

この例では、第１の電流レッグ１２０は、スイッチＳＷ５、スイッチＳＷ６、及びキャパシタＣ１と共に実装される。スイッチＳＷ５は、第３のスイッチング信号ＳＳ３を受け取るように結合される制御端子、第１の出力１１２に結合される第１の端子、及び第２の端子を有する。スイッチＳＷ６は、第４のスイッチング信号ＳＳ４を受け取るように結合される制御端子、スイッチＳＷ５の第２の端子に結合される第１の端子、及び接地に結合される第２の端子を有する。キャパシタＣ１は、スイッチＳＷ５の第２の端子に結合される頂部プレート、及び接地に結合される底部プレートを有する。

図１に示すように、弛張発振器１００は更に、電流スワップ回路１１０の第２の出力１１４に結合される第２の電流レッグ１３０を含む。第２の電流レッグ１３０はまた、第３のスイッチング信号ＳＳ３及び第４のスイッチング信号ＳＳ４を受け取るように結合される。

第２の電流レッグ１３０は、第２の電流Ｉ２からソースされるとき第２の出力１１４を受信し、第３のスイッチング信号ＳＳ３の第２の論理状態及び第４のスイッチング信号ＳＳ４の第１の論理状態に応答して、第２の電流Ｉ２から第３のレッグ電圧を生成する。第２の電流レッグ１３０は、第３のレッグ電圧の大きさが時間にわたって増大するように第３のレッグ電圧を生成する。

第３のスイッチング信号ＳＳ３の論理状態が、第２の論理状態から第１の論理状態に変化し、第４のスイッチング信号の論理状態が第１の論理状態から第２の論理状態に変化すると、第２の電流レッグ１３０は、第２の電流Ｉ２をブロックし、第３のレッグ電圧を放電する。

また、第２の電流レッグ１３０は、第２の出力１１４からソースされるとき第１の電流Ｉ１を受信し、第３のスイッチング信号ＳＳ３の第２の論理状態及び第４のスイッチング信号ＳＳ４の第１の論理状態に応答して、第１の電流Ｉ１から第４のレッグ電圧を生成する。第２の電流レッグ１３０は、第４のレッグ電圧の大きさが時間にわたって増大するように第４のレッグ電圧を生成する。

第３のスイッチング信号ＳＳ３の論理状態が、第２の論理状態から第１の論理状態に変化し、第４のスイッチング信号の論理状態が、第１の論理状態から第２の論理状態に変化すると、第２の電流レッグ１３０は、第１の電流Ｉ１をブロックし、第４のレッグ電圧を放電する。

この例では、第２の電流レッグ１３０は、スイッチＳＷ７、スイッチＳＷ８、及びキャパシタＣ２と共に実装される。スイッチＳＷ７は、第４のスイッチング信号ＳＳ４を受け取るように結合される制御端子、第２の出力１１４に結合される第１の端子、及び第２の端子を有する。スイッチＳＷ８は、第３のスイッチング信号ＳＳ３を受け取るように結合される制御端子、スイッチＳＷ７の第２の端子に結合される第１の端子、及び接地に結合される第２の端子を有する。キャパシタＣ２は、スイッチＳＷ７の第２の端子に結合される頂部プレート、及び接地に結合される底部プレートを有する。

図１に更に示すように、弛張発振器１００はまた、電流スワップ回路１１０の第１の出力１１２及び第２の出力１１４に結合される共用（shared）電流レッグ１４０を含む。共用電流レッグ１４０はまた、第３のスイッチング信号ＳＳ３及び第４のスイッチング信号ＳＳ４を受け取るように結合される。

共用電流レッグ１４０は、第２の出力１１４からソースされるとき第２の電流Ｉ２を受信し、第３のスイッチング信号ＳＳ３の第１の論理状態及び第４のスイッチング信号ＳＳ４の第２の論理状態に応答して、第２の電流Ｉ２から第１の共用電圧を生成する。共用電流レッグ１４０は、第１の共用電圧の大きさが時間にわたって実質的に一定であるように第１の共用電圧を生成する。

共用電流レッグ１４０はまた、第２の出力１１４からソースされるとき第１の電流Ｉ１を受信し、第３のスイッチング信号ＳＳ３の第１の論理状態及び第４のスイッチング信号ＳＳ４の第２の論理状態に応答して、第１の電流Ｉ１から第２の共用電圧を生成する。共用電流レッグ１４０は、第２の共用電圧の大きさが時間にわたって実質的に一定であるように第２の共用電圧を生成する。

また、共用電流レッグ１４０は、第１の出力１１２からソースされるとき第１の電流Ｉ１を受信し、第３のスイッチング信号ＳＳ３の第２の論理状態及び第４のスイッチング信号ＳＳ４の第１の論理状態に応答して、第１の電流Ｉ１から第３の共用電圧を生成する。共用電流レッグ１４０は、第３の共用電圧の大きさが時間にわたって実質的に一定であるように第３の共用電圧を生成する。

更に、共用電流レッグ１４０は、第１の出力１１２からソースされるとき第２の電流Ｉ２を受信し、第３のスイッチング信号ＳＳ３の第２の論理状態及び第４のスイッチング信号ＳＳ４の第１の論理状態に応答して、第２の電流Ｉ２から第４の共用電圧を生成する。共用電流レッグ１４０は、第４の共用電圧の大きさが時間にわたって実質的に一定であるように第４の共用電圧を生成する。

この例では、共用電流レッグ１４０は、スイッチＳＷ９、スイッチＳＷ１０、及びレジスタＲと共に実装される。スイッチＳＷ９は、第４のスイッチング信号ＳＳ４を受け取るように結合される制御端子、第１の出力１１２に結合される第１の端子、及び第２の端子を有する。スイッチＳＷ１０は、第３のスイッチング信号ＳＳ３を受け取るように結合される制御端子、第２の出力１１４に結合される第１の端子、及び第２の端子を有する。レジスタＲは、スイッチＳＷ９の第２の端子及びスイッチＳＷ１０の第２の端子に結合される第１の端部と、接地に結合される第２の端部とを有する。

スイッチＳＷ１〜ＳＷ１０は多くの方式で実装され得る。例えば、スイッチＳＷ１〜ＳＷ１０は、ＮＭＯＳトランジスタなどのトランジスタとして実装され得る。ＮＭＯＳトランジスタが用いられるとき、制御端子はゲートであり得、第１の端子はドレインであり得、第２の端子はソースであり得る。

図１に示すように、弛張発振器１００は、電流スワップ回路１１０と、第１の電流レッグ１２０と、第２の電流レッグ１３０と、共用電流レッグ１４０とに結合されるスイッチング制御回路１５０を含む。スイッチング制御回路１５０は、複数の電圧を受信し、これらの電圧に応答して第１、第２、第３、及び第４のスイッチング信号ＳＳ１、ＳＳ２、ＳＳ３、及びＳＳ４を生成する。電圧には、第１、第２、第３、及び第４のレッグ電圧、及び第１、第２、第３、及び第４の共用電圧が含まれる。

スイッチング制御回路１５０は、第１の入力及び第２の入力を有する。第１の入力は、第１のレッグ電圧、第３の共用電圧、第２のレッグ電圧、及び第４の共用電圧を順次受信する。第２の入力は、第１の共用電圧、第３のレッグ電圧、第２の共用電圧、及び第４のレッグ電圧を順次受信する。

スイッチング制御回路１５０は、第１のレッグ電圧を第１の共用電圧と比較し、時間にわたって増大する第１のレッグ電圧が、実質的に一定である第１の共用電圧を超えるとき、第３のスイッチング信号ＳＳ３及び第４のスイッチング信号ＳＳ４の論理状態を変える。

スイッチング制御回路１５０は次に、第３のレッグ電圧を第３の共用電圧と比較し、時間にわたって増大する第３のレッグ電圧が、実質的に一定である第３の共用電圧を超えるとき、第１のスイッチング信号ＳＳ１、第２のスイッチング信号ＳＳ２、第３のスイッチング信号ＳＳ３、及び第４のスイッチング信号ＳＳ４の論理状態を変える。

次に、スイッチング制御回路１５０は、第２の共用電圧を第２のレッグ電圧と比較し、時間にわたって増大する第２のレッグ電圧が、実質的に一定である第２の共用電圧を超えるとき、第３のスイッチング信号ＳＳ３及び第４のスイッチング信号ＳＳ４の論理状態を変える。

スイッチング制御回路１５０はその後、第４の共用電圧を第４のレッグ電圧と比較し、時間にわたって増大する第４のレッグ電圧が、実質的に一定である第４の共用電圧を超えるとき、第１のスイッチング信号ＳＳ１、第２のスイッチング信号ＳＳ２、第３のスイッチング信号ＳＳ３、及び第４のスイッチング信号ＳＳ４の論理状態を変える。

図２Ａ〜図２Ｆは、弛張発振器１００のスイッチング制御回路１５０のオペレーションのタイミング図である。図２Ａは、スイッチング制御回路１５０の第１の入力により受信される電圧のタイミング図であり、図２Ｂは、スイッチング制御回路１５０の第２の入力により受信される電圧のタイミング図である。図２Ｃは、第１のスイッチング信号ＳＳ１のタイミング図であり、図２Ｄは、第２のスイッチング信号ＳＳ２のタイミング図である。図２Ｅは、第３のスイッチング信号ＳＳ３のタイミング図であり、図２Ｆは、第４のスイッチング信号ＳＳ４のタイミング図である。

図２Ａ及び図２Ｂに示すように、第１のレッグ電圧ＶＬ１及び第１の共用電圧ＶＳ１は同じ時間の間生じ、第２のレッグ電圧ＶＬ２及び第２の共用電圧ＶＳ２は同時に生じる。また、第３のレッグ電圧ＶＬ３及び第３の共用電圧ＶＳ３は同時に生じ、第４のレッグ電圧ＶＬ４及び第４の共用電圧ＶＳ４は同時に生じる。

図２Ｃ〜図２Ｆに示すように、第２のスイッチング信号ＳＳ２は第１のスイッチング信号ＳＳ１の反転であり、第４のスイッチング信号ＳＳ４は第３のスイッチング信号ＳＳ３の反転である。また、第１のスイッチング信号ＳＳ１は、第３のスイッチング信号ＳＳ３の周期の２倍の周期を有する。更に、第１のスイッチング信号ＳＳ１は、第３のスイッチング信号ＳＳ３の第１の立ち上がりエッジと実質的に同期される立ち上がりエッジ、及び第３のスイッチング信号ＳＳ３の第２の立ち上がりエッジと実質的に同期される立ち下がりエッジを有する。

図２Ａ〜図２Ｆに更に示すように、時間ｔ０に電力が印加される。この例では、電力が印加されるとき、スイッチング制御回路１５０は、第１のスイッチング信号ＳＳ１を論理高で、第２のスイッチング信号ＳＳ２を論理低で、第３のスイッチング信号ＳＳ３を論理高で、及び第４のスイッチング信号ＳＳ４を論理低で出力する。

図３Ａ〜図３Ｄは、弛張発振器１００のオペレーションの概略図である。図３Ａに示すように、第１のスイッチング信号ＳＳ１及び第３のスイッチング信号ＳＳ３が論理高状態を有し、第２のスイッチング信号ＳＳ２及び第４のスイッチング信号ＳＳ４が論理低状態を有するとき、スイッチＳＷ１、ＳＷ２、ＳＷ５、ＳＷ８、及びＳＷ１０が閉じ、スイッチＳＷ３、ＳＷ４、ＳＷ６、ＳＷ７、及びＳＷ９が開く。

この状態で、キャパシタＣ２はスイッチＳＷ８を介して放電し、電流源１１６からの第１の電流Ｉ１は、スイッチＳＷ１、第１の出力１１２、及びスイッチＳＷ５を介してキャパシタＣ１へ流れ、第１の電流Ｉ１は、第１のレッグ電圧ＶＬ１を生成するためキャパシタＣ１を充電する。図２Ａに示すように、スイッチング制御回路１５０の第１の入力は、時間ｔ０〜ｔ１にわたって増大する、第１のレッグ電圧ＶＬ１を受信する。

同時に、電流源１１８からの第２の電流Ｉ２は、スイッチＳＷ２、第２の出力１１４、スイッチＳＷ１０、及びレジスタＲを介して流れる。レジスタＲを介する第２の電流Ｉ２は、第１の共用電圧ＶＳ１を生成する。図２Ｂに示すように、スイッチング制御回路１５０の第２の入力は、時間ｔ０〜ｔ１にわたって実質的に一定である、第１の共用電圧ＶＳ１を受信する。

再び図２Ａ及び図２Ｂを参照すると、時間ｔ１に、スイッチング制御回路１５０の第１の入力上の第１のレッグ電圧ＶＬ１は、スイッチング制御回路１５０の第２の入力上の第１の共用電圧ＶＳ１を超える。図２Ｃ〜図２Ｆに示すように、第１のレッグ電圧ＶＬ１が第１の共用電圧ＶＳ１を超えるとき、スイッチング制御回路１５０は、第３のスイッチング信号ＳＳ３の論理状態を論理高から論理低に変え、第４のスイッチング信号ＳＳ４の論理状態を論理低から論理高に変える。

図３Ｂに示すように、第３のスイッチング信号ＳＳ３が論理低状態に変わり、第４のスイッチング信号ＳＳ４が論理高状態に変わるとき、スイッチＳＷ５、ＳＷ８、及びＳＷ１０が開き、スイッチＳＷ６、ＳＷ７、及びＳＷ９が閉じる。スイッチＳＷ１及びＳＷ２は閉じられたままであり、スイッチＳＷ３及びＳＷ４は開いたままである。

この状態で、キャパシタＣ１はスイッチＳＷ６を介して放電し、電流源１１８からの第２の電流Ｉ２は、スイッチＳＷ２、第２の出力１１４、及びスイッチＳＷ７を介してキャパシタＣ２に流れ、第２の電流Ｉ２は、第３のレッグ電圧ＶＬ３を生成するためキャパシタＣ２を充電する。図２Ｂに示すように、スイッチング制御回路１５０の第２の入力は、時間ｔ１〜ｔ２にわたって増大する、第３のレッグ電圧ＶＬ３を受信する。

同時に、電流源１１６からの第１の電流Ｉ１は、スイッチＳＷ１、第１の出力１１２、スイッチＳＷ９、及びレジスタＲを介して流れる。レジスタＲを介する第１の電流Ｉ１は、第３の共用電圧ＶＳ３を生成する。図２Ａに示すように、スイッチング制御回路１５０の第１の入力は、時間ｔ１〜ｔ２にわたって実質的に一定である、第３の共用電圧ＶＬ３を受信する。

再び図２Ａ及び図２Ｂを参照すると、時間ｔ２に、スイッチング制御回路１５０の第２の入力上の第３のレッグ電圧ＶＬ３が、スイッチング制御回路１５０の第１の入力上の第３の共用電圧ＶＳ３を超える。図２Ｃ〜図２Ｆに示すように、第３のレッグ電圧ＶＬ３が第３の共用電圧ＶＳ３を超えるとき、スイッチング制御回路１５０は、第１のスイッチング信号ＳＳ１の論理状態を論理高から論理低に変え、第２のスイッチング信号ＳＳ２の論理状態を論理低から論理高に変える。また、スイッチング制御回路１５０は、第３のスイッチング信号ＳＳ３の論理状態を論理低から論理高に変え、第４のスイッチング信号ＳＳ４の論理状態を論理高から論理低に変える。

図３Ｃに示すように、第１のスイッチング信号ＳＳ１及び第４のスイッチング信号ＳＳ４が論理低状態に変わり、第２のスイッチング信号ＳＳ２及び第３のスイッチング信号ＳＳ３が論理高状態に変わるとき、スイッチＳＷ３、ＳＷ４、ＳＷ５、ＳＷ８、及びＳＷ１０が閉じ、スイッチＳＷ１、ＳＷ２、ＳＷ６、ＳＷ７、及びＳＷ９が開く。

この状態で、キャパシタＣ２はスイッチＳＷ８を介して放電し、電流源１１８からの第２の電流Ｉ２は、スイッチＳＷ３、第１の出力１１２、及びスイッチＳＷ５を介してキャパシタＣ１に流れ、第２の電流Ｉ２は、第２のレッグ電圧ＶＬ２を生成するためキャパシタＣ１を充電する。図２Ａに示すように、スイッチング制御回路１５０の第１の入力は、時間ｔ２〜ｔ３にわたって増大する第２のレッグ電圧ＶＬ２を受信する。

同時に、電流源１１６からの第１の電流Ｉ１は、スイッチＳＷ４、第２の出力１１４、スイッチＳＷ１０、及びレジスタＲを介して流れる。レジスタＲを介する第１の電流Ｉ１は、第２の共用電圧ＶＳ２を生成する。図２Ｂに示すように、スイッチング制御回路１５０の第２の入力は、時間ｔ２〜ｔ３にわたって実質的に一定である第２の共用電圧ＶＳ２を受信する。

再び図２Ａ及び図２Ｂを参照すると、時間ｔ３に、スイッチング制御回路１５０の第１の入力上の第２のレッグ電圧ＶＬ２が、スイッチング制御回路１５０の第２の入力上の第２の共用電圧ＶＳ２を超える。図２Ｃ〜図２Ｆに示すように、第２のレッグ電圧ＶＬ２が第２の共用電圧ＶＳ２を超えるとき、スイッチング制御回路１５０は、第３のスイッチング信号ＳＳ３の論理状態を論理高から論理低に変え、第４のスイッチング信号ＳＳ４の論理状態を論理低から論理高に変える。

図３Ｄに示すように、第３のスイッチング信号ＳＳ３が論理低状態に変わり、第４のスイッチング信号ＳＳ４が論理高状態に変わるとき、スイッチＳＷ５、ＳＷ８、及びＳＷ１０が開き、スイッチＳＷ６、ＳＷ７、及びＳＷ９が閉じる。スイッチＳＷ３及びＳＷ４は閉じられたままであり、スイッチＳＷ１及びＳＷ２は開いたままである。

この状態で、キャパシタＣ１はスイッチＳＷ６を介して放電し、電流源１１６からの第１の電流Ｉ１は、スイッチＳＷ４、第２の出力１１４、及びスイッチＳＷ７を介してキャパシタＣ２に流れ、第１の電流Ｉ１は、第４のレッグ電圧ＶＬ４を生成するためキャパシタＣ２を充電する。図２Ｂに示すように、スイッチング制御回路１５０の第２の入力は、時間ｔ３〜ｔ４にわたって増大する第４のレッグ電圧ＶＬ４を受信する。

同時に、電流源１１８からの第２の電流Ｉ２は、スイッチＳＷ３、第１の出力１１２、スイッチＳＷ９、及びレジスタＲを介して流れる。レジスタＲを介する第２の電流Ｉ２は、第４の共用電圧ＶＳ４を生成する。図２Ａに示すように、スイッチング制御回路１５０の第１の入力は、時間ｔ３〜ｔ４にわたって実質的に一定である第４の共用電圧ＶＳ４を受信する。

再び図２Ａ及び図２Ｂを参照すると、時間ｔ４に、スイッチング制御回路１５０の第２の入力上の第４のレッグ電圧ＶＬ４は、スイッチング制御回路１５０の第１の入力上の第４の共用電圧ＶＳ４を超える。図２Ｃ〜図２Ｆに示すように、第４のレッグ電圧ＶＬ４が第４の共用電圧ＶＳ４を超えるとき、スイッチング制御回路１５０は、第１のスイッチング信号ＳＳ１の論理状態を論理低から論理高に変え、第２のスイッチング信号ＳＳ２の論理状態を論理高から論理低に変える。また、スイッチング制御回路１５０は、第３のスイッチング信号ＳＳ３の論理状態を論理低から論理高に変え、第４のスイッチング信号ＳＳ４の論理状態を論理高から論理低に変える。オペレーションはその後、同じようにして継続する。

再び図１を参照すると、スイッチング制御回路１５０は、図２Ａ及び図２Ｂに示す電圧に応答して図２Ａ〜図２Ｄに示すスイッチング信号ＳＳ１〜ＳＳ４を生成するために多くの異なる方式で実装され得る。この例では、スイッチング制御回路１５０は、非反転コンパレータ１５２、インバータ１５４、ＲＳフリップフロップ１５６、及び周波数ディバイダ１５８と共に実装される。コンパレータ１５２は、第１の出力１１２に結合される正の入力１６０、第２の出力１１４に結合される負の入力１６２、及びスイッチング制御信号ＣＳを出力する比較出力１６４を有する。

インバータ１５４は入力及び出力を有し、入力は、コンパレータ１５２のスイッチング制御出力１６４に結合される。ＲＳフリップフロップ１５６は、インバータ１５４の出力に結合されるＲ入力、及びコンパレータ１５２のスイッチング制御出力１６４に結合されるＳ入力を有する。ＲＳフリップフロップ１５６はまた、第４のスイッチング信号ＳＳ４を生成するＱ出力、及び第３のスイッチング信号ＳＳ３を生成する反転されたＱ出力（Ｑ＿ｂ）を有する。周波数ディバイダ１５８は、第４のスイッチング信号ＳＳ４を受け取るように結合される入力、第１のスイッチング信号ＳＳ１を生成する第１のディバイダ出力、及び第２のスイッチング信号ＳＳ２を生成する第２のディバイダ出力を有する。

オペレーションにおいて、図２Ａ〜図２Ｆにおける時間ｔ０においてなど、コンパレータ１５２が論理低でスイッチング制御信号ＣＳを出力するとき、論理高がＲ入力上に置かれ、論理低がＲＳフリップフロップ１５６のＳ入力上に置かれる。Ｒ入力上の論理高及びＳ入力上の論理低は、ＲＳフリップフロップ１５６のＱ出力に、論理低で第４のスイッチング信号ＳＳ４を出力させ、反転されたＱ出力は、論理高で第３のスイッチング信号ＳＳ３を生成する。ＲＳフリップフロップ１５６のＱ出力による論理低出力は、周波数ディバイダ１５８に、論理高で第１のスイッチング信号ＳＳ１を及び論理低で第２のスイッチング信号ＳＳ２を出力させる。

図２Ａ〜図２Ｆにおける時間ｔ１など、コンパレータ１５２が論理高でスイッチング制御信号ＣＳを変更及び出力するとき、論理低がＲ入力上に置かれ、論理高がＲＳフリップフロップ１５６のＳ入力上に置かれる。Ｒ入力上の論理低及びＳ入力上の論理高は、ＲＳフリップフロップ１５６のＱ出力に、論理高で第４のスイッチング信号ＳＳ４を出力させ、反転されたＱ出力は、論理低で第３のスイッチング信号ＳＳ３を生成する。論理状態のこの変化は、周波数ディバイダ１５８に何ら影響を与えず、周波数ディバイダ１５８は、論理高で第１のスイッチング信号ＳＳ１を及び論理低で第２のスイッチング信号ＳＳ２を出力し続ける。

図２Ａ〜図２Ｆにおける時間ｔ２においてなど、コンパレータ１５２が論理低でスイッチング制御信号ＣＳを再び変更及び出力するとき、論理高がＲ入力上に置かれ、論理低がＲＳフリップフロップ１５６のＳ入力上に置かれる。Ｒ入力上の論理高及びＳ入力上の論理低は、ＲＳフリップフロップ１５６のＱ出力に、論理低で第４のスイッチング信号ＳＳ４を出力させ、反転されたＱ出力は、論理高で第３のスイッチング信号ＳＳ３を生成する。ＲＳフリップフロップ１５６のＱ出力により出力される論理低は、周波数ディバイダ１５８に、第１のスイッチング信号ＳＳ１の論理状態を論理高から論理低に変えさせ、第２のスイッチング信号ＳＳ２の論理状態を論理低から論理高に変えさせる。

図２Ａ〜図２Ｆにおける時間ｔ３においてなど、コンパレータ１５２が論理高でスイッチング制御信号ＣＳを次に変更及び出力するとき、論理低がＲ入力上に置かれ、論理高がＲＳフリップフロップ１５６のＳ入力上に置かれる。Ｒ入力上の論理低及びＳ入力上の論理高は、論理高でＲＳフリップフロップ１５６のＱ出力に第４のスイッチング信号ＳＳ４を出力させ、反転されたＱ出力は、論理低で第３のスイッチング信号ＳＳ３を生成する。論理状態のこの変化は周波数ディバイダ１５８に何ら影響を与えず、周波数ディバイダ１５８は、論理低で第１のスイッチング信号ＳＳ１を及び論理高で第２のスイッチング信号ＳＳ２を出力し続ける。

弛張発振器１００の利点の一つは、弛張発振器１００が、第１の電流Ｉ１及び第２の電流Ｉ２が第１の出力１１２及び第２の出力１１４間で交番するように、第１及び第２のスイッチング信号ＳＳ３及びＳＳ４の各期間の後、第１の電流Ｉ１及び第２の電流Ｉ２をスイッチングすることによって、電流及び電圧オフセットを相殺することである。電流及び電圧オフセットを相殺することで、低オフセット周波数で温度依存及び位相ノイズが低減される。

電流及び電圧オフセットは、第１及び第２のスイッチング信号ＳＳ１及びＳＳ２の一期間を画定する等式において認められる。時間ｔ０〜ｔ１の間、第１のレッグ電圧ＶＬ１が上昇するためにかかる時間は、（Ｉ_２Ｒ＋ＶＯＳ）（Ｃ）／（Ｉ_１）に等しく、ここで、ＶＯＳはオフセット電圧である。時間ｔ１〜ｔ２の間、第２のレッグ電圧ＶＬ２が上昇するためにかかる時間は、（Ｉ_１Ｒ−ＶＯＳ）（Ｃ）／（Ｉ_２）に等しい。時間ｔ２〜ｔ３の間、第３のレッグ電圧ＶＬ３が上昇するためにかかる時間は、（Ｉ_１Ｒ＋ＶＯＳ）（Ｃ）／（Ｉ_２）に等しい。時間ｔ３〜ｔ４の間、第４のレッグ電圧ＶＬ４が上昇するためにかかる時間は、（Ｉ_２Ｒ−ＶＯＳ）（Ｃ）／（Ｉ_１）に等しい。

４つの等式を共に加算すると、２ＲＣ（Ｉ_２／Ｉ_１＋Ｉ_１／Ｉ_２）となる。第１及び第２の電流Ｉ_１及びＩ_２間の差は代数的に、Ｉ_１／Ｉ_２＝１＋α及びＩ_２／Ｉ_１＝１−αと書くことができ、ここで、αは電流オフセットである。Ｉ_１／Ｉ_２及びＩ_２／Ｉ_１に対し値を代入すると４ＲＣとなり、これは、電流オフセット項α及びオフセット電圧項ＶＯＳ双方が相殺されることを示す。従って、弛張発振器１００は、低オフセット周波数で温度感度及び位相ノイズを低減するために電流及び電圧オフセット相殺を用いる。

本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。

Claims

弛張発振器回路要素であって、
第１の出力と第２の出力とを有する電流スワップ回路であって、第１のスイッチング信号の第１の論理状態と第２のスイッチング信号の第２の論理状態とに応答して、前記第１の出力から第１の電流をソースして前記第２の出力から第２の電流をソースし、前記第１のスイッチング信号の第２の論理状態と前記第２のスイッチング信号の第１の論理状態とに応答して、前記第２の出力から前記第１の電流をソースして前記第１の出力から前記第２の電流をソースするように構成される、前記電流スワップ回路と、
前記電流スワップ回路の前記第１の出力に結合される第１のキャパシタを含む第１の電流レッグであって、前記第１のキャパシタが、前記第１の出力からソースされるときに前記第１の電流によって充電される第１のレッグ電圧と、前記第１の出力からソースされるときに前記第２の電流によって充電される第２のレッグ電圧とを有する、前記第１の電流レッグと、
前記電流スワップ回路の前記第２の出力に結合される第２のキャパシタを含む第２の電流レッグであって、前記第２のキャパシタが、前記第２の出力からソースされるときに前記第２の電流によって充電される第３のレッグ電圧と、前記第２の出力からソースされるときに前記第１の電流によって充電される第４のレッグ電圧とを有する、前記第２の電流レッグと、
前記電流スワップ回路の前記第１の出力又は前記第２の出力に結合される抵抗器を含む共用電流レッグであって、前記抵抗器が、前記第２の出力からソースされるときに第３のスイッチング信号の前記第１の論理状態と第４のスイッチング信号の前記第２の論理状態とに応答して前記第２の電流から生成される第１の共用電圧と、前記第２の出力からソースされるときに前記第３のスイッチング信号の前記第１の論理状態と前記第４のスイッチング信号の前記第２の論理状態とに応答して前記第１の電流から生成される第２の共用電圧と、前記第１の出力からソースされるときに前記第３のスイッチング信号の前記第２の論理状態と前記第４のスイッチング信号の前記第１の論理状態とに応答して前記第１の電流から生成される第３の共用電圧と、前記第１の出力からソースされるときに前記第３のスイッチング信号の前記第２の論理状態と前記第４のスイッチング信号の前記第１の論理状態とに応答して前記第２の電流から生成される第４の共用電圧とを有する、前記共用電流レッグと、
前記電流スワップ回路の前記第１の出力における信号と前記電流スワップ回路の前記第２の出力における信号との比較に基づいて前記第１、第２、第３及び第４のスイッチング信号を生成するスイッチング制御回路であって、前記第１のスイッチング信号が前記第２のスイッチング信号の反対の位相を有し、前記第３のスイッチング信号が前記第４のスイッチング信号の反対の位相を有し、前記第１のスイッチング信号が前記第３のスイッチング信号の２倍の周期を有する、前記スイッチング制御回路と、
を含む、弛張発振器回路要素。
請求項１に記載の弛張発振器回路要素であって、
前記スイッチング制御回路が、
前記第１のレッグ電圧を前記第１の共用電圧と比較し、前記第１のレッグ電圧が前記第１の共用電圧を超えるときに前記第３のスイッチング信号の論理状態と前記第４のスイッチング信号の論理状態とを変化させ、
前記第３のレッグ電圧を前記第３の共用電圧と比較し、前記第３のレッグ電圧が前記第３の共用電圧を超えるときに前記第１のスイッチング信号の論理状態と前記第２のスイッチング信号の論理状態と前記第３のスイッチング信号の前記論理状態と前記第４のスイッチング信号の前記論理状態とを変化させ、
前記第２のレッグ電圧を前記第２の共用電圧と比較し、前記第２のレッグ電圧が前記第２の共用電圧を超えるときに前記第３のスイッチング信号の前記論理状態と前記第４のスイッチング信号の前記論理状態とを変化させ、
前記第４のレッグ電圧を前記第４の共用電圧と比較し、前記第４のレッグ電圧が前記第４の共用電圧を超えるときに前記第１のスイッチング信号の前記論理状態と前記第２のスイッチング信号の前記論理状態と前記第３のスイッチング信号の前記論理状態と前記第４のスイッチング信号の前記論理状態とを変化させる、
ように構成される、弛張発振器回路要素。
請求項２に記載の弛張発振器回路要素であって、
前記電流スワップ回路が、
前記第１の電流を生成するための第１の電流源と、
前記第２の電流を生成するための第２の電流源と、
前記第１のスイッチング信号を受け取るように結合される制御端子と、前記第１の電流源に結合される第１の端子と、前記第１の出力に結合される第２の端子とを有する第１のスイッチと、
前記第１のスイッチング信号を受け取るように結合される制御端子と、前記第２の電流源に結合される第１の端子と、前記第２の出力に結合される第２の端子とを有する第２のスイッチと、
前記第２のスイッチング信号を受け取るように結合される制御端子と、前記第２の電流源に結合される第１の端子と、前記第１の出力に結合される第２の端子とを有する第３のスイッチと、
前記第２のスイッチング信号を受け取るように結合される制御端子と、前記第１の電流源に結合される第１の端子と、前記第２の出力に結合される第２の端子とを有する第４のスイッチと、
を含む、弛張発振器回路要素。
請求項３に記載の弛張発振器回路要素であって、
前記第１の電流レッグが、
前記第３のスイッチング信号を受け取るように結合される制御端子と、前記第１の出力に結合される第１の端子と、第２の端子とを有する第５のスイッチと、
前記第４のスイッチング信号を受け取るように結合される制御端子と、前記第５のスイッチの前記第２の端子に結合される第１の端子と、接地に結合される第２の端子とを有する第６のスイッチと、
を更に含み、
前記第１のキャパシタが、前記第５のスイッチの前記第２の端子に結合される頂部プレートと、接地に結合される底部プレートとを含む、弛張発振器回路要素。
請求項４に記載の弛張発振器回路要素であって、
前記第２の電流レッグが、
前記第４のスイッチング信号を受け取るように結合される制御端子と、前記第２の出力に結合される第１の端子と、第２の端子とを有する第７のスイッチと、
前記第３のスイッチング信号を受け取るように結合される制御端子と、前記第７のスイッチの前記第２の端子に結合される第１の端子と、接地に結合される第２の端子とを有する第８のスイッチと、
を更に含み、
前記第２のキャパシタが、前記第７のスイッチの前記第２の端子に結合される頂部プレートと、接地に結合される底部プレートとを含む、弛張発振器回路要素。
請求項５に記載の弛張発振器回路要素であって、
前記共用電流レッグが、
前記第４のスイッチング信号を受け取るように結合される制御端子と、前記第１の出力に結合される第１の端子と、第２の端子とを有する第９のスイッチと、
前記第３のスイッチング信号を受け取るように結合される制御端子と、前記第２の出力に結合される第１の端子と、第２の端子とを有する第１０のスイッチと、
を更に含み、
前記抵抗器が、前記第９のスイッチの前記第２の端子と第１０のスイッチの前記第２の端子とに結合される第１の端部と、接地に結合される第２の端部とを含む、弛張発振器回路要素。
請求項６に記載の弛張発振器回路要素であって、
前記スイッチング制御回路が、
前記比較器出力に結合されるインバータと、
前記比較器出力と前記インバータとに結合されるフリップフロップと、
前記フリップフロップに結合される周波数ディバイダと、
を更に含む、弛張発振器回路要素。
請求項７に記載の弛張発振器回路要素であって、
前記フリップフロップが、前記インバータに結合されるＲ入力と、前記比較器出力に結合されるＳ入力と、前記周波数ディバイダに結合されるＱ出力と、反転されたＱ出力とを備える、ＲＳフリップフロップである、弛張発振器回路要素。
請求項８に記載の弛張発振器回路要素であって、
前記Ｑ出力が前記第３のスイッチング信号を生成し、前記反転されたＱ出力が前記第４のスイッチング信号を生成する、弛張発振器回路要素。
請求項９に記載の弛張発振器回路要素であって、
前記第４のスイッチング信号が前記第３のスイッチング信号の反転である、弛張発振器回路要素。
弛張発振器を動作させる方法であって、
第１のスイッチング信号の第１の論理状態と第２のスイッチング信号の第２の論理状態とに応答して第１の出力から第１の電流をソースして第２の出力から第２の電流をソースすることと、
前記第１のスイッチング信号の第２の論理状態と前記第２のスイッチング信号の第１の論理状態とに応答して前記第２の出力から前記第１の電流をソースして前記第１の出力から前記第２の電流をソースすることと、
前記第１の出力からソースされるときに第１のキャパシタで前記第１の電流を受信し、第３のスイッチング信号の第１の論理状態と第４のスイッチング信号の第２の論理状態とに応答して前記第１の電流から第１のレッグ電圧を生成することと、
前記第１の出力からソースされるときに前記第１のキャパシタで前記第２の電流を受信し、前記第３のスイッチング信号の前記第１の論理状態と前記第４のスイッチング信号の前記第２の論理状態とに応答して前記第２の電流から第２のレッグ電圧を生成することと、
前記第２の出力からソースされるときに第２のキャパシタで前記第２の電流を受信し、前記第３のスイッチング信号の第２の論理状態と前記第４のスイッチング信号の第１の論理状態とに応答して前記第２の電流から第３のレッグ電圧を生成することと、
前記第２の出力からソースされるときに前記第２のキャパシタで前記第１の電流を受信し、前記第３のスイッチング信号の前記第２の論理状態と前記第４のスイッチング信号の前記第１の論理状態とに応答して前記第１の電流から第４のレッグ電圧を生成することと、
前記第２の出力からソースされるときに抵抗器で前記第２の電流を受信し、前記第３のスイッチング信号の前記第１の論理状態と前記第４のスイッチング信号の前記第２の論理状態とに応答して前記第２の電流から第１の共用電圧を生成することと、
前記第２の出力からソースされるときに前記抵抗器で前記第１の電流を受信し、前記第３のスイッチング信号の前記第１の論理状態と前記第４のスイッチング信号の前記第２の論理状態とに応答して前記第１の電流から第２の共用電圧を生成することと、
前記第１の出力からソースされるときに前記抵抗器で前記第１の電流を受信し、前記第３のスイッチング信号の前記第２の論理状態と前記第４のスイッチング信号の前記第１の論理状態とに応答して前記第１の電流から第３の共用電圧を生成することと、
前記第１の出力からソースされるときに前記抵抗器で前記第２の電流を受信し、前記第３のスイッチング信号の前記第２の論理状態と前記第４のスイッチング信号の前記第１の論理状態とに応答して前記第２の電流から第４の共用電圧を生成することと、
前記第１、第２、第３及び第４のレッグ電圧の１つを前記第１、第２、第３及び第４の共用電圧の１つと比較し、前記第１、第２、第３及び第４のスイッチング信号を生成することと、
を含む、方法。
請求項１１に記載の方法であって、
前記比較することが、
前記第１のレッグ電圧を前記第１の共用電圧と比較し、前記第１のレッグ電圧が前記第１の共用電圧を超えるときに前記第３のスイッチング信号の論理状態と前記第４のスイッチング信号の論理状態とを変えることと、
前記第３のレッグ電圧を前記第３の共用電圧と比較し、前記第３のレッグ電圧が前記第３の共用電圧を超えるときに前記第１のスイッチング信号の論理状態と前記第２のスイッチング信号の論理状態と前記第３のスイッチング信号の前記論理状態と前記第４のスイッチング信号の前記論理状態とを変えることと、
前記第２のレッグ電圧を前記第２の共用電圧と比較し、前記第２のレッグ電圧が前記第２の共用電圧を超えるときに前記第３のスイッチング信号の前記論理状態と前記第４のスイッチング信号の前記論理状態とを変えることと、
前記第４のレッグ電圧を前記第４の共用電圧と比較し、前記第４のレッグ電圧が前記第４の共用電圧を超えるときに前記第１のスイッチング信号の前記論理状態と前記第２のスイッチング信号の前記論理状態と前記第３のスイッチング信号の前記論理状態と前記第４のスイッチング信号の前記論理状態とを変えることと、
を含む、方法。
請求項１２に記載の方法であって、
前記第１のレッグ電圧が前記第１の共用電圧を超えた後に前記第３のレッグ電圧が前記第３の共用電圧と比較され、前記第３のレッグ電圧が前記第３の共用電圧を超えた後に前記第２のレッグ電圧が前記第２の共用電圧と比較される、方法。
請求項１３に記載の方法であって、
前記第１のレッグ電圧が或る時間期間にわたって上昇する、方法。
請求項１４に記載の方法であって、
前記第１の共用電圧が前記時間期間にわたって実質的に一定である、方法。