CN109474261B

CN109474261B - 高压切换电路、对应设备和方法

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Publication number: CN109474261B
Application number: CN201811062073.8A
Authority: CN
Inventors: I·B·米拉贝拉; A·A·亚历山德罗
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 2017-09-07
Filing date: 2018-09-05
Publication date: 2023-03-28
Anticipated expiration: 2038-09-05
Also published as: CN209057186U; CN109474261A; IT201700100380A1; US20190074830A1; US10374600B2

Abstract

本公开涉及高压切换电路、对应设备和方法。第一和第二比较器接收相反极性的输入信号并且响应于此驱动开关的切换操作。第一电流发生器向开关提供第一电流，开关响应于第一和第二比较器的控制交替地向第一节点或第二节点施加第一电流。第二电流发生器吸收(sink)来自第一节点的第二电流，并且第三电流发生器吸收来自第二节点的第三电流。逻辑电路具有分别耦合至第一节点和第二节点的第一输入和第二输入，从中接收具有快速切换波前和延迟切换波前的相应切换信号。逻辑电路包括输出节点并且被配置用于在输出节点的第一状态和第二状态之间切换，通过相应切换信号的快速切换波前来触发第一状态和第二状态之间的切换。

Description

高压切换电路、对应设备和方法

优先权声明

本申请要求2017年9月7日提交的意大利专利申请第102017000100380号的优先权，其以法律允许的最大限度通过引用引入本文。

技术领域

本说明书涉及切换电路。

一个或多个实施例可应用于单片集成电路(IC)，其用于在诸如以下的临界条件下进行操作，例如：

-高压(高达200V DC)；

-可变环境温度；

-浮置地，诸如在特定空间应用或医疗设备中所使用的；和/或

-继续暴露于电离辐射(例如，具有一定总电离剂量-T.I.D.)，空间应用和医疗设备也可能如此。

背景技术

在特定电路(诸如单片集成电路)中，可以观察到切换波前中对称性的可能缺乏。

这可与各种因素有关，诸如：

-由于生产工艺，不同硅晶元之间的统计失配，这会导致特定的电子部件的行为与其他电子部件不同；

-由于电路布局的非理想行为和基本部件的模型而导致的固有设计和/或仿真误差；

-例如由于差分输入偏移、镜像误差、电压发生器的非零输出电阻值、适于实施高压部件的架构的复杂性，架构缺乏对称性；

-由于温度变化而缺乏对称性，这会由于部件的电导率的变化而影响电路行为；

-参考电压和/或供电电压的变化，这会通过影响增益和速度而改变部件的偏置条件和节点动态；和/或

-由于电离辐射的持续吸收(T.I.D.)而导致的基本部件的电参数的变化。

发明内容

尽管该领域有着广泛的活动，但仍然需要进一步改进的解决方案。

一个或多个实施例可涉及对应的设备(例如如前所述，用于空间或医疗应用)和对应的方法。

权利要求是实施例提供的技术教导的组成部分。

一个或多个实施例可以提供以下优点中的一个或多个：

-宽输入电压动态，

-快速切换时间，

-切换波前对称性，

-易于实施，

-使用本身在暴露于电离辐射(T.I.D.)时不会特别执行的高压部件的可能性。

在一个实施例中，一种电路包括：第一比较器和第二比较器，第一比较器和第二比较器具有被配置用于接收相反极性的输入信号的相应的差分输入，第一比较器和第二比较器具有相应的输出节点；第一参考电流发生器；开关，通过第一比较器和第二比较器的输出节点来驱动，开关耦合至第一参考电流发生器，以在第一参考电流发生器和第一节点之间或者第一参考电流发生器和第二节点之间交替地传输第一参考电流发生器的电流；一对第二参考电流发生器，分别耦合至第一节点和第二节点，其中一对第二参考电流发生器中的第二参考电流发生器的电流被施加于第一节点和第二节点，其具有与第一参考电流发生器的电流的符号相反的符号；逻辑电路，具有分别耦合至第一节点和第二节点的第一输入和第二输入，以从中接收相应的切换信号，每个相应的切换信号具有快速切换波前和延迟切换波前，逻辑电路包括输出节点并且被配置用于在输出节点的第一状态和第二状态之间切换，通过相应的切换信号的快速切换波前来触发第一状态和第二状态之间的切换。

一对第二电流发生器中的第二参考电流发生器的电流可以具有第一参考电流发生器的电流强度的一半的强度。

该逻辑电路包括：第一脉冲发生器和第二脉冲发生器，与逻辑电路的第一输入和第二输入耦合；以及锁存器电路，具有由第一脉冲发生器和第二脉冲发生器驱动的设置和复位输入。

第一比较器和第二比较器可以耦合至第一电路接地，并且一对第二参考电流发生器和逻辑电路可以耦合至第二电路接地，第二电路接地相对于第一电路接地浮置。

在一个或多个实施例中，逻辑电路的第一输入和第二输入可以经由逻辑反相器电路耦合至第一节点和第二节点。

在一个或多个实施例中，一对第二参考电流发生器中的第二参考电流发生器可以与相应的限压齐纳二极管耦合。

在一个或多个实施例中，第一脉冲发生器和第二脉冲发生器可以包括控制施加于锁存器电路的设置输入和复位输入的设置脉冲和复位脉冲的持续时间的低通电路。

在一个或多个实施例中，第一脉冲发生器和第二脉冲发生器可以包括NAND逻辑门，其具有被配置用于接收相应的切换信号的第一输入和被配置用于接收相应的切换信号的延迟副本的第二输入。

在一个或多个实施例中，第一脉冲发生器和第二脉冲发生器可以包括低通网络，低通网络耦合至NAND逻辑门的第二输入，以对所述延迟副本进行低通滤波。

在一个实施例中，一种设备包括：如上所述的电路；以及用户电路，耦合至输出节点，其中输出节点在第一状态和第二状态之间的切换基本不受相应的切换信号的延迟切换波前的影响。

根据一个或多个实施例的操作电路或设备的方法可以包括向第一比较器和第二比较器的差分输入施加相反极性的输入信号，包括其上叠加有方波信号(例如，INP)的DC信号(例如，INM)。

在不损害基本原则的情况下，且在不背离保护范围的情况下，细节和实施例可以相对于仅通过示例描述的进行显著改变。

附图说明

现在参照附图仅通过示例来描述一个或多个实施例，其中：

图1至图3是反相器级的基本电路图；

图4和图5是浮置接地电路架构的示例；

图6是实施例的示例性电路图；

图7a、图7b和图7c分别示出了用于实施例的可能操作的示例性波形；以及

图8是实施例中的特定电路块的可能实现的示例性电路图。

具体实施方式

在随后的描述中，示出了一个或多个具体细节，旨在提供对本说明书的实施例的示例的深入理解。可以在没有一个或多个具体细节或者使用其他方法、部件、材料等的情况下获得实施例。在其他情况下，未详细说明或描述已知的结构、材料或操作，使得将不会模糊实施例的特定方面。

在本说明书的框架中提及“实施例”或“一个实施例”用于表示在至少一个实施例中包括的针对该实施例描述的特定配置、结构或特性。因此，在本说明书的一个或多个点中可能存在的诸如“在实施例中”或“在一个实施例中”之类的措辞不是必须表示一个且相同的实施例。此外，在一个或多个实施例中，可以以任何适当的方式组合特定的构象、结构或特性。

这里使用的参考仅仅是为了方便而提供的，因此不限定保护范围或实施例的范围。

通过使用Co60伽马射线源，在巴黎(法国)的CEA-Saclay核研究中心对通过使用BCD6s SOI技术生产的特定集成电路进行了测试。这是专有的工艺技术，其能够将低压CMOS逻辑、精确的模拟电路装置和稳健的功率级组合在同一芯片上。

测试的主要目的是研究由基本电子部件吸收的辐射的影响。

对吸收剂量在0和100Krad之间的高压(30V)MOS器件进行的测试表明，作为电离效应的效果：

-N沟道MOS器件显示出降低的阈值电压，

-P沟道MOS器件显示出增加的阈值电压，以及

-从漏极端子开始产生约1μA(10^-6A)的泄漏电流。

还观察到，在阈值电压中生成的偏移可具有不同的影响，这可能在传播时间以及上升和下降信号边缘中(即，在切换波前中)引入进一步的失配。

这对于诸如反相器、比较器和电平移位器的切换架构特别适用。

图1是高压反相器的表示，该高压反相器包括P沟道高压MOSFET晶体管(PMOS)P1和N沟道高压MOSFET晶体管(NMOS)N1，它们的电流路径(源极-漏极)串联布置在电源电压VDD和地之间。

在这种反相器中，在栅极端子INP、INN处观察到1.5V到0.6V的切换阈值的偏移。在上升边缘或波前延迟以及下降边缘或预期波前的切换阶段期间，这些变化直接影响输出信号OUT(在跨越输出电容器C的两个晶体管P1和N1之间的中间点处获取)。

在如图1例示的高压切换系统中：

-第一晶体管P1的源极位于电压VDD处，并且其栅极由高于VTh_PMOS的电压INP驱动；

-第二晶体管N1的源极与地关联，并且其栅极由高于电压VTh_NMOS的电压INN驱动(与地关联)。

如上所述，两个晶体管P1、N1的漏极端子连接在一起，以提供反相器输出OUT，电容器C被并联布置到适于将由反相器致动的负载的示例性输出。

MOS晶体管P1、N1可以以反相器的切换点以VDD/2为中心的的这种方式来尺寸化。

当低电压(“0”逻辑电平)被施加于晶体管P1、N1的栅极时，输出OUT达到电源电压VDD的值，但是晶体管P1的漏极和源极之间具有(较小)压降。

相反，当向晶体管P1、N1的栅极施加高压(“1”逻辑电平)时，输出OUT达到接近地的电平，但是晶体管N1的漏极和源极之间具有(较小)压降。

在逻辑电平转换(切换)期间，MOS晶体管P1、N1中发生电流耗散。在静态条件下，耗散电流实际为零(电流泄漏)。

在切换期间，电容器C利用由晶体管P1的漏极电阻与C的电容的积给出的时间常数进行充电，并且利用由晶体管N1的漏极电阻与C的电容的积给出的时间常数进行放电。

作用于MOS晶体管P1、N1的长度和宽度参数使得可以使切换波前(更)对称。诸如制造工艺中缺乏对称性、建模等(如前所述)的因素可能导致输出信号在切换波前期间不够对称。

该问题可以尝试通过采用图2和图3中例示的电路布局来解决。

在图2和图3中，已经结合图1讨论的部分或元件的部分或元件用类似的参考表示，因此不必重复相应的描述。

在图2和图3的技术方案中，输出的充电和放电处理由两个恒定电流发生器控制，这两个恒定电流发生器产生相同的电流强度I，并且分别布置在电源电压节点VDD和第一晶体管P1之间以及第二晶体管N1和地之间。

如图3所强调的，在图2的技术方案中，两个晶体管P1、N1基本上充当开关，目的是使切换独立于晶体管P1和N1的通道电阻。

因此，存在调整电流反相器以获得输出电压与信号的传播延迟之间的特定关系的可能性。

事实上，电流I利用横跨电容器C的电压VOUT按照线性方式以电荷Q向电容器C充电，使得基于以下关系来计算充电/放电延迟：

VOUT_P1＝Q/C

VOUT_N1＝Q/C

(其中VOUT_P1和VOUT_N1表示由于图3中的节点OUT被充电/放电而引起的输出电压)；

Q1_P1＝I x t

Q1_N1＝I x t

(输出节点的充电/放电取决于每单位时间t的恒定电流发生器I)。通过组合上述等式得到：

t1＝VOUT_P1x C/I

t2＝VOUT_N1x C/I

其中t1和t2表示输出的充电/放电时间，这表明：如果电流发生器是恒定的，则电容器C具有相同的充电和放电时间。

这意味着，(连续)切换到VDD或GND的电容器两端的电压具有受以下条件限制的最小周期：

T1min>2x VDD x C/I

T2min>2x VDD x C/I

通过引证引入的诸如美国专利申请第15/596,465号的文献(要求2016年12月5日提交的意大利专利申请第102016000123267号的优先权)描述了浮置接地系统，即，系统的输入信号的地SGND被预期能够相对于相关联功率部分的地PGND浮置(例如，±5V或更多)。

在图4中例示一个这样的系统。

在图4中，参考符号10整体表示具有电源线或节点VDD的(高压)比较器(基本对应于图1至图3例示的布局)。比较器10包括在系统中的输入级IS中，该系统还包括具有(高压)电源线或节点VCC的输出级12。经由线14，通过输入级10驱动输出级12。

在图4的系统中，输入地SGND能够相对于功率地PGND浮置，如浮置接地电阻R_FG所例示的。

这种方法可以在各种上下文中采用，诸如：

-空间应用，包括与具有浮置地的控制系统通信的设备，诸如集成电流限制器-ICL遥测控制；

-功率切换系统，其中电源接地上的切换电流可以是信号接地中的噪声源，从而在输入信号中产生不希望的逻辑状态变化(这些现象已知为“接地反弹”)，

-低电压电路块，用于为相对于提供高压的电路块的噪声提供鲁棒性；这可能是向负载提供(非常)高输入电流的运算放大器或电压调节器的情况；

-高压电平移位器或反相器。

图4例示的布局使得可以比较电源接地PGND之上或之下的信号，并将结果传送到关联至系统的电源接地PGND的逻辑电路块。

观察到，在浮动接地系统中，在对于接地的参考发生变化的情况下，如图2和图3例示的布局不能应用于其中一个开关，即缺少MOS晶体管P1或N1中的一个。此外，图4例示的布局的固有限制被发现在于电路块的电源条件和架构。

这一点可进一步参照图5的电路图进行阐述。

在图5的示图中，与已经结合图4讨论的部分或元件相似的部分或元件用类似的参考标号表示。为了简洁，这里将不再重复相应的详细描述。

具体地，在图5例示的布局中，高压比较器10比较输入INP、INM处的信号，并相应地激活或去激活开关T1，以将指定为NET A的线/节点与生成强度2I的电流的输入级IS(电源线VDD)中的电流发生器(以下简称为“发生器2I”)耦合。

线/节点NET A可以包括在具有强度I的相关联电流参考发生器(以下简称为“发生器I”)的低电压级中。

如果开关T1打开(即，不导电)，则NET A将根据线NET A上(总是)有效的相关参考发生器的电流I以时间常数放电。

相反，当开关T1闭合(即，导电)时，线路NET A将以恒定电流I＝2I-I充电，该恒定电流由通过输入级IS中的发生器注入到NET A中的强度2I的电流与通过参考发生器(称为“电源”接地PGND)从NET A排出的强度I的电流之间的差值给出。

齐纳二极管DZI可以耦合在电流发生器I两端，目的是保护位于NET A(例如，提供线14上的信号并且例如提供有3V的低压LV的逻辑网络16)下游的低压电路装置。

此外，应理解，线14可以应用于低压系统(例如，处理器、存储器)，也可以应用于这里由出口级12例示的电源系统。

应观察到，如图5例示的布局可经受与作为电压VDD的函数且经由PMOS晶体管镜像的输入级中的发生器的电流的强度2I有关的缺陷。

相反，与NET A相关联的低压块中的电流发生器I不依赖于来自架构观点的输入级IS。例如，发生器I可以通过NMOS晶体管电流镜来实施，这至少在理论上可不同于相对于包括在输入级IS中的电子部件的技术观点。

特别是在暴露于电离辐射(T.I.D.)的环境中，这些电流镜可以是系统操作中的额外缺乏对称性的根源。

例如，在(作为实施例的限制，这些值仅仅是示例性的，并且甚至不被间接地解释)的情况下：

-VDD＝20V

-LV＝3V，

-输入INM，设置为等于1V的固定参考，

-差分输入INP，在1MHz的频率下在0.9V和1V之间切换，

由于暴露于电离辐射(T.I.D.)而导致的比较器10中的MOS晶体管的阈值电压的变化(例如参见图1至图3的示图)可能导致差分输入INM、INP和线14明显缺乏对称性(传播延迟)。

例如，当从“低”逻辑电平切换到“高”逻辑电平时，可以遇到10ns(1ns＝10^-9s)的延迟，而当从“高”逻辑电平切换到“低”逻辑电平时，可以遇到64ns(1ns＝10^-9s)的延迟。

在一个或多个实施例中，这些问题可以通过图6例示的电路架构来解决。

再次，在图6中，与已经结合图1至图5描述的部件或元件相似的部分或元件由类似的参考标号表示，并且为了简化，将不再重复相应的描述。

在图6例示的一个或多个实施例中，输入级IS包括：

-两个(高压)比较器10a、10b，设置有“互补”输入INP和INM(参见下文)，它们都参考信号接地SGND，

-如前面所讨论的电流发生器2I耦合至电源节点VDD，

-耦合至电流发生器2I的双向开关S1，开关S1由比较器10a、10b的输出控制。

在一个或多个实施例中，比较器10a、10b可以包括图2和图3例示的布局。

在图6例示的一个或多个实施例中，在输入级IS和输出级OS之间提供(低压)控制逻辑CL电路块。

控制逻辑CL可以认为是图5例示的输入级IS和输出级OS之间的低压块的一种复制品。

在图6例示的一个或多个实施例中，控制逻辑CL包括耦合到双向开关S1的输出的两个线/节点NET A、NET B，使得来自发生器2I的电流根据开关SI的位置指向NET A或NETB，开关SI的位置又取决于比较器10a、10b中的比较的(互补)结果。

耦合至NET A和NET B的两个反相器16a、16b(基本与图5的反相器16相对应)将用作输入线的两条线14a、14b上的相应输出信号提供给逻辑电路18(将在下文中讨论，例如参考图8)，逻辑电路18又将线14之上的相应信号提供给输出级OS。

对应于NET A和NET B的反相器16a、16b的输入具有复制已经参照图5讨论的电路布局的相关联电流发生器I和齐纳二极管DZ1、DZ2：即，两个齐纳二极管DZ1和DZ2并联耦合至发生器I，其具有将NET A和NET B上的电压的峰值限制为例如3V以保护位于下游的电路的功能。

应注意，电流发生器I再次被称作“电源”接地PGND，并且具有电流强度(I)，其是来自输入级IS中的发生器的电流的强度(2I)的一半。

再次，发生器2I(输入级IS)和每个发生器I将它们的电流施加到具有相反符号的NET A和NET B，例如，在本文例示的情况下，强度2I的参考电流发生器“泵送”或“注入”电流到NET A或NET B(取决于开关S1的位置)，以及强度I的参考电流发生器(连续地)从NET A和NET B“汲取”电流，而不管开关S1的位置如何。

控制逻辑电路块CL用于与低压电源端子LV(例如，3V)一起操作，并且被称为电源接地PGND。

在一个或多个实施例中，以互补方式将信号施加给比较级10a、10b的输入端子INA和INB。

在图6中通过示出以下内容来例示：

-端子INP耦合至比较器10a中的非反相输入和比较器10b的反相输入，

-端子IMM耦合至比较器10a中的反相输入和比较器10b的非反相输入。

比较器10a、10b的输入处的信号之间的比较具有使得开关S1将由发生器2I表示的电流参考“转向”到(低压)控制逻辑CL中的NET A和NET B中的任何一个的效果。

因此，在NET A和NET B处，和(具有符号，即差值)可用于来自参考发生器2I(是指信号接地SNGD)的电流和来自参考发生器I(都指电源接地PGND)的电流，这些参考发生器任选地能够生成可具有值I的电流，该值I例如是2I值的一半，使得如果来自NET A和NET B的电流之和高于输入电流的和，则其中一个具有“0”逻辑状态，否则出现“1”逻辑状态。

在一个或多个实施例中，控制逻辑LC中的两个发生器(强度I)连续地作用于NETA、NET B。相反，根据开关S1的位置，输入级IS(强度2I)中的参考发生器的效果在NET A或NET B中交替地感觉到，开关S1的位置又是来自比较器10a、10b的输入信号的函数。

通过反相器16a、16b，NET A和NET B上的信号被发送至逻辑块18，逻辑块18对这些信号进行处理以生成结果信号，该结果信号被提供给线14并被提供给其他电路(诸如输出级OS)。如上所述，与本文例示的输出级OS的情况相同，布置在(低压)逻辑块CL下游的这些电路可以是低压或高压的。

用1V信号的相应信号V(INM)和信号V(INP)＝(1V±100mV)仿真电离辐射对20V处的VDD的高压比较器10a、10b和3V处供应的逻辑电路块CL中的MOS部件的影响，信号中的后者为方波形式，其具有1MHz的频率并且施加于输入INP和INM。

图7a、图7b和图7c示出了作为通过向图6例示的架构施加具有上述(纯粹示例性)参数的输入信号所得到的结果的示例的波形。

施加于图6例示的电路布局，发现图7a例示的输入信号V(INM)和V(INP)导致两个波前，即，快波前(具有10ns(1ns＝10^-9s)的延迟)和延迟波前(对于比较器10a、10b之一具有约66ns(1ns＝10^-9s)的延迟)b，具有波前的互补布置，对于比较器10a、10b中的另一个，具有66ns和10ns(1ns＝10^-9s)的延迟。

这种行为在图7b中通过指定为信号1和信号2的两条链线来例示。

一旦在18处处理(例如，如下面所讨论的)，这些信号(在反相器16a、16b的输出处的线14a、14b上可用)可导致线14上的信号具有两个“快”波前，例如具有基本对称的约11.5ns(1ns＝10^-9s)的延迟，例如延迟差小于0.1ns(1ns＝10^-9s)：这种行为通过指定为OUT的线在图7中的部分c)中例示。

因此，一个或多个实施例可以依赖于施加相反极性的差分信号的两个比较器电路(例如，10a、10b)的使用。

图8是控制逻辑CL的可能实施的示例，更具体地，在线14a、14b之上接收信号1和信号2的逻辑块18的可能实施方式。

在图8例示的一个或多个实施例中，信号1、信号2被馈送至脉冲发生器18a和18b，以产生相应的脉冲信号SET和RESET。

每个脉冲发生器18a、18b分别包括NAND逻辑门NAND1和NAND2，它们直接(在一个输入上)以及分别经由反相器INV1和INV2间接地(在另一输入上)接收相应的输入信号(信号1或信号2)。这种反相器INV1或INV2提供输入信号(信号1或信号2)的延迟版本，之后是低通滤波器(例如，包括电阻R和电容器C的低通滤波器)，由此提供例如大约50ns(1ns＝10^-9s)的延迟。

在从“低”逻辑电平(“0”)到“高”逻辑电平(“1”)的过程中，NAND门(分别为NAND1、NAND2)的输出将达到高逻辑电平，从而当来自RC低通滤波器的信号落在NNAD逻辑门的相关输入的切换阈值之下时改变状态。

在一个或多个实施例中，来自逻辑门NAND1、NAND2的输出信号可用作用于包括另外两个NAND门NAND3、NAND4的锁存级18c的设置信号和复位信号。

锁存器18c中的两个NAND门NAND3、NAND4中的每一个所具有的一个输入接收来自脉冲发生器18a或18b的信号SET或RESET，另一输入以交叉方式耦合至另一NAND门的输出。以这种方式，门NAND 3的输出(耦合至门NAND4的输入，NAND4的另一输入从脉冲发生器10b接收信号RESET)可用于在线14上提供信号(例如，朝向输出级OS)。

脉冲发生器18a、18b中的RC滤波器的尺寸可以这样确定：由此产生的脉冲具有足够的宽度和幅度，以使得锁存器18c的切换如期望考虑由于失配、温度、工艺现象以及所累积电离辐射的总量而引起的可能副作用。

在一个或多个实施例中，一种电路可以包括：

-第一比较器(例如，10a)和第二比较器(例如，10b)，具有被配置用于接收相反极性的输入信号的相应差分输入(例如，INP、INM或者INM、INP)，第一比较器和第二比较器具有相应的输出节点，

-第一参考电流发生器(例如，2I)，

-开关(例如，S1)，通过第一比较器和第二比较器的输出节点来驱动，该开关耦合至第一参考电流发生器以在第一参考电流发生器和第一节点(例如，NET A)之间或者在第一参考电流发生器和第二节点(例如，NET B)之间交替地传送第一参考电流发生器的电流，

-一对第二参考电流发生器(例如，I)，分别耦合至第一节点和第二节点，其中一对第二电流发生器中的第二参考电流发生器的电流被施加到第一节点和第二节点，其符号与第一参考电流发生器的电流的符号相反(例如，发生器2I的被注入到NET A或NET B中的电流，以及发生器的从NET A和NET B汲取的电流)，

-逻辑电路(例如，18)，具有第一输入(例如，14a)和第二输入(例如，14b)，(例如，在16a、16b处)分别耦合至第一节点和第二节点，以从其接收相应切换信号(例如，图8中的信号1、信号2)，每个相应的切换信号具有快速切换波前和延迟切换波前，逻辑电路包括输出节点(例如，14)并且被配置用于在输出节点的第一状态和第二状态之间切换，通过所述相应切换信号的快速切换波前来触发第一状态和第二状态之间的切换。

在一个或多个实施例中，一对第二电流发生器(I)中的第二参考电流发生器的电流可以具有第一参考电流发生器的电流强度的一半的强度。

在一个或多个实施例中，逻辑电路可包括：

-与逻辑电路的第一输入和第二输入耦合的第一脉冲发生器(例如，18a)和第二脉冲发生器(例如，18b)，以及

-锁存器电路(例如，18c)，具有由第一脉冲发生器和第二脉冲发生器驱动的设置输入和复位输入(例如，SET、RESET)。

在一个或多个实施例中，第一比较器和第二比较器可以耦合至第一电路接地(例如，SGND)，

-一对第二参考电流发生器和逻辑电路可以耦合至第二电路接地(例如，PGND)，第二电路接地相对于第一电路接地浮置。

在一个或多个实施例中，一对第二参考电流发生器中的第二参考电流发生器可以与相应的限压齐纳二极管(例如，DZ1、DZ2)耦合。

在一个或多个实施例中，第一脉冲发生器和第二脉冲发生器可以包括控制施加于锁存器电路的设置输入和复位输入的设置脉冲和复位脉冲的持续时间的低通电路(例如，RC)。

在一个或多个实施例中，第一脉冲发生器和第二脉冲发生器可以包括NAND逻辑门(例如，NAND1、NAND2)，具有被配置用于接收所述相应切换信号的第一输入和被配置用于接收所述相应切换信号的延迟(例如，INV1、INV2)副本的第二输入。

在一个或多个实施例中，第一脉冲发生器和第二脉冲发生器可以包括耦合至NAND逻辑门的第二输入以对所述延迟副本进行低通滤波的低通网络。

根据一个或多个实施例的设备可以包括：

-根据一个或多个实施例的电路，以及

-耦合至输出节点的用户电路(例如，12、OS)，其中输出节点在第一状态和第二状态之间的切换基本上不受所述相应切换信号的延迟切换波前的影响。

根据一个或多个实施例的操作电路或设备的方法可以包括向第一比较器和第二比较器的差分输入施加相反极性的输入信号，包括具有其上叠加有方波信号(例如，INP)的DC信号(例如，INM)。

在不损害基本原则的情况下且在不背离保护范围的情况下，细节和实施例甚至可以相对于仅通过示例所述而显著改变。

保护范围由所附权利要求限定。

Claims

1.一种切换电路，包括：

第一比较器和第二比较器，具有被配置用于接收相反极性的输入信号的相应的差分输入，所述第一比较器和所述第二比较器具有相应的输出节点，

第一参考电流发生器，

开关，通过所述第一比较器和所述第二比较器的输出节点来驱动，所述开关具有耦合至所述第一参考电流发生器的输入，并且被配置为响应于所述第一比较器和所述第二比较器的输出节点将来自所述第一参考电流发生器的第一电流输出交替地传送至第一节点和第二节点，

一对第二参考电流发生器，分别耦合至所述第一节点和所述第二节点，其中所述一对第二参考电流发生器的第二电流被分别施加于所述第一节点和所述第二节点，所述第二电流的符号与所述第一电流的符号相反，

逻辑电路，具有耦合至所述第一节点的第一输入和耦合至所述第二节点的第二输入，以便接收均具有快速切换波前和延迟切换波前的第一切换信号和第二切换信号，其中所述逻辑电路包括输出节点，并且被配置为在第一状态和第二状态之间切换所述输出节点，其中通过所述第一切换信号和所述第二切换信号的所述快速切换波前来触发所述第一状态和所述第二状态之间的切换。

2.根据权利要求1所述的切换电路，其中所述第二电流均具有所述第一电流的强度的一半的强度。

3.根据权利要求1所述的切换电路，其中所述逻辑电路包括：

第一脉冲发生器，耦合至所述第一输入；

第二脉冲发生器，耦合至所述第二输入；以及

锁存器电路，具有分别通过所述第一脉冲发生器和所述第二脉冲发生器驱动的设置输入和复位输入。

4.根据权利要求1所述的切换电路，其中：

所述第一比较器和所述第二比较器耦合至第一电路接地；以及

所述一对第二参考电流发生器和所述逻辑电路耦合至第二电路接地，其中所述第二电路接地相对于所述第一电路接地浮置。

5.根据权利要求1所述的切换电路，其中所述逻辑电路的第一输入和第二输入经由逻辑反相器电路耦合至所述第一节点和所述第二节点。

6.根据权利要求1所述的切换电路，其中所述一对第二参考电流发生器与相应的限压齐纳二极管耦合。

7.根据权利要求3所述的切换电路，其中所述第一脉冲发生器和所述第二脉冲发生器包括低通电路，所述低通电路控制施加于所述锁存器电路的所述设置输入和所述复位输入的设置脉冲和复位脉冲的持续时间。

8.根据权利要求7所述的切换电路，其中所述第一脉冲发生器和所述第二脉冲发生器包括NAND逻辑门，所述NAND逻辑门具有被配置用于接收相应的切换信号的第一输入和被配置用于接收相应的切换信号的延迟副本的第二输入。

9.根据权利要求8所述的切换电路，其中所述第一脉冲发生器和所述第二脉冲发生器包括低通网络，所述低通网络耦合至所述NAND逻辑门的第二输入，以对所述延迟副本进行低通滤波。

10.根据权利要求1所述的切换电路，还包括耦合至所述输出节点的用户电路，其中所述输出节点在所述第一状态和所述第二状态之间的切换不受相应的切换信号的所述延迟切换波前的影响。

11.根据权利要求1所述的切换电路，其中相反极性的所述输入信号包括其上叠加有方波信号的DC信号。

12.一种切换电路，包括：

第一电流源，被配置为生成第一电流；

开关，具有被配置为接收所述第一电流的输入、第一输出和第二输出；

第一比较器，被配置为比较第一输入信号和第二输入信号，并且响应于此使得所述开关将所述输入连接至所述第一输出；

第二比较器，被配置为比较所述第二输入信号与所述第一输入信号，并且响应于此使得所述开关将所述输入连接至所述第二输出；

第二电流源，被配置为吸收来自所述第一输出的第二电流；

第三电流源，被配置为吸收来自所述第二输出的第三电流；以及

锁存器电路，具有被耦合以接收来自所述第一输出的第一信号的设置输入以及被耦合以接收来自所述第二输出的第二信号的复位输入。

13.根据权利要求12所述的切换电路，还包括：

第一反相器，被配置为在施加于所述设置输入之前反转来自所述第一输出的所述第一信号；以及

第二反相器，被配置为在施加于所述复位输入之前反转来自所述第二输出的所述第二信号。

14.根据权利要求13所述的切换电路，其中所述第一反相器和所述第二反相器参考第一接地节点，并且其中所述第一比较器和所述第二比较器参考第二接地节点，并且其中所述第二接地节点相对于所述第一接地节点浮置。

15.根据权利要求12所述的切换电路，还包括：

第一二极管，并联耦合至所述第二电流源；以及

第二二极管，并联耦合至所述第三电流源。

16.根据权利要求12所述的切换电路，其中所述锁存器电路是NAND锁存器。

17.根据权利要求12所述的切换电路，还包括：

第一脉冲发生器，被配置为根据所述第一信号生成第一脉冲用于施加于所述设置输入；以及

第二脉冲发生器，被配置为根据所述第二信号生成第二脉冲用于施加于所述复位输入。

18.根据权利要求17所述的切换电路，其中所述第一脉冲发生器和所述第二脉冲发生器均包括低通电路，所述低通电路被配置为分别控制所述第一脉冲和所述第二脉冲的持续时间。