KR100740401B1

KR100740401B1 - 디지털/아날로그 변환 회로

Info

Publication number: KR100740401B1
Application number: KR1020050079348A
Authority: KR
Inventors: 다까시게 오가따; 다쯔야 스즈끼
Original assignee: 산요덴키가부시키가이샤
Priority date: 2004-08-30
Filing date: 2005-08-29
Publication date: 2007-07-16
Also published as: KR20060050759A; JP2006067481A; TWI275252B; TW200620845A; CN1744442A; US20060071836A1; CN100495927C

Abstract

인버터의 고전위(입력 전위 Vin)가 낮을 때에도, 대규모의 회로를 사용하지 않고, PWM 신호의 듀티비에 비례하는 출력 전압을 얻는다. 펄스 폭 변조 회로(51)로부터 발생된 PWM 신호가 입력되는 CMOS 인버터(61)와, CMOS 인버터(70)의 출력이 공급된 로우 패스 필터(53)를 구비한다. CCMOS 인버터(70)는, 입력 전위 Vin과 접지 전위 Vss 사이에 직렬로 접속되어, PWM 신호가 각각의 게이트에 인가된 P 채널형의 MOS 트랜지스터 M1 및 N 채널형의 MOS 트랜지스터 M2와, P 채널형 MOS 트랜지스터 M1에 병렬로 접속되고, P 채널형 MOS 트랜지스터 M1과 함께 CMOS 트랜스미션 게이트를 구성하는 N 채널형 MOS 트랜지스터 M3을 구비한다.

트랜스미션 게이트, 트랜지스터, 고전위, 회로, 출력 전압

Description

디지털/아날로그 변환 회로{DIGITAL TO ANALOG CONVERSION CIRCUIT}

도 1은 본 발명의 디지털/아날로그 변환 회로의 회로도.

도 2는 본 발명의 디지털/아날로그 변환 회로의 시뮬레이션 결과를 나타내는 도면.

도 3은 종래의 디지털/아날로그 변환 회로의 회로도.

도 4는 종래의 디지털/아날로그 변환 회로의 동작을 설명하는 도면.

도 5는 PMW 신호의 파형도.

도 6은 종래의 디지털/아날로그 변환 회로의 다른 회로도.

도 7은 도 6의 P 채널형 MOS 트랜지스터 M1의 바이어스 상태를 도시하는 도면.

도 8은 도 6의 디지털/아날로그 변환 회로의 시뮬레이션 결과를 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

50 : 입력 단자

51 : 펄스 폭 변조 회로

52 : 스위치

53 : 로우 패스 필터

54 : 저항

55 : 캐패시터

56 : 출력 단자

61, 70, 71 : CMOS 인버터

<특허 문헌1> 일본 특개평6-77833호 공보

디지털 AV 기기 등에 이용할 수 있는 디지털/아날로그 변환 회로에 관한 것이다.

종래, 펄스 폭 변조 회로의 출력인 디지털 데이터의 크기에 따른 펄스 폭을 갖는 펄스(이하, PWM 신호라고 함)의 듀티비(Duty 비)에 비례하는 아날로그 전압을 출력하는 디지털/아날로그 변환 회로가 알려져 있다.

도 3은 그와 같은 디지털/아날로그 변환 회로의 회로도이다. 참조 부호 50은 디지털 데이터가 인가되는 입력 단자이고, 참조 부호 51은 그 디지털 데이터에 펄스 폭 변조를 실시하여 PWM 신호를 출력하는 펄스 폭 변조 회로이고, 참조 부호 52는 PWM 신호의 레벨에 따라, 로우 패스 필터(53)에 입력 전위 Vin 또는 접지 전위 Vss(0V)를 출력하도록 절환하는 스위치이다. 로우 패스 필터(53)는 저항(54)과 캐패시터(55)로 이루어진다. 스위치(52)의 출력은 로우 패스 필터(53)를 통하여 그 고역 성분이 제거되어, 출력 단자(56)로부터 출력 신호 Vout이 얻어진다.

이 디지털/아날로그 변환 회로의 동작에 이어 도 4, 도 5를 참조하면서 설명한다. 도 4의 (a)에 도시한 바와 같이, PWM 신호가 하이 레벨일 때, 스위치(52)의 절환에 의해 입력 전위 Vin이 로우 패스 필터(53)에 인가된 상태를 상(相) 1로 한다. 또한, 도 4의 (b)에 도시한 바와 같이, PWM 신호가 로우 레벨일 때, 스위치(52)의 절환에 의해 접지 전위 Vss가 로우 패스 필터(53)에 인가된 상태를 상 2로 한다. 이 회로가 안정될 때까지, 상 1과 상 2를 반복하면, 상 1에서 캐패시터(55)에 유입되는 전하량 ΔQ1과, 상 2에서 캐패시터(55)로부터 흘러나가는 전하량 ΔQ2가 동등하게 되어, PWM 신호의 듀티비에 비례한 전압이, 출력 전압 Vout으로서 나타난다.

이하에서, 출력 전압 Vout이 PWM 신호의 듀티비에 비례하는 것을, 수학식을 이용하여 증명한다. 지금, 도 5에 도시한 바와 같이, 펄스 폭 변조 회로(51)로부터 주기 t, 듀티비=n의 PWM 신호가 출력되어, 회로가 안정될 때까지 상 1과 상 2를 반복했다고 가정하자. 또한, 상 1에서, 캐패시터(55)에 전류 I1이 흘러, 캐패시터(55)가 충전되는 것으로 출력 전압 Vout이 ΔV1만 변동했다고 하자. ΔV1이 충분히 작아, ΔV1에 의한 전류 I1의 변동을 무시할 수 있을 때, 다음 수학식 1이 성립된다.

여기서, R은 저항(54)의 저항값이다. PWM 신호의 하이 레벨의 기간은 t·n 이기 때문에, ΔQ1은 다음의 수학식 2로 표시된다.

또한, 캐패시터(55)에 대하여 다음의 수학식 3이 성립된다.

C는 캐패시터(55)의 용량값이다. 따라서, 수학식 2, 수학식 3으로부터 다음의 수학식 4가 유도된다.

수학식 4를 ΔV1에 대하여 풀면, 수학식 5가 유도된다.

이어서, PWM 신호가 로우 레벨로 되어, 상 2로 되었다고 가정하자. 이 때, 캐패시터(55)로부터 전류 I2가 흘러, 캐패시터(55)가 방전됨으로써 출력 전압이 ΔV2만큼 변동했다고 하자. ΔV2가 충분히 작아, ΔV2에 의한 전류 I2의 변동을 무시할 수 있을 때, 다음의 수학식 6이 성립된다.

PWM 신호가 로우 레벨의 기간은 t·(1-n)이므로, 이 때 캐패시터(55)에 유입되는 전하량 ΔQ2는, 수학식 6을 대입하면, 다음 수학식으로 표현된다.

또한, 캐패시터(55)에 대하여 다음의 수학식 8이 성립된다.

따라서, 수학식 7, 수학식 8로부터 다음의 수학식 9가 유도된다.

수학식 9를 ΔV2에 대하여 풀면, 수학식 10이 유도된다.

안정 시에는, 다음의 수학식 11이 성립된다.

수학식 5, 수학식 10을 수학식 11에 대입하면, 다음의 수학식 12가 성립된다.

수학식 12를 풀면,

으로 되고, PWM 신호의 듀티비 n에 비례하는 출력 전압 Vout이 얻어진다.

또한 도 6에 도시한 바와 같이, 도 3의 회로의 스위치(52)를 CMOS 인버터(60)로 구성한 회로가 알려져 있다(특허 문헌1). 이 경우, 도 3의 회로와 등가로 하기 위해, 펄스 폭 변조 회로(51)로부터의 PWM 신호를 반전시키기 위한 인버터(61)가 추가되어 있다. 이 회로에서는, PWM 신호가 하이 레벨일 때에는 CMOS 인버터(60)의 P 채널형 MOS 트랜지스터 M1이 온하여 도 4의 (a)의 상 1의 상태로 되고, PWM 신호가 로우 레벨일 때에는 CMOS 인버터(60)의 N 채널형 MOS 트랜지스터 M2가 온하여 도 4의 (b)의 상 2의 상태로 된다. 여기서, PWM 신호의 하이 레벨은 Vdd, 로우 레벨은 0V로 한다. 또한, 인버터(61)의 고전위측의 전원은 Vdd, 저전위측의 전원은 0V로 한다. 또한, CMOS 인버터(60)의 고전위측의 전원은 Vin, 저전위측의 전원은 0V로 한다.

그런데, 도 7에 도시한 바와 같이, CMOS 인버터(60)의 P 채널형 MOS 트랜지 스터 M1이 온할 때의 게이트 소스 사이의 전압 VGS는, 입력 전위 Vi-n의 값과 동일하다. 그러면, 도 6의 회로에서는, 입력 전위 Vin이 낮아짐에 따라, P 채널형 MOS 트랜지스터 M1이 온될 때의 VGS가 작아져, 그 온 저항을 무시할 수 없게 되어 버린다.

P 채널형 MOS 트랜지스터 M1의 온 저항을 Rp로 하면, 수학식 1은 다음의 식학식 1A로 치환된다.

따라서, 수학식 13은, 다음의 수학식 13a로 치환된다.

그렇게 하면, PWM 신호의 듀티비 n에 비례하는 출력 전압 Vout을 얻을 수 없게 된다.

도 8은, 도 6의 회로에서의 출력 전압 Vout과 PWM 신호의 듀티비 n(%)의 관계를 나타내는 시뮬레이션 결과이다. 공통된 조건으로서, Vdd=3V, R=1MΩ, PWM 주기=1㎲가 설정되어 있다.

도 8의 (a)에 도시한 바와 같이, Vin=3V일 때는, PWM 신호의 듀티비에 비례하는 이상적인 출력 전압 Vout이 얻어지지만, 도 8의 (b)에 도시한 바와 같이, Vin=1V일 때에는, 출력 전압 Vout은 이상적인 특성으로부터 크게 벗어나 버린다.

따라서, 입력 전위 Vin이 낮을 때에도 듀티비 n에 비례하는 출력 전압 Vout을 얻기 위해, 증폭기를 사용한 적분기를 추가하는 것을 생각할 수 있지만, 회로가 대규모로 된다고 하는 문제가 있었다.

따라서, 본 발명의 디지털/아날로그 변환 회로는, 입력되는 디지털 데이터의 크기에 따른 펄스 폭을 갖는 펄스를 발생하는 펄스 폭 변조 회로와, 상기 펄스 폭 변조 회로로부터 발생된 펄스가 입력되는 인버터와, 상기 인버터의 출력이 공급된 로우 패스 필터를 구비하고, 상기 인버터는, 고전위와 저전위의 사이에 직렬로 접속되어 상기 펄스 각각의 게이트에 인가된 P 채널형의 제1 MOS 트랜지스터 및 N 채널형의 제2 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터에 병렬로 접속되고, 상기 제1 MOS 트랜지스터와 함께 CMOS 트랜스미션 게이트를 구성하는 N 채널형의 제3 MOS 트랜지스터를 구비하는 것을 특징으로 하는 것이다.

이어서, 본 발명의 디지털/아날로그 변환 회로에 대하여 도면을 참조하면서 설명한다. 도 1에 도시한 바와 같이, 본 발명의 디지털/아날로그 변환 회로는, 도 6의 회로의 CMOS 인버터(60)를 CMOS 인버터(70)에 의해 치환한 것이다. 즉, P 채널형 MOS 트랜지스터 M1에 병렬로 접속된 N 채널형 MOS 트랜지스터 M3을 부가시킨 것이다. 또한, CMOS 인버터(61)의 출력을 반전하는 CMOS 인버터(71)을 설치하고, 이 인버터(71)의 출력을 N 채널형 MOS 트랜지스터 M3의 게이트에 인가하도록 하였다.

이에 의해, P 채널형 MOS 트랜지스터 M1과 N 채널형 MOS 트랜지스터 M3은 CMOS 트랜스미션 게이트를 구성하는 것으로 된다. CMOS 인버터(71)의 고전위측의 전원은 Vdd, 저전위측의 전원은 0V로 한다. 다른 구성은, 도 6의 회로와 동일하다.

본 발명의 디지털/아날로그 변환 회로에 따르면, PWM 신호가 하이 레벨(상 1의 상태)일 때, P 채널형 MOS 트랜지스터 M1의 게이트에는 0V가 인가되고, N 채널형 MOS 트랜지스터 M3의 게이트에는 Vdd가 인가되어, 양방의 MOS 트랜지스터가 온하도록 된다. 한편, PWM 신호가 로우 레벨(상 2의 상태)일 때, P 채널형 MOS 트랜지스터 M1의 게이트에는 Vdd가 인가되고, N 채널형 MOS 트랜지스터 M3의 게이트에는 0V가 인가되어, 양방의 MOS 트랜지스터가 오프한다.

따라서, 입력 전위 Vin(CMOS 인버터(70)의 고전위측의 전원)이 낮을 때는, P 채널형 MOS 트랜지스터 M1의 온 저항은 높아지지만, N 채널형 MOS 트랜지스터 M3의 온 저항은 충분히 낮아진다. 이에 의해, 입력 전위 Vin의 고저에 상관없이, 상기한 수학식 1이 성립되게 되어, 항상 듀티비 n에 비례하는 출력 전압 Vout을 얻을 수 있다.

게다가, 본 발명의 디지털/아날로그 변환 회로는, 도 6의 회로에 하나의 N 채널형 MOS 트랜지스터 M3과 CMOS 인버터(71)를 추가하는 것만으로 구성하고 있으므로, 대규모의 회로 수정도 불필요하다.

도 2는, 도 1의 회로에서의 출력 전압 Vout과 PWM 신호의 듀티비 n(%)의 관계를 나타내는 시뮬레이션 결과이다. 공통된 조건으로서, Vdd=3V, R=1㏁, PWM 주기=1㎲가 설정되어 있다. 도 2의 (a)에 도시한 바와 같이, Vin=3V일 때는, PWM 신 호의 듀티비에 비례하는 이상적인 출력 전압 Vout이 얻어진다. 또한, 도 2의 (b)에 도시한 바와 같이, Vin=1V일 때에도, 이상적인 출력 전압 Vout이 얻어진다.

본 발명에 따르면, 인버터의 고전위(입력 전위 Vin)가 낮을 때에도, 상기 제1 MOS 트랜지스터와 함께 CMOS 트랜스미션 게이트를 구성하는 N 채널형의 제3 MOS 트랜지스터가 온됨으로써, 대규모의 회로를 사용하지 않고, 펄스(PWM 신호)의 듀티비에 비례하는 출력 전압을 얻을 수 있다.

Claims

입력되는 디지털 데이터의 크기에 따른 펄스 폭을 갖는 펄스를 발생하는 펄스 폭 변조 회로와, 상기 펄스 폭 변조 회로로부터 발생된 펄스를 반전시키는 제1 인버터와, 상기 제1 인버터의 출력이 입력되는 제2 인버터와, 상기 제2 인버터의 출력이 공급된 로우 패스 필터를 구비하고,

상기 제2 인버터는, 고전위와 저전위의 사이에 직렬로 접속되어 상기 펄스가 각각의 게이트에 인가된 P 채널형의 제1 MOS 트랜지스터 및 N 채널형의 제2 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터에 병렬로 접속되고, 상기 제1 MOS 트랜지스터와 함께 CMOS 트랜스미션 게이트를 구성하는 N 채널형의 제3 MOS 트랜지스터와, 상기 제1 인버터의 출력을 반전시켜 상기 제3 MOS 트랜지스터의 게이트에 입력시키는 제3 인버터를 구비하는 것을 특징으로 하는 디지털/아날로그 변환 회로.
제1항에 있어서,

상기 고전위가 상기 펄스의 하이 레벨의 전위보다 작은 것을 특징으로 하는 디지털/아날로그 변환 회로.
제1항에 있어서,

상기 제3 MOS 트랜지스터가 온될 때에, 그 게이트에 상기 펄스의 하이 레벨의 전위를 인가하는 것을 특징으로 하는 디지털/아날로그 변환 회로.
제1항에 있어서,

상기 로우 패스 필터는 저항과 캐패시터로 이루어지는 것을 특징으로 하는 디지털/아날로그 변환 회로.
입력되는 디지털 데이터의 크기에 따른 펄스 폭을 갖는 펄스를 발생하는 펄스 폭 변조 회로와, 상기 펄스 폭 변조 회로로부터 발생된 펄스가 입력되는 제1 인버터와, 상기 제1 인버터의 출력이 공급된 로우 패스 필터를 구비하고,

상기 제1 인버터는, 고전위와 저전위의 사이에 직렬로 접속되어 상기 펄스가 각각의 게이트에 인가된 P 채널형의 제1 MOS 트랜지스터 및 N 채널형의 제2 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터에 병렬로 접속되고, 상기 제1 MOS 트랜지스터와 함께 CMOS 트랜스미션 게이트를 구성하는 N 채널형의 제3 MOS 트랜지스터와, 상기 펄스 폭 변조회로로부터 출력된 상기 펄스를 반전시켜 상기 제3 MOS 트랜지스터의 게이트에 입력시키는 제2 인버터를 구비하는 것을 특징으로 하는 디지털/아날로그 변환 회로.
제5항에 있어서,

상기 고전위가 상기 펄스의 하이 레벨의 전위보다 작은 것을 특징으로 하는 디지털/아날로그 변환 회로.
제5항에 있어서,

상기 제3 MOS 트랜지스터가 온될 때에, 그 게이트에 상기 펄스의 하이 레벨의 전위를 인가하는 것을 특징으로 하는 디지털/아날로그 변환 회로.
제5항에 있어서,

상기 로우 패스 필터는 저항과 캐패시터로 이루어지는 것을 특징으로 하는 디지털/아날로그 변환 회로.