KR101098922B1 - 안정적인 듀티를 가지는 클락신호를 발생하는 클락 발생기 - Google Patents

안정적인 듀티를 가지는 클락신호를 발생하는 클락 발생기 Download PDF

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Abstract

안정적인 듀티를 가지는 클락신호를 발생하는 클락 발생기가 개시된다. 본 발명의 클락 발생기는 제1 파워전압과 진동 신호 사이에 형성되는 전류공급 트랜지스터와 제2 파워전압과 상기 진동 신호 사이에 형성되는 진동 캐패시터를 포함하는 진동 발생부; 상기 진동 신호를 수신하여 상기 클락 신호를 발생하는 클락 발생부; 상기 클락신호에 응답하여, 상기 진동 신호의 전하를 통합 노드에 제공하도록 구동되는 클락 응답부; 및 상기 통합 노드에 전기적으로 연결되는 제1 방전 트랜지스터 및 제2 방전 트랜지스터를 포함하는 분리 방전부를 구비한다. 따라서, 본 발명의 클락 발생기에 의하면, 클락신호의 듀티 제어에 대한 용이성 및 안정성이 크게 개선된다.

Description

안정적인 듀티를 가지는 클락신호를 발생하는 클락 발생기{CLOCK GENERATOR FOR GENERATING CLOCK SIGNAL HAVING STABLE DUTY}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 기존의 클락 발생기를 나타내는 도면이다.
도 2는 도 1의 클락 발생기에서의 진동 신호의 전압레벨의 변화를 설명하기 위한 도면이다.
도 3은 본 발명의 일실시예에 따른 클락 발생기를 나타내는 도면이다.
도 4는 도 3의 SR 래치를 자세히 나타내는 도면이다.
도 5는 도 3의 클락 발생기의 주요신호의 동작을 설명하기 위한 도면이다.
본 발명은 클락 발생기에 관한 것으로서, 특히 안정적인 듀티를 가지는 클락신호를 발생하는 클락 발생기에 관한 것이다.
대부분의 디지털 시스템들은 클락 신호를 발생하는 클락 발생기를 포함한다. 이때, 클락 신호는 일정한 주기를 가지는 신호로서, 시스템을 구성하는 각 구성요소들의 동작을 일치시키거나, 동작 타이밍을 제어하는 기준 신호로 사용된다. 그리고, 상기 클락 신호는, 구성요소들의 적절한 동작을 위하여, 주기뿐만 아니라 듀티(duty)를 안정적으로 유지하는 것이 매우 중요하다.
도 1은 종래의 클락 발생기를 나타내는 도면이다. 종래의 클락 발생기(10)는 진동 발생부(11), 클락 발생부(13) 및 방전부(15)로 이루어진다. 상기 진동 발생부(11)는 진동 신호(VOS)를 생성하며, 상기 클락 발생부(13)는 상기 진동 신호(VOS)를 이용하여 클락신호(CLK)를 발생한다. 그리고, 상기 방전부(15)는 상기 클락 신호(CLK)의 논리상태에 응답하여 상기 진동 신호(VOS)의 전하를 방전한다.
이때, 상기 진동 신호(VOS)의 전압레벨은 바이어스 전압(VIAS)에 게이팅되는 피모스 트랜지스터(11a)로부터 제공되는 공급전류가 진동 캐패시터(11b)에 충전됨에 따라 상승된다. 그리고, 상기 방전부(15)의 앤모스 트랜지스터(15a)가 "턴온"되어 상기 진동 캐패시터(11b)에 충전된 전하를 방전함에 따라, 상기 진동 신호(VOS)의 전압레벨은 하강된다. 한편, 상기 클락신호(CLK)는, 도 2에 도시되는 바와 같이, 상기 진동 신호(VOS)의 전압레벨이 고위 기준전압(VHH)까지 상승하면 "H"의 논리 상태로 천이된다. 그리고, 상기 진동 신호(VOS)의 전압레벨이 하위 기준전압(VLL)까지 하강하면, 상기 클락신호(CLK)는 "L"의 논리 상태로 다시 천이된다. 그 결과, 상기 클락신호(CLK)는 일정한 주기를 가지게 된다.
그런데, 도 1과 같은 종래의 클락 발생기(10)에서, 상기 방전부(15)는 앤모 스 트랜지스터(15a) 및 방전 저항(15b)으로 구성된다. 이 경우, 상기 진동 신호(VOS)는, 비선형적(non-linear)으로 하강된다(도 2 참조). 그러므로, 종래의 클락 발생기(10)에서 생성되는 상기 클락신호(CLK)는 듀티 제어가 매우 어렵다는 문제점을 지닌다.
또한, 종래의 클락 발생기(10)에서는 상기 방전부(15)의 앤모스 트랜지스터(15a)의 게이트 단자와 접합 단자 사이의 기생 캐패시턴스로 인하여 상기 진동 신호(VOS)의 왜곡 현상이 심하게 발생된다(도 2의 A 및 B 참조). 이에 따라, 상기 클락 신호(CLK)의 듀티는 매우 불안정하게 된다.
따라서, 본 발명의 목적은 종래기술의 문제점을 해결하기 위한 것으로서, 제어가 용이하고, 안정적인 듀티를 가지는 클락신호를 발생하는 클락 발생기를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 클락신호를 발생하는 클락 발생기에 관한 것이다. 본 발명의 클락 발생기는 제1 파워전압과 진동 신호 사이에 형성되는 전류공급 트랜지스터와 제2 파워전압과 상기 진동 신호 사이에 형성되는 진동 캐패시터를 포함하는 진동 발생부로서, 상기 전류 공급 트랜지스터는 공급 바이어스 전압에 게이팅되어, 상기 제1 파워전압으로부터 제공되는 공급전류를 상기 진동 신호로 제공하며, 상기 진동 캐패시터는 상기 진동 신호를 충전하는 상기 진동 발생부; 상기 진동 신호를 수신하여 상기 클락 신호를 발생하는 클락 발생부로서, 상기 클락신호는 제1 기준전압 및 제2 기준전압에 대한 상기 진동 신호의 전압레벨에 응답하여 논리상태가 천이되는 상기 클락 발생부; 상기 클락신호에 응답하여, 상기 진동 신호의 전하를 통합 노드에 제공하도록 구동되는 클락 응답부; 상기 통합 노드에 전기적으로 연결되는 제1 방전 트랜지스터 및 제2 방전 트랜지스터를 포함하는 분리 방전부로서, 상기 제1 방전 트랜지스터는 제1 방전 바이어스 전압에 게이팅되어 상기 공급전류에 대응하는 전류를 흐르도록 제어되며, 상기 제2 방전 트랜지스터는 제2 방전 바이어스 전압에 게이팅되어 상기 진동 캐패시터에서 방전되는 전류에 대응하는 전류를 흐르도록 제어되는 상기 분리 방전부; 및 상기 제1 방전 바이어스 전압 및 상기 제2 방전 바이어스 전압을 발생하는 방전 바이어스부를 구비한다. 그리고, 상기 방전 바이어스부는 일접합이 상기 제1 파워전압에 연결되고, 다른 일접합은 상기 제1 방전 바이어스 전압에 연결되며, 상기 공급 바이어스 전압에 게이팅되는 제1 방전 바이어스 트랜지스터; 일접합이 상기 제1 파워전압에 연결되고, 다른 일접합은 상기 제2 방전 바이어스 전압에 연결되며, 상기 공급 바이어스 전압에 게이팅되는 제2 방전 바이어스 트랜지스터; 일접합이 상기 제2 파워전압에 연결되고, 다른 일접합은 상기 제1 방전 바이어스 전압에 연결되며, 상기 제1 방전 바이어스 전압에 게이팅되는 제3 방전 바이어스 트랜지스터; 및 일접합이 상기 제2 파워전압에 연결되고, 다른 일접합은 상기 제2 방전 바이어스 전압에 연결되며, 상기 제2 방전 바이어스 전압에 게이팅되는 제4 방전 바이어스 트랜지스터를 구비한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 3은 본 발명의 일실시예에 따른 클락 발생기(100)를 나타내는 도면이다. 도 3에서는, 각 구성요소의 참조번호 및 참조부호와 함께, 이들 구성요소의 크기 및 각 구성요소에 발생될 수 있는 전류량을 괄호 속에 도시되어 있다. 그러나, 이는 이해의 편의를 위한 예일 뿐이며, 본 발명이 이에 한정되는 것은 아니다.
도 3을 참조하면, 본 발명의 클락 발생기(100)는 진동 발생부(110), 클락 발생부(120), 클락 응답부(130) 및 분리 방전부(140)를 구비한다.
상기 진동 발생부(110)는 진동 신호(VOSC)를 생성한다. 이때, 상기 진동 신호(VOS)는 본 발명의 클락 발생기(100)의 구동에 따라 전압레벨의 상승과 하강을 반복한다.
상기 진동 발생부(110)는 구체적으로 전류 공급 트랜지스터(111) 및 진동 캐패시터(113)를 구비한다. 상기 전류 공급 트랜지스터(111)는 제1 파워 전압(본 실시예에서는, '전원전압(VDD)' 임)과 상기 진동 신호(VOSC) 사이에 형성된다. 그리고, 상기 전류 공급 트랜지스터(111)는 공급 바이어스 전압(VBSP)에 게이팅되어, 상기 전원전압(VDD)으로부터 공급전류를 상기 진동 신호(VOSC)로 제공한다. 바람직한 실시예에서, 상기 전류 공급 트랜지스터(111)는 사이즈가 (W/L)인 피모스 트랜지스터이다.
상기 진동 캐패시터(113)는 상기 진동 신호(VOSC)의 전류를 충전한다. 바람직한 실시예에 의하면, 상기 진동 캐패시터(113)는 상기 진동 신호(VOSC)와 제2 파워 전압(본 실시예에서는, '접지전압(VSS)' 임)사이에 형성된다. 상기 진동 캐패시터(113)에 충전된 전류는 상기 클락 응답부(130) 및 상기 분리 방전부(140)의 동작 에 따라 방전된다.
상기 클락 발생부(120)는 상기 진동 신호(VOSC)를 수신하여 상기 클락 신호(CLK)를 발생한다. 이때, 상기 클락 신호(CLK)는 제1 기준전압(본 실시예에서는, '고위 기준전압(VHH)' 임) 및 제2 기준전압(본 실시예에서는, '하위 기준전압(VLL)' 임)에 대한 상기 진동 신호(VOSC)의 전압레벨에 응답하여 논리상태가 천이된다. 본 실시예에서, 상기 진동 신호(VOSC)의 전압레벨이 상기 고위 기준전압(VHH)까지 상승하면, 상기 클락신호(CLK)는 "H"로 천이된다. 그리고, 상기 진동 신호(VOSC)의 전압레벨이 상기 하위 기준전압(VLL)까지 하강하면, 상기 클락신호(CLK)는 "L"로 다시 천이된다.
상기 클락 발생부(120)는 구체적으로 제1 비교기(121), 제2 비교기(123) 및 래치수단(125)을 구비한다.
상기 제1 비교기(121)는 상기 진동 신호(VOSC)와 상기 고위 기준전압(VHH)의 전압레벨을 비교하여, 제1 비교신호(VCOM1)를 출력한다. 이때, 상기 제1 비교신호(VCOM1)는 상기 진동 신호(VOSC)와 상기 고위 기준전압(VHH)의 전압레벨의 비교 결과에 따라 펄스를 발생한다. 바람직한 실시예에 의하면, 상기 제1 비교기(121)는 상기 진동 신호(VOSC)를 비반전입력(+)으로 수신하고, 상기 고위 기준전압(VHH)을 반전입력(-)으로 수신한다. 이에 따라, 상기 진동 신호(VOSC)의 전압레벨이 상기 고위 기준전압(VHH)까지 상승하면, 상기 제1 비교신호(VCOM1)는 "H"펄스를 발생한다(도 5 참조).
그리고, 상기 제2 비교기(123)는 상기 진동 신호(VOSC)와 상기 하위 기준전 압(VLL)의 전압레벨을 비교하여, 제2 비교신호(VCOM2)를 출력한다. 이때, 상기 제2 비교신호(VCOM2)는 상기 진동 신호(VOSC)와 상기 하위 기준전압(VHH)의 전압레벨의 비교 결과에 따라 펄스를 발생한다. 바람직한 실시예에 의하면, 상기 제2 비교기(123)는 상기 진동 신호(VOSC)를 반전입력(-)으로 수신하고, 상기 고위 기준전압(VHH)을 비반전입력(+)으로 수신한다. 이에 따라, 상기 진동 신호(VOSC)의 전압레벨이 상기 하위 기준전압(VLL)까지 하강하면, 상기 제2 비교신호(VCOM2)는 "H"펄스를 발생한다(도 5 참조).
상기 래치수단(125)은 상기 제1 비교신호(VCOM1) 및 상기 제2 비교신호(VCOM2)를 입력으로 하여, 상기 클락신호(CLK)를 출력한다. 바람직한 실시예에 의하면, 상기 래치수단(125)은, 도 4에 도시되는 바와 같은, SR 래치이다. 이때, 상기 제1 비교신호(VCOM1)는 셋팅 입력(S)으로 제공되고, 상기 제2 비교신호(VCOM2)는 리셋 입력(R)으로 제공된다. 그리고, 상기 클락신호(CLK)는 상기 SR 래치의 출력(Q)으로부터 제공된다. 이에 따라, 상기 클락신호(CLK)는 상기 제1 비교신호(VCOM1)의 "H" 펄스에 응답하여 "H"로 천이되며, 상기 제2 비교신호(VCOM1)의 "H" 펄스에 응답하여 "L"로 천이된다.
그 결과, 상기 진동 신호(VOSC)의 전압레벨이 상기 상위 기준전압(VHH)까지 상승하면, 상기 클락신호(CLK)는 "H"로 천이된다. 그리고, 상기 진동 신호(VOSC)의 전압레벨이 상기 하위 기준전압(VLL)까지 하강하면, 상기 클락신호(CLK)는 "L"로 천이된다.
다시 도 3을 참조하면, 클락 응답부(130)는 상기 클락 신호(CLK)에 응답하여 통합 노드(NCOM)에 상기 진동 신호(VOSC)의 전하를 제공하도록 구동된다. 본 실시예에서는, 상기 클락 응답부(130)는 상기 진동 신호(VOSC)와 상기 통합 노드(NCOM)에 연결되는 2개 접합과 상기 클락 신호(CLK)가 인가되는 게이트 단자를 가지는 앤모스 트랜지스터로 구현되는 스위칭 트랜지스터(131)를 포함한다. 이 경우, 상기 클락 신호(CLK)의 논리상태가 "H"일 때, 상기 클락 응답부(130)는 상기 진동 신호(VOSC)의 전하를 상기 통합 노드(NCOM)에 제공한다.
상기 분리 방전부(140)는 상기 통합 노드(NCOM)에 전기적으로 연결되는 제1 방전 트랜지스터(141) 및 제2 방전 트랜지스터(143)를 포함한다. 이때, 상기 제1 방전 트랜지스터(141)는 제1 방전 바이어스 전압(VIAS1)에 게이팅되어 상기 공급전류에 대응하는 전류를 흐르도록 제어된다. 그리고, 상기 제2 방전 트랜지스터(143)는 제2 방전 바이어스 전압(VIAS2)에 게이팅되어 상기 진동 캐패시터(113)에서 방전되는 전류에 대응하는 전류를 흐르도록 제어된다. 본 실시예에서, 상기 제1 방전 트랜지스터(141) 및 상기 제2 방전 트랜지스터(143)는 앤모스 트랜지스터이다.
계속하여, 상기와 같은 본 발명의 클락 발생기에서, 듀티 제어의 용이성과 듀티의 안정성이 개선됨을 살펴본다.
먼저, 상기 진동부(110)의 상기 전류 공급 트랜지스터(111)를 통하여 흐르는 전류량을 If 라 하자. 그리고, 본 발명의 클락 발생기에서, 상기 제1 방전 트랜지스터(141)를 통하여 흐르는 전류량도 (If)로 제어되고, 상기 제2 방전 트랜지스터(143)를 통하여 흐르는 전류량도 (a*If)로 제어된다. 그러면, 상기 클락 응답부(130)의 스위칭 트랜지스터(131)을 통하여 흐르는 전류량은 (If + a*If)이다.
이에 따라, 상기 진동 캐패시터(113)에서 방전되는 전류량은 a*If로 선형성을 가지게 된다.
따라서, 본 발명의 클락 발생기에서, 상기 진동 신호는 상승뿐만 아니라 하강시에도 선형성(linear)을 가지게 된다. 그러므로, 상기와 같은 본 발명의 클락 발생기에 의하면, 클락신호의 듀티 제어에 대한 용이성이 크게 개선된다.
또한, 상기와 같은 본 발명의 클락 발생기에서, 상기 클락신호에 게이팅되는 상기 스위칭 트랜지스터(131)의 일접합에는 제1 및 제2 방전 트랜지스터(141, 143)이 접합된다. 이에 따라, 상기 진동 신호(VOSC) 쪽에 형성되는 기생 캐패시턴의 비는 종래기술에 비하여 현저히 감소하게 된다. 그러므로, 상기 진동 신호(VOSC)의 왜곡 현상은 크게 완화된다. 따라서, 상기와 같은 본 발명의 클락 발생기에 의하면, 클락신호(CLK)의 듀티의 안정성이 크게 개선된다.
계속 도 3을 참조하여, 본 발명의 바람직한 실시예에 따른 클락 발생기가 기술된다. 바람직한 실시예에 의하면, 상기 제1 방전 바이어스 전압(VIAS1) 및 상기 제2 방전 바이어스 전압(VIAS2)은 상기 공급 바이어스 전압(VBSP)에 의존한다.
더욱 바람직하기로는, 본 발명의 클락 발생기(100)는 상기 제1 방전 바이어스 전압(VIAS1) 및 상기 제2 방전 바이어스 전압(VIAS2)을 발생하는 방전 바이어스부(150)를 더 구비한다.
상기 방전 바이어스부(150)는 구체적으로 제1 내지 제4 방전 바이어스 트랜지스터(151, 153, 155, 157)를 구비한다.
상기 제1 방전 바이어스 트랜지스터(151)는 일접합이 상기 전원전압(VDD)에 연결되고, 다른 일접합은 상기 제1 방전 바이어스 전압(VIAS1)에 연결되며, 상기 공급 바이어스 전압(VBSP)에 게이팅된다. 상기 제2 방전 바이어스 트랜지스터(153)는 일접합이 상기 전원전압(VDD)에 연결되고, 다른 일접합은 상기 제2 방전 바이어스 전압(VIAS2)에 연결되며, 상기 공급 바이어스 전압(VBSP)에 게이팅된다.
바람직한 실시예에서, 상기 제1 방전 바이어스 트랜지스터(151)는 사이즈가 (W/L)인 피모스 트랜지스터이다. 이 경우, 상기 제1 방전 바이어스 트랜지스터(151)에 흐르는 전류량은 상기 전류 공급 트랜지스터(111)의 공급 전류와 동일하게 (If)이다. 그리고, 상기 제2 방전 바이어스 트랜지스터(153)는 사이즈는 (a*W/L)인 피모스 트랜지스터이다. 이 경우, 상기 제2 방전 바이어스 트랜지스터(153)에 흐르는 전류량은 (a*If)이다
그리고, 상기 제3 방전 바이어스 트랜지스터(155)는 일접합이 상기 접지전압(VSS)에 연결되고, 다른 일접합은 상기 제1 방전 바이어스 전압(VIAS1)에 연결되며, 상기 제1 방전 바이어스 전압(VIAS1)에 게이팅된다. 상기 제4 방전 바이어스 트랜지스터(157)는 일접합이 상기 접지전압(VSS)에 연결되고, 다른 일접합은 상기 제2 방전 바이어스 전압(VIAS2)에 연결되며, 상기 제2 방전 바이어스 전압(VIAS2)에 게이팅된다.
본 실시예에서, 상기 제3 방전 바이어스 트랜지스터(155) 및 상기 제4 방전 바이어스 트랜지스터(157)는 앤모스 트랜지스터이다. 바람직하기로는, 상기 제3 방전 바이어스 트랜지스터(155) 및 상기 제4 방전 바이어스 트랜지스터(157)는 각각 상기 방전부(140)의 상기 제1 방전 트랜지스터(141) 및 상기 제2 방전 트랜지스 터(143)와 동일한 사이즈이다. 이 경우, 상기 제1 방전 트랜지스터(141)에 흐르는 전류량은 상기 제3 방전 바이어스 트랜지스터(155)와 동일하게 (If)로 된다. 그리고, 상기 제2 방전 트랜지스터(143)에 흐르는 전류량은 상기 제4 방전 바이어스 트랜지스터(157)와 동일하게 (a*If)로 된다.
즉, 상기 방전 바이어스부(150)에 의하여, 상기 클락신호(CLK)가 "H" 상태일 때, 상기 제1 방전 트랜지스터(141)는 (If)의 전류량이 흐르도록 제어되고, 상기 제2 방전 트랜지스터(143)는 (a*If)의 전류량이 흐르도록 제어된다.
또한, 본 발명의 바람직한 실시예에 의한 클락 발생기(100)는 공급 바이어스부(160)를 더 구비한다.
상기 공급 바이어스부(160)는 구체적으로 공급 바이어스 트랜지스터(161) 및 전류 싱크 수단(163)을 구비한다. 이때, 상기 공급 바이어스 트랜지스터(161)는 상기 진동부(110)의 전류 공급 트랜지스터(111)와 동일한 사이즈 즉, (W/L)로 구현되며, 상기 전류 공급 트랜지스터(111)를 미러링한다. 그리고, 상기 고정 전류 싱크 수단(163)은 압력, 전압, 온도 등의 공정조건의 변화에 관계없이 상기 공급 바이어스 전압(VBSP)에 일정한 전류를 흐르도록 하기 위하여 구동된다.
이에 따라, 상기 전류 공급 트랜지스터(111)에는 일정한 전류가 흐르도록 제어된다.
상기와 같은 본 발명의 클락 발생기에서는, 진동 신호의 전하를 전원전압으 로 공급되는 전류에 대응하는 전류를 방전하도록 구동되는 트랜지스터와 상기 진동 캐패시터에서 방전되는 전류에 대응하는 전류를 흐르도록 제어되는 트랜지스터가 별개로 구성된다. 이에 따라, 상기 진동 신호는 상승뿐만 아니라 하강시에도 선형성(linear)이 크게 개선된다. 따라서, 상기와 같은 본 발명의 클락 발생기에 의하면, 클락신호의 듀티 제어에 대한 용이성이 크게 개선된다.
또한, 상기와 같은 본 발명의 클락 발생기에서는, 상기 클락신호에 게이팅디는 트랜지스터의 일접합에는 또 다른 트랜지스터들(본 명세서에서는, 제1 및 제2 방전 트랜지스터)이 접합된다. 이에 따라, 상기 진동 신호와 다른 접합의 기생 캐패시턴의 비는 감소하게 된다. 이에 따라, 상기 진동 신호의 왜곡 현상은 완화된다. 따라서, 상기와 같은 본 발명의 클락 발생기에 의하면, 클락신호의 듀티의 안정성이 크게 개선된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (6)

  1. 클락신호를 발생하는 클락 발생기에 있어서,
    제1 파워전압과 진동 신호 사이에 형성되는 전류공급 트랜지스터와 제2 파워전압과 상기 진동 신호 사이에 형성되는 진동 캐패시터를 포함하는 진동 발생부로서, 상기 전류 공급 트랜지스터는 공급 바이어스 전압에 게이팅되어, 상기 제1 파워전압으로부터 제공되는 공급전류를 상기 진동 신호로 제공하며, 상기 진동 캐패시터는 상기 진동 신호를 충전하는 상기 진동 발생부;
    상기 진동 신호를 수신하여 상기 클락 신호를 발생하는 클락 발생부로서, 상기 클락신호는 제1 기준전압 및 제2 기준전압에 대한 상기 진동 신호의 전압레벨에 응답하여 논리상태가 천이되는 상기 클락 발생부;
    상기 클락신호에 응답하여, 상기 진동 신호의 전하를 통합 노드에 제공하도록 구동되는 클락 응답부;
    상기 통합 노드에 전기적으로 연결되는 제1 방전 트랜지스터 및 제2 방전 트랜지스터를 포함하는 분리 방전부로서, 상기 제1 방전 트랜지스터는 제1 방전 바이어스 전압에 게이팅되어 상기 공급전류에 대응하는 전류를 흐르도록 제어되며, 상기 제2 방전 트랜지스터는 제2 방전 바이어스 전압에 게이팅되어 상기 진동 캐패시터에서 방전되는 전류에 대응하는 전류를 흐르도록 제어되는 상기 분리 방전부; 및
    상기 제1 방전 바이어스 전압 및 상기 제2 방전 바이어스 전압을 발생하는 방전 바이어스부를 구비하며,
    상기 방전 바이어스부는
    일접합이 상기 제1 파워전압에 연결되고, 다른 일접합은 상기 제1 방전 바이어스 전압에 연결되며, 상기 공급 바이어스 전압에 게이팅되는 제1 방전 바이어스 트랜지스터;
    일접합이 상기 제1 파워전압에 연결되고, 다른 일접합은 상기 제2 방전 바이어스 전압에 연결되며, 상기 공급 바이어스 전압에 게이팅되는 제2 방전 바이어스 트랜지스터;
    일접합이 상기 제2 파워전압에 연결되고, 다른 일접합은 상기 제1 방전 바이어스 전압에 연결되며, 상기 제1 방전 바이어스 전압에 게이팅되는 제3 방전 바이어스 트랜지스터; 및
    일접합이 상기 제2 파워전압에 연결되고, 다른 일접합은 상기 제2 방전 바이어스 전압에 연결되며, 상기 제2 방전 바이어스 전압에 게이팅되는 제4 방전 바이어스 트랜지스터를 구비하는 것을 특징으로 하는 클락 발생기.
  2. 제1 항에 있어서, 상기 클락 발생부는
    상기 진동 신호의 전압레벨을 상기 제1 기준전압과 비교하여, 제1 비교신호를 출력하는 제1 비교기;
    상기 진동 신호의 전압레벨을 상기 제2 기준전압과 비교하여, 제2 비교신호를 출력하는 제2 비교기; 및
    상기 제1 비교신호 및 상기 제2 비교신호를 입력으로 하여, 상기 클락신호를 출력하는 래치수단을 구비하는 것을 특징으로 하는 클락 발생기.
  3. 제2 항에 있어서, 상기 제1 비교기는
    상기 진동 신호를 비반전 입력으로 수신하고, 상기 제1 기준전압을 반전입력으로 수신하여, 상기 제1 비교신호를 출력하며,
    상기 제2 비교기는
    상기 진동 신호를 반전 입력으로 수신하고, 상기 제2 기준전압을 비반전입력으로 수신하여, 상기 제2 비교신호를 출력하며,
    상기 래치수단은
    상기 제1 비교신호를 셋팅 입력으로 하고, 상기 제2 비교신호를 리셋 입력으로 하여 상기 클락신호를 출력하는 SR 래치를 구비하는 것을 특징으로 하는 클락 발생기.
  4. 삭제
  5. 삭제
  6. 제1 항에 있어서, 상기 클락 발생기는
    상기 공급 바이어스 전압을 발생하는 공급 바이어스부를 더 구비하며,
    상기 공급 바이어스부는
    상기 전류 공급 트랜지스터를 미러링하는 공급 바이어스 트랜지스터; 및
    상기 공급 바이어스 전압에 일정한 전류를 흐르도록 하기 위하여 구동되는 고정 전류 싱크 수단을 구비하는 것을 특징으로 하는 클락 발생기.
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* Cited by examiner, † Cited by third party
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JP2001345682A (ja) * 2000-06-02 2001-12-14 Koyo Seiko Co Ltd 三角波発生回路、ｐｗｍ制御装置及び電動パワーステアリング装置

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* Cited by examiner, † Cited by third party
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