JP7260289B2 - 弛張型発振器、および弛張型発振器を備えた電子機器 - Google Patents

弛張型発振器、および弛張型発振器を備えた電子機器 Download PDF

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Description

本発明は、弛張型発振器、および弛張型発振器を備えた電子機器に関するものである。
図１２は、従来の弛張型発振器１００の基本構成を示す。従来の弛張型発振器１００は、弛張型発振回路１０１と可変分周器１０２を組み合わせた構成である。本構成は、比較的長い発振周期の基準クロック信号を生成するために一般的に広く用いられる構成である。長い発振周期Ｐ101は、弛張型発振回路１０１が発生する短い発振周期Ｐ100を、可変分周器１０２がＮＶＡＬ端子で設定する分周数Ｎ100でＮ100分周し生成される。図１３は、弛張型発振回路１０１の回路構成を示す。弛張型発振回路１０１は、基準電圧源１０３と、電流源回路１０４と、容量充放電回路１０５と、充電電圧検出回路１０６と、から構成される。
基準電圧源１０３は、電流源回路１０４に基準電圧ＶREFを供給する。電流源回路１０４は、可変抵抗１０７と、オペアンプ１０８と、ＰＭＯＳトランジスタ１０９および１１０と、から構成される。ＰＭＯＳトランジスタ１０９と１１０のチャネル幅の比は、１：ｎ101となっている。電流源回路１０４は、基準電圧源１０３から基準電圧ＶREFが供給され、外部から電源電圧ＶＤＤが供給されている。
電流源回路１０４は、オペアンプ１０８とＰＭＯＳトランジスタ１０９の負帰還ループによって、可変抵抗１０７に印加される電圧が常に基準電圧ＶREFと等しくなっている。これにより、可変抵抗１０７の抵抗値をＲ101とすれば、可変抵抗１０７に流れる電流Ｉ101は、基準電圧ＶREF／抵抗値Ｒ101となる。電流Ｉ101がＰＭＯＳトランジスタ１０９とＰＭＯＳトランジスタ１１０のチャネル幅の比ｎ101によりｎ101倍され、電流源回路１０４は電流Ｉ11を生成する。
容量充放電回路１０５は、スイッチ１１２から１１５と、可変容量１１６と、可変容量１１７から構成される。充電電圧検出回路１０６は、コンパレータ１１８と、コンパレータ１１９と、ＮＡＮＤゲート１２２とＮＡＮＤゲート１２３で構成されたＲＳラッチ回路と、基準電圧源１２０と、基準電圧源１２１とから構成される。なお、基準電圧源１０３と充電電圧検出回路１０６の中に含まれる基準電圧源１２０と基準電圧源１２１は、同一の電圧源（基準電圧ＶREF）である。これら３つの基準電圧源は、同一の基準電圧源を個別に表現したものである。
スイッチ１１２から１１５は、発振出力１２４の信号ＣＬＫと発振出力１２５の信号ＣＬＫＢにより制御されている。スイッチ１１２と１１３は、一方がＯＮ状態であれば他方がＯＦＦの状態となる。スイッチ１１２と１１４は、一方がＯＮ状態であれば他方がＯＦＦの状態となる。スイッチ１１３と１１５は、一方がＯＮ状態であれば他方がＯＦＦの状態となる。可変容量１１６は、スイッチ１１２と１１４を切替えることで充放電を行う。可変容量１１７は、スイッチ１１３と１１５を切替えることで充放電を行う。
コンパレータ１１８は、可変容量１１６の充電電圧が基準電圧ＶREFを超えた場合にＬＯＷレベルが出力される。コンパレータ１１９は、可変容量１１７の充電電圧が基準電圧ＶREFを超えた場合にＬＯＷレベルが出力される。ＲＳラッチ回路は、ＮＡＮＤゲート１２２とＮＡＮＤゲート１２３で構成される。ＲＳラッチ回路の発振出力１２４と発振出力１２５は、一方がＨＩＧＨレベルであれば他方がＬＯＷレベルである。発振出力１２４と発振出力１２５は、コンパレータ１１８の出力またはコンパレータ１１９の出力の何れかがＬＯＷレベルになった瞬間に状態が入れ替わる。
従来の弛張型発振回路１０１の発振周期Ｐ100は、可変抵抗１０７の抵抗値をＲ101、可変容量１１６の容量値をＣ101、可変容量１１７の容量値をＣ102とおけば、式（１）で表される。
Figure 0007260289000001
式（１）において、ｎ101は、電流源回路１０４のカレントミラー回路のチャネル幅の比（ＰＭＯＳトランジスタ１１０のゲート幅）÷（ＰＭＯＳトランジスタ１０９のゲート幅）である。
図１２と図１３に示した従来の弛張型発振器１００は、半導体チップ上に形成した場合に、弛張型発振回路１０１の可変抵抗１０７の温度係数の影響による発振周期Ｐ100の変動が大きいため、弛張型発振回路１０１の出力を分周した発振周期Ｐ101が温度により大きく変動する欠点がある。
一般的な半導体プロセスでは、拡散抵抗およびポリシリコン抵抗（ＰＯＬＹ抵抗）の１次温度係数の絶対値は、おおよそ数１００ＰＰＭ／℃から数１０００ＰＰＭ／℃と大きい。仮に可変抵抗１０７に１次温度係数が１０００ＰＰＭ／℃の抵抗を使用し温度が５０℃変化した場合に、発振周期は、５％も変動する。このため、半導体チップ上に形成された従来の弛張型発振器１００は、温度に対して安定した発振周期または時間を生成することが出来ない。
この温度による発振周期の変動を軽減するために、正の温度係数の抵抗と負の温度係数の抵抗を直列または並列に接続し、電流源回路１０４の可変抵抗１０７として使用する手法（例えば特許文献１）が用いられてきた。
特開２０１０－６３０８６号公報
本発明の目的は、これまでの発振器より、温度に対して高安定な発振周期または時間を生成する弛張型発振器を実現することにある。
上記課題を解決するために、本発明の弛張型発振器は、発振回路と、可変分周器と、カウンタとを備え、発振回路は、発振周期の１次温度係数が正の第１クロック信号を出力する第１クロック発生回路と、発振周期の１次温度係数が負の第２クロック信号を出力する第２クロック発生回路と、カウンタから入力端子に入力される切替え信号に応じて第１クロック信号と第２クロック信号を切替えて出力端子から第３クロック信号として出力する制御回路と、を備え、可変分周器は、入力端子に入力される第３クロック信号を設定端子１に入力される分周数に応じて分周して出力端子から弛張型発振器のクロック信号として出力し、カウンタは、入力端子に入力される第３クロック信号を設定端子２に入力されるカウントデータに応じて計数して出力端子から第２クロック信号に切替える切替え信号を出力し、可変分周器からリセット端子に入力されるクロック信号に応じて第１クロック信号に切替える切替え信号を出力し、第２クロック信号の発振周期と第２クロック信号の発振周期の温度変化の２次温度係数の積と、第１クロック信号の発振周期と第１クロック信号の発振周期の温度変化の２次温度係数の積の比は、第１クロック信号の発振周期と第２クロック信号の発振周期の比と、絶対値が等しく符号が反対であることを特徴とする。
本発明の発振器によれば、発振器を複数の発振周期で発振する弛張型発振器で構成し、出力の発振の１周期を温度係数の異なる発振周期を切替えて構成し出力することによって、温度変化に由来する発振周期の偏差が極めて小さい弛張型発振器を提供することが可能になる。
本発明の第１の実施形態の弛張型発振器の構成を示す図である。 本発明の第１の実施形態の弛張型発振回路の構成を示す図である。 本発明の第１の実施形態の弛張型発振回路のゲーティング回路の入出力信号の状態を示す表である。 本発明の第１の実施形態の弛張型発振回路の動作波形を示す図である。 本発明の第１の実施形態の発振器の動作波形を示す図である。 本発明の第１の実施形態の発振周期のクロック数と可変分周器の分周数を示す図である。 本発明の第１の実施形態の弛張型発振器の発振周期の温度特性を示す図である。 本発明の第２の実施形態の弛張型発振器の構成を示す図である。 本発明の第３の実施形態の弛張型発振器の構成を示す図である。 本発明の第４の実施形態の弛張型発振器の構成を示す図である。 本発明の第１から第４の弛張型発振器の応用例を示す図である。 従来の弛張型発振器の構成を示す図である。 従来の弛張型発振回路の構成を示す図である。
以下、本発明の弛張型発振器について、図面を参照して説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態の弛張型発振器７０の構成を示す。本実施形態の弛張型発振器７０は、弛張型発振回路１と可変分周器２とカウンタ３から構成される。
弛張型発振回路１は、ＩＮ端子９１に入力される信号ＭＯＤＥがＨＩＧＨレベルの時にはＯＵＴ端子９２に発振周期の１次温度係数が負である発振周期Ｐ1のクロック信号を出力し、信号ＭＯＤＥがＬＯＷレベルの時にはＯＵＴ端子９２に発振周期の１次温度係数が正である発振周期Ｐ2のクロック信号を出力する。また、発振周期Ｐ1から発振周期Ｐ2への切替わり、あるいは発振周期Ｐ2から発振周期Ｐ1への切替わりは、弛張型発振回路１自身のクロック信号の立ち上がりもしくは立ち下がりに同期して発振周期が切替わり、かつ、クロック信号が停止することなく連続して発振周期が切替わる。
可変分周器２は、弛張型発振回路１のＯＵＴ端子９２からＤＩＮ端子９３に入力された発振周期Ｐ1または発振周期Ｐ2のクロック信号をＮ分周してＤＯＵＴ端子９４に発振周期Ｐのクロック信号ＴＩＭＥとして出力する。また、ＤＯＵＴ端子９４は、カウンタ３のＲＳＴ端子９８に接続する。可変分周器２の分周数ＮはＮＶＡＬ端子９５に入力する信号で設定する。
カウンタ３は、ＲＳＴ端子９８に入力される信号の立ち上がりに同期してＭＳＩＧ端子９６にＨＩＧＨレベルの信号ＭＯＤＥを出力し、カウンタの計数値を消去し、ＣＩＮ端子９７に入力されたクロック信号の立ち上がりに同期して計数を行う。カウンタ３は、カウンタの計数値がＮ１ＶＡＬ端子９９で設定するカウントデータに達すると、ＬＯＷレベルの信号ＭＯＤＥを出力する。カウンタ３のＮ１ＶＡＬ端子９９に設定するカウントデータが、弛張型発振回路１が出力するクロック信号の発振周期Ｐ1でのクロック数となる。
図２は、本発明の第１の実施形態の弛張型発振器７０の弛張型発振回路１の具体的な構成を示す。弛張型発振回路１は、基準電圧源１０と電流源回路１１と電流源回路１２と容量充放電回路１３と、充電電圧検出回路１４と、ゲーティング回路１５から構成される。基準電圧源１０は、電流源回路１１と電流源回路１２に基準電圧ＶREFを供給する。
電流源回路１１は、可変抵抗１６とオペアンプ１７とＰＭＯＳトランジスタ１８および１９とを有し、基準電圧源１０から基準電圧ＶREFが供給され、外部から電源電圧ＶＤＤが供給されている。電流源回路１１は、オペアンプ１７とＰＭＯＳトランジスタ１８の働きにより、可変抵抗１６に印加される電圧が常に基準電圧ＶREFと等しくなるよう負帰還ループが構成されている。これにより、可変抵抗１６の抵抗値をＲ1とすれば、可変抵抗１６に流れる電流Ｉ01は、基準電圧ＶREF／抵抗値Ｒ1となる。可変抵抗１６に流れる電流Ｉ01は、ＰＭＯＳトランジスタ１８とＰＭＯＳトランジスタ１９のチャネル幅の比ｎ1によりｎ1倍され、電流源回路１１から出力される電流Ｉ1が生成される。可変抵抗１６の抵抗値Ｒ1は、温度によって変動し、後述の１次温度係数Α1と２次温度係数Α2とを使って示すことができる。可変抵抗１６の抵抗値Ｒ1の１次温度係数Α1は、負の値とする。
電流源回路１２は、可変抵抗２０とオペアンプ２１とＰＭＯＳトランジスタ２２および２３とを有し、基準電圧源１０から基準電圧ＶREFが供給され、外部から電源電圧ＶＤＤが供給されている。電流源回路１２の構成は電流源回路１１と同一である。唯一の相違点は、電流源回路１２の可変抵抗２０と電流源回路１１の可変抵抗１６の１次温度係数が、互いに反対の符号である点である。電流源回路１２の可変抵抗２０に流れる電流Ｉ02と電流源回路１２から出力される電流Ｉ2の生成の原理は、電流源回路１１と同一であるので説明を省略する。可変抵抗２０の抵抗値Ｒ2は、温度によって変動し、後述の１次温度係数Β1と２次温度係数Β2とを使って示すことができる。可変抵抗２０の抵抗値Ｒ2の１次温度係数Β1は、正の値とする。
容量充放電回路１３は、スイッチ２４からスイッチ２９と、可変容量３０と、可変容量３１とから構成される。スイッチ２４は後述のゲーティング回路１５からの信号ＣＬＫＢ１で制御され、スイッチ２５は後述のゲーティング回路１５からの信号ＣＬＫ１で制御され、電流源回路１１から出力される電流Ｉ1を可変容量３０か可変容量３１かのどちらか一方に供給する役目を担う。スイッチ２６は後述のゲーティング回路１５からの信号ＣＬＫ２で制御され、スイッチ２７は後述のゲーティング回路１５からの信号ＣＬＫＢ２で制御され、電流源回路１２から出力される電流Ｉ2を可変容量３０か可変容量３１のどちらか一方に供給する役目を担う。スイッチ２８は、後述の充電電圧検出回路１４の発振出力端子４０の信号ＣＬＫで制御され、可変容量３０に充電された電荷を放電する。スイッチ２９は、後述の充電電圧検出回路１４の発振出力端子４１の信号ＣＬＫＢで制御され、可変容量３１に充電された電荷を放電する。
充電電圧検出回路１４は、コンパレータ３２と、コンパレータ３３と、ＮＡＮＤゲート３８とＮＡＮＤゲート３９とで構成されたＲＳラッチ回路と、基準電圧源３４と、基準電圧源３５とから構成される。コンパレータ３２の出力端子３６は、可変容量３０の充電電圧が基準電圧源３４の基準電圧ＶREFを超えた場合に出力がＬＯＷレベルとなる。コンパレータ３３の出力端子３７は、可変容量３１の充電電圧が基準電圧源３５の基準電圧ＶREFを超えた場合に出力がＬＯＷレベルとなる。ＲＳラッチ回路は、ＮＡＮＤゲート３８とＮＡＮＤゲート３９とで構成される。ＲＳラッチ回路の発振出力端子４０と発振出力端子４１とは、一方がＨＩＧＨレベルであれば他方がＬＯＷレベルである。発振出力端子４０と発振出力端子４１とは、コンパレータ３２の出力端子３６またはコンパレータ３３の出力端子３７の何れかがＬＯＷレベルになった瞬間に状態が入れ替わる。なお、充電電圧検出回路１４の中に含まれる基準電圧源３４と基準電圧源３５とは、基準電圧源１０と共通の電源である。これら３つの基準電圧源は、同一の基準電圧源を図面の上で個別に表現したものである。
ゲーティング回路１５は、ＩＮ端子９１に入力される信号ＭＯＤＥに応じて弛張型発振回路１の発振モードを切替える。ゲーティング回路１５は、ＲＳラッチ回路の発振出力端子４０の信号ＣＬＫをスイッチ２５を制御する信号ＣＬＫ１かスイッチ２６を制御する信号ＣＬＫ２かのどちらか一方として出力し、ＲＳラッチ回路の発振出力端子４１の信号ＣＬＫＢをスイッチ２４を制御する信号ＣＬＫＢ１かスイッチ２７を制御する信号ＣＬＫＢ２かのどちらか一方として出力し、容量充放電回路１３のスイッチ２４からスイッチ２７のＯＮとＯＦＦを制御する。
図３は、ゲーティング回路１５の入出力信号の状態を示す。発振モードの切替えは、ＩＮ端子９１の論理レベルによって、発振出力端子４０の信号ＣＬＫおよび発振出力端子４１の信号ＣＬＫＢの立ち上がりに同期して行われる。
弛張型発振回路１は、信号ＭＯＤＥがＨＩＧＨレベルのときＩ1発振モードとなる。Ｉ1発振モードは、信号ＣＬＫが信号ＣＬＫ１として出力され、信号ＣＬＫＢが信号ＣＬＫＢ１として出力され、信号ＣＬＫ２と信号ＣＬＫＢ２がＬＯＷレベルに固定される。つまり、電流源回路１１から出力される電流Ｉ1は、スイッチ２４とスイッチ２５を交互にＯＮする制御が行われて可変容量３０または可変容量３１に交互に供給される。電流源回路１２から出力される電流Ｉ2は、スイッチ２６とスイッチ２７を制御する信号ＣＬＫ２と信号ＣＬＫＢ２がＬＯＷレベル固定であるために可変容量３０および可変容量３１に供給されない。容量充放電回路１３は、電流源回路１１からの電流Ｉ1だけで動作する。
弛張型発振回路１は、信号ＭＯＤＥがＬＯＷレベルのときＩ2発振モードとなる。Ｉ2発振モードは、信号ＣＬＫが信号ＣＬＫ２として出力され、信号ＣＬＫＢが信号ＣＬＫＢ２として出力され、信号ＣＬＫ１と信号ＣＬＫＢ１がＬＯＷレベルに固定される。つまり、電流源回路１２から出力される電流Ｉ2は、スイッチ２６とスイッチ２７を交互にＯＮする制御が行われて可変容量３０または可変容量３１に交互に供給される。電流源回路１１から出力される電流Ｉ1は、スイッチ２４とスイッチ２５を制御する信号ＣＬＫ１とＣＬＫＢ１がＬＯＷレベル固定であるために可変容量３０および可変容量３１に供給されない。容量充放電回路１３は、電流源回路１２からの電流Ｉ2だけで動作する。
以下、図４に示す動作波形を参照しながら、図２の弛張型発振回路１の動作について解説する。図４は、ゲーティング回路１５に入力されるＩＮ端子９１がＨＩＧＨレベルであって、Ｉ1発振モードの場合の各部の動作波形である。図４の横軸は、時間を示す。図４の縦軸は、可変容量３０の充電電位ＶC1、可変容量３１の充電電位ＶC2が電圧、コンパレータ３２の出力端子３６の信号ＣＯ１、コンパレータ３３の出力端子３７の信号ＣＯ２、信号ＣＬＫ、信号ＣＬＫＢが論理レベルを示す。弛張型発振回路１は、以下の順序で発振動作が行われる。
発振出力端子４０の信号ＣＬＫがＬＯＷレベル、発振出力端子４１の信号ＣＬＫＢがＨＩＧＨレベルの時に、信号ＣＬＫ１がＬＯＷレベルであるためスイッチ２５がＯＦＦ状態となり、信号ＣＬＫＢ１がＨＩＧＨレベルであるためスイッチ２４がＯＮ状態となり、信号ＣＬＫ２と信号ＣＬＫＢ２とがＬＯＷレベル固定であるためスイッチ２６とスイッチ２７とがＯＦＦ状態となり、信号ＣＬＫがＬＯＷレベルであるためスイッチ２８がＯＦＦ状態となり、信号ＣＬＫＢがＨＩＧＨレベルであるためスイッチ２９がＯＮ状態となる。可変容量３０は、電流源回路１１から出力される電流Ｉ1で充電される。可変容量３１の電荷は、スイッチ２９によってゼロに放電される。
可変容量３０の充電が進み、可変容量３０の充電電位ＶC1が基準電圧ＶREFに到達すると、コンパレータ３２の出力端子３６の電位ＣＯ１が一瞬ＬＯＷレベルとなり、ＮＡＮＤゲート３８と３９で構成されたＲＳラッチ回路の発振出力端子４０の信号ＣＬＫと発振出力端子４１の信号ＣＬＫＢの論理が反転し、スイッチ２４がＯＦＦ状態に変わり、スイッチ２５がＯＮ状態に変わり、スイッチ２８がＯＮ状態に変わり、スイッチ２９がＯＦＦ状態に変わり、発振出力端子４０の信号ＣＬＫがＨＩＧＨレベル、発振出力端子４１の信号ＣＬＫＢがＬＯＷレベルに反転し、可変容量３０に充電された電荷はスイッチ２８によって放電され、充電電位ＶC1は、ゼロに低下する。可変容量３１は電流源回路１１から出力される電流Ｉ1で充電される。
可変容量３１の充電が進み、可変容量３１の充電電位ＶC2が基準電圧ＶREFに到達すると、コンパレータ３３の出力端子３７の電位ＣＯ２が一瞬ＬＯＷレベルとなり、ＮＡＮＤゲート３８と３９で構成されたＲＳラッチ回路の発振出力端子４０の信号ＣＬＫと発振出力端子４１の信号ＣＬＫＢの論理が反転し、スイッチ２４がＯＮ状態に変わり、スイッチ２５がＯＦＦ状態に変わり、スイッチ２８がＯＦＦ状態に変わり、スイッチ２９がＯＮ状態に変わり、発振出力端子４０の信号ＣＬＫがＬＯＷレベル、発振出力端子４１の信号ＣＬＫＢがＨＩＧＨレベルに反転し、可変容量３１に充電された電荷はスイッチ２９によって放電され、充電電位ＶC2は、ゼロに低下する。可変容量３０は電流源回路１１から出力される電流Ｉ1で充電される。
以上の一連の動作が繰り返されることにより、弛張型発振回路１は、可変容量３０が電流Ｉ1で充電される期間（Ｐ1P）と、可変容量３１が電流Ｉ1で充電される期間（Ｐ1N）が交互に入れ替わり、発振周期Ｐ1＝Ｐ1P＋Ｐ1Nで発振状態が持続する。
なお、ゲーティング回路１５に入力されるＩＮ端子９１がＬＯＷレベルの場合、弛張型発振回路１のＩ2発振モードによる発振動作は、前記のＩＮ端子９１がＨＩＧＨレベルの場合の電流Ｉ1が電流Ｉ2に代わり、信号ＣＬＫ１が信号ＣＬＫ２に代わり、信号ＣＬＫＢ１が信号ＣＬＫＢ２に代わるだけであるので、詳細な解説を省略する。弛張型発振回路１は、可変容量３０が電流Ｉ2で充電される期間（Ｐ2P）と、可変容量３１が電流Ｉ2で充電される期間（Ｐ2N）が交互に入れ替わり、発振周期Ｐ2＝Ｐ2P＋Ｐ2Nで発振状態が持続する。
以下、本発明の第１の実施形態の弛張型発振器における温度変化に由来する発振周期の偏差の補償原理を、数式を元に解説する。ここでは、容量の温度係数が抵抗の温度係数より十分に小さく無視できる場合を想定する。
式（２）は、１次と２次の温度係数を考慮した可変抵抗１６の抵抗値Ｒ1を示す式である。式（３）は、１次と２次の温度係数を考慮した可変抵抗２０の抵抗値Ｒ2を示す式である。
Figure 0007260289000002
Figure 0007260289000003
式（２）、式（３）において、
ΔＴ：基準温度Ｔ0からの温度変化量
Ｒ01：基準温度における可変抵抗１６の抵抗値
Ｒ02：基準温度における可変抵抗２０の抵抗値
Α1：可変抵抗１６の１次温度係数
Α2：可変抵抗１６の２次温度係数
Β1：可変抵抗２０の１次温度係数
Β2：可変抵抗２０の２次温度係数
である。
弛張型発振回路１の発振周期は、Ｉ1発振モード（信号ＭＯＤＥがＨＩＧＨレベル）の場合の発振周期Ｐ1が式（４）のように表せ、Ｉ2発振モード（信号ＭＯＤＥがＬＯＷレベル）の場合の発振周期Ｐ2が式（５）のように表せる。
Figure 0007260289000004
Figure 0007260289000005
式（４）と式（５）において、Ｐ01は基準温度Ｔ0における発振周期Ｐ1の値であり、Ｐ02は基準温度Ｔ0における発振周期Ｐ2の値であり、それぞれ式（６）、式（７）で表せる。
式（６）と式（７）は、可変容量３０と可変容量３１の容量の合計値を可変することで発振周期Ｐ1と発振周期Ｐ2を同じ比率で変更できること、可変抵抗１６の抵抗値Ｒ1を可変することで発振周期Ｐ1を変更することができること、可変抵抗２０の抵抗値Ｒ2を可変することで発振周期Ｐ2を変更できることを表している。
Figure 0007260289000006
Figure 0007260289000007
式（６）と式（７）において、
Ｃ1：可変容量３０の容量値
Ｃ2：可変容量３１の容量値
ｎ1：電流源回路１１のカレントミラー回路のチャネル幅の比
（（ＰＭＯＳトランジスタ１９のゲート幅）÷（ＰＭＯＳトランジスタ１８のゲート幅））
ｎ2：電流源回路１２のカレントミラー回路のチャネル幅の比
（（ＰＭＯＳトランジスタ２３のゲート幅）÷（ＰＭＯＳトランジスタ２２のゲート幅））
である。
式（２）と式（４）が示す通り、弛張型発振回路１の発振周期Ｐ1の温度係数は、可変抵抗１６の抵抗値Ｒ1の温度係数と同じである。式（３）と式（５）が示す通り、弛張型発振回路１の発振周期Ｐ2の温度係数は、可変抵抗２０の抵抗値Ｒ2の温度係数と同じである。
なお、図２に示す弛張型発振回路１は、本発明の第１の実施形態の弛張型発振回路１として使用可能な発振回路の一例である。負の１次温度係数の発振周期Ｐ1を負の１次温度係数の抵抗を元に発振し、正の１次温度係数の発振周期Ｐ2を正の１次温度係数の抵抗を元に発振し、発振周期Ｐ1と発振周期Ｐ2を外部からの信号で発振回路自身の発振クロック信号ＣＬＫに同期して連続かつ停止することなく切替える構成の発振回路であれば、本発明の第１の実施形態の弛張型発振回路１は、どのような発振回路でも構わない。
図５に示すタイミングチャートを参照しながら、本実施形態の弛張型発振回路１の温度変化に由来する発振周期の偏差の補償原理を解説する。図５の横軸は、時間を示す。図５の縦軸は、論理レベルを示す。本実施形態では、弛張型発振回路１の発振周期Ｐ1のクロック数Ｎ1と発振周期Ｐ2のクロック数Ｎ2とを調整して温度変化に由来する発振周期の偏差の補償を行う。発振周期Ｐ1のクロック数Ｎ1の調整は、カウンタ３の計数値を調整することで行う。
最初に、弛張型発振回路１の発振周期の１次温度偏差を補償する原理を解説する。弛張型発振回路１は、ＩＮ端子９１にＨＩＧＨレベルが入力されると、発振周期Ｐ1の信号ＣＬＫをＯＵＴ端子９２から出力する。カウンタ３は、弛張型発振回路１の出力する信号ＣＬＫの立ち上がりに同期して計数を行う。
カウンタ３は、外部からＮ１ＶＡＬ端子９９を通して、発振周期Ｐ1のクロック数Ｎ1をカウントデータとして設定する。カウンタ３は、計数する値がカウントデータに達すると、ＭＳＩＧ端子９６から出力する信号ＭＯＤＥをＬＯＷレベルに変更する。ＬＯＷレベルの信号ＭＯＤＥがＩＮ端子９１に入力され、弛張型発振回路１は、発振周期Ｐ1を次の発振周期から発振周期Ｐ2に変える。
可変分周器２は、弛張型発振回路１のクロック信号をＮ分周し、発振周期Ｐ1と発振周期Ｐ2のクロック信号のクロック数の計数値の合計がＮに達した時点でＤＯＵＴ端子９４のクロック信号ＴＩＭＥにＨＩＧＨレベルを出力する。可変分周器２の出力信号がカウンタ３のＲＳＴ端子９８に入力され、カウンタ３の計数値は、ゼロにリセットされる。同時に、カウンタ３は、ＭＳＩＧ端子９６の信号ＭＯＤＥのレベルをＨＩＧＨレベルに更新し、次の計数動作サイクルを開始する。
図５から明らかなように、弛張型発振回路１の発振周期Ｐ1のクロック数Ｎ1と発振周期Ｐ2のクロック数Ｎ2の合計は、可変分周器２の分周数Ｎと等しく、式（８）の関係が示せる。
Figure 0007260289000008
本発明の第１の実施形態の弛張型発振器が出力する発振周期Ｐは、弛張型発振回路１の発振周期Ｐ1と発振周期Ｐ2が前記の式（４）と式（５）で表せるので、式（９）のように表せる。
Figure 0007260289000009
式（９）において、発振周期Ｐの１次温度偏差を相殺する条件は、式（９）の第３項（ΔＴがかかる項）がゼロになる場合である。その条件は、式（１０）である。
Figure 0007260289000010
式（１０）が成立する条件は、式（１０）の右辺が正の値の場合である。つまり、発振周期Ｐの１次温度偏差を相殺する条件は、発振周期Ｐ1の１次温度係数Α1（すなわち可変抵抗１６の抵抗値の１次温度係数Α1）と、発振周期Ｐ2の１次温度係数Β1（すなわち可変抵抗２０の抵抗値の１次温度係数Β1）の一方が負の値で他方が正の値の場合であって、その上で、基準温度Ｔ0において「弛張型発振回路１の発振周期Ｐ1のクロック数Ｎ1と発振周期Ｐ2のクロック数Ｎ2（発振周期Ｐ2のクロック数Ｎ2は分周数Ｎから発振周期Ｐ1のクロック数Ｎ1を引いた値）の比」が、「弛張型発振回路１の発振周期Ｐ2の１次温度係数Β1と発振周期Ｐ02の積と、弛張型発振回路１の発振周期Ｐ1の１次温度係数Α1と発振周期Ｐ01の積の比」となる場合である。
次に、弛張型発振回路１の発振周期の２次温度偏差を補償する原理を解説する。ここで、基準温度Ｔ0（ΔＴ＝０）において発振周期の１次温度偏差がゼロになる発振周期Ｐ1のクロック数Ｎ1と発振周期Ｐ2のクロック数Ｎ2がそれぞれクロック数Ｎ01とクロック数Ｎ02と定義する。クロック数Ｎ01とクロック数Ｎ02の合計は、式（８）と同様に、式（１１）に示す関係がある。更に、クロック数Ｎ01とクロック数Ｎ02は、式（１２）と式（１３）のように表せる。
Figure 0007260289000011
Figure 0007260289000012
Figure 0007260289000013
発振周期の１次と２次の温度偏差を同時に相殺する条件は、式（９）において、温度により値が変わる第３項（ΔＴが掛かる項）と第４項（ΔＴ＾２が掛る項）の両方がゼロになる場合である。式（９）の第３項と第４項がゼロになる発振周期Ｐ1のクロック数Ｎ1と発振周期Ｐ2のクロック数Ｎ2の条件の近似解は、式（１４）と式（１５）である。
Figure 0007260289000014
Figure 0007260289000015
式（１４）と式（１５）におけるΓ1とΓ2とΔＮ1とΔＮ2の定義は、以下の通りである。
Γ1：発振周期Ｐの２次温度偏差を補償するための発振周期Ｐ1のクロック数Ｎ1の温度係数
Figure 0007260289000016
Γ2：発振周期Ｐの２次温度偏差を補償するための発振周期Ｐ2のクロック数Ｎ2の温度係数
Figure 0007260289000017
ΔＮ1：発振周期Ｐ1の２次温度偏差を補償（相殺しゼロにするための）する発振周期Ｐ1のクロック数Ｎ1の可変分
ΔＮ2：発振周期Ｐ2の２次温度偏差を補償（相殺しゼロにするための）クロック数Ｎ2の可変分
式（１４）と式（１５）は、Ｎ1の値を発振周期Ｐの１次温度偏差がゼロになるクロック数Ｎ01に設定した上で温度変動量に比例しΔＮ1（＝Ｎ01Γ1ΔＴ）可変し、Ｎ2の値を発振周期Ｐの１次温度偏差がゼロになるクロック数Ｎ02に設定した上で温度変動量に比例しΔＮ2（＝Ｎ02Γ2ΔＴ）可変すれば、発振周期Ｐの２次温度偏差をゼロに補償できることを表している。
前記の式（１４）と式（１５）が発振周期Ｐの２次温度偏差を補償する条件である。しかし、式（１４）と式（１５）を式（９）に代入した場合、式（１４）と式（１５）の第２項に温度変化量ΔＴが含まれるため、式（９）の第１項と第２項が温度により大きさが変わるため、発振周期Ｐは、温度によらず一定とはならない。すなわち、発振周期Ｐを温度によらず一定とするには、式（９）の第１項と第２項に式（１４）と式（１５）を代入した次の式（１８）の第３項（ΔＴがかかる項）がゼロになる条件も必要である。
Figure 0007260289000018
式（１８）の第３項がゼロになる条件を求めると、次の式（１９）の条件が導かれる。つまり基準温度Ｔ0における弛張型発振回路１の発振周期Ｐ1と発振周期Ｐ2が等しいことが、必須の条件であることが分る。また式（１９）が担保された場合には式（２０）の関係が成り立つことが解析的に導かれる。
Figure 0007260289000019
Figure 0007260289000020
ΔＮ：発振周期Ｐの２次温度偏差を相殺しゼロに補償する“発振周期Ｐ1のクロック数Ｎ1”または“発振周期Ｐ2のクロック数Ｎ2”の可変分の絶対値
式（２０）は、発振周期Ｐの２次温度偏差補償するための発振周期Ｐ1のクロック数Ｎ1の可変分ΔＮ1と、発振周期Ｐの２次温度偏差補償するための発振周期Ｐ2のクロック数Ｎ2の可変分ΔＮ2の大きさが等しく正負が反対の関係であること表している。上記の１次と２次の温度偏差を相殺する条件を図１の構成および図２の回路を参照し整理する。
最初に、基準温度Ｔ0で発振周期Ｐの調整を行う。基準温度Ｔ0で、式（１９）に示すように発振周期Ｐ01とＰ02を同じ値に調整する。具体的には、弛張型発振回路１の可変抵抗１６、可変抵抗２０、可変容量３０、可変容量３１の値を調整する。可変分周器２の分周数Ｎを調整して、弛張型発振器７０の発振周期Ｐは、所望の発振周期Ｐとできる。発振器の発振周期Ｐは、発振周期Ｐ01のクロック数Ｎ01と発振周期Ｐ02のクロック数Ｎ02の比率に左右されない。
次に、発振周期Ｐ01とＰ02のクロック数Ｎ01とＮ02の調整を行う。１次温度偏差を相殺するための基準温度Ｔ0における発振周期Ｐ01とＰ02のクロック数Ｎ01とＮ02の比率は、式（１２）と式（１３）と、可変抵抗１６と可変抵抗２０の抵抗値の温度係数に基づき計算される。この計算において必要な可変抵抗１６と１７の温度係数Α1、Β1、2、Β2の値は、周囲温度を基準温度Ｔ0から変化させ、の可変抵抗１６と２０の抵抗値を直接計測して求められるか、あるいは、弛張型発振回路１の発振周期Ｐ1とＰ2を計測することで間接的に求められる。なお、この計測は、弛張型発振回路１をＩ１発振モード、もしくＩ２発振モードのみで動作させる等で実施できる。
最後に、発振周期の２次温度偏差の補償は、温度が基準温度Ｔ0から温度変化量ΔＴ変化した場合に、式（１６）に示す温度係数Γ1または式（１７）に示す温度係数Γ2によってΔＮの値を式（１８）で算出し、カウンタ３のＮ１ＶＡＬ端子９９の発振周期Ｐ01のクロック数Ｎ1の設定値にΔＮを加算する（ΔＮの値は正負の値を取り得る）ことで行う。この場合、発振周期Ｐ01とＰ02のクロック数Ｎ1とＮ2の合計値は、可変分周器２の分周数Ｎと等しい。分周数Ｎは一定であるため、Ｎ2はＮ1を設定すれば一意に決まり、Ｎ2を個別に制御する必要はない。
なお、本発明の第１の実施形態の弛張型発振器は、デューティー比が常に５０％の出力波形を生成することができない。デューティー比が常に５０％の出力波形を得るには、本実施形態の弛張型発振器は、例えば所望する発振周期の１／２倍の発振周期で発振させ可変分周器２の出力するクロック信号ＴＩＭＥを２分周する等でデューティー比が５０％の波形を生成できる。
図６と図７に、第１の実施形態の弛張型発振器を前記の温度変化に由来する発振周期Ｐの偏差の補償原理に基づき制御した場合の特性を示す。図６の横軸は、温度を示す。図６の縦軸は、クロック数Ｎ1とＮ2がクロック数、分周数Ｎが分周数を示す。図７の横軸は、温度を示す。図７の縦軸は、発振周期Ｐの基準温度からの変動量をＰＰＭ単位で示す。
図６と図７の条件は、基準温度Ｔ0＝５０℃における弛張型発振回路１の発振周期Ｐ1とＰ2が３０．５１８ＵＳ（Ｐ01＝Ｐ02＝１／３２．７６８ＫＨＺ）で等しく、可変分周器２の出力の発振周期Ｐが０．１２５ＭＳとなるように分周数Ｎが２＾１２＝４０９６であり、発振周期Ｐ1とＰ2の温度係数（すなわち可変抵抗１６と可変抵抗２０の温度係数）の値が、Α1＝－５．９２８Ｅ－４Ｅ［－／℃］、Α2＝１．０４６４Ｅ－６［－／℃＾２］、Β1＝１．３８５Ｅ－３［－／℃］、Β2＝７．８７６Ｅ－７［－／℃＾２］、である。
図６は、温度に対するカウンタ３のクロック数Ｎ1の設定値と発振周期Ｐ2のクロック数Ｎ2の値と可変分周器２の分周数Ｎを示すグラフである。前記の温度変化に由来する発振周期Ｐの偏差を補償する原理に基づき、カウンタ３のクロック数Ｎ1の設定値の値は、温度変化に比例して可変させている様子を示している。ここで可変分周器２の分周数Ｎは温度によらず一定（Ｎ＝４０９６）なので、発振周期Ｐ2のクロック数Ｎ2の温度に対する変化量は、発振周期Ｐ1のクロック数Ｎ1の変化量と極性が反対で大きさが同じになっている。図６のカウンタ３のクロック数Ｎ1の設定値と発振周期Ｐ2のクロック数Ｎ2は、式（１８）の条件を満足する。
図７は、第１の実施形態の弛張型発振器の出力するクロック信号ＴＩＭＥにおける発振周期Ｐの温度による偏差（発振周期の変動量）である。図７の曲線Ａの特性は、温度によらずカウンタ３のクロック数Ｎ1の設定値を基準温度Ｔ0のときの発振周期Ｐ1のクロック数Ｎ01に固定した場合の温度変化による発振周期Ｐの偏差である。この場合は、発振周期Ｐの１次温度偏差がゼロとなるが、発振周期Ｐの２次温度偏差は、補償されずに残る。
図７の曲線Ｂの特性は、温度に応じてカウンタ３のクロック数Ｎ1の設定値を前記の発振周期の温度による偏差を補償する原理に基づき、図６に示した値に制御した場合の発振周期Ｐの温度変化による発振周期Ｐの偏差である。発振周期Ｐは、発振周期Ｐの１次温度偏差を相殺する条件式が近似解であるため、基準温度（５０℃）から離れると誤差が生じ、基準温度のときの発振周期Ｐとの偏差が増える。しかし、温度範囲が０℃から１００℃の温度変化による発振周期Ｐの偏差は、－５５．７ＰＰＭから＋６４．７ＰＰＭの範囲にあり、従来の弛張型発振器と比べて極めて小さく、偏差補償の機能を有しない水晶発振器の発振周期の偏差に近い値である。
なお、図７の曲線Ｂの特性は、基準温度（５０℃）から離れた低温と高温の領域において温度変化による発振周期Ｐの偏差が大きくなっている。発振周期Ｐ1とＰ2の２次温度係数（つまり可変抵抗１６と可変抵抗２０の２次温度係数）を同じ値に出来るのであれば、全温度範囲で温度変化による発振周期Ｐの偏差は、ゼロにすることが可能である。
また、本実施形態の弛張型発振回路の温度に対する発振周期の偏差補償の精度を高めるためには、本弛張型発振回路を単一の半導体チップ上に形成し、可変抵抗１６と可変抵抗２０を隣接して配置する。可変抵抗１６と可変抵抗２０の温度が均一となるため、発振周期の補償の精度が向上できる。
（第２の実施形態）
図８は、本発明の第２の実施形態の弛張型発振器７０Ａの構成を示す。本実施形態の弛張型発振器７０Ａは、弛張型発振回路１と可変分周器２とカウンタ３と温度センサ５０と演算回路５１と第１のメモリ５２と第２のメモリ５３と加算器５４とスイッチ５５から構成される。第１のメモリ５２と加算器５４とで、可変分周器２が出力するクロック信号ＴＩＭＥの１周期中の、クロック数Ｎ1とクロック数Ｎ2を調整する信号を作成する回路５６を構成する。第２のメモリ５３と演算回路５１とで、クロック数Ｎ1とクロック数Ｎ2の一方を増加させ他方を減少させる信号を作成する回路５７を構成する。
温度センサ５０は、温度を測定し測定結果を温度データとして演算回路５１へ出力する。演算回路５１は、弛張型発振回路１の発振周期Ｐ1の２次温度偏差をゼロに補償するためのカウンタ３のクロック数Ｎ1の設定値の可変分ΔＮ（ΔＮは正と負の値を取る得る）を、演算する。演算回路５１は、温度センサ５０からの信号と第２のメモリの値に基づきクロック数Ｎ1の設定値の補正値として、可変分ΔＮを演算して出力する。
第１のメモリ５２は、可変分周器２の分周数Ｎの値と、基準温度Ｔ0において弛張型発振回路１の１次温度偏差がゼロとなるカウンタ３のクロック数Ｎ01の設定値が格納されている。可変分周器２の分周数Ｎの値は、第１のメモリから読み出されて、可変分周器２のＮＶＡＬ端子９５に入力される。
第２のメモリ５３は、演算回路５１が、カウンタ３のクロック数Ｎ1の設定値の可変分ΔＮの演算で必要となるデータまたは温度Ｔに対応する可変分ΔＮを格納したメモリである。演算回路５１は、第２のメモリ５３のアドレスを指定し、第２のメモリ５３に格納されているデータを読み出す。
加算器５４は、第１のメモリ５２に格納されたカウンタ３のクロック数Ｎ01の値と、演算回路５１が計算したカウンタ３のクロック数Ｎ1の設定値の可変分ΔＮを加算し、カウンタ３にクロック数Ｎ1の設定値を渡す。
なお、スイッチ５５は、カウンタ３のクロック数Ｎ1の設定値の可変分ΔＮを加算器５４に伝達するかしないかを制御する。発振周期Ｐ1の２次温度偏差の補償の有無は、スイッチ５５の開閉により選択できる。
本発明の第２の実施形態の弛張型発振器７０Ａは、上記の一連の機構によりクロック信号ＴＩＭＥの発振周期Ｐの２次の温度偏差を自動で補償できる。本実施形態の弛張型発振回路は、発振周期Ｐが極めて安定に保たれる。
（第３の実施形態）
図９は、本発明の第３の実施形態の弛張型発振器７０Ｂの構成を示す。本実施形態は、本発明の第２の実施形態における温度センサ５０のより具体的な構成の一例である。本実施形態は、第２の実施形態で説明した発振周期Ｐで発振する弛張型発振回路１以外に、温度センサ５０の中に第２の発振回路６０を備える。
温度センサ５０は、第２の発振回路６０と第２のカウンタ６１とから成る。第２の発振回路６０は、従来の弛張型発振回路１０１（図１３）または本発明の実施形態の弛張型発振回路１（図２）などを用いることができる。本発明の実施形態の弛張型発振回路１を用いる場合には、弛張型発振回路１は、Ｉ1発振モードのみ（あるいは、Ｉ2発振モードのみ）が選択される。
以下、本発明の第３の実施形態の弛張型発振器７０Ｂにおける温度変化の検出と温度変化に由来する発振周期Ｐの偏差補償の原理および手順について説明する。
ここでは、第２の発振回路６０は、発振周期Ｐ3の生成に弛張型発振回路１の可変抵抗１６と同じ素材の抵抗（１次温度係数がΑ1）を利用しているとする（あるいは、第２の発振回路６０は、発振周期Ｐ3の生成に可変抵抗２０と同じ素材の抵抗を利用しているのでも良い）。第２の発振回路６０の発振周期Ｐ3は、抵抗の１次温度係数を考慮した場合には式（２１）のように表せる。発振周期Ｐ3は、温度変化に由来する偏差補償がされていないため、温度に対して大きく変動する。
Figure 0007260289000021
式（２１）において、
Ｐ03：基準温度Ｔ0における第２の発振回路６０の発振周期
Α１：第２の発振回路６０の電流生成に使用される抵抗の１次温度係数
ΔＴ：基準温度Ｔ0からの温度変化量
である。
これに対し、弛張型発振回路１の出力するクロック信号ＴＩＭＥの発振周期Ｐは、発振周期Ｐ01とＰ02のクロック数Ｎ01とＮ02の比率が調整され１次偏差がゼロ（スイッチ５５が開かれた状態）であるので、第２の発振回路６０の発振周期Ｐ3を基準にすれば、発振周期Ｐはほぼ一定値と見なせる。
第２のカウンタ６１は、可変分周器２の出力が入力され、その１周期（発振周期Ｐ）の期間に第２の発振回路６０の発振クロック信号を計数する。この場合の第２のカウンタ６１の計数値ｍは、抵抗の１次温度係数を考慮した場合には式（２２）のように表せる。
Figure 0007260289000022
式（２３）は、式（２２）から温度変化量ΔＴについての近似解を求めることで得られ、第２のカウンタ６１の計数値ｍを温度データとして温度変化量ΔＴを知ることが可能である。
Figure 0007260289000023
演算回路５１は、第２のカウンタ６１の計数値ｍから弛張型発振回路１の発振周期Ｐの１次温度偏差を補償する可変分ΔＮを算出し、補正値として出力する。弛張型発振回路１は、スイッチ５５が閉じられるとクロック数Ｎ01に可変分ΔＮが加算されたカウントデータがカウンタ３のＮ１ＶＡＬ端子９９に入力され発振周期Ｐの２次温度偏差が補正される。
上記の弛張型発振器７０Ｂは、温度センサ５０での温度変化の検出時にスイッチ５５が開いた状態（つまり弛張型発振回路１の温度変化に由来する発振周期Ｐの偏差補償が１次だけの場合）で動作させた。しかし、本実施形態の弛張型発振器７０Ｂは、温度変化の検出時にスイッチ５５が閉じた場合（つまり弛張型発振回路１の温度変化に由来する発振周期Ｐの偏差補償が２次まで行われている場合）でも同様の効果が得られる。
これは、本実施形態の弛張型発振回路１は、弛張型発振回路１の温度変化に由来する発振周期Ｐの偏差補償が１次だけの場合（スイッチ５５が開いている場合）と２次でまで行われている場合（スイッチ５５が閉じている場合）の何れであっても、弛張型発振回路１の発振周期（発振周期Ｐ）が第２の発振回路６０の発振周期（発振周期Ｐ3）との対比では近似的に温度によらず一定と見なせることによる。
また、本実施形態の弛張型発振器７０Ｂは、本実施形態の構成にて温度変化の検出精度を高め発振周期Ｐの２次の温度偏差補償の精度を高めるために、本回路を単一の半導体チップ上に形成し、弛張型発振回路１と第２の発振回路６０をなるべく近接に配置する、あるいは、２つの発振回路の発振周期の基準となる抵抗を隣接して配置するなどして、これらの温度を均一にすることが有効である。
さらには、弛張型発振回路１の電流源回路１１（あるは電流源回路１２）を第２の発振回路６０が共用する構成とすれば、本実施形態の弛張型発振器７０Ｂは、弛張型発振回路１と第２の発振回路６０の発振周期Ｐ3の温度変化の相対誤差が無くなるため、温度の検出精度が高まり温度変化に由来する発振周期Ｐの偏差補償の精度が向上する。
（第４の実施形態）
図１０は、本発明の第４の実施形態の弛張型発振器７０Ｃの構成を示す。本実施形態は、本発明の第３の実施形態における演算回路５１が単純な構成で済む場合の具体例を示したものである。
図１０の構成において、演算回路５１は、減算器６２で構成される。式（１４）と式（２３）から、弛張型発振回路１のカウンタ３のクロック数Ｎ1の設定値は、式（２４）のように表現できる。
Figure 0007260289000024
式（２４）において、第２項は、弛張型発信器７０Ｃの出力するクロック信号ＴＩＭＥにおける発振周期Ｐの１次温度偏差を補償する可変分ΔＮである。式（２４）において、基準温度Ｔ0における第２の発振回路６０の発振周期Ｐ03を式（２５）で示される特別な値に設定すれば、可変分ΔＮの計算は、（Ｍ－Ｐ／Ｐ03）のように単純になる。つまり、本実施形態の弛張型発振器７０Ｃは、乗算が不要となるため演算回路５１の回路規模を大きく減らすことができる。
Figure 0007260289000025
またＰ／Ｐ03は、近似的にほぼ一定値と見なせる。これを式（２６）に示すように定数Ｍと定義すれば、可変分ΔＮの計算は、式（２７）の形となる。つまり、図１０に示すように、演算回路５１は、減算器６２だけで済む。第２のメモリ５３は、定数Ｍを格納するだけで済む。したがって、本実施形態の弛張型発振器７０Ｃは、回路規模を大きく減らすことができる。
Figure 0007260289000026
Figure 0007260289000027
 （第５の実施形態）
図１１は本発明の第１から第４の実施形態の弛張型発振器を電子機器７２に応用した一例を示したもので、弛張型発振器７０Ｄには本発明の第１から第４の実施形態の弛張型発振器の何れかが用いられ、ロジック回路７１を備える。ロジック回路７１は、外部からの設定値（ＳＥＴ）に基づき、弛張型発振器７０Ｄが生成するクロック信号ＴＩＭＥを基準にタイマまたは時計などの電子機器７２に基準となるクロック信号を出力する。
本発明の本発明の第１から第４の弛張型発振器の温度に由来する発振周期の偏差は極めて小さいため、従来の弛張型発振器では困難であった高精度なタイマまたは時計などの電子機器７２の基準クロック信号源としての利用が可能となる。
以上、本発明の第１から第４の実施形態の弛張型発振器の出力するクロック信号ＴＩＭＥの温度変化に由来する発振周期Ｐの偏差補償の原理の解説は、可変抵抗１６と可変抵抗２０の温度係数だけに注目していた。更に、本発明の最も大きな特徴は、発振器を構成する抵抗以外の要素部品（可変容量、論理素子の遅延、電源電圧、等）の温度係数の影響を含めた発振器全体を考慮したクロック信号ＴＩＭＥの発振周期Ｐの温度偏差を、ほぼゼロに補償できる点にある。
これは、可変抵抗以外の要素部品の温度係数の絶対値が可変抵抗１６および可変抵抗２０の１次温度係数Α1とΒ1の絶対値に対し十分に小さい条件（目安として可変抵抗の１次温度係数の１／１０以下）において可能となる。この条件の下では、発振器全体の影響を考慮した発振周期Ｐの１次温度偏差は、温度に対する発振周期Ｐの変動が可変抵抗１６と可変抵抗２０の温度係数が支配的であるため、発振周期Ｐ01とＰ02の比を調整することで独立に調整し、発振器全体の影響を考慮した発振周期Ｐの１次温度偏差をゼロに調整できる。発振器全体の影響を考慮した発振周期Ｐの２次温度偏差は、基準温度Ｔ0における第３の実施形態または第４の実施形態の第２の発振回路６０の発振周期Ｐ03を増減調整することで、発振器全体の影響を考慮した発振周期Ｐの２次温度偏差を独立に調整でき、ほぼゼロに調整できる。
１ 弛張型発振回路
２ 可変分周器
３ カウンタ
１０ 基準電圧源
１１、１２ 電流源回路
１３ 容量充放電回路
１４ 充電電圧検出回路
１５ ゲーティング回路
１６、２０ 可変抵抗
３０、３１ 可変容量
５０ 温度センサ
５１ 演算回路
５２、５３ メモリ
５４ 加算器
５５ スイッチ
６０ 第２の発振回路
６１ 第２のカウンタ
６２ 減算器
７０、７０Ａ、７０Ｂ、７０Ｃ、７０Ｄ 弛張型発振器
７１ ロジック回路
１００ 弛張型発振器
１０１ 発振回路
１０２ 可変分周器

Claims (7)

  1. 発振回路と、可変分周器と、カウンタとを備えた弛張型発振器であって、
    前記発振回路は、発振周期の１次温度係数が正の第１クロック信号を出力する第１クロック発生回路と、発振周期の１次温度係数が負の第２クロック信号を出力する第２クロック発生回路と、前記カウンタから入力端子に入力される切替え信号に応じて前記第１クロック信号と前記第２クロック信号を切替えて出力端子から第３クロック信号として出力する制御回路と、を備え、
    前記可変分周器は、入力端子に入力される前記第３クロック信号を設定端子１に入力される分周数に応じて分周して出力端子から前記弛張型発振器のクロック信号として出力し、
    前記カウンタは、入力端子に入力される前記第３クロック信号を設定端子２に入力されるカウントデータに応じて計数して出力端子から前記第２クロック信号に切替える切替え信号を出力し、前記可変分周器からリセット端子に入力される前記クロック信号に応じて前記第１クロック信号に切替える切替え信号を出力し、
    前記第２クロック信号の発振周期と前記第２クロック信号の発振周期の温度変化の２次温度係数の積と、前記第１クロック信号の発振周期と前記第１クロック信号の発振周期の温度変化の２次温度係数の積の比は、前記第１クロック信号の発振周期と前記第２クロック信号の発振周期の比と、絶対値が等しく符号が反対であることを特徴とする弛張型発振器。
  2. 温度センサと、第１の回路と、第２の回路を更に備え、
    前記温度センサは、温度データを前記第１の回路へ出力し、
    前記第１の回路は、前記カウントデータを補正する補正値を前記第２の回路へ出力し、
    前記第２の回路は、前記分周数を前記可変分周器へ出力し、前記補正値で補正した前記カウントデータを前記カウンタへ出力することを特徴とする請求項１に記載の弛張型発振器。
  3. 前記第１の回路は、第２のメモリと、演算回路を備え、
    前記第２の回路は、第１のメモリと、加算器を備え、
    前記第１のメモリは、前記可変分周器に設定する前記分周数と前記カウンタに設定するカウントデータを保持し、
    前記第２のメモリは、前記演算回路で前記補正値を演算する際に使用する値を保持し、
    前記第１の回路は、前記演算回路が前記温度センサからの信号と前記第２のメモリの値を元に前記補正値を演算して前記第２の回路に出力し、
    前記第２の回路は、前記加算器が前記補正値と前記第１のメモリの値を加算した値を前記カウンタに出力することを特徴とする請求項２に記載の弛張型発振器。
  4. 前記温度センサは、第２の発振回路と第２のカウンタを備え、
    前記第２の発振回路が出力する第４クロック信号と、前記クロック信号とを前記第２の
    カウンタに入力することを特徴とする請求項２もしくは請求項３のいずれかに記載の弛張型発振器。
  5. 前記演算回路が減算器で構成されることを特徴とする請求項３に記載の弛張型発振器。
  6. 前記発振回路は、第１の抵抗と第２の抵抗を有し、
    前記第１クロック信号は、抵抗値の１次温度係数が正の第１の抵抗を用いて生成され、
    前記第２クロック信号は、抵抗値の１次温度係数が負の第２の抵抗を用いて生成されることを特徴とする請求項１乃至請求項５のいずれかに記載の弛張型発振器。
  7. 請求項１から請求項６のいずれかに記載の弛張型発振器の出力を基準クロック信号源として用いることを特徴とする電子機器。
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