JP6681012B2 - 積層回路基板、積層電子部品およびモジュール - Google Patents

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Description

本発明は、積層回路基板に関し、さらに詳しくは、必要な個所が確実に遮蔽され、アイソレーション特性が改善された積層回路基板に関する。
また、本発明は、本発明の積層回路基板を使用した積層電子部品に関し、さらに詳しくは、必要な個所が確実に遮蔽され、アイソレーション特性が改善された積層電子部品に関する。
また、本発明は、本発明の積層回路基板を使用したモジュールに関し、さらに詳しくは、必要な個所が確実に遮蔽され、アイソレーション特性が改善されたモジュールに関する。
積層回路基板や、積層回路基板を使用した積層電子部品や、積層回路基板を使用したモジュールが、種々の電子機器に広く使用されている。
積層回路基板、積層電子部品、モジュールにおいては、周波数の近い信号が流れる配線導体パターンや、外部端子や、ビア導体などを、相互に近い距離に配置せざるを得ない場合がある。このような場合に、両者の間を有効に遮蔽（シールド）しなければ、両者間でいわゆるクロストークが発生し、積層回路基板、積層電子部品、モジュールのアイソレーション特性を低下させてしまう場合がある。
そこで、従来、遮蔽が必要な個所に、グランド電位に接続された線路状の導体パターンを設け、両側のアイソレーションを取る場合があった。
特許文献１（ＷＯ２０１２／１０５３０２号公報）に、そのような線路状の導体パターンを備えたモジュールが開示されている。図８に、特許文献１に開示されたモジュール１１００の下側主面（底面）を示す。
モジュール１１００は、下側主面に、複数の外部端子（裏面端子）２０２ａ〜２０２ａａが形成されている。また、このモジュールは、下側主面に、外部端子の１つとして大きなグランド端子２０３が形成されている。
モジュール１１００は、アイソレーションを取りたい外部端子２０２ａ〜２０２ａａの間に、一端がグランド端子２０３に接続され、他端が開放された、複数の線路状の導体パターン２０４ａ〜２０４ｏが形成されている。たとえば、線路状の導体パターン２０４ａは、外部端子２０２ｂと外部端子２０２ｃとの間を遮蔽している。また、線路状の導体パターン２０４ｂは、外部端子２０２ｄと外部端子２０２ｅとの間を遮蔽している。同様に、残りの線路状の導体パターン２０４ｃ〜２０４ｏも、それぞれ、両側間を遮蔽している。なお、特許文献１においては、線路状の導体パターン２０４ａ〜２０４ｏを、両側間に寄生容量が発生することを抑制するためのもの、たとえば線路状の導体パターン２０４ａであれば、外部端子２０２ｂと外部端子２０２ｃとの間に寄生容量が発生することを抑制するためのものとして説明しているが、線路状の導体パターン２０４ａ〜２０４ｏは、両側間のアイソレーションを改善するためのものということもできる。
ＷＯ２０１２／１０５３０２号公報
しかしながら、モジュール１１００の線路状の導体パターン２０４ａ〜２０４ｏは、それぞれ、一端がグランド端子２０３に接続されているが、他端が開放されているため、遮蔽効果（シールド効果）が弱いという問題があった。すなわち、まだ、両側間のアイソレーションを改善する機能が不十分であるという問題があった。
本発明は、上述した従来の問題を解決するためになされたものであり、その手段として本発明の積層回路基板は、複数の絶縁体層が積層された積層体と、 絶縁体層の層間に形成された導体パターンと、絶縁体層を貫通して形成されたビア導体と、積層体の下側主面に形成された外部端子と、を備え、積層体の少なくとも１つの側面に、グランド電位に接続されたシールド電極層が形成され、絶縁体層の層間に、被遮蔽要素を包囲する少なくとも１つの包囲導体パターンが、導体パターンの１つとして形成され、包囲導体パターンの両端が、それぞれ、積層体の同一の側面においてシールド電極層に接続され、絶縁体層の積層方向から見たとき、包囲導体パターンとシールド電極層とによって、遮蔽要素が包囲されたものとした。
なお、導体パターンには、包囲導体パターンの他に、配線導体パターン、キャパシタ導体パターン、インダクタ導体パターン、グランド導体パターンなどが存在する。なお、配線導体パターンとは、同一平面上の２カ所を接続するための導体パターンである。キャパシタ導体パターンとは、キャパシタを構成するための導体パターンである。インダクタ導体パターンとは、インダクタを構成するための導体パターンである。グランド導体パターンとは、グランド電位を備えた導体パターンである。
被遮蔽要素は、配線導体パターン、キャパシタ導体パターン、インダクタ導体パターン、ビア導体、外部端子から選ばれた少なくとも１つとすることができる。被遮蔽要素は、包囲導体パターンによって、包囲導体パターンの外部と遮蔽される。
前記包囲導体パターンは、前記被遮蔽要素および前記シールド電極層と反対側の部分が、グランド導体パターンと、相互に接続されたものとすることができる。この場合には、グランド導体パターンが、包囲導体パターンの一部分を構成する。
包囲導体パターンと被遮蔽要素とが、それぞれ、絶縁体層の同一の層間に形成されたものとすることができる。この場合には、包囲導体パターンによって、被遮蔽要素と、包囲導体パターンの外部とを、確実に遮蔽することができる。なお、本出願書類においては、積層体の下側主面および上側主面も、それぞれ、絶縁体層の層間の１つとして扱う。
あるいは、包囲導体パターンと被遮蔽要素とが、絶縁体層の異なる層間に形成されたものとすることができる。すなわち、通常、１層の絶縁体層は厚みが小さいので、包囲導体パターンと被遮蔽要素とが、絶縁体層の異なる層間に形成されていても、包囲導体パターンによって、被遮蔽要素と、包囲導体パターンの外部とを遮蔽することができる。なお、上述したとおり、本出願書類においては、積層体の下側主面および上側主面も、それぞれ、絶縁体層の層間の１つとして扱う。
包囲導体パターンと被遮蔽要素とが、絶縁体層の隣接する異なる層間に形成された場合において、絶縁体層の積層方向に積層体を透視した場合に、包囲導体パターンと被遮蔽要素とが重なりを持たないことが好ましい。この場合には、包囲導体パターンと被遮蔽要素との間に浮遊容量が発生することを防止することができる。あるいは逆に、絶縁体層の積層方向に積層体を透視した場合に、包囲導体パターンと被遮蔽要素とが重なりを持つことも好ましい。この場合には、その包囲導体パターンとその被遮蔽要素との間に構成される容量を、積層回路基板に構成する回路のキャパシタとして利用することができる。
本発明の積層回路基板を使用して、積層電子部品を作製することができる。この場合には、積層体の側面に形成されたシールド電極層が延長され、積層体の上側主面を覆っていることが好ましい。この場合には、積層電子部品の内部の遮蔽が必要な個所が包囲導体パターンによって遮蔽されるため、アイソレーション特性に優れた積層電子部品を得ることができる。また、シールド電極層によって、積層電子部品の内部の回路と外部とが遮蔽されるため、内部の回路が外部のノイズによって影響を受けること、および、内部の回路が外部にノイズを与えることが、それぞれ抑制される。
本発明の積層回路基板を使用して、モジュールを作製することができる。この場合には、積層回路基板の上側主面に実装用端子が形成され、実装用端子に電子部品が実装され、積層回路基板の上側主面に電子部品を覆うように封止樹脂層が形成され、積層回路基板の側面に形成されたシールド電極層が延長され、封止樹脂層の表面をキャップ状に覆っていることが好ましい。この場合には、モジュールの内部の遮蔽が必要な個所が包囲導体パターンによって遮蔽されるため、アイソレーション特性に優れたモジュールを得ることができる。また、シールド電極層によって、モジュールの内部の回路と外部とが遮蔽されるため、内部の回路が外部のノイズによって影響を受けること、および、内部の回路が外部にノイズを与えることが、それぞれ抑制される。
本発明の積層回路基板は、グランド電位に接続された包囲導体パターンによって被遮蔽要素が完全に包囲され、被遮蔽要素が包囲導体パターンの外部から確実に遮蔽されるため、優れたアイソレーション特性を備えている。また、本発明の積層回路基板は、線路状の導体パターンの端部とビア導体とを接続していた従来の積層回路基板に比べて、製造が容易であり、良品率も高い。
また、本発明の積層回路基板を使用した本発明の積層電子部品やモジュールも、優れたアイソレーション特性を備え、製造が容易であり、良品率も高い。
第１実施形態にかかる積層回路基板１００を示す断面図である。 積層回路基板１００の積層体１を構成する絶縁体層１ａ〜１ｇを示す積図である。 第２実施形態にかかるモジュール２００を示す断面図である。 第３実施形態にかかる積層回路基板３００の積層体６１を構成する絶縁体層６１ａを示す平面図である。 第４実施形態にかかる積層回路基板４００の積層体７１を構成する絶縁体層７１ａの下側主面を示す透視図である 第５実施形態にかかる積層回路基板５００の積層体８１を構成する絶縁体層８１ｂ、８１ｃを示す平面図（積図）である。 第６実施形態にかかる積層電子部品６００を示す断面図である。 特許文献１に開示されたモジュール１１００を示す底面図である。
以下、図面とともに、本発明を実施するための形態について説明する。
なお、各実施形態は、本発明の実施の形態を例示的に示したものであり、本発明が実施形態の内容に限定されることはない。また、異なる実施形態に記載された内容を組合せて実施することも可能であり、その場合の実施内容も本発明に含まれる。また、図面は、明細書の理解を助けるためのものであって、模式的に描画されている場合があり、描画された構成要素または構成要素間の寸法の比率が、明細書に記載されたそれらの寸法の比率と一致していない場合がある。また、明細書に記載されている構成要素が、図面において省略されている場合や、個数を省略して描画されている場合などがある。
［第１実施形態］
図１、図２に、第１実施形態にかかる積層回路基板１００を示す。ただし、図１は積層回路基板１００の断面図であり、図２は積層回路基板１００の積層体１を構成する絶縁体層１ａ〜１ｇの積図である。なお、図１は、図２の一点鎖線Ｘ-Ｘ部分を示している。また、図２は、各絶縁体層１ａ〜１ｇの上側主面を示しているが、絶縁体層１ａについてのみ、下側主面に形成された外部端子３ａ〜３ｕも透視して示している。
積層回路基板１００は、積層体１を備える。
本実施形態においては、積層体１の材質に、低温同時焼成セラミックスを使用した。低温同時焼成セラミックスを使用すれば、導体パターン、端子、ビア導体などの形成と、積層体１の焼成とを同時におこなうことができ、製造が容易になる。ただし、積層体１の材質は任意であり、他の種類のセラミックスや、樹脂などであっても良い。
積層体１は、下から順に、７層の絶縁体層１ａ〜１ｇが積層されたものからなる。
積層体１には、４つの側面を囲むように、シールド電極層２が形成されている。本実施形態においては、シールド電極層２は、図１に示すように、ＳＵＳ（ステンレス鋼）からなる下層２ａと、Ｃｕからなる中層２ｂと、ＳＵＳからなる上層２ｃの３層構造に形成されている。なお、図２においては、見やすくするために、シールド電極層２を１層として示している。ただし、シールド電極層２の構造および材質は任意であり、上述した内容には限られない。
シールド電極層２は、後述するように、積層体１の内部に形成されたグランド導体パターン５ａ、５ｂと接続され、グランド電位を備えている。シールド電極層２は、積層回路基板１００の内部の回路と、外部とを遮蔽し、内部の回路が外部のノイズによって影響を受けること、および、内部の回路が外部にノイズを与えることを、それぞれ抑制している。
以下、積層体１を構成する絶縁体層１ａ〜１ｇの詳細について説明する。
絶縁体層１ａの下側主面に、外部端子３ａ〜３ｕが形成されている。外部端子３ｕは、外部端子３ａ〜３ｔに比べて形状が大きい。外部端子３ａ〜３ｔは、外部端子３ｕの周囲に矩形状に配置されている。外部端子３ａ〜３ｔには、信号端子や、制御端子や、グランド端子が含まれている。外部端子３ｕは、グランド端子である。
絶縁体層１ａを貫通して、複数のビア導体（ビア導体４ａ〜４ｎなど）が形成されている。なお、ビア導体については、必要がある場合にのみ符号を付与して説明をおこない、必要がない場合には符号の付与および説明を省略する。
絶縁体層１ａの上側主面に、グランド導体パターン５ａが形成されている。グランド導体パターン５ａは、複数個所で、シールド電極層２に接続されている。また、グランド導体パターン５ａは、ビア導体４ｇ、４ｈ、４ｉ、４ｊによって外部端子３ｕに接続され、ビア導体４ｋによって外部端子３ｂに接続され、ビア導体４ｌによって外部端子３ｇに接続され、ビア導体４ｍによって外部端子３ｐに接続され、ビア導体４ｎによって外部端子３ｑに接続されている。
また、絶縁体層１ａの上側主面に、包囲導体パターン６ａ〜６ｆが形成されている。包囲導体パターン６ｅと包囲導体パターン６ｆは、それぞれの一部分が共通化されている。包囲導体パターン６ａ〜６ｆは、それぞれ、両端がシールド電極層２に接続されることによって、グランド電位を備えている。
包囲導体パターン６ａ〜６ｆには、それぞれ、被遮蔽要素（包囲されて遮蔽される要素）が設けられている。包囲導体パターン６ａは、ビア導体４ａを包囲して、ビア導体４ａと包囲導体パターン６ａの外部とを遮蔽している。同様に、包囲導体パターン６ｂは、ビア導体４ｂを包囲して、ビア導体４ｂと包囲導体パターン６ｂの外部とを遮蔽している。包囲導体パターン６ｃは、ビア導体４ｃを包囲して、ビア導体４ｃと包囲導体パターン６ｃの外部とを遮蔽している。包囲導体パターン６ｄは、ビア導体４ｄを包囲して、ビア導体４ｄと包囲導体パターン６ｄの外部とを遮蔽している。包囲導体パターン６ｅは、ビア導体４ｅを包囲して、ビア導体４ｅと包囲導体パターン６ｅの外部とを遮蔽している。包囲導体パターン６ｆは、ビア導体４ｆを包囲して、ビア導体４ｆと包囲導体パターン６ｆの外部とを遮蔽している。
また、包囲導体パターン６ａ〜６ｆは、層は異なるが、絶縁体層１ａの下側主面に形成された外部端子３ｃ、３ｅ、３ｊ、３ｎ、３ｓ、３ｔも包囲している。すなわち、通常、１層の絶縁体層１ａの厚みは非常に薄いため、包囲導体パターン６ａ〜６ｆは、層は異なるが、外部端子３ｃ、３ｅ、３ｊ、３ｎ、３ｓ、３ｔを包囲し、外部と遮蔽する効果を奏している。具体的には、包囲導体パターン６ａが、外部端子３ｃを包囲して、外部端子３ｃと包囲導体パターン６ａの外部とを遮蔽している。包囲導体パターン６ｂが、外部端子３ｅを包囲して、外部端子３ｅと包囲導体パターン６ｂの外部とを遮蔽している。包囲導体パターン６ｃが、外部端子３ｊを包囲して、外部端子３ｊと包囲導体パターン６ｃの外部とを遮蔽している。包囲導体パターン６ｄが、外部端子３ｎを包囲して、外部端子３ｎと包囲導体パターン６ｄの外部とを遮蔽している。包囲導体パターン６ｅが、外部端子３ｓを包囲して、外部端子３ｓと包囲導体パターン６ｅの外部とを遮蔽している。包囲導体パターン６ｆが、外部端子３ｔを包囲して、外部端子３ｔと包囲導体パターン６ｆの外部とを遮蔽している。
絶縁体層１ｂを貫通して、複数のビア導体（ビア導体４ａ〜４ｆ、４ｏなど）が形成されている。
絶縁体層１ｂの上側主面に、キャパシタ導体パターン７ａ、７ｂが形成されている。キャパシタ導体パターン７ａは、グランド導体パターン５ａとの間に構成される容量によってキャパシタを構成している。キャパシタ導体パターン７ａは、ビア導体４ｏによって、外部端子３ｄに接続されている。キャパシタ導体パターン７ｂも、グランド導体パターン５ａとの間に構成される容量によってキャパシタを構成している。キャパシタ導体パターン７ｂは、ビア導体４ｃによって、外部端子３ｊに接続されている。
また、絶縁体層１ｂの上側主面に、包囲導体パターン６ｇ〜６ｌが形成されている。包囲導体パターン６ｇ〜６ｌは、それぞれ、両端がシールド電極層２に接続されることによって、グランド電位を備えている。包囲導体パターン６ｇは、ビア導体４ａを包囲して、ビア導体４ａと包囲導体パターン６ｇの外部とを遮蔽している。包囲導体パターン６ｈは、ビア導体４ｂを包囲して、ビア導体４ｂと包囲導体パターン６ｈの外部とを遮蔽している。包囲導体パターン６ｉは、キャパシタ導体パターン７ｂおよびビア導体４ｃを包囲して、キャパシタ導体パターン７ｂ、ビア導体４ｃと、包囲導体パターン６ｉの外部とを遮蔽している。包囲導体パターン６ｊは、ビア導体４ｄを包囲して、ビア導体４ｄと包囲導体パターン６ｊの外部とを遮蔽している。包囲導体パターン６ｋは、ビア導体４ｅを包囲して、ビア導体４ｅと包囲導体パターン６ｋの外部とを遮蔽している。包囲導体パターン６ｌは、ビア導体４ｆを包囲して、ビア導体４ｆと包囲導体パターン６ｌの外部とを遮蔽している。
絶縁体層１ｃを貫通して、複数のビア導体（ビア導体４ａ、４ｂ、４ｄ〜４ｆ、４ｐなど）が形成されている。
絶縁体層１ｃの上側主面に、キャパシタ導体パターン７ｃが形成されている。キャパシタ導体パターン７ｃは、キャパシタ導体パターン７ａとの間に構成される容量によってキャパシタを構成している。また、キャパシタ導体パターン７ｃは、後述するグランド導体パターン５ｂとの間に構成される容量によってキャパシタを構成している。
また、絶縁体層１ｃの上側主面に、配線導体パターン８ａが形成されている。配線導体パターン８ａは、ビア導体４ｐによって、外部端子３ｌに接続されている。
さらに、絶縁体層１ｃの上側主面に、包囲導体パターン６ｍ〜６ｒが形成されている。包囲導体パターン６ｍ〜６ｒは、それぞれ、両端がシールド電極層２に接続されることによって、グランド電位を備えている。包囲導体パターン６ｍは、ビア導体４ａを包囲して、ビア導体４ａと包囲導体パターン６ｍの外部とを遮蔽している。包囲導体パターン６ｎは、ビア導体４ｂを包囲して、ビア導体４ｂと包囲導体パターン６ｎの外部とを遮蔽している。包囲導体パターン６ｏは、配線導体パターン８ａおよびビア導体４ｐを包囲して、配線導体パターン８ａ、ビア導体４ｐと、包囲導体パターン６ｏの外部とを遮蔽している。包囲導体パターン６ｐは、ビア導体４ｄを包囲して、ビア導体４ｄと包囲導体パターン６ｐの外部とを遮蔽している。包囲導体パターン６ｑは、ビア導体４ｅを包囲して、ビア導体４ｅと包囲導体パターン６ｑの外部とを遮蔽している。包囲導体パターン６ｒは、ビア導体４ｆを包囲して、ビア導体４ｆと包囲導体パターン６ｒの外部とを遮蔽している。
絶縁体層１ｄを貫通して、複数のビア導体（ビア導体４ａ、４ｅ、４ｆ、４ｌ〜４ｎ、４ｑなど）が形成されている。
絶縁体層１ｄの上側主面に、グランド導体パターン５ｂが形成されている。グランド導体パターン５ｂは、複数個所で、シールド電極層２に接続されている。また、グランド導体パターン５ｂは、ビア導体４ｌから４ｎによって、グランド導体パターン５ａに接続されている。さらに、グランド導体パターン５ｂは、ビア導体４ｑによって、外部端子３ｏに接続されている。
また、絶縁体層１ｄの上側主面に、包囲導体パターン６ｓ〜６ｕが形成されている。包囲導体パターン６ｓ〜６ｕは、それぞれ、両端がシールド電極層２に接続されることによって、グランド電位を備えている。包囲導体パターン６ｓは、ビア導体４ａを包囲して、ビア導体４ａと包囲導体パターン６ｓの外部とを遮蔽している。包囲導体パターン６ｔは、ビア導体４ｅを包囲して、ビア導体４ｅと包囲導体パターン６ｔの外部とを遮蔽している。包囲導体パターン６ｕは、ビア導体４ｆを包囲して、ビア導体４ｆと包囲導体パターン６ｕの外部とを遮蔽している。
絶縁体層１ｅを貫通して、複数のビア導体（ビア導体４ａ、４ｅ、４ｆ、４ｒ、４ｓなど）が形成されている。
絶縁体層１ｅの上側主面に、インダクタ導体パターン９ａ、９ｂが形成されている。インダクタ導体パターン９ａは、ビア導体４ｒによって、外部端子３ｈに接続されている。インダクタ導体パターン９ｂは、ビア導体４ｓによって、配線導体パターン８ａに接続されている。
また、絶縁体層１ｅの上側主面に、包囲導体パターン６ｖ〜６ｙが形成されている。包囲導体パターン６ｖ〜６ｙは、それぞれ、両端がシールド電極層２に接続されることによって、グランド電位を備えている。包囲導体パターン６ｖは、ビア導体４ａを包囲して、ビア導体４ａと包囲導体パターン６ｖの外部とを遮蔽している。包囲導体パターン６ｗは、インダクタ導体パターン９ａおよびビア導体４ｒを包囲して、インダクタ導体パターン９ａ、ビア導体４ｒと、包囲導体パターン６ｗの外部とを遮蔽している。包囲導体パターン６ｘは、ビア導体４ｅを包囲して、ビア導体４ｅと包囲導体パターン６ｘの外部とを遮蔽している。包囲導体パターン６ｙは、ビア導体４ｆを包囲して、ビア導体４ｆと包囲導体パターン６ｙの外部とを遮蔽している。
絶縁体層１ｆを貫通して、複数のビア導体が形成されている。
絶縁体層１ｆの上側主面に、複数の配線導体パターン８ｂ〜８ｒが形成されている。ただし、配線導体パターン８ｇと８ｋは、インダクタ導体パターンとしての機能も果たしている。そして、配線導体パターン８ｂ〜８ｑが、ビア導体によって、外部端子３ａ、３ｃ３ｅ、３ｆ、３ｉ、３ｋ、３ｍ、３ｎ、３ｒ〜３ｔ、キャパシタ導体パターン７ｃ、グランド導体パターン５ｂ、インダクタ導体パターン９ａ、９ｂに接続されている。なお、これらの詳細な接続関係については、煩雑となるので説明を省略する。
絶縁体層１ｇを貫通して、複数のビア導体が形成されている。
絶縁体層１ｇの上側主面に、複数の実装用端子１０ａ〜１０ｔが形成されている。実装用端子１０ａ〜１０ｔは、ビア導体によって、配線導体パターン８ｂ〜８ｏ、８ｒに接続されている。なお、これらの詳細な接続関係については、煩雑となるので説明を省略する。
外部端子３ａ〜３ｔ、ビア導体４ａ〜４ｓなど、グランド導体パターン５ａ、５ｂ、包囲導体パターン６ａ〜６ｗ、キャパシタ導体パターン７ａ〜７ｃ、配線導体パターン８ａ〜８ｒ、インダクタ導体パターン９ａ、９ｂ、実装用端子１０ａ〜１０ｔの材質には、銅、銀など、あるいは、これらの合金を主成分として用いることができる。なお、外部端子３ａ〜３ｕ、実装用端子１０ａ〜１０ｔの表面には、さらに、めっき層を形成しても良い。
以上の構造からなる第１実施形態にかかる積層回路基板１００は、たとえば、従来から一般的に実施されている積層回路基板の製造方法により製造することができる。概略を説明すると、次のとおりである。
まず、所定の材料（低温同時焼成セラミックスなど）を使って複数のセラミックグリーンシートを作製する。次に、セラミックグリーンシートに、ビア導体用の孔を設ける。次に、ビア導体用の孔に導電性ペーストを充填する。併せて、セラミックグリーンシートの主面に、導電性ペーストを塗布して、外部端子３ａ〜３ｕ、グランド導体パターン５ａ、５ｂ、包囲導体パターン６ａ〜６ｗ、キャパシタ導体パターン７ａ〜７ｃ、配線導体パターン８ａ〜８ｒ、インダクタ導体パターン９ａ、９ｂ、実装用端子１０ａ〜１０ｔを形成するためのパターンを形成する。次に、セラミックグリーンシートを積層、加圧して、未焼成のマザー積層体を作製する。次に、未焼成のマザー積層体を、個々の積層回路基板の大きさに切断して、未焼成の積層体を作製する。次に、未焼成の積層体を所定のプロファイルで焼成して、積層体１を作製する。最後に、積層体１の側面に、たとえばスパッタリング法により、下層２ａ、中層２ｂ、上層２ｃからなるシールド電極層２を形成して、第１実施形態にかかる積層回路基板１００を完成させる。
以上説明したように、第１実施形態にかかる積層回路基板１００は、積層体１の層間（絶縁体層１ａ〜１ｇの層間）に、包囲導体パターン６ａ〜６ｗが形成されている。包囲導体パターン６ａ〜６ｗは、両端が、それぞれ、積層体１の側面に形成されたシールド電極層２に接続されている。なお、シールド電極層２は、グランド導体パターン５ａ、５ｂに接続されているため、グランド電位を備えている。
包囲導体パターン６ａ〜６ｗは、両端が、それぞれ、グランド電位を備えたシールド電極層２に接続されており、かつ、被遮蔽要素を完全に包囲するため、被遮蔽要素と外部とを確実に遮蔽する。したがって、積層回路基板１００は、アイソレーション特性が改善されている。
また、積層回路基板１００においては、包囲導体パターン６ａ〜６ｗの先端と、シールド電極層２とが、一定の幅をもって接続されているため、包囲導体パターン６ａ〜６ｗを形成するための導電性ペーストのパターンの塗布位置がずれても、接続不良が発生しない。すなわち、積層回路基板１００は、線路状の導体パターンの先端とビア導体とを接続する従来の方法に比べて、製造が容易であり、かつ、不良品の発生率が低い。
さらに、積層回路基板１００は、シールド電極層２によって、積層体１の内部の回路と外部とが遮蔽されているため、内部の回路が外部のノイズによって影響を受けること、および、内部の回路が外部にノイズを与えることが、それぞれ抑制されている。
［第２実施形態］
図３に、第２実施形態にかかるモジュール２００を示す。ただし、図２はモジュール２００の断面図である。
モジュール２００は、第１実施形態にかかる積層回路基板１００の積層体１に、電子部品５１ａ〜５１ｃなどを実装したものからなる。より具体的には、積層体１の上側主面に形成された実装用端子１０ａ〜１０ｔに、バンプ５３や、はんだ５４を使って、電子部品５１ａ〜５１ｃなどを実装した。図３において、電子部品５１ａは、半導体装置を示している。電子部品５１ｂ、５１ｃは、キャパシタ、インダクタ、抵抗などの受動部品を示している。ただし、実装される電子部品の種類や個数は任意であり、図３に示すものには限定されない。
さらに、モジュール２００においては、積層体１の上側主面に、電子部品５１ａ〜５１ｃなどを覆うように、封止樹脂層５５が形成されている。そして、積層体１の側面、および、封止樹脂層５５の表面に、ＳＵＳからなる下層５２ａと、Ｃｕからなる中層５２ｂと、ＳＵＳからなる上層５２ｃの３層構造からなるシールド電極層５２が形成されている。
シールド電極層５２には、積層体１の層間（絶縁体層１ａ〜１ｇの層間）に形成された包囲導体パターン６ａ〜６ｗの、それぞれの両端が接続されている。包囲導体パターン６ａ〜６ｗは、被遮蔽要素を完全に包囲し、被遮蔽要素と外部とを確実に遮蔽する。
上述した構造からなる第２実施形態にかかるモジュール２００は、たとえば、次の方法で製造することができる。
まず、第１実施形態において説明した方法により、積層体１を作製する。次に、積層体１の上側主面に形成された実装用端子１０ａ〜１０ｔに、バンプ５３や、はんだ５４を使って、電子部品５１ａ〜５１ｃなどを実装する。次に、積層体１の上側主面に、電子部品５１ａ〜５１ｃなどを覆うように、半溶融状態の樹脂シートを被せ、加圧し、さらに加熱し、樹脂シートを硬化させて封止樹脂層５５を形成する。最後に、積層体１の側面、および、封止樹脂層５５の表面に、たとえばスパッタリング法により、下層５２ａ、中層５２ｂ、上層５２ｃからなるシールド電極層５２を形成して、第２実施形態にかかるモジュール２００を完成させる。
第２実施形態にかかるモジュール２００は、内部の遮蔽が必要な個所が包囲導体パターン６ａ〜６ｗによって遮蔽されているため、アイソレーション特性に優れている。
［第３実施形態］
図４に、第３実施形態にかかる積層回路基板３００を示す。ただし、図４は、積層回路基板３００の積層体６１を構成する絶縁体層６１ａの上側主面を示す平面図である。
第３実施形態にかかる積層回路基板３００は、第１実施形態にかかる積層回路基板１００に変更を加えた。より具体的には、積層回路基板１００においては、絶縁体層１ａの上側主面に形成された包囲導体パターン６ａ〜６ｆは、いずれも、グランド導体パターン５ａから分離していた。積層回路基板３００では、これに変更を加えて、絶縁体層６１ａの上側主面に形成された包囲導体パターン６６ａ〜６６ｆの中間部分を、いずれも、グランド導体パターン６５ａに接続した。
積層回路基板３００においても、包囲導体パターン６６ａ〜６６ｆは、被遮蔽要素であるビア導体４ａ〜４ｆと外部とを確実に遮蔽する。加えて、積層回路基板３００では、絶縁体層６１ａの平面方向のスペースが有効に利用されており、積層体６１の小型化が可能になっている。
［第４実施形態］
図５に、第４実施形態にかかる積層回路基板４００を示す。ただし、図５は、積層回路基板４００の積層体７１を構成する絶縁体層７１ａの下側主面を示す透視図である。
第４実施形態にかかる積層回路基板４００は、第１実施形態にかかる積層回路基板１００に変更を加えた。より具体的には、積層回路基板１００においては、包囲導体パターン６ａ〜６ｆは、いずれも、絶縁体層１ａの上側主面に形成されていた。積層回路基板４００では、これに加えて、絶縁体層７１ａの下側主面にも、包囲導体パターン７６ａ〜７６ｆを形成した。すなわち、積層回路基板４００においては、被遮蔽要素である外部端子３ｃ、３ｅ、３ｊ、３ｓ、３ｔと同じ層（同じ面）に、包囲導体パターン７６ａ〜７６ｆを形成した。そして、包囲導体パターン７６ａが外部端子３ｃを包囲し、包囲導体パターン７６ｂが外部端子３ｅを包囲し、包囲導体パターン７６ｃが外部端子３ｊを包囲し、包囲導体パターン７６ｄが外部端子３ｎを包囲し、包囲導体パターン７６ｅが外部端子３ｓを包囲し、包囲導体パターン７６ｆが外部端子３ｔを包囲する。包囲導体パターン７６ａ〜７６ｆは、それぞれ、両端が、シールド電極層２に接続されている。
積層回路基板４００においては、包囲導体パターン７６ａ〜７６ｆが、それぞれ、同じ層に形成された、外部端子３ｃ、３ｅ、３ｊ、３ｓ、３ｔと外部とを、より確実に遮蔽している。
［第５実施形態］
図６に、第５実施形態にかかる積層回路基板５００を示す。ただし、図６は、積層回路基板５００の積層体８１を構成する絶縁体層８１ｂと絶縁体層８１ｃとの上側主面を示す平面図（積図）である。
第５実施形態にかかる積層回路基板５００は、第１実施形態にかかる積層回路基板１００に変更を加えた。より具体的には、積層回路基板１００においては、絶縁体層１ｂの上側主面に形成された包囲導体パターン６ｊと、絶縁体層１ｃの上側主面に形成されたキャパシタ導体パターン７ｃとは、重なりを持たなかった。積層回路基板５００では、これに変更を加え、絶縁体層８１ｂの上側主面に、包囲導体パターン６ｊよりも中心側に延伸した包囲導体パターン８６ｊを形成し、絶縁体層８１ｃの上側主面に、キャパシタ導体パターン７ｃよりも外周側に延伸したキャパシタ導体パターン８７ｃを形成し、包囲導体パターン８６ｊとキャパシタ導体パターン８７ｃとに重なりを持たせた。そして、包囲導体パターン８６ｊとキャパシタ導体パターン８７ｃとの間に構成される容量により、新たなキャパシタＣを追加した。
このように、包囲導体パターン８６ｊを、キャパシタの一方の電極として利用することもできる。なお、包囲導体パターン８６ｊはグランド電位を備えているため、キャパシタＣは、いわゆるシャントキャパシタになる。積層回路基板５００では、キャパシタＣを内部回路の構成要素として活用している。
［第６実施形態］
図７に、第６実施形態にかかる積層電子部品６００を示す。ただし、図７は、積層電子部品６００の断面図である。
上述した第２実施形態にかかるモジュール２００は、第１実施形態にかかる積層回路基板１００の上側主面に、電子部品５１ａ〜５１ｃなどを実装していた。第６実施形態にかかる積層電子部品６００は、これに代えて、電子部品５１ａ〜５１ｃなどを実装する代わりに、積層体９１の内部に、新たにインダクタＬや、キャパシタＣ１、Ｃ２などを形成した。
積層電子部品６００は、積層体９１の内部に、インダクタＬや、キャパシタＣ１、Ｃ２などを使って、たとえばＬＣフィルターなどの回路が構成されている。
また、積層電子部品６００は、積層体９１の側面および上側主面に、ＳＵＳからなる下層９２ａと、Ｃｕからなる中層９２ｂと、ＳＵＳからなる上層９２ｃの３層構造からなるシールド電極層９２が形成されている。
さらに、積層電子部品６００は、積層体９１の層間に、包囲導体パターン９６ｅ、９６ｋ、９６ｔ、９６ｘが形成されている。包囲導体パターン９６ｅ、９６ｋ、９６ｔ、９６ｘは、それぞれ、両端がシールド電極層９２に接続されている。包囲導体パターン９６ｅ、９６ｋ、９６ｔ、９６ｘは、いずれも、ビア導体９４ｅを被遮蔽要素として包囲している。
第６実施形態にかかる積層電子部品６００は、内部の遮蔽が必要な個所が包囲導体パターン９６ｅ、９６ｋ、９６ｔ、９６ｘによって遮蔽されているため、アイソレーション特性に優れている。
以上、第１実施形態にかかる積層回路基板１００、第２実施形態にかかるモジュール２００、第３実施形態〜第５実施形態にかかる積層回路基板３００〜５００、第６実施形態にかかる積層電子部品６００について説明した。しかしながら、本発明が上述した内容に限定されることはなく、発明の趣旨に沿って、種々の変更をなすことができる。
たとえば、第１実施形態において、図２に示した、積層回路基板１００の積層体１を構成する絶縁体層１ａ〜１ｇの積図は、あくまでも例示である。すなわち、積層回路基板１００の内部に形成される回路は、上述した内容に限定されることはなく、様々な回路を構成することができる。また、積層体１内に、キャパシタ、インダクタに加えて、抵抗など、他の種類の部品要素を形成しても良い。
また、第２実施形態にかかるモジュール２００においては、積層体１の上側主面に、電子部品５１ａ〜５１ｃとして、半導体装置と、キャパシタ、インダクタ、抵抗などの受動部品とが実装されていたが、実装される電子部品の種類は任意であり、上述した内容には限定されない。たとえば、弾性波装置を実装しても良い。
１、９１・・・積層体
１ａ〜１ｇ、６１ａ、７１ａ、８１ｂ、８１ｃ・・・絶縁層
２、５２、９２・・・シールド電極層
２ａ、５２ａ、９２ａ・・・下層
２ｂ、５２ｂ、９２ｂ・・・中層
２ｃ、５２ｃ、９２ｃ・・・上層
３ａ〜３ｕ・・・外部端子
４ａ〜４ｓ、９４ｅ・・・ビア導体
５ａ、５ｂ・・・グランド導体パターン
６ａ〜６ｗ、６６ａ〜６６ｆ、７６ａ〜７６ｆ、８６ｊ、９６ｅ、９６ｋ、９６ｑ、９６ｔ、９６ｘ・・・包囲導体パターン
７ａ〜７ｃ、８７ｃ・・・キャパシタ導体パターン
８ａ〜８ｒ・・・配線導体パターン
９ａ、９ｂ・・・インダクタ導体パターン
１０ａ〜１０ｔ・・・実装用端子
５１ａ〜５１ｃ・・・電子部品
５５・・・封止樹脂層

Claims (9)

  1. 複数の絶縁体層が積層された積層体と、
    前記絶縁体層の層間に形成された導体パターンと、
    前記絶縁体層を貫通して形成されたビア導体と、
    前記積層体の下側主面に形成された外部端子と、を備えた積層回路基板であって、
    前記積層体の少なくとも１つの側面に、グランド電位に接続されたシールド電極層が形成され、
    前記絶縁体層の層間に、被遮蔽要素を包囲する少なくとも１つの包囲導体パターンが、前記導体パターンの１つとして形成され、
    前記包囲導体パターンの両端が、それぞれ、前記積層体の同一の前記側面において前記シールド電極層に接続され、
    前記絶縁体層の積層方向から見たとき、前記包囲導体パターンと前記シールド電極層とによって、前記遮蔽要素が包囲された積層回路基板。
  2. 前記被遮蔽要素が、配線導体パターン、キャパシタ導体パターン、インダクタ導体パターン、前記ビア導体、前記外部端子から選ばれた少なくとも１つである、請求項１に記載された積層回路基板。
  3. 前記包囲導体パターンは、前記被遮蔽要素および前記シールド電極層と反対側の部分が、グランド導体パターンと、相互に接続されている、請求項１または２のいずれか１項に記載された積層回路基板。
  4. 前記包囲導体パターンと前記被遮蔽要素とが、それぞれ、前記絶縁体層の同一の層間に形成された、請求項１ないし３のいずれか１項に記載された積層回路基板。
  5. 前記包囲導体パターンと前記被遮蔽要素とが、前記絶縁体層の異なる層間に形成された、請求項１ないし３のいずれか１項に記載された積層回路基板。
  6. 前記絶縁体層の積層方向に前記積層体を透視した場合に、前記包囲導体パターンと前記被遮蔽要素とが重なりを持たない、請求項５に記載された積層回路基板。
  7. 前記絶縁体層の積層方向に前記積層体を透視した場合に、前記包囲導体パターンと前記被遮蔽要素とが重なりを持ち、当該包囲導体パターンと当該被遮蔽要素との間に構成される容量によりキャパシタが構成された、請求項５に記載された積層回路基板。
  8. 請求項１ないし７のいずれか１項に記載された積層回路基板を使用した積層電子部品であって、
    前記積層体の側面に形成された前記シールド電極層が延長され、前記積層体の上側主面を覆っている積層電子部品。
  9. 請求項１ないし７のいずれか１項に記載された積層回路基板を使用したモジュールであって、
    前記積層回路基板の上側主面に実装用端子が形成され、
    前記実装用端子に電子部品が実装され、
    前記積層回路基板の上側主面に前記電子部品を覆うように封止樹脂層が形成され、
    前記積層回路基板の側面に形成された前記シールド電極層が延長され、前記封止樹脂層の表面をキャップ状に覆っているモジュール。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7180619B2 (ja) * 2020-01-10 2022-11-30 Tdk株式会社 電子部品及びその製造方法
KR20220164305A (ko) * 2021-06-04 2022-12-13 삼성전자주식회사 전자 장치에서의 쉴드 구조 및 그 동작 방법
WO2023053762A1 (ja) * 2021-09-28 2023-04-06 株式会社村田製作所 モジュール
FR3142864A1 (fr) * 2022-12-05 2024-06-07 Valeo Eautomotive France Sas Équipement électrique

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4658334A (en) * 1986-03-19 1987-04-14 Rca Corporation RF signal shielding enclosure of electronic systems
JP2504287B2 (ja) * 1990-05-18 1996-06-05 日本電気株式会社 多層配線基板
JP3389383B2 (ja) * 1995-10-31 2003-03-24 京セラ株式会社 高周波複合回路ブロックおよびその製造方法
KR20040096171A (ko) * 2003-05-07 2004-11-16 주식회사 팬택 정전기 방전 개선을 위한 인쇄회로기판
TWI277355B (en) * 2004-07-08 2007-03-21 Sony Corp Earphone antenna connecting device and portable wireless device
TW201013881A (en) * 2008-09-10 2010-04-01 Renesas Tech Corp Semiconductor device and method for manufacturing same
CN102550140B (zh) * 2009-10-01 2015-05-27 松下电器产业株式会社 组件及其制造方法
WO2012105302A1 (ja) 2011-02-04 2012-08-09 株式会社村田製作所 高周波モジュール
JP5668627B2 (ja) * 2011-07-19 2015-02-12 株式会社村田製作所 回路モジュール
JP5673455B2 (ja) * 2011-09-09 2015-02-18 株式会社村田製作所 電源制御回路モジュール
JP5821975B2 (ja) * 2012-02-13 2015-11-24 株式会社村田製作所 複合積層セラミック電子部品
US20140016293A1 (en) * 2012-07-13 2014-01-16 Wisol Co., Ltd. High frequency module having surface acoustic wave device and method for manufacturing the same
JP5622906B1 (ja) * 2013-08-09 2014-11-12 太陽誘電株式会社 回路モジュールの製造方法
WO2016121629A1 (ja) * 2015-01-27 2016-08-04 株式会社村田製作所 高周波モジュール
JP6414637B2 (ja) * 2015-06-04 2018-10-31 株式会社村田製作所 高周波モジュール
WO2017047539A1 (ja) * 2015-09-14 2017-03-23 株式会社村田製作所 高周波モジュール

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