JP6633789B2 - 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

Description

本発明の実施形態は、半導体装置、インバータ回路、駆動、車両、及び、昇降機に関する。

例えば、電力変換モジュールのようなパワー半導体モジュールでは、スイッチング動作が高速になるにつれ、ターンオフ時の過電圧による素子破壊やノイズの発生が問題となる。ターンオフ時の過電圧は、回路配線中のインダクタンスとパワー半導体モジュールを流れる電流の時間変化率（ｄｉ／ｄｔ）に比例する。

過電圧を抑制するためにスイッチング時間を長くとると、スイッチング動作が遅くなる。同時に、電流と電圧の積の時間積分で表されるスイッチング損失が大きくなる。過電圧を抑制し、かつ、スイッチング損失を低減するには、パワー半導体モジュールのインダクタンスを低減させることが望ましい。インダクタンスを低減するため、パワー半導体モジュールを複数の回路ユニットに分割する方法がある。

特開２０１４−６７７６０号公報

本発明が解決しようとする課題は、インダクタンスの低減が可能な半導体装置、インバータ回路、駆動装置、車両、及び、昇降機を提供することにある。

実施形態の半導体装置は、第１の電極、第２の電極、第１の電極と第２の電極との間に電気的に直列に接続される第１のスイッチング素子と第２のスイッチング素子を有するスイッチング素子部、第１の電極と第２の電極との間に第１のスイッチング素子と第２のスイッチング素子に対し電気的に並列に接続されるコンデンサを有しスイッチング素子部と積層されるコンデンサ部、を有する回路ユニットを複数備え、複数の回路ユニットのうちの隣り合う２個の回路ユニットにおいて、一方の回路ユニットでは、スイッチング素子部の上にコンデンサ部が設けられ、他方の回路ユニットでは、コンデンサ部の上にスイッチング素子部が設けられている。

第１の実施形態の半導体装置の模式図。 第１の実施形態の回路ユニットの等価回路図。 比較形態の半導体装置の模式図。 比較形態及び第１の実施形態の半導体装置の動作時の電流の向きと磁束の向きを示す図。 第２の実施形態の半導体装置の模式平面図。 第３の実施形態の駆動装置の模式斜視図。 第４の実施形態の車両の模式図。 第５の実施形態の車両の模式図。 第６の実施形態の昇降機の模式図。 実施例の説明図。

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。

（第１の実施形態）
本実施形態の半導体装置は、第１の電極、第２の電極、第１の電極と第２の電極との間に電気的に直列に接続される第１のスイッチング素子と第２のスイッチング素子を有するスイッチング素子部、第１の電極と第２の電極との間に第１のスイッチング素子と第２のスイッチング素子に対し電気的に並列に接続されるコンデンサを有しスイッチング素子部と積層されるコンデンサ部、を有する回路ユニットを複数備え、複数の回路ユニットのうちの隣り合う２個の回路ユニットにおいて、一方の回路ユニットでは、スイッチング素子部の上にコンデンサ部が設けられ、他方の回路ユニットでは、コンデンサ部の上にスイッチング素子部が設けられている。

また、本実施形態の半導体装置は、第１の電極、第２の電極、第１の電極と第２の電極との間に電気的に直列に接続される第１のスイッチング素子と第２のスイッチング素子を有するスイッチング素子部、第１の電極と第２の電極との間に第１のスイッチング素子と第２のスイッチング素子に対し電気的に並列に接続されるコンデンサを有しスイッチング素子部と積層されるコンデンサ部、を有する第１の回路ユニットと第２の回路ユニット、を備える。第１の回路ユニットでは、スイッチング素子部の上にコンデンサ部が設けられ、第２の回路ユニットでは、コンデンサ部の上にスイッチング素子部が設けられている。

図１は、本実施形態の半導体装置の模式図である。図１（ａ）が平面図、図１（ｂ）が図１（ａ）のＡＡ’断面図である。本実施形態の半導体装置は、インバータ回路に用いられる半導体モジュールである。

半導体モジュール１００は、複数の回路ユニット１０ａ〜１０ｆを備える。また、回路ユニット１０ａ〜１０ｆは、第１の電極１１ａ〜１１ｆ、第２の電極１２ａ〜１２ｆ、スイッチング素子部１３ａ〜１３ｆ、コンデンサ部１４ａ〜１４ｆ、ヒートシンク１５ａ〜１５ｆを備える。また、回路ユニット１０ａ〜１０ｆは、図示しない交流電極、ゲート信号端子を備える。

回路ユニット１０ａ〜１０ｆは、スイッチング素子部１３ａ〜１３ｆとコンデンサ部１４ａ〜１４ｆが上下に積層された構造を備える。コンデンサ部１４ａ〜１４ｆは、それぞれの回路ユニット１０ａ〜１０ｆにおいて、スイッチング素子部１３ａ〜１３ｆの上部又は下部に配置される。ヒートシンク１５ａ〜１５ｆは、スイッチング素子部１３ａ〜１３ｆのコンデンサ部１４ａ〜１４ｆを挟んで反対側に設けられる。

複数の回路ユニット１０ａ〜１０ｆは、互いに隣り合って横並びに配置される。

隣り合う２個の回路ユニットにおいて、一方のスイッチング素子部と他方のコンデンサ部とが隣り合い、一方のコンデンサ部と他方のスイッチング素子部とが隣り合う。例えば、隣り合う回路ユニット１０ａと回路ユニット１０ｂに着目する。回路ユニット１０ａのスイッチング素子部１３ａと、回路ユニット１０ｂのコンデンサ部１４ｂとが隣り合う。また、回路ユニット１０ａのコンデンサ部１４ａと、回路ユニット１０ｂのスイッチング素子部１３ｂとが隣り合う。

言い換えれば、隣り合う２個の回路ユニットにおいて、一方のスイッチング素子部と他方のコンデンサ部との距離が、一方のスイッチング素子部と他方のスイッチング素子部との距離よりも短い。また、言い換えれば、隣り合う２個の回路ユニットが、上下の向きが反転した関係で配置されている。他の、隣り合う２個の回路ユニットにおいても同様である。

また、隣り合う２個の回路ユニットにおいて、第１の電極と第１の電極とが隣り合い、第２の電極と第２の電極とが隣り合う。例えば、隣り合う回路ユニット１０ａと回路ユニット１０ｂに着目する。回路ユニット１０ａの第１の電極１１ａと回路ユニット１０ｂの第１の電極１１ｂとが隣り合う。また、回路ユニット１０ａの第２の電極１２ａと回路ユニット１０ｂの第２の電極１２ｂとが隣り合う。他の、隣り合う２個の回路ユニットにおいても同様である。

第１の電極１１ａ〜１１ｆには、共通の電位が印加される。第２の電極１２ａ〜１２ｆ
には、共通の電位が印加される。回路ユニット１０ａ〜１０ｆは並列に接続される。

第２の電極１２ａ〜１２ｆには、第１の電極１１ａ〜１１ｆよりも低い電位が印加される。第１の電極１１ａ〜１１ｆには、正の電位が印加される。第２の電極１２ａ〜１２ｆは、接地されるか、又は、負の電位が与えられる。

図２は、本実施形態の回路ユニットの等価回路図である。回路ユニット１０ａ〜１０ｆの回路に相当する回路図である。

回路ユニット１０は、第１の電極１１、第２の電極１２、スイッチング素子部１３、コンデンサ部１４、交流電極（第３の電極）１６を備える。

スイッチング素子部１３は、第１のスイッチング素子１８、第２のスイッチング素子２０、第１のダイオード２２、第２のダイオード２４を備える。第１のスイッチング素子１８、第２のスイッチング素子２０、第１のダイオード２２、第２のダイオード２４は、例えば、図示しない、絶縁性又は導電性の基板上に実装される。

第１のスイッチング素子１８と第２のスイッチング素子２０は、第１の電極１１と第２の電極１２との間に電気的に直列に接続される。第１のスイッチング素子１８と第２のスイッチング素子２０は、例えば、ＳｉＣ（炭化珪素）のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｓｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。

第１のダイオード２２は、第１のスイッチング素子１８に並列に接続される。第２のダイオード２４は、第２のスイッチング素子２０に並列に接続される。第１のダイオード２２及び第２のダイオード２４は、還流ダイオードである。

コンデンサ部１４は、コンデンサ２６を備える。コンデンサ２６は、第１の電極１１と第２の電極１２との間に、第１のスイッチング素子１８と第２のスイッチング素子２０に対し電気的に並列に接続される。

第２の電極１２には、第１の電極１１よりも低い電位が印加される。第１の電極１１には、正の電位が印加される。第２の電極１２は、接地されるか、又は、負の電位が与えられる。

交流電極１６は、第１のスイッチング素子１８と第２のスイッチング素子２０との間に接続される。第１のスイッチング素子１８及び第２のスイッチング素子２０のゲート電圧を制御することにより、交流電極１６から交流電圧が出力される。

第２のスイッチング素子２０がオン状態からオフ状態へ変化する間、第１のダイオード２２を通して図２中に点線矢印で示す向きに電流が流れる。また、第１のスイッチング素子１８がオン状態からオフ状態へ変化する間、第２のダイオード２４を通して図２中に点線矢印で示す向きに電流が流れる。

次に、本実施形態の半導体装置の作用及び効果について説明する。

図３は、比較形態の半導体装置の模式図である。図３（ａ）が平面図、図３（ｂ）が図３（ａ）のＡＡ’断面図である。比較形態の半導体装置は、インバータ回路に用いられる半導体モジュールである。

半導体モジュール９００は、隣り合う２個の回路ユニットにおいて、一方のスイッチング素子部と他方のスイッチング素子部とが隣り合い、一方のコンデンサ部と他方のコンデンサ部とが隣り合う点で、本実施形態の半導体モジュール１００と異なる。言い換えれば、隣り合う２個の回路ユニットが、上下の向きが同じ関係で配置されている点で、本実施形態の半導体モジュール１００と異なる。

半導体モジュール９００は、複数の回路ユニット１０ａ〜１０ｆに分割されることによりインダクタンスが低減する。回路ユニット１０ａ〜１０ｆの相互インダクタンスを無視すると、半導体モジュール９００をＮ個の回路ユニットに分割することで、半導体モジュール９００のインダクタンスは１／Ｎに低減する。比較形態では、回路ユニットが６個であるため、インダクタンスは１／６に低減する。

したがって、インダクタンスとパワー半導体モジュールを流れる電流の時間変化率（ｄｉ／ｄｔ）に比例するターンオフ時の過電圧が抑制される。よって、素子破壊やノイズの発生の抑制が可能となる。

図４は、比較形態及び本実施形態の半導体装置の動作時の電流の向きと磁束の向きを示す図である。図４（ａ）が比較形態の場合、図４（ｂ）が本実施形態の場合である。図中、黒矢印が磁束の向きを示す。

図４（ａ）に示すように、比較形態の半導体モジュール９００では、回路ユニット１０ａ〜１０ｆの磁束の向きは同一であり、互いに強めあうことになる。したがって、相互インダクタンスがインダクタンスに加算され、半導体モジュール９００のインダクタンスが増加する。

半導体モジュール１００においても、複数の回路ユニット１０ａ〜１０ｆに分割されることによりインダクタンスが低減する。更に、図４（ｂ）に示すように、本実施形態の半導体モジュール１００では、回路ユニット１０ａ〜１０ｆの磁束の向きは反対になり、互いに打消しあうことになる。したがって、相互インダクタンスがインダクタンスから減算され、インダクタンスが更に低減する。よって、更に、素子破壊やノイズの発生の抑制が可能となる。

また、本実施形態の半導体モジュール１００では、隣り合う２個の回路ユニットにおいて、第１の電極と第１の電極とが隣り合い、第２の電極と第２の電極とが隣り合う。したがって、複数の第１の電極間の接続、及び、複数の第２の電極間の接続が容易である。

本実施形態によれば、インダクタンスが低減し、素子破壊やノイズの発生の抑制が可能となる半導体モジュールが実現される。

なお、ここでは、回路ユニットが６個の場合を例に説明したが、回路ユニットの数は６個に限定されるものではない。回路ユニットが２個以上であれば、任意の数とすることが可能である。

（第２の実施形態）
本実施形態の半導体装置は、回路ユニットが環状に配置される以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、一部記述を省略する。

図５は、本実施形態の半導体装置の模式平面図である。本実施形態の半導体装置は、インバータ回路に用いられる半導体モジュールである。

半導体モジュール２００は、複数の回路ユニット１０ａ〜１０ｈが、環状に配置される。回路ユニット１０ａ〜１０ｈのそれぞれの第１の電極１１ａ〜１１ｈと第２の電極１２ａ〜１２ｈを結ぶ方向が、放射状になるよう回路ユニット１０ａ〜１０ｈが配置される。言い換えれば、回路ユニット１０ａ〜１０ｈはサークル状に配置される。

例えば、図１に示す第１の実施形態の半導体モジュールでは、両端に位置する回路ユニット１０ａと回路ユニット１０ｆ以外の回路ユニット１０ｂ〜１０ｅは、隣り合う２個の回路ユニットから磁束の影響を受ける。しかし、両端に位置する回路ユニット１０ａと回路ユニット１０ｆでは、隣り合う１個の回路ユニットの磁束のみの影響を受ける。したがって、回路ユニット１０ａ〜１０ｆ間で磁界の分布が不均一となり、回路ユニット１０ａ〜１０ｆ間で電流分布が不均一となる。

回路ユニット１０ａ〜１０ｆ間で電流分布が不均一となると、半導体モジュールの定格電流に対する設計マージンを大きくとることが必要となる。したがって、半導体モジュールの製造コストが増大する恐れがある。

図５に示すように、本実施形態の半導体モジュール２００では、すべての回路ユニット１０ａ〜１０ｈが、隣り合う２個の回路ユニットから、同様に磁束の影響を受ける。したがって、回路ユニット１０ａ〜１０ｈ間で磁界の分布の均一性が向上し、回路ユニット１０ａ〜１０ｈ間で電流分布の均一性が向上する。

回路ユニット１０ａ〜１０ｈ間で電流分布の均一性が向上すると、半導体モジュールの定格電流に対する設計マージンを小さくすることが可能となる。したがって、半導体モジュールの製造コストを削減することが可能となる。

本実施形態によれば、インダクタンスが低減し、素子破壊やノイズの発生の抑制が可能となる半導体モジュールが実現される。更に、回路ユニット間での電流分布の均一性が向上し、半導体モジュールの製造コストを削減することが可能となる。

なお、ここでは、回路ユニットが８個の場合を例に説明したが、回路ユニットの数は８個に限定されるものではない。回路ユニットが４個以上且つ偶数であれば、隣り合う回路ユニットの磁束の向きが逆方向となり、任意の数とすることが可能である。

（第３の実施形態）
本実施形態のインバータ回路及び駆動装置は、第２の実施形態の半導体装置を備える駆動装置である。

図６は、本実施形態の半導体装置を備える駆動装置の模式斜視図である。駆動装置３００は、モーター４０と、インバータ回路５０を備える。

インバータ回路５０は、モーター４０の背面に設けられる。インバータ回路５０は、第２の実施形態の半導体モジュール２００と同一構成の３個の半導体モジュール２００ａ、２００ｂ、２００ｃで構成される。３個の半導体モジュール２００ａ、２００ｂ、２００ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路５０が実現される。インバータ回路５０から出力される交流電圧により、モーター４０が駆動する。

本実施形態のインバータ回路５０及び駆動装置３００においても、素子破壊やノイズの発生の抑制が可能となる。また、製造コストを削減することが可能となる。また、半導体モジュール２００ａ、２００ｂ、２００ｃのそれぞれが、回路ユニットをサークル状に配置することにより、円盤形状となっている。したがって、モーター４０の背面に設けることが可能となり、駆動装置３００の小型化が実現できる。

（第４の実施形態）
本実施形態の車両は、第１の実施形態の半導体装置を備える車両である。

図７は、本実施形態の車両の模式図である。本実施形態の車両４００は、鉄道車両である。車両４００は、モーター１４０と、インバータ回路１５０を備える。

インバータ回路１５０は、第１の実施形態の半導体モジュール１００と同一構成の３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。

インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両４００の車輪９０が回転する。

本実施形態の車両４００は、素子破壊やノイズの発生の抑制されたインバータ回路１５０を有することにより、高い信頼性を備える。

（第５の実施形態）
本実施形態の車両は、第１の実施形態の半導体装置を備える車両である。

図８は、本実施形態の車両の模式図である。本実施形態の車両１０００は、自動車である。車両１０００は、モーター１４０と、インバータ回路１５０を備える。

インバータ回路１５０は、第１の実施形態の半導体モジュール１００と同一構成の３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。

インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１０００の車輪９０が回転する。

本実施形態の車両１０００は、素子破壊やノイズの発生の抑制されたインバータ回路１５０を有することにより、高い信頼性を備える。

（第６の実施形態）
本実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。

図９は、本実施形態の昇降機（エレベータ）の模式図である。本実施形態の昇降機１１００は、かご１０１０、カウンターウエイト１０１２、ワイヤロープ１０１４、巻上機１０１６、モーター１４０と、インバータ回路１５０を備える。

インバータ回路１５０は、第１の実施形態の半導体モジュール１００と同一構成の３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。

インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機１０１６が回転し、かご１０１０が昇降する。

本実施形態の昇降機１１００は、素子破壊やノイズの発生の抑制されたインバータ回路１５０を有することにより、高い信頼性を備える。

以下、実施例を説明する。

図１０は、実施例の説明図である。図１０（ａ）がシミュレーションを行った構造の説明図である。図１０（ｂ）がシミュレーションの結果を示す図である。

図１０（ａ）に示すように、反転させた２つの回路ユニット１０ａと１０ｂを相対的に上下方向に動かし、各回路ユニットの配線基板面のズレ（ｔ）を変化させた。ズレ（ｔ）を変化させて、各回路用ユニット間の結合係数（ｋ）をシミュレーションにより求めた。

配線基板面のズレ（ｔ）と結合係数（ｋ）との関係を占めす。配線基板面が一致する位置（ｔ＝０）から、ｔが正の方向（図１０（ａ）中、回路ユニット１０ｂが相対的に上に行く方向）にずれることで結合係数が負になることがわかる。すなわち、隣り合う２個の回路ユニット１０ａと１０ｂにおいて、一方のスイッチング素子部１３ａと他方のコンデンサ部１４ｂとが隣り合い、一方のコンデンサ部１４ａと他方のスイッチング素子部１３ｂとが隣り合うようにすることで、結合係数が負になる。結合係数が負になることにより、相互インダクタンスがインダクタンスから減算されることになり、インダクタンスが低減する。

実施例により、実施形態の効果が明らかになった。

以上、第１乃至第３の実施形態においては、第１のスイッチング素子及び第２のスイッチング素子について、ＭＯＳＦＥＴを例に説明したが、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等を適用することも可能である。

また、第１乃至第３の実施形態においては、第１のスイッチング素子及び第２のスイッチング素子の半導体材料としてＳｉＣ（炭化珪素）を例に説明したが、Ｓｉ（シリコン）やＧａＮ（窒化ガリウム）等を適用することも可能である。

また、第４乃至第６の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ 回路ユニット
１０ａ〜ｈ 回路ユニット
１１ 第１の電極
１１ａ〜ｈ 第１の電極
１２ 第２の電極
１２ａ〜ｈ 第２の電極
１３ スイッチング素子部
１３ａ〜ｆ スイッチング素子部
１４ コンデンサ部
１４ａ〜ｆ コンデンサ部
１５ａ〜ｆ ヒートシンク
１６ 交流電極（第３の電極）
１８ 第１のスイッチング素子
２０ 第２のスイッチング素子
２２ 第１のダイオード
２４ 第２のダイオード
２６ コンデンサ
４０ モーター
５０ インバータ回路
１００ 半導体モジュール（半導体装置）
１４０ モーター
１５０ インバータ回路
２００ 半導体モジュール（半導体装置）
２００ａ〜ｃ 半導体モジュール（半導体装置）
３００ 駆動装置
４００ 車両
１０００ 車両
１１００ 昇降機

Claims (21)

1. 第１の電極、第２の電極、前記第１の電極と前記第２の電極との間に電気的に直列に接続される第１のスイッチング素子と第２のスイッチング素子を有するスイッチング素子部、前記第１の電極と前記第２の電極との間に前記第１のスイッチング素子と前記第２のスイッチング素子に対し電気的に並列に接続されるコンデンサを有し前記スイッチング素子部と積層されるコンデンサ部、を有する回路ユニットを複数備え、
   前記複数の回路ユニットのうちの隣り合う２個の前記回路ユニットにおいて、一方の前記回路ユニットでは、前記スイッチング素子部の上に前記コンデンサ部が設けられ、他方の前記回路ユニットでは、前記コンデンサ部の上に前記スイッチング素子部が設けられている半導体装置。
2. 第１の電極、第２の電極、前記第１の電極と前記第２の電極との間に電気的に直列に接続される第１のスイッチング素子と第２のスイッチング素子を有するスイッチング素子部、前記第１の電極と前記第２の電極との間に前記第１のスイッチング素子と前記第２のスイッチング素子に対し電気的に並列に接続されるコンデンサを有し前記スイッチング素子部と積層されるコンデンサ部、を有する回路ユニットを複数備え、
   隣り合う２個の前記回路ユニットにおいて、一方の前記スイッチング素子部と他方の前記コンデンサ部とが隣り合い、一方の前記コンデンサ部と他方の前記スイッチング素子部とが隣り合い、一方の前記第１の電極と他方の前記第１の電極とが隣り合い、一方の前記第２の電極と他方の前記第２の電極とが隣り合う半導体装置。
3. 前記第１の電極が互いに接続され、前記第２の電極が互いに接続される請求項１又は請求項２記載の半導体装置。
4. 隣り合う２個の前記回路ユニットにおいて、一方の前記スイッチング素子部と他方の前記コンデンサ部との距離が、一方の前記スイッチング素子部と他方の前記スイッチング素子部との距離よりも短い請求項１乃至請求項３いずれか一項記載の半導体装置。
5. 前記回路ユニットが、前記第１のスイッチング素子と前記第２のスイッチング素子との間に接続される第３の電極を有する請求項１乃至請求項４いずれか一項記載の半導体装置。
6. 前記スイッチング素子部の、前記コンデンサ部を挟んで反対側に、ヒートシンクを有する請求項１乃至請求項５いずれか一項記載の半導体装置。
7. 前記回路ユニットが環状に配置される請求項１乃至請求項６いずれか一項記載の半導体装置。
8. 前記第１のスイッチング素子及び前記第２のスイッチング素子が、ＭＯＳＦＥＴ又はＩＧＢＴであることを特徴とする請求項１乃至請求項７いずれか一項記載の半導体装置。
9. 隣り合う２個の前記回路ユニットにおいて、一方の磁束の向きと他方の磁束の向きが反対である請求項１乃至請求項８いずれか一項記載の半導体装置。
10. 第１の電極、第２の電極、前記第１の電極と前記第２の電極との間に電気的に直列に接続される第１のスイッチング素子と第２のスイッチング素子を有するスイッチング素子部、前記第１の電極と前記第２の電極との間に前記第１のスイッチング素子と前記第２のスイッチング素子に対し電気的に並列に接続されるコンデンサを有し前記スイッチング素子部と積層されるコンデンサ部、を有する第１の回路ユニットと第２の回路ユニット、を備え、
    前記第１の回路ユニットでは、前記スイッチング素子部の上に前記コンデンサ部が設けられ、前記第２の回路ユニットでは、前記コンデンサ部の上に前記スイッチング素子部が設けられている半導体装置。
11. 前記第１の電極が互いに接続され、前記第２の電極が互いに接続される請求項１０記載の半導体装置。
12. 前記第１の回路ユニットの前記スイッチング素子部と前記第２の回路ユニットの前記コンデンサ部との距離が、前記第１の回路ユニットの前記スイッチング素子部と前記第２の回路ユニットの前記スイッチング素子部との距離よりも短い請求項１０又は請求項１１記載の半導体装置。
13. 前記第１のスイッチング素子と前記第２のスイッチング素子との間に接続される第３の電極を有する請求項１０乃至請求項１２いずれか一項記載の半導体装置。
14. 前記スイッチング素子部の、前記コンデンサ部を挟んで反対側に、ヒートシンクを有する請求項１０乃至請求項１３いずれか一項記載の半導体装置。
15. 前記第１及び第２の回路ユニットが環状に配置される請求項１０乃至請求項１４いずれか一項記載の半導体装置。
16. 前記第１のスイッチング素子及び前記第２のスイッチング素子が、ＭＯＳＦＥＴ又はＩＧＢＴであることを特徴とする請求項１０乃至請求項１５いずれか一項記載の半導体装置。
17. 前記第１の回路ユニットの磁束の向きと前記第２の回路ユニットの磁束の向きが反対である請求項１０乃至請求項１６いずれか一項記載の半導体装置。
18. 請求項１乃至請求項１７いずれか一項記載の半導体装置を備えるインバータ回路。
19. 請求項１乃至請求項１７いずれか一項記載の半導体装置を備える駆動装置。
20. 請求項１乃至請求項１７いずれか一項記載の半導体装置を備える車両。
21. 請求項１乃至請求項１７いずれか一項記載の半導体装置を備える昇降機。

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