JP2014192512A - 半導体素子基板の配置構造、半導体装置 - Google Patents

半導体素子基板の配置構造、半導体装置 Download PDF

Info

Publication number
JP2014192512A
JP2014192512A JP2013069698A JP2013069698A JP2014192512A JP 2014192512 A JP2014192512 A JP 2014192512A JP 2013069698 A JP2013069698 A JP 2013069698A JP 2013069698 A JP2013069698 A JP 2013069698A JP 2014192512 A JP2014192512 A JP 2014192512A
Authority
JP
Japan
Prior art keywords
semiconductor element
element substrate
semiconductor
pair
connection terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013069698A
Other languages
English (en)
Inventor
Junji Tsuruoka
純司 鶴岡
Tomoyuki Suzuki
丈元 鈴木
Seiji Yasui
誠二 安井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Aisin AW Co Ltd
Original Assignee
Aisin AW Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Aisin AW Co Ltd filed Critical Aisin AW Co Ltd
Priority to JP2013069698A priority Critical patent/JP2014192512A/ja
Publication of JP2014192512A publication Critical patent/JP2014192512A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inverter Devices (AREA)

Abstract

【課題】複数の半導体素子を載置して構成される複数の半導体素子基板を配置して構成される半導体装置の小型化を図ることが可能な半導体素子基板の配置構造等を提供することを目的とする。
【解決手段】本半導体素子基板の配置構造は、所定方向に対向して並設される、それぞれ半導体素子と接続端子とが載置される載置面を有する一対の半導体素子基板の配置構造であって、前記一対の半導体素子基板はそれぞれ、他方の半導体素子基板と対向する対向側に、切り欠きが設けられた切り欠き領域と、切り欠きが設けられていない前記接続端子が載置される非切り欠き領域と、を有し、前記一対の半導体素子基板同士は、一方の半導体素子基板の前記非切り欠き領域が他方の半導体素子基板の前記切り欠き領域に載置されることを特徴とする。
【選択図】図１

Description

本発明は、半導体素子基板、及び半導体装置に関する。
ハイブリッド自動車や電気自動車において用いられる、三相交流同期モータや交流発電機（ジェネレータ）等は、高電圧バッテリ等の直流電源との間の電力のやり取りにより動作をする。例えば、三相交流同期モータは、車載の高電圧バッテリから電力供給を受けて、稼動し、回生制動時には、交流発電機として作用して、回生発電電力を高電圧バッテリに充電する。これら三相交流同期モータや交流発電機（ジェネレータ）等と高電圧バッテリ等の直流電源との接続は、直流と交流との電力変換を行うインバータを介して、行われる場合が多い。
インバータは、パワースイッチング素子（例えば、ＩＧＢＴ、ＭＯＳＦＥＴ等）やパワー整流素子（例えば、フリーホイールダイオード等）により構成され、これら半導体素子は、比較的大容量の電流を流すことが可能であり、その分発熱量も多くなる。よって、これらの半導体素子は、ヒートシンクを備えて実装される場合が多く、更なる冷却性能を確保するため、水冷式の冷却構造を設ける場合もある。よって、インバータのようにパワー半導体素子により構成される半導体装置は、比較的大きな体積を必要とする。
また、一般的に、インバータは、上アームと下アームの直列接続された一対のパワースイッチング素子を１レッグとして、３レッグのブリッジ回路として構成される。また、上アームと下アームの各スイッチング素子には、パワー整流素子が並列接続される。具体的には、例えば、特許文献１に記載されるように、パワースイッチング素子、パワー整流素子、及び接続電極等を半導体素子基板に半田付け等により実装した半導体素子基板アッセンブリとして、各レッグの上アーム、下アームを構成する。そして、一対の半導体素子基板アッセンブリを１レッグとして、３レッグ分の半導体素子基板アッセンブリ、すなわち、６つの半導体素子基板アッセンブリをベースプレートに載置、接着して、インバータは、構成される。
特開２０１２−１５１３４２号公報
上述した半導体素子基板アッセンブリ内の各半導体素子、接続電極等を、長方形の半導体素子基板に載置した場合、各々の大きさの相違、電気的接続に関連する配置制約等により、半導体素子基板上にデッドスペース（何も載置されない領域）が生じる場合がある。これにより、更に、インバータが大型化し、レイアウトスペースが限られる車両への搭載時等に問題を生じる場合がある。
そこで、上記課題に鑑みて、複数の半導体素子を載置して構成される複数の半導体素子基板を配置して構成される半導体装置の小型化を図ることが可能な半導体素子基板の配置構造等を提供することを目的とする。
上記目的を達成するため、実施の形態において、半導体素子基板の配置構造は、
所定方向に対向して並設される、それぞれ半導体素子と接続端子とが載置される載置面を有する一対の半導体素子基板の配置構造であって、
前記一対の半導体素子基板はそれぞれ、他方の半導体素子基板と対向する対向側に、切り欠きが設けられた切り欠き領域と、切り欠きが設けられていない前記接続端子が載置される非切り欠き領域と、を有し、
前記一対の半導体素子基板同士は、一方の半導体素子基板の前記非切り欠き領域が他方の半導体素子基板の前記切り欠き領域に載置されることを特徴とする。
本実施の形態によれば、複数の半導体素子を載置して構成される複数の半導体素子基板を配置して構成される半導体装置の小型化を図ることが可能な半導体素子基板の配置構造等を提供することができる。
第１の実施形態に係る半導体装置１を概略的に示す平面図、側面図、及び半導体装置１の半導体素子１００、２００部分を拡大した図である。 第１の実施形態に係る半導体素子基板１１の形状を説明する図である。 第１の実施形態に係る半導体装置１と比較例に係る半導体装置１’を比較した図である。 第２の実施形態に係る半導体装置２を概略的に示す平面図、側面図、及び半導体装置１の半導体素子１００、２００部分を拡大した図である。 半導体装置１，２により構成されるインバータの一例を示す概略回路図である。
以下、添付図面を参照して発明を実施するための形態について説明する。
［第１の実施形態］
図１（ａ）は、本実施形態に係る半導体装置１を概略的に示す平面図（半導体素子基板１１の上面側から見た図）である。図１（ｂ）は、図１（ａ）に示す半導体装置１の側面図である。図１（ｃ）は、半導体装置１のうち、半導体素子１００，２００部分について拡大した側面図である。なお、半導体装置１の上下方向は、半導体装置１の搭載状態に応じて異なるが、以下においては、便宜的に、半導体装置１の半導体素子基板１１に対して半導体素子１００，２００が載置される側を上方とする。
このような半導体装置１は、例えば、ハイブリッド自動車または電気自動車で用いられるモータ駆動用のインバータ等に適用される。なお、本実施形態に係る半導体装置１（インバータ）は、上アーム、下アームから構成される一対のレッグを３レッグ有するが、図１（ａ）及び（ｂ）においては、１レッグ（上アームと下アーム）のみを示している。
半導体装置１は、図１（ａ）及び（ｂ）に示すように、半導体素子基板アッセンブリ１０、樹脂シート９、ベースプレート８等を含む。
半導体素子基板アッセンブリ１０は、図１（ａ）〜（ｃ）に示すように、半導体素子１００，２００と、半導体素子と接合される接続端子１２と、半導体素子と離間して配置される接続端子１３と、下半田層２０Ａ，２０Ｂと、上半田層２５Ａ，２５Ｂと、半導体素子基板１１等を含む。
半導体素子１００は、任意の半導体素子でよいが、本実施形態においては、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である。半導体素子１００は、矩形の平板形状を有し、上面側にエミッタ電極（不図示）、ゲート電極（不図示）を備え、下面側にコレクタ電極（不図示）を備えている。また、半導体素子１００の上面には、信号端子１４が設けられ、この信号端子１４には、ＩＧＢＴのゲート端子も含まれる。信号端子１４は、金属細線等のワイヤーボンディング（不図示）によってゲート駆動信号を生成する制御回路等と接続される。半導体素子１００は、下半田層２０Ａを介して半導体素子基板１１の上面に載置（接合）される。なお、本実施形態においては、２個の半導体素子１００が半導体素子基板１１の上面に載置される。また、半導体素子１００は、ＩＧＢＴに代えて、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ)のような他のスイッチング素子であってもよいし、スイッチング素子以外の素子であってもよい。
半導体素子２００は、任意の半導体素子であるが、本実施形態においては、ダイオード素子であり、具体的には、フリーホイールダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）である。半導体素子２００は、矩形の平板形状を有し、上面側にアノード電極（不図示）を備え、下面側にカソード電極（不図示）を備えている。半導体素子２００は、下半田層２０Ｂを介して半導体素子基板１１の上面に載置（接合）される。なお、本実施形態においては、２個の半導体素子２００が半導体素子基板１１の上面に載置される。
半導体素子と接合される接続端子１２は、側面視で、上向きに凸形状を成し、半導体素子基板１１の上面から上方に離間した平板部１２ａと、半導体素子基板１１に平行に延在する４つの接続部１２ｂと、平板部１２ａと４つの接続部１２ｂとを上下方向に繋ぐ脚部１２ｃとを有する。半導体素子と接合される接続端子１２は、半導体素子１００上面側のエミッタ電極上に設けられた上半田層２５Ａ、及び半導体素子２００上面側のアノード電極上に設けられた上半田層２５Ｂに接続部１２ｂが載置されることにより固着（接合）される。
半導体素子と離間して配置される接続端子１３（以下、単に接続端子１３と呼ぶ）は、側面視で、下面を開放した溝型形状である。接続端子１３は、半導体素子基板１１の上面から上方に離間した平板部１３ａと、半導体素子基板１１から立ち上がり、上下方向に略垂直に延在する２つの脚部（側壁部）１３ｂを有する。平板部１３ａと脚部１３ｂとの結合部分は、滑らかな曲線により丸みを持たせて結合する角Ｒ部（曲線部）１３ｃとなっている。接続端子１３は、半田等により半導体素子基板１１の上面に接合される。また、本実施形態において、接続端子１３は、半導体素子１００，２００の下面側に備えられている電極、例えば、本実施形態においては、ＩＧＢＴのコレクタ電極とＦＷＤのカソード電極とを表出させるための端子である。なお、２つの脚部１３ｂは、側面視で平板部１３ａから半導体素子基板１１に向かって、双方の間隔が広がる形状でもよい。
半導体素子基板１１は、銅等により構成されており、大電流により発熱する半導体素子１００，２００の熱を拡散させるヒートスプレッダとしての機能を有する。半導体素子基板１１の上面には、上述したとおり、半導体素子１００，２００、接続端子１３等が載置（接合）される。また、半導体素子基板１１の下面は、絶縁層として機能する樹脂シート８を介して、ヒートシンクとしての機能を有するベースプレート９の上面に接合（接着）される。
図２を参照するに、半導体素子基板１１は、上面側から見て、長方形基板の一部が矩形に切り欠かれた形状を有する。後述するように、一対（２つ）の半導体素子基板１１（半導体素子基板アッセンブリ１０）は、対向して配置され、一対の半導体素子基板１１各々の切り欠き領域１１ｃは、他方の半導体素子基板１１と対向する側に設けられる。また、一対の半導体素子基板１１は、それぞれ、他方の半導体素子基板１１と対向する側に切り欠きが設けられていない非切り欠き領域１１ａを有する。一対の半導体素子基板１１各々の非切り欠き領域１１ａには、接続端子１３が、その長手方向を半導体素子基板１１の長手方向（他方の半導体素子基板１１と対向する方向）に直交するように載置（接合）される。また、一対の半導体素子基板１１各々の、他方の半導体素子基板１１と対向する側とは反対側の領域、すなわち、図２におけるベース基板領域１１ｂに半導体素子１００，２００が載置（接合）される。一対の半導体素子基板１１各々のベース基板領域１１ｂのうち、他方の半導体素子基板１１と対向する側に、２個の半導体素子２００が半導体素子基板１１の幅方向に略対称に並設される。また、一対の半導体素子基板１１各々のベース基板領域１１ｂのうち、他方の半導体素子基板１１と対向する側とは反対側に、２個の半導体素子１００が半導体素子基板１１の幅方向に略対称に並設される。また、半導体素子１００は、その上面の信号端子１４が、他方の半導体素子基板１１と対向する側とは反対側に位置するように、半導体素子１００は載置される。上述したとおり、一対の半導体素子基板１１各々に、他方の半導体素子基板１１と対向する側から順に、接続端子１３、半導体素子２００、及び半導体素子１００が載置される。なお、半導体素子基板１１の形状、及び接続端子１３、半導体素子１００，２００の配置の技術的意義については、後述する。
ベースプレート９は、上面に絶縁層として機能する樹脂シート８が貼り付けられ、その上に半導体素子基板アッセンブリ１０（半導体素子基板１１）が接着される。ベースプレート９は、半導体素子１００，２００が発した熱を半導体素子基板１１から逃がすヒートシンクとしての役割を果たす。ベースプレート９は、半導体素子基板１１からの高い熱伝導性を確保するため、熱伝導性の良い材料から形成され、例えば、アルミなどの金属により形成されてよい。また、ベースプレート９の下面には、放熱フィン９ａが設けられる。放熱フィン９ａの形状、配列態様については任意のものでよい。半導体装置１への実装状態において、放熱フィン９ａは、冷却媒体、例えば、冷却水や冷却空気等と接触することにより熱を冷却媒体に伝達する。
樹脂シート８は、半導体素子基板アッセンブリ１０（半導体素子基板１１）との絶縁性を確保しつつ、半導体素子１００，２００からの熱を、半導体素子基板１１からベースプレート９に効率よく伝達するため、高い電気的絶縁性、高い熱伝導性を有する。例えば、エポキシとアルミナフィラーとの混合材料により形成されてよい。
樹脂シート８上に半導体素子基板アッセンブリ１０が配置される際には、半導体素子１００，２００に応力がかからないように、半導体素子基板１１の上面側から加圧され、半導体素子基板アッセンブリ１０とベースプレート９は、接着される。例えば、半導体素子基板１１が均一に接着されるように、半導体素子基板１１の上面の端部を中心に加圧エリアが設けられ、その加圧エリアのみを加圧するような治具等により加圧が行われ、半導体素子基板アッセンブリ１０とベースプレート９は、接着される。
ここで、図１（ａ）において、半導体素子基板アッセンブリ１０（半導体素子基板１１）とベースプレート９を接着するための加圧エリア（以下、単に加圧エリアと呼ぶ）が網かけ部分として示されている。半導体素子基板１１上の半導体素子１００，２００が載置された領域（ベース基板領域１１ｂ）を矩形で取り囲むように、ベース基板領域１１ｂの端部に帯状の加圧エリア５００が設けられている。また、半導体素子基板１１が均一に接着されるように、半導体素子基板１１上の非切り欠き領域１１ａの、他の半導体素子基板１１と対向する側の端部にも加圧エリア５０１が設けられる。非切り欠き領域１１ａには、接続端子１３が載置されており、非切り欠き領域１１ａの加圧エリア５０１は、上面側から見て、他の半導体素子基板１１と対向する側の端部に、接続端子１３の長手方向に平行して、帯状に設けられている。
ベースプレート９上には、複数の半導体素子基板アッセンブリ１０が載置（接着）される。本実施形態においては、一対（２つ）の半導体素子基板アッセンブリ１０（半導体素子基板１１）がインバータの一対の上アームと下アームの１レッグとして、ベースプレート９上に載置（接着）されている。また、上面側から見て、一対の半導体素子基板１１同士は、一方の半導体素子基板１１の非切り欠き領域１１ａが、他方の半導体素子基板１１の切り欠き領域１１ｃに載置され、半導体素子基板１１の長手方向に対向して配置される。
また、図１（ａ），（ｂ）においては図示を省略したが、本実施形態においては、上アームと下アームの１レッグを構成する一対（２つ）の半導体素子基板アッセンブリ１０を３レッグ分、すなわち、６つの半導体素子基板アッセンブリ１０がベースプレート９上に載置（接着）される。
次に、半導体装置１の電気的接続、特に、半導体素子基板アッセンブリ１０の半導体素子１００，２００の電気的接続について説明する。
半導体素子１００のエミッタ電極（不図示）と半導体素子２００のアノード電極（不図示）とは、半導体素子と接合される接続端子１２を介して導通し、電気的に接続される。また、半導体素子１００のコレクタ電極（不図示）と半導体素子２００のカソード電極（不図示）とは、導電体である半導体素子基板１１を介して導通し、電気的に接続される。これにより、半導体素子１００と半導体素子２００とは並列接続され、半導体素子基板アッセンブリ１０は、インバータの１つのアームを構成する。なお、上述のとおり、接続端子１３は、半導体素子１００，２００の下面側の電極、例えば、ＩＧＢＴのコレクタ電極、及びＦＷＤのカソード電極を表出させるために設けられている。
また、接続端子１３の平板部１３ａには、バスバー（不図示）等の接続部材を接続することによって、半導体素子基板アッセンブリ１０は、他のアーム、レッグや他の基板との接続が可能となる。例えば、バスバーがレーザー溶接により接続端子１３の１３ａに接合される。半導体素子と接合される接続端子１２についても同様である。
このような半導体素子基板アッセンブリ１０の２つの組み合わせにより、上アームと下アームから成る、一対の１レッグが構成される。そして、インバータは、図５の回路図に示すように、６つの半導体素子基板アッセンブリ１０によって、３レッグを有したブリッジ回路として構成され、高電圧バッテリ等の直流電力と三相交流との間の電力変換を行う。なお、本実施形態において、各アームは、半導体素子１００（ＩＧＢＴ）と半導体素子２００（ＦＷＤ）の１対の並列回路を２対備えているが、図５においては、インバータを概略的に示すため、各アームのＩＧＢＴとＦＷＤは、１対により構成されている。
次に、本実施形態の作用について、説明をする。
図３は、本実施形態に係る半導体装置１と比較例による半導体装置１’を比較して示している。比較例による半導体装置１’は、半導体素子基板１１’の形状が長方形である（切り欠きが設けられていない）点が、上述した本実施形態に係る半導体装置１とは異なる。
比較例による半導体装置１’に係る半導体素子基板アッセンブリ１０’は、本実施形態と同様に、半導体素子基板１１’上に半導体素子１００，２００、半導体素子と接合される接続端子１２，接続端子１３等が配置されて構成される。ここで、半導体素子基板アッセンブリ１０’の半導体素子１００，２００は、本実施形態における並列接続等のように、半導体素子と接合される接続端子１２を介して、電気的接続がなされるため、近傍に配置される。また、接続端子１３は、半導体素子１００，２００とは半導体素子基板１１’を通じて導通するため、半導体素子１００，２００とは、半導体素子基板１１’上において、離間して配置される。よって、半導体素子基板１１’上の半導体素子１００，２００が配置される領域と、接続端子１３が配置される領域との間で、上面側から見た面積は、大きく異なることになる。このため、比較例による半導体装置１’では、半導体素子基板１１’が長方形の形状であることにより、半導体素子基板１１’上にデッドスペース（何も配置されていない領域）が生じている。
これに対して、本実施形態によれば、半導体素子基板１１は、比較例においてデッドスペースとなっている部分が切り欠かれた形状となっている。これにより、半導体装置１の上アームと下アームを構成する一対（２つ）の半導体素子基板１１（半導体素子基板アッセンブリ１０）は、それぞれの非切り欠き領域１１ａが、対向する他方の半導体素子基板１１の切り欠き領域１１ｃに載置される。そのため、上アームと下アームを構成する一対の半導体素子基板アッセンブリ１０が、対向する方向に占める長さを短縮することが可能となり、ベースプレート上に占める領域を小さくできるため、全体として半導体装置の小型化を図ることが可能となる。
また、比較例において説明したとおり、半導体素子基板１１上の半導体素子１００，２００が配置される領域と接続端子１３が配置される領域との間の、上面側から見た面積は大きく異なり、接続端子１３が配置される領域の面積が小さい。また、接続端子１３は、設計自由度が高く、比較的配置場所に合わせた形状にすることが可能である。よって、一対の半導体素子基板１１の各々の非切り欠き領域１１ａには、接続端子１３が配置されることにより、半導体装置の小型化を図ることが可能となる。
また、上述のとおり、半導体素子１００，２００は、一対の半導体素子基板１１各々のベース基板領域１１ｂ、すなわち、一対の半導体素子基板１１各々の、他方の半導体素子基板１１と対向する側とは反対側の領域に載置される。よって、対向する一対の半導体素子基板１１各々の半導体素子１００，２００は、互いに一対の半導体素子基板１１の長手方向に離れて配置されることになる。これにより、大電流を流れることによる発熱が半導体装置１内の中央部の一極に集中（滞留）することによる故障等の問題を回避することができる。また、半導体素子１００，２００のうち、一対の半導体素子基板１１各々が他方の半導体素子基板１１と対向する側とは反対側の最も離れた位置に、半導体素子１００（ＩＧＢＴ）が配置される。これにより、半導体素子２００（ＦＷＤ）よりも半導体素子１００（ＩＧＢＴ）の発熱量の方が大きいため、発熱の一極集中による問題発生をより効果的に抑制できる。
また、半導体素子１００の、一対の半導体素子基板１１が対向する側とは反対側に信号端子１４が位置するように、半導体素子１００（ＩＧＢＴ）が配置されている。これにより、信号端子１４から半導体素子基板アッセンブリ１０以外の回路等、例えば、ゲート駆動信号を生成する制御回路等への金属細線等のワイヤーボンディングの取り回しが行い易くなる。
［第２の実施形態］
次いで、第２の実施形態に係る半導体装置２について説明する。
図４（ａ）は、第２の実施形態に係る半導体装置２を概略的に示す平面図（半導体素子基板１１２の上面側から見た図）である。図４（ｂ）は、図４（ａ）に示す半導体装置２の側面図である。図４（ｃ）は、半導体装置２のうち、半導体素子１００，２００部分について拡大した側面図である。
第２の実施形態に係る半導体装置２は、第１の実施形態に係る半導体装置１に対して、半導体素子基板１１上の非切り欠き領域１１ａに設けられる加圧エリアを変更している点が主に異なる点である。以下、第１の実施形態と同様の構成要素については同一の符号を付して、異なる部分を中心に説明をする。
半導体素子と離間して配置される接続端子１３２（以下、単に接続端子１３２と呼ぶ）は、第１の実施形態に係る接続端子１３の角Ｒ部１３ｃを含む脚部１３ｂに切り欠きが設けられた形状であり、平板部１３２ａと、脚部１３２ｂを有する。第１の実施形態と同様に、平板部１３２ａと脚部１３２ｂの結合部分は、滑らかな曲線により丸みを持たせて結合する角Ｒ部（曲線部）１３２ｃとなっている。図４（ａ）の斜視図にて示すように、脚部１３２ｂの側壁面を正面に見て、接続端子１３２は、接続端子１３の角Ｒ部１３ｃを含む脚部１３ｂの長手方向中央部が略矩形に切り欠かれ、脚部１３２ｂは、接続端子１３２の長手方向に分断された形状となっている。また、半導体素子基板１１の上面側から見て、接続端子１３２は、上述した切り欠きにより、接続端子１３２の長手方向中央部の両端が略矩形に切り欠かれた形状になっている。これにより、半導体素子基板１１の上面側から見て、第１の実施形態では、接続端子１３により隠れていた半導体素子基板１１２の上面の部分が、本実施形態では、接続端子１３２に設けられた切り欠きにより、半導体素子基板１１２の上面が露出して、視認可能になっている。なお、平板部１３２ａについては、第１の実施形態の平板部１３ａと同様に、切り欠きは設けられず、バスバー（不図示）等の接続部材がレーザー溶接等により接続される。また、脚部１３２ｂは、半導体素子１１に向かって略垂直に延在する形状であるが、側面視で平板部１３２ａから半導体素子基板１１に向かって、対向する脚部１３２ｂの間隔が広がる形状でもよい点は、第１の実施形態と同様である。接続端子１３２の形状（切り欠き）の技術的意義については、後述する。
半導体素子基板１１２は、基本的に第１の実施形態と同様であるが、後述する本実施形態に係る加圧エリアの設定に伴い、相違点を有する。相違点については、上述した接続端子１３２の形状の技術的意義と共に後述する。
次に、本実施形態に係る半導体装置２の作用について、説明する。なお、本実施形態についても、第１の実施形態と同様の作用・効果を奏し、これらの詳細な説明については、省略する。
図４（ａ）において、半導体装置２の半導体素子基板アッセンブリ１０とベースプレート９を接着するための加圧エリアが網かけ部分として示されている。半導体素子基板１１２上の半導体素子１００，２００が載置された領域（ベース基板領域１１２ｂ）を矩形で取り囲むように、ベース基板領域１１２ｂの端部に帯状の加圧エリア５００が設けられている。この点は、第１の実施形態と同様である。また、半導体素子基板１１２が均一に接着されるように、半導体素子基板１１２上の非切り欠き領域１１２ａにも加圧エリア５０２が設けられる。上述したとおり、半導体素子基板１１２上の非切り欠き領域１１２ａに載置された接続端子１３２には、切り欠きが設けられている。この切り欠き部分により、上面側から見て、半導体素子基板１１２の上面の一部が露出し、視認可能となっている。具体的には、接続端子１３２の切り欠きは、一対（２つ）の半導体素子基板１１２のそれぞれが、他方の半導体素子基板１１２と対向する側とその反対側の２箇所に設けられている。そして、上面側から見て、当該２箇所の切り欠きにより露出する半導体素子基板１１２の上面を含む、帯状の加圧エリア５０２が、半導体素子基板１１２の長手方向に設けられている。
これにより、非切り欠き領域１１２ａの、他の半導体素子基板１１２と対向する側の端部に、接続端子１３２の長手方向と平行して帯状の加圧エリア（図１の加圧エリア５０１）を設ける必要がない。そのため、半導体素子基板１１２の長手方向（他方の半導体素子基板１１２と対向する方向）における、非切り欠き領域１１２ａの長さを短くすることができ、半導体素子基板１１２は、長手方向を短くすることが可能となる。これにより、上アームと下アームを構成する各半導体素子基板アッセンブリ１０が対向する方向に占める長さを更に短縮することが可能となり、半導体装置２の更なる小型化を図ることが可能となる。
また、上述したとおり、半導体素子基板アッセンブリ１０を他のアーム、レッグや他の基板と接続させるため、接続端子１３２の平板部１３２ａには、バスバー（不図示）等の接続部材が接続される。本実施形態においては、接続端子１３２の平板部１３２ａにバスバーを接合するためのレーザー溶接エリアが設けられているが、角Ｒ部（曲線部）１３２ｃを含む脚部１３２ｂに切り欠き部分を設け、１３２ａには、切り欠き部分を設けていない。これにより、上述した接続端子１３２に切り欠きを設けることによる半導体装置２の小型化と接続端子１３２に設けられるレーザー溶接エリアの両立を図ることができる。
以上、本発明を実施するための形態について詳述したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
上述した各実施形態において、半導体素子基板１１，１１２が絶縁性を有する樹脂シート８を介してベースプレート９に接着される例を用いて説明をしたが、必ずしも樹脂シートを介して接着される必要はない。半導体素子基板１１，１１２とベースプレート９の間に絶縁層を構成し、かつ、接着可能なものであれば良く、例えば、樹脂接着剤等でもよい。
また、上述した各実施形態において、半導体素子１００，２００が下半田層２０Ａ，２０Ｂを介して接合される半導体素子基板１１，１１２は、ヒートスプレッダであったが、半導体素子１００，２００は、任意の半導体素子基板に配置されてよい。例えば、半導体素子１００，２００が下半田層２０Ａ，２０Ｂを介して接合される半導体素子基板は、セラミック基板の両面に導電体層を構成した電気的絶縁性を有する絶縁基板（ＤＢＡ、ＤＢＣ等）であってもよい。また、半導体素子基板１１，１１２が絶縁基板である場合には、半導体素子基板１１，１１２は、例えば、絶縁性を有さない接着剤により、ベースプレート９に接着されてよい。また、半導体素子基板１１，１１２の下面（半導体素子１００，２００が載置されない面）にランド部を設け、当該ランド部とベースプレートを半田付け等により接合してもよい。
また、上述した各実施形態においては、半導体素子基板１１，１１２に載置される半導体素子１００，２００は、半導体素子１００，２００それぞれ２個であり、半導体素子１００，２００が２対の構成になっているが、この構成には限られない。例えば、半導体素子１００，２００それぞれ１個ずつの１対で、インバータの各アームを構成してもよいし、３対以上で、構成してもよい。
また、上述の各実施形態で、半導体装置１，２は、ハイブリッド自動車または電気自動車等に用いられるインバータに適用されるものであったが、他の用途に用いるインバータに適用されてよい。例えば、鉄道用、エレベータ用、家電用等に搭載されるインバータに適用することが可能である。さらに、半導体装置１，２は、インバータ以外の装置、例えば、コンバータ等に適用されてもよい。
１，２ 半導体装置
８ ベースプレート
１１，１１２ 半導体素子基板
１１ａ，１１２ａ 非切り欠き領域
１１ｂ，１１２ｂ ベース基板領域（素子領域）
１１ｃ，１１２ｃ 切り欠き領域
１３，１３２ 半導体素子と離間して配置される接続端子（接続端子）
１３ａ，１３２ａ 平板部
１３ｂ，１３２ｂ 脚部
１３ｃ，１３２ｃ 角Ｒ部（曲線部）
１００，２００ 半導体素子

Claims (6)

  1. 所定方向に対向して並設される、それぞれ半導体素子と接続端子とが載置される載置面を有する一対の半導体素子基板の配置構造であって、
    前記一対の半導体素子基板はそれぞれ、他方の半導体素子基板と対向する対向側に、切り欠きが設けられた切り欠き領域と、切り欠きが設けられていない前記接続端子が載置される非切り欠き領域と、を有し、
    前記一対の半導体素子基板同士は、一方の半導体素子基板の前記非切り欠き領域が他方の半導体素子基板の前記切り欠き領域に載置されることを特徴とする、
    半導体素子基板の配置構造。
  2. 前記一対の半導体素子基板はそれぞれ、前記対向側とは前記所定方向の反対側に、前記半導体素子が載置される素子領域を有することを特徴とする、
    請求項１に記載の半導体素子基板の配置構造。
  3. 請求項１又は２に記載の一対の半導体素子基板と、
    前記一対の半導体素子基板が配置されるベースプレートと、
    各半導体素子基板の載置面に載置される半導体素子と、
    各半導体素子基板の載置面に載置される接続端子と、
    を備える半導体装置であって、
    前記接続端子は、前記半導体素子の下面側の端子を載置面側に表出させるための端子であることを特徴とする半導体装置。
  4. 請求項１又は２に記載の一対の半導体素子基板と、
    前記一対の半導体素子基板が配置されるベースプレートと、
    各半導体素子基板の載置面に載置される半導体素子と、
    各半導体素子基板の載置面に載置される接続端子と、
    を備える半導体装置であって、
    前記半導体素子は、スイッチング素子とダイオード素子とを含み、
    前記一対の半導体素子基板それぞれに、他方の半導体素子基板と対向する側から順に、前記接続端子、前記ダイオード素子、及び前記スイッチング素子が載置されていることを特徴とする半導体装置。
  5. 請求項１又は２に記載の一対の半導体素子基板と、
    前記一対の半導体素子基板が配置されるベースプレートと、
    各半導体素子基板の載置面に載置される半導体素子と、
    各半導体素子基板の載置面に載置される接続端子と、
    を備える半導体装置であって、
    前記接続端子は、前記対向側に、上面側から見て該半導体素子基板の上面が露出するように切り欠かれた切り欠き部を有することを特徴とする半導体装置。
  6. 前記接続端子は、
    前記半導体素子基板の載置面から垂直方向に延びる脚部と、
    前記半導体素子基板の載置面から上方に離間し、該載置面に略平行している平板部と、
    前記脚部と前記平板部とを曲線で丸みを持たせて接続する曲線部と、を有し、
    前記切り欠き部は、前記曲線部を含む前記脚部の一部を切り欠いて設けられていることを特徴とする、
    請求項５に記載の半導体装置。
JP2013069698A 2013-03-28 2013-03-28 半導体素子基板の配置構造、半導体装置 Pending JP2014192512A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013069698A JP2014192512A (ja) 2013-03-28 2013-03-28 半導体素子基板の配置構造、半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013069698A JP2014192512A (ja) 2013-03-28 2013-03-28 半導体素子基板の配置構造、半導体装置

Publications (1)

Publication Number Publication Date
JP2014192512A true JP2014192512A (ja) 2014-10-06

Family

ID=51838465

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013069698A Pending JP2014192512A (ja) 2013-03-28 2013-03-28 半導体素子基板の配置構造、半導体装置

Country Status (1)

Country Link
JP (1) JP2014192512A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016181676A (ja) * 2015-03-24 2016-10-13 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2016181675A (ja) * 2015-03-24 2016-10-13 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016181676A (ja) * 2015-03-24 2016-10-13 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2016181675A (ja) * 2015-03-24 2016-10-13 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

Similar Documents

Publication Publication Date Title
JP6394489B2 (ja) 半導体装置
KR101522089B1 (ko) 반도체 장치
JP6160780B2 (ja) ３レベル電力変換装置
JP6610568B2 (ja) 半導体装置
JP2010153527A (ja) 半導体モジュール冷却装置
WO2005119896A1 (ja) インバータ装置
JP2008042074A (ja) 半導体装置及び電力変換装置
CN113557603B (zh) 半导体装置
JP2013191788A (ja) 半導体モジュール及び半導体装置
JP2012004543A (ja) 半導体ユニットおよびそれを用いた半導体装置
JP2015099846A (ja) 半導体装置および半導体装置の製造方法
JP3673776B2 (ja) 半導体モジュール及び電力変換装置
JP6354674B2 (ja) 半導体装置
JP2011211017A (ja) 半導体モジュールおよびそれを備えた半導体装置
JP2013125889A (ja) 半導体装置
JP2021082804A (ja) 半導体モジュール
JP2009021445A (ja) インバータ装置
JP2014192512A (ja) 半導体素子基板の配置構造、半導体装置
WO2018142864A1 (ja) 半導体モジュール、電気自動車およびパワーコントロールユニット
JP2013045847A (ja) 半導体モジュール
JP2010016925A (ja) 電力半導体モジュールおよびこれを備えた半導体電力変換装置
JP2014096412A (ja) 半導体モジュール
JP5231880B2 (ja) 電力半導体モジュールおよびこれを備えた半導体電力変換装置
JP7059970B2 (ja) 半導体装置
JP2013098343A (ja) 半導体装置とその製造方法