以下には、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図1(A)は、この発明の一実施形態に係るチップ抵抗器10の外観構成を示す図解的な斜視図であり、図1(B)は、チップ抵抗器10が基板上に実装された状態を示す側面図である。
図1(A)を参照して、この発明の一実施形態に係るチップ抵抗器10は、基板11上に形成された第1接続電極12と、第2接続電極13と、抵抗回路網14とを備えている。基板11は、平面視略長方形状の直方体形状で、一例として、長辺方向の長さL=0.3mm、短辺方向の幅W=0.15mm、厚みT=0.1mm程度の大きさの微少なチップである。基板11は、平面視で角が面取りされた角ラウンド形状であってもよい。基板は、たとえばシリコン、ガラス、セラミック等で形成することができる。以下の実施形態では、基板11がシリコン基板の場合を例にとって説明する。
チップ抵抗器10は、図21に示すように、半導体ウエハ(シリコンウエハ)上に格子状に多数個のチップ抵抗器10が形成され、半導体ウエハ(シリコンウエハ)が切断されて個々のチップ抵抗器10に分離されることにより得られる。
シリコン基板11上において、第1接続電極12はシリコン基板11の一方短辺111に沿って設けられた短辺111方向に長手の矩形電極である。第2接続電極13は、シリコン基板11上の他方短辺112に沿って設けられた短辺112方向に長手の矩形電極である。抵抗回路網14は、シリコン基板11上の第1接続電極12と第2接続電極13とで挟まれた中央領域(回路形成面または素子形成面)に設けられている。そして、抵抗回路網14の一端側は第1接続電極12に電気的に接続されており、抵抗回路網14の他端側は第2接続電極13に電気的に接続されている。これら第1接続電極12、第2接続電極13および抵抗回路網14は、たとえば一例として、シリコン基板11上に半導体製造プロセスを用いて設けることができる。換言すれば、半導体装置を製造するための装置、設備を使用してディスクリートなチップ抵抗器10を製造することができる。特に、後述するフォトリソグラフィプロセスを用いることにより、微細で正確なレイアウトパターンの抵抗回路網14を形成することができる。
第1接続電極12および第2接続電極13は、それぞれ、外部接続電極として機能する。チップ抵抗器10が回路基板15に実装された状態においては、図1(B)に示すように、第1接続電極12および第2接続電極13が、それぞれ、回路基板15の回路(図示せず)と半田により電気的かつ機械的に接続される。この実施形態では、外部接続電極として機能する第1接続電極12および第2接続電極13は、金(Au)または銅(Cu)で形成されており、その接続端である表面には、予め半田層が設けられている。このため、実装時に半田印刷の必要がなく、実装の容易なチップ抵抗器となっている。
図2は、チップ抵抗器10の平面図であり、第1接続電極12、第2接続電極13および抵抗回路網14の配置関係ならびに抵抗回路網14の平面視の構成(レイアウトパターン)が示されている。
図2を参照して、チップ抵抗器10は、シリコン基板上面の一方短辺111に長辺が沿うように配置された平面視略矩形をした第1接続電極12と、シリコン基板上面の他方短辺112に長辺が沿うように配置された平面視略矩形をした第2接続電極13と、第1接続電極12および第2接続電極13間の平面視矩形の領域に設けられた抵抗回路網14とを含んでいる。
抵抗回路網14には、シリコン基板11上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体R(図2の例では、行方向(シリコン基板の長手方向)に沿って8個の単位抵抗体Rが配列され、列方向(シリコン基板の幅方向)に沿って44個の単位抵抗体Rが配列され、合計352個の単位抵抗体Rを含む構成)を有している。そして、これら多数個の単位抵抗体Rの1〜64個の所定の個数が(導体で形成された配線膜で)電気的に接続されて、接続された単位抵抗体Rの数に応じた複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は導体膜C(導体で形成された配線膜)で所定の態様に接続されている。
さらに、抵抗回路を抵抗回路網14に電気的に組み込んだり、または、抵抗回路網14から電気的に分離するために溶断可能な複数のヒューズ膜F(導体で形成された配線膜)が設けられている。複数のヒューズ膜Fは、第2接続電極13の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズ膜Fおよび接続用導体膜Cが隣接するように配列され、その配列方向が直線状になるように配置されている。
図3Aは、図2に示す抵抗回路網14の一部分を拡大して描いた平面図であり、図3Bおよび図3Cは、それぞれ、抵抗回路網14における単位抵抗体Rの構造を説明するために描いた長さ方向の縦断面図および幅方向の縦断面図である。
図3A、図3Bおよび図3Cを参照して、単位抵抗体Rの構成について説明をする。 基板としてのシリコン基板11の上面には絶縁層(SiO2)19が形成され、絶縁層19上に抵抗体膜20が配置されている。抵抗体膜20は、TiN、TiONまたはTiSiONにより形成される。この抵抗体膜20は、第1接続電極12と第2接続電極13との間を平行に直線状に延びる複数本の抵抗体膜(以下「抵抗体膜ライン」という)とされており、抵抗体膜ライン20は、ライン方向に所定の位置で切断されている場合がある。抵抗体膜ライン20上には、導体膜片21としてのアルミニウム膜が積層されている。各導体膜片21は、抵抗体膜ライン20上に、ライン方向に一定間隔Rを開けて積層されている。
この構成の抵抗体膜ライン20および導体膜片21の電気的特徴を回路記号で示すと、図4の通りである。すなわち、図4(A)に示すように、所定間隔Rの領域の抵抗体膜ライン20部分が、それぞれ、一定の抵抗値rの単位抵抗体Rを形成している。導体膜片21が積層された領域は、当該導体膜片21で抵抗体膜ライン20が短絡されている。よって、図4(B)に示す抵抗rの単位抵抗体Rの直列接続からなる抵抗回路が形成されている。
また、隣接する抵抗体膜ライン20同士は抵抗体膜ライン20および導体膜片21で接続されているから、図3Aに示す抵抗回路網は、図4(C)に示す抵抗回路を構成している。
図3Bおよび図3Cに示す図解的な断面図において、参照番号11はシリコン基板、19は絶縁層としての二酸化シリコンSiO2層、20は絶縁層19上に形成されたTiN、TiONまたはTiSiONの抵抗体膜、21はアルミニウム(Al)の配線膜、22は保護膜としてのSiN膜、23は保護層としてのポリイミド層を示している。
なお、かかる構成の抵抗回路網14の製造プロセスについては、後に詳述する。
この実施形態では、シリコン基板上11に形成された抵抗回路網14に含まれる単位抵抗体Rは、抵抗体膜ライン20と、抵抗体膜ライン20上に、ライン方向に一定間隔をあけて積層された複数の導体膜片21とを含み、導体膜片21が積層されていない一定間隔R部分の抵抗体膜ライン20が、1個の単位抵抗体Rを構成している。単位抵抗体Rを構成している抵抗体膜ライン20は、その形状および大きさが全て等しい。よって、基板上に作り込んだ同形同大の抵抗体膜は、ほぼ同値になるという特性に基づき、シリコン基板11上にマトリックス状に配列された多数個の単位抵抗体Rは、等しい抵抗値を有している。
抵抗体膜ライン20上に積層された導体膜片21は、単位抵抗体Rを形成するとともに、複数個の単位抵抗体Rを接続して抵抗回路を構成するための接続用配線膜の役目も果たしている。
図5(A)は、図2に示すチップ抵抗器10の平面図の一部分を拡大して描いたヒューズ膜Fを含む領域の部分拡大平面図であり、図5(B)は、図5(A)のB−Bに沿う断面構造を示す図である。
図5(A)(B)に示すように、ヒューズ膜Fも、抵抗体膜20上に積層された配線膜21により形成されている。すなわち、単位抵抗体Rを形成する抵抗体膜ライン20上に積層された導体膜片21と同じレイヤーに、導体膜片21と同じ金属材料であるアルミニウム(Al)により形成されている。なお、導体膜片21は、前述したように、抵抗回路を形成するために、複数個の単位抵抗体Rを電気的に接続する接続用導体膜Cとしても用いられている。
つまり、抵抗体膜20上に積層された同一レイヤーにおいて、単位抵抗体R形成用の配線膜、抵抗回路を形成するための接続用配線膜、抵抗回路網14を構成するための接続用配線膜、ヒューズ膜、ならびに抵抗回路網14を第1接続電極12および第2接続電極13に接続するための配線膜が、同一の金属材料(たとえばアルミニウム)を用いて、同じ製造プロセス(たとえばスパッタリングおよびフォトリソグラフィプロセス)によって形成されている。これにより、このチップ抵抗器10の製造プロセスが簡略化され、また、各種配線膜を共通のマスクを利用して同時に形成できる。さらに、抵抗体膜20とのアライメント性も向上する。
図6は、図2に示す抵抗回路網14における複数種類の抵抗回路を接続する接続用導体膜Cおよびヒューズ膜Fの配列関係と、その接続用導体膜Cおよびヒューズ膜Fに接続された複数種類の抵抗回路との接続関係を図解的に示す図である。
図6を参照して、第1接続電極12には、抵抗回路網14に含まれる基準抵抗回路R8の一端が接続されている。基準抵抗回路R8は、8個の単位抵抗体Rの直列接続からなり、その他端はヒューズ膜F1に接続されている。
ヒューズ膜F1と接続用導体膜C2とには、64個の単位抵抗体Rの直列接続からなる抵抗回路R64の一端および他端が接続されている。
接続用導体膜C2とヒューズ膜F4とには、32個の単位抵抗体Rの直列接続からなる抵抗回路R32の一端および他端が接続されている。
ヒューズ膜F4と接続用導体膜C5とには、32個の単位抵抗体Rの直列接続からなる抵抗回路体R32の一端および他端が接続されている。
接続用導体膜C5とヒューズ膜F6とには、16個の単位抵抗体Rの直列接続からなる抵抗回路R16の一端および他端が接続されている。
ヒューズ膜F7および接続用導体膜C9には、8個の単位抵抗体Rの直列接続からなる抵抗回路R8の一端および他端が接続されている。
接続用導体膜C9およびヒューズ膜F10には、4個の単位抵抗体Rの直列接続からなる抵抗回路R4の一端および他端が接続されている。
ヒューズ膜F11および接続用導体膜C12には、2個の単位抵抗体Rの直列接続からなる抵抗回路R2の一端および他端が接続されている。
接続用導体膜C12およびヒューズ膜F13には、1個の単位抵抗体Rからなる抵抗回路体R1の一端および他端が接続されている。
ヒューズ膜F13および接続用導体膜C15には、2個の単位抵抗体Rの並列接続からなる抵抗回路R/2の一端および他端が接続されている。
接続用導体膜C15およびヒューズ膜F16には、4個の単位抵抗体Rの並列接続からなる抵抗回路R/4の一端および他端が接続されている。
ヒューズ膜F16および接続用導体膜C18には、8個の単位抵抗体Rの並列接続からなる抵抗回路R/8の一端および他端が接続されている。
接続用導体膜C18およびヒューズ膜F19には、16個の単位抵抗体Rの並列接続からなる抵抗回路R/16の一端および他端が接続されている。
ヒューズ膜F19および接続用導体膜C22には、32個の単位抵抗体Rの並列接続からなる抵抗回路R/32が接続されている。
複数のヒューズ膜Fおよび接続用導体膜Cは、それぞれ、ヒューズ膜F1、接続用導体膜C2、ヒューズ膜F3、ヒューズ膜F4、接続用導体膜C5、ヒューズ膜F6、ヒューズ膜F7、接続用導体膜C8、接続用導体膜C9、ヒューズ膜F10、ヒューズ膜F11、接続用導体膜C12、ヒューズ膜F13、ヒューズ膜F14、接続用導体膜C15、ヒューズ膜F16、ヒューズ膜F17、接続用導体膜C18、ヒューズ膜F19、ヒューズ膜F20、接続用導体膜C21、接続用導体膜C22が、直線状に配置されて直列に接続されている。各ヒューズ膜Fが溶断されると、ヒューズ膜Fに隣接接続された接続用導体膜Cとの間の電気的接続が遮断される構成である。
この構成を、電気回路図で示すと図7の通りである。すなわち、全てのヒューズ膜Fが溶断されていない状態では、抵抗回路網14は、第1接続電極12および第2接続電極13間に設けられた8個の単位抵抗体Rの直列接続からなる基準抵抗回路R8(抵抗値8r)の抵抗回路を構成している。たとえば、1個の単位抵抗体Rの抵抗値rをr=80Ωとすれば、8r=640Ωの抵抗回路により、第1接続電極12および第2接続電極13が接続されたチップ抵抗器10が構成されている。
そして、基準抵抗回路R8以外の複数種類の抵抗回路には、それぞれ、ヒューズ膜Fが並列的に接続され、各ヒューズ膜Fによりこれら複数種類の抵抗回路は短絡された状態となっている。つまり、基準抵抗回路R8には、12種類13個の抵抗回路R64〜R/32が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズ膜Fにより短絡されているので、電気的にみると、各抵抗回路は抵抗回路網14に組み込まれてはいない。
この実施形態に係るチップ抵抗器10は、要求される抵抗値に応じて、ヒューズ膜Fを選択的に、たとえばレーザー光で溶断する。それにより、並列的に接続されたヒューズ膜Fが溶断された抵抗回路は、抵抗回路網14に組み込まれることになる。よって、抵抗回路網14の全体の抵抗値を、溶断されたヒューズ膜Fに対応する抵抗回路が直列に接続されて組み込まれた抵抗値を有する抵抗回路網とすることができる。
換言すれば、この実施形態に係るチップ抵抗器10は、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路(たとえば、F1、F4、F13が溶断されると、抵抗回路R64、R32、R1の直列接続)を抵抗回路網に組み込むことができる。そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網14の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器10とすることができる。
また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Rが、直列に1個、2個、4個、8個、16個、32個、および64個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Rが並列に2個、4個、8個、16個、および32個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そして、これらがヒューズ膜Fで短絡された状態で直列に接続されている。よって、ヒューズ膜Fを選択的に溶断することにより、抵抗回路網14全体の抵抗値を、小さな抵抗値から大きな抵抗値まで、広範囲の間で、任意の抵抗値に設定することができる。
図8は、この発明の他の実施形態に係るチップ抵抗器30の平面図であり、第1接続電極12、第2接続電極13および抵抗回路網4の配置関係ならびに抵抗回路網14の平面視の構成が示されている。
チップ抵抗器30が、前述したチップ抵抗器10と異なるところは、抵抗回路網14における単位抵抗体Rの接続態様である。
すなわち、チップ抵抗器30の抵抗回路網14には、シリコン基板上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体R(図8の構成では、行方向(シリコン基板の長手方向)に沿って8個の単位抵抗体Rが配列され、列方向(シリコン基板の幅方向)に沿って44個の単位抵抗体Rが配列され、合計352個の単位抵抗体Rを含む構成)を有している。そして、これら多数個の単位抵抗体Rの1〜128個の所定個数が電気的に接続されて、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、回路網接続手段としての導体膜およびヒューズ膜Fにより並列態様で接続されている。複数のヒューズ膜Fは、第2接続電極13の内側辺沿いに、配置領域が直線状になるように配列されており、ヒューズ膜Fが溶断されると、ヒューズ膜に接続された抵抗回路が抵抗回路網14から電気的に分離される構成である。
なお、抵抗回路網14を構成する多数個の単位抵抗体Rの構造や、接続用導体膜、ヒューズ膜Fの構造は、先に説明したチップ抵抗器10における対応する部位の構造と同様であるから、ここでの説明については省略する。
図9は、図8に示す抵抗回路網における複数種類の抵抗回路の接続態様と、それらを接続するヒューズ膜Fの配列関係ならびにヒューズ膜Fに接続された複数種類の抵抗回路の接続関係を図解的に示す図である。
図9を参照して、第1接続電極12には、抵抗回路網14に含まれる基準抵抗回路R/16の一端が接続されている。基準抵抗回路R/16は、16個の単位抵抗体Rの並列接続からなり、その他端は残りの抵抗回路が接続される接続用導体膜Cに接続されている。 ヒューズ膜F1と接続用導体膜Cとには、128個の単位抵抗体Rの直列接続からなる抵抗回路R128の一端および他端が接続されている。
ヒューズ膜F5と接続用導体膜Cとには、64個の単位抵抗体Rの直列接続からなる抵抗回路R64の一端および他端が接続されている。
抵抗膜F6と接続用導体膜Cとには、32個の単位抵抗体Rの直列接続からなる抵抗回路R32の一端および他端が接続されている。
ヒューズ膜F7と接続用導体膜Cとには、16個の単位抵抗体Rの直列接続からなる抵抗回路R16の一端および他端が接続されている。
ヒューズ膜F8と接続用導体膜Cとには、8個の単位抵抗体Rの直列接続からなる抵抗回路R8の一端および他端が接続されている。
ヒューズ膜F9と接続用導体膜Cとには、4個の単位抵抗体Rの直列接続からなる抵抗回路R4の一端および他端が接続されている。
ヒューズ膜F10と接続用導体膜Cとには、2個の単位抵抗体Rの直列接続からなる抵抗回路R2の一端および他端が接続されている。
ヒューズ膜F11と接続用導体膜Cとには、1個の単位抵抗体Rの直列接続からなる抵抗回路R1の一端および他端が接続されている。
ヒューズ膜F12と接続用導体膜Cとには、2個の単位抵抗体Rの並列接続からなる抵抗回路R/2の一端および他端が接続されている。
ヒューズ膜F13と接続用導体膜Cとには、4個の単位抵抗体Rの並列接続からなる抵抗回路R/4の一端および他端が接続されている。
ヒューズ膜F14、F15、F16は電気的に接続されており、これらヒューズ膜F14、F15、F16と接続用導体Cとには、8個の単位抵抗体Rの並列接続からなる抵抗回路R/8の一端および他端が接続されている。
ヒューズ膜F17、F18、F19、F20、F21は電気的に接続されており、これらヒューズ膜F17〜F21と接続用導体膜Cとには、16個の単位抵抗体Rの並列接続からなる抵抗回路R/16の一端および他端が接続されている。
ヒューズ膜Fは、ヒューズ膜F1〜F21の21個備えられていて、これらは全て第2接続電極13に接続されている。
かかる構成であるから、抵抗回路の一端が接続されたいずれかのヒューズ膜Fが溶断されると、そのヒューズ膜Fに一端が接続された抵抗回路は、抵抗回路網14から電気的に切り離される。
図9の構成、すなわちチップ抵抗器30に備えられた抵抗回路網14の構成を、電気回路図で示すと図10の通りである。全てのヒューズ膜Fが溶断されていない状態では、抵抗回路網14は、第1接続電極14および第2接続電極13間に、基準抵抗回路R/16と、12種類の抵抗回路R/16、R/8、R/4、R/2、R1、R2、R4、R8、R16、R32、R64、R128の並列接続回路との直列接続回路を構成している。
そして、基準抵抗回路R/16以外の12種類の抵抗回路には、それぞれ、ヒューズ膜Fが直列に接続されている。よって、この抵抗回路網14を有するチップ抵抗器30では、要求される抵抗値に応じて、ヒューズ膜Fを選択的に、たとえばレーザー光で溶断すれば、溶断されたヒューズ膜Fに対応する抵抗回路(ヒューズ膜Fが直列に接続された抵抗回路)は、抵抗回路網14から電気的に分離され、チップ抵抗器10の抵抗値を調整することができる。
換言すれば、この実施形態に係るチップ抵抗器30も、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路を抵抗回路網から電気的に分離することができる。そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網14の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器30とすることができる。
また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Rが、直列に1個、2個、4個、8個、16個、32個、64個および128個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Rが並列に2個、4個、8個、16個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の並列抵抗回路を備えている。よって、ヒューズ膜Fを選択的に溶断することにより、抵抗回路網14全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値に設定することができる。
図11は、この発明の他の実施形態としてのチップコンデンサの平面図であり、図12はその断面図であって、図11の切断面線XII−XIIから見た切断面が示されている。さらに、図13は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。
チップコンデンサ1は、基板2と、基板2上に配置された第1外部電極3と、同じく基板2上に配置された第2外部電極4とを備えている。基板2は、この実施形態では、平面視において四隅を面取りした矩形形状を有している。矩形形状は、例えば、0.3mm×0.15mm程度の寸法である。基板2の長手方向両端部に第1外部電極3および第2外部電極4がそれぞれ配置されている。第1外部電極3および第2外部電極4は、この実施形態では、基板2の短手方向に延びたほぼ矩形の平面形状を有し、基板2の角に対応する各2箇所に面取り部を有している。基板2上には、第1外部電極3および第2外部電極4の間のキャパシタ配置領域5内に、複数のキャパシタ要素C1〜C9が配置されている。複数のキャパシタ要素C1〜C9は、複数のヒューズユニット7を介してそれぞれ第1外部電極3に電気的に接続されている。
図12および図13に示されているように、基板2の表面には絶縁膜8が形成されていて、絶縁膜8の表面に下部電極膜51が形成されている。下部電極膜51は、キャパシタ配置領域5のほぼ全域にわたっているとともに、第2外部電極4の直下の領域にまで延びて形成されている。より具体的には、下部電極膜51は、キャパシタ要素C1〜C9の共通の下部電極として機能するキャパシタ電極領域51Aと、外部電極引き出しのためのパッド領域51Bとを有している。キャパシタ電極領域51Aがキャパシタ配置領域5に位置していて、パッド領域51Bが第2外部電極4の直下に位置している。
キャパシタ配置領域5において下部電極膜51(キャパシタ電極領域51A)を覆うように容量膜(誘電体膜)52が形成されている。容量膜52は、キャパシタ電極領域51Aの全域にわたって連続しており、この実施形態では、さらに第1外部電極3の直下の領域にまで延び、キャパシタ配置領域5外の絶縁膜8を覆っている。
容量膜52の上には、上部電極膜53が形成されている。図1では、明瞭化のために、上部電極膜53に細ドットを付して示してある。上部電極膜53は、キャパシタ配置領域5に位置するキャパシタ電極領域53Aと、第1外部電極3の直下に位置するパッド領域53Bと、パッド領域53Bとキャパシタ電極領域53Aとの間に配置されたヒューズ領域53Cとを有している。
キャパシタ電極領域53Aにおいて、上部電極膜53は、複数の電極膜部分131〜139に分割されている。この実施形態では、各電極膜部分131〜139は、いずれも矩形形状に形成されていて、ヒューズ領域53Cから第2外部電極4に向かって帯状に延びている。複数の電極膜部分131〜139は、複数種類の対向面積で、容量膜52を挟んで下部電極膜51に対向している。より具体的には、電極膜部分131〜139の下部電極膜51に対する対向面積は、1:2:4:8:16:32:64:128:128となるように定められていてもよい。すなわち、複数の電極膜部分131〜139は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が2の等比数列をなすように設定された対向面積を有する複数の電極膜部分131〜138(または131〜137,139)を含む。これによって、各電極膜部分131〜139と容量膜12を挟んで対向する下部電極膜51とによってそれぞれ構成される複数のキャパシタ要素C1〜C9は、互いに異なる容量値を有する複数のキャパシタ要素を含む。電極膜部分131〜139の対向面積の比が前述の通りである場合、キャパシタ要素C1〜C9の容量値の比は、当該対向面積の比と等しく、1:2:4:8:16:32:64:128:128となる。すなわち、複数のキャパシタ要素C1〜C9は、公比が2の等比数列をなすように容量値が設定された複数のキャパシタ要素C1〜C8(またはC1〜C7,C9)を含むことになる。
この実施形態では、電極膜部分131〜135は、幅が等しく、長さの比を1:2:4:8:16に設定した帯状に形成されている。また、電極膜部分135,136,137,138,139は、長さが等しく、幅の比を1:2:4:8:8に設定した帯状に形成されている。電極膜部分135〜139は、キャパシタ配置領域5の第1外部電極3側の端縁から第2外部電極4側の端縁までの範囲に渡って延びて形成されており、電極膜部分131〜134は、それよりも短く形成されている。
パッド領域53Bは、第1外部電極3とほぼ相似形に形成されており、基板2の角部に対応する2つの面取り部を有するほぼ矩形の平面形状を有している。このパッド領域53Bの一つの長辺(基板2の周縁に対して内方側の長辺)に沿ってヒューズ領域53Cが配置されている。ヒューズ領域53Cは、パッド領域53Bの前記1つの長辺に沿って配列された複数のヒューズユニット7を含む。ヒューズユニット7は、上部電極膜53のパッド領域53Bと同じ材料で一体的に形成されている。複数の電極膜部分131〜139は、1つまたは複数個のヒューズユニット7と一体的に形成されていて、それらのヒューズユニット7を介してパッド領域53Bに接続され、このパッド領域53Bを介して第1外部電極3に電気的に接続されている。面積の比較的小さな電極膜部分131〜136は、一つのヒューズユニット7によってパッド領域53Bに接続されており、面積の比較的大きな電極膜部分137〜139は複数個のヒューズユニット7を介してパッド領域53Bに接続されている。全てのヒューズユニット7が用いられる必要はなく、この実施形態では、一部のヒューズユニット7は未使用である。
ヒューズユニット7は、パッド領域53Bとの接続のための第1幅広部7Aと電極膜部分131〜139との接続のための第2幅広部7Bと、第1および第2幅広部7A,7Bの間を接続する幅狭部7Cとを含む。幅狭部7Cは、レーザ光によって切断(溶断)することができるように構成されている。それによって、電極膜部分131〜139のうち不要な電極膜部分をヒューズユニット7の切断によって第1および第2外部電極3,4から電気的に切り離すことができる。
図11および図13では図示を省略したが、図12に表れている通り、上部電極膜53の表面を含むチップコンデンサ1の表面はパッシベーション膜9によって覆われている。パッシベーション膜9は、たとえば窒化膜からなっていて、チップコンデンサ1の上面のみならず、基板2の側面まで延びて、この側面をも覆うように形成されている。さらに、パッシベーション膜9の上には、ポリイミド樹脂等からなる樹脂膜50が形成されている。樹脂膜50は、チップコンデンサ1の上面を覆い、さらに基板2の側面に至って、当該側面上のパッシベーション膜9を覆うように形成されている。
パッシベーション膜9および樹脂膜50は、チップコンデンサ1の表面を保護する保護膜である。これらには、第1外部電極3および第2外部電極4に対応する領域にパッド開口26,27がそれぞれ形成されている。パッド開口26,27はそれぞれ上部電極膜53のパッド領域53Bの一部の領域、下部電極膜51のパッド領域51Bの一部の領域を露出させるようにパッシベーション膜9および樹脂膜50を貫通している。さらに、この実施形態では、第2外部電極4に対応したパッド開口27は、容量膜52をも貫通している。
パッド開口26,27には、第1外部電極3および第2外部電極4がそれぞれ埋め込まれている。これにより、第1外部電極3は上部電極膜53のパッド領域53Bに接合しており、第2外部電極4は下部電極膜51のパッド領域51Bに接合している。第1および第2外部電極3,4は、樹脂膜50の表面から突出するように形成されている。これにより、実装基板に対してチップコンデンサ1をフリップチップ接合することができる。
図14は、チップコンデンサ1の内部の電気的構成を示す回路図である。第1外部電極3と第2外部電極4との間に複数のキャパシタ要素C1〜C9が並列に接続されている。各キャパシタ要素C1〜C9と第1外部電極3との間には、一つまたは複数のヒューズユニット7でそれぞれ構成されたヒューズF1〜F9が直列に介装されている。
ヒューズF1〜F9が全て接続されているときは、チップコンデンサ1の容量値は、キャパシタ要素C1〜C9の容量値の総和に等しい。複数のヒューズF1〜F9から選択した1つまたは2つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサ1の容量値が減少する。
そこで、パッド領域51B,53Bの間の容量値(キャパシタ要素C1〜C9の総容量値)を測定し、その後に所望の容量値に応じてヒューズF1〜F9から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み(レーザトリミング)を行うことができる。とくに、キャパシタ要素C1〜C8の容量値が、公比2の等比数列をなすように設定されていれば、最小の容量値(当該等比数列の初項の値)であるキャパシタ要素C1の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。
たとえば、キャパシタ要素C1〜C9の容量値は次のように定められていてもよい。
C1=0.03125pF
C2=0.0625pF
C3=0.125pF
C4=0.25pF
C5=0.5pF
C6=1pF
C7=2pF
C8=4pF
C9=4pF
この場合、0.03125pFの最小合わせ込み精度でチップコンデンサ1の容量を微調整できる。また、ヒューズF1〜F9から切断すべきヒューズを適切に選択することで、0.1pF〜10pFの間の任意の容量値のチップコンデンサ1を提供することができる。
以上のように、この実施形態によれば、第1外部電極3および第2外部電極4の間に、ヒューズF1〜F9によって切り離し可能な複数のキャパシタ要素C1〜C9が設けられている。キャパシタ要素C1〜C9は、異なる容量値の複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。それによって、ヒューズF1〜F9から1つまたは複数のヒューズを選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるチップコンデンサ1を提供できる。
チップコンデンサ1の各部の詳細について以下に説明を加える。
基板2は、たとえば平面視において0.3mm×0.15mm、0.4mm×0.2mm、または0.2mm×0.1mmなどの矩形形状(好ましくは、0.4mm×0.2mm以下の大きさ)を有していてもよい。キャパシタ配置領域5は、概ね、基板2の短辺の長さに相当する一辺を有する正方形領域となる。基板2の厚さは、150μm程度であってもよい。基板2は、たとえば、裏面側(キャパシタ要素C1〜C9が形成されていない表面)からの研削または研磨によって薄型化された基板であってもよい。基板2の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。
絶縁膜8は、酸化シリコン膜等の酸化膜であってもよい。その膜厚は、500Å〜2000Å程度であってもよい。
下部電極膜51は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。アルミニウム膜からなる下部電極膜51は、スパッタ法によって形成することができる。上部電極膜53も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。アルミニウム膜からなる上部電極膜53は、スパッタ法によって形成することができる。上部電極膜53のキャパシタ電極領域53Aを電極膜部分131〜139に分割し、かつヒューズ領域53Cを複数のヒューズユニット7に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。
容量膜52は、たとえば窒化シリコン膜で構成することができ、その膜厚は500Å〜2000Å(たとえば1000Å)とすることができる。容量膜52は、プラズマCVD(化学的気相成長)によって形成された窒化シリコン膜であってもよい。
パッシベーション膜9は、たとえば窒化シリコン膜で構成することができ、たとえばプラズマCVD法によって形成できる。その膜厚は、8000Å程度とされてもよい。樹脂膜50は、前述の通り、ポリイミド膜その他の樹脂膜で構成することができる。
図15は、この発明のさらに他の実施形態に係るチップコンデンサ31の構成を説明するための平面図である。図15において、前述の図11に示された各部と対応する部分には同一の参照符号を付して示す。
前述の実施形態に係るチップコンデンサ1では、上部電極膜53のキャパシタ電極領域53Aがそれぞれ帯状の電極膜部分131〜139に分割されている。この場合、図11に示すように、キャパシタ配置領域5内にキャパシタ要素として利用することができない領域が生じてしまい、小さな基板2上の限られた領域を有効に活用することができない。
そこで、図15に示す実施形態では、複数の電極膜部分131〜139がL字形の電極膜部分141〜149に分割されている。これによって、たとえば、図15の構成における電極膜部分149は、図11の構成の電極膜部分139の1.5倍の面積で下部電極膜51に対向することができる。よって、図11の第1の実施形態において電極膜部分139に対応したキャパシタ要素C9が4pFの容量を有しているとすれば、この実施形態における電極膜部分149を用いることで、キャパシタ要素C9は6pFの容量を有することができる。これにより、キャパシタ配置領域5内を有効に活用して、より広い範囲でチップコンデンサ1の容量値を設定することが可能となる。
なお、この実施形態においても、寄生容量の影響を受けないようにするため、基板2は、100Ω・cm以上の比抵抗を有する半導体により形成されている。
図16は、この発明のさらに他の実施形態に係るチップコンデンサ41の構成を説明するための分解斜視図であり、前述の実施形態の説明において用いた図13と同様にチップコンデンサ41の各部が表されている。
この実施形態では、上部電極膜53のキャパシタ電極領域53Aがキャパシタ配置領域5のほぼ全域にわたって連続する連続膜パターンに形成されている一方で、下部電極膜51のキャパシタ電極領域51Aが複数の電極膜部分151〜159に分割されている。電極膜部分151〜159は、図11に示す実施形態における電極膜部分131〜139と同様の形状および面積比に形成されてもよいし、図15に示す実施形態における電極膜部分141〜149と同様の形状および面積比に形成されてもよい。このようにして、電極膜部分151〜159と、容量膜52と、上部電極膜53とによって、複数のキャパシタ要素が構成されている。この複数のキャパシタ要素の少なくとも一部は、容量値の異なる(たとえば等比数列をなすように各容量値が設定された)キャパシタ要素群を構成している。
下部電極膜51は、さらに、キャパシタ電極領域51Aとパッド領域51Bとの間にヒューズ領域51Cを有している。ヒューズ領域51Cには、先の実施形態のヒューズユニット7と同様の複数のヒューズユニット47がパッド領域51Bに沿って一列に配列されている。各電極膜部分151〜159は、一つまたは複数のヒューズユニット47を介してパッド領域51Bに接続されている。
このような構成によっても、電極膜部分151〜159が互いに異なる対向面積で上部電極膜53に対向しており、これらはヒューズユニット47を切断することによって個別に切り離すことができる。したがって、先の実施形態の場合と同様の効果が得られる。とくに、複数の電極膜部分151〜159の少なくとも一部が公比2の等比数列をなすように設定した対向面積で上部電極膜53に対向するように形成しておくことで、先の実施形態の場合と同様に、所要の容量値に高精度で合わせ込んだチップコンデンサを提供できる。
なお、この実施形態においても、寄生容量の影響を受けないようにするため、基板2は、100Ω・cm以上の比抵抗を有する半導体により形成されている。
図17は、この発明の特徴である外部接続電極の構成の一例を示す図解的な断面図であり、たとえば図1〜5を参照して説明したチップ抵抗器10に適用された外部接続電極の構成が、図解的な部分縦断面図によって示されている。
図17を参照して、シリコン基板11上には絶縁層(SiO2)19が形成され、絶縁層19上に抵抗体膜20が配置されている。抵抗体膜20は、TiN、TiONまたはTiSiONにより形成されている。そして抵抗体膜20上におけるパッド領域11Aには、アルミニウム系金属、たとえばアルミニウムで形成された配線膜21が積層されている。抵抗体膜20および配線膜21が形成された基板11の上面は、たとえば窒化シリコン(SiN)で形成されたパッシベーション膜22で覆われており、さらにその上部は、たとえばポリイミドにより形成された保護層としての樹脂膜23で覆われている。樹脂膜23は、パッシベーション膜22の上面のみならず、基板11の側方にまで回り込むように上面および側面を覆っている。
外部接続電極としてのたとえば第1接続電極12は、次のようにして形成される。
まず、樹脂膜23に対して、第1接続電極12の開口に対応した領域に対する露光が行われ、その後現像工程を行うことにより、フォトリソグラフィによる樹脂膜23のパターニングが行われる。これにより、樹脂膜23の第1接続電極12のためのパッド開口12Aが形成される。その後、樹脂膜23を硬化するための熱処理(ポリイミドキュア)が行われ、熱処理によりポリイミド膜(樹脂膜)23が安定化される。次に、第1接続電極12を形成すべき位置に貫通孔12Aを有するポリイミド膜23をマスクとして、パッシベーション膜22のエッチングが行われる。これにより、配線膜21を第1接続電極12のパッド領域11Aにおいて露出させるパッド開口12Bが形成される。パッシベーション膜22のエッチングは、反応性イオンエッチング(RIE)によって行われてもよい。
次に、パッド開口12B、12A内に、たとえば無電解めっき法によって、外部接続電極としての第1接続電極12を成長させる。パッド開口12B、12A内での外部接続電極12の形成は、まず、パッド領域11Aにおいて露出している配線膜21上にニッケル層121が形成され、ニッケル層121上にパラジウム層122が形成され、さらにその上に金層が形成されるようにして、多層積層構造膜とするのが好ましい。ニッケル層121はアルミニウム系金属で形成された配線膜21との密着性の向上に寄与し、パラジウム層122はその上部に積層される金層123とアルミニウム系金属膜で形成された配線膜21との相互拡散を抑制する拡散防止層として機能する。第1接続電極12をこのようにNi、Pd、Auの3層構造または多層構造とすることにより、良好な接続電極とすることができる。
この発明に係る外部接続電極の特徴は、さらに、金層123の上面(外部接続電極の外部接続端)にはんだ層124が設けられていることである。はんだ層124は、たとえば素子表面部をはんだ槽にディップ(浸漬)することにより積層することができる。はんだ層124は、金層123の表面にのみ積層されるように、たとえば金層123の上面が、樹脂層(ポリイミド層)23の上面とほぼ面一としてもよい。あるいは、金層123の上面が、樹脂層(ポリイミド層)23の上面よりもやや窪んでいる状態であってもよい。また、金層123が樹脂層(ポリイミド層)23の上面からわずかに突出する状態(図17に示す状態)であっても構わない。
いずれにしろ、外部接続電極(第1接続電極)12の接続端面にはんだ層124を設けることにより、チップ抵抗器10を実装する際に、実装のためのはんだ印刷が不要になり、チップ抵抗器10を容易に実装できるという利点がある。
また、実装時にはんだ印刷を施す場合に比べて、はんだの使用量が少なく、はんだの節約ができる。さらには、はんだ印刷により付着するはんだフィレット(はんだ層の拡がり)を減らすことができ、微小なチップ抵抗器10を良好に実装することができる。
図18は、チップ抵抗器10に適用された他の外部接続電極構造を示す図解的な部分断面図である。
図18において、図17と同一または対応する部分には、同一の符号が付されている。 図18に示す外部接続電極の特徴は、パッド開口12B、12A内に露出した配線膜21上に銅(Cu)を材料とした電極層125が形成されていることである。銅層125は、パッド開口12B、12A中に、たとえば無電解めっきにより形成される。そしてこの銅層125の上にはんだ層124が積層されている。
銅層125は、この実施形態では、パッド開口12B、12Aの途中まで設けられており、パッド開口12B、12A内を全て埋め尽くしてはいない。銅層125の上面にはんだ層124が積層され、はんだ層124は、樹脂層(ポリイミド層)23の上面からやや突出する状態に盛り上がっている。
かかる構成であっても、チップ抵抗器10の回路を良好に外部回路と接続するための外部接続電極構造を得ることができる。しかも、実装時にはんだ印刷工程を省略して、チップ抵抗器を容易に実装することのできる構造とすることきができる。
図19は、この発明の一実施形態に係る外部接続電極がチップコンデンサ1に適用された場合の構成を説明する図解的な部分断面図である。図19において、基板2の上には絶縁膜8が形成されており、その上にはたとえば下部電極膜51が形成されている。そして基板2の上面はパッシベーション膜9により覆われるとともに、その上はさらに樹脂膜50で覆われている。
かかる構成において、外部接続電極としての第2外部電極4は、次のように形成される。第2外部電極4を形成すべき位置に貫通孔を有するレジストパターンが、パッシベーション膜9上に形成される。このレジストパターンをマスクとしてパッシベーション膜9のエッチングが行われる。それによって、下部電極膜51をパッド領域51Bにおいて露出させるパッド開口27が形成される。パッシベーション膜9のエッチングは、反応性イオンエッチングによって行われてもよい。
次いで、全面に樹脂膜50が塗布される。樹脂膜50としては、感光性のポリイミドが用いられる。樹脂膜50に対して、パッド開口27に対応した領域に対する露光工程、およびその後の現像工程を行うことによって、フォトリソグラフィによる樹脂膜50のパターニングを行うことができる。これにより、樹脂膜50およびパッシベーション膜9を貫通したパッド開口27が形成される。その後、樹脂膜50を硬化するための熱処理(キュア処理)が行われる。そして、パッド開口27内に、たとえば無電解めっき法によって、第2外部電極4が成長される。
第2外部電極4は、図17で説明したチップ抵抗器10における外部接続電極と同様、たとえば下部電極膜51に接するニッケル層121と、ニッケル層121上に積層したパラジウム層122と、パラジウム層122上に積層した金層123とを有する多層積層構造膜であることが好ましい。
第2外部電極4には、さらに、金層123の上(接続端面)に、はんだ層124が設けられている。はんだ層124は、たとえば素子表面部をはんだ槽にディップ(浸漬)することにより積層される。
このように、チップコンデンサ1においても、外部接続電極である第2外部電極4の接続端面にはんだ層124を積層することにより、チップコンデンサ1の実装時にはんだ印刷を不要にし、実装工程を容易に行えるチップコンデンサとすることができる。
また、実装時にはんだ印刷を施す場合に比べて、はんだの使用量が少なく、はんだの節約ができる。さらには、はんだ印刷により付着するはんだフィレット(はんだ層の拡がり)を減らすことができ、微小なチップコンデンサ1を良好に実装することができる。
なお、以上の説明は、チップコンデンサ1の第2外部電極4を取り上げて説明したが、第1外部電極3の構造も同様で、第2外部電極4と同時に作られる。
図20は、チップコンデンサ1に適用した他の外部接続電極の構成例を示す部分縦断面図である。図20において、図19と同一部分には同一番号が付されている。
図20に示す外部接続電極(第2外部電極4)の特徴は、図18で説明した構造と同様である。すなわち、パッド開口27に露出した下部電極膜51上に、たとえば無電解めっきにより銅(Cu)からなる銅層125が形成されている。銅層125は、パッド開口27の途中部まで充填するように形成されている。そしてその上面にはんだ層124が積層されている。
この構成によっても、前述した図18に示す実施形態と同様、実装のし易い外部接続電極構造とすることができる。
以上、この発明の実施形態として、チップ抵抗器およびチップコンデンサについて説明したが、この発明は、チップ抵抗器およびチップコンデンサ以外のチップ部品に対しても適用することが可能である。
たとえば、他のチップ部品の例として、チップインダクタを例示することができる。チップインダクタは、たとえば基板上に多層配線構造を有し、多層配線構造内にインダクタ(コイル)およびそれに関連する配線を有する部品で、多層配線構造内の任意のインダクタがヒューズにより回路に組み込まれたり、回路から切り離されたりできる構成のものである。かかるチップインダクタにおいても、この発明による外部接続電極の構造を採用することにより、実装が容易で、取り扱い易いチップインダクタ(チップ部品)とすることができる。
さらに他のチップ部品の例として、チップダイオードを例示することもできる。チップダイオードは、たとえば基板上に多層配線構造を有し、多層配線構造内に複数のダイオードおよびそれに関連する配線を有する部品で、多層配線構造内の任意のダイオードがヒューズにより回路に組み込まれたり、回路から切り離されたりできる構成のものである。回路に組み込むダイオードを選択することにより、チップダイオードの整流特性を変更したり、調整することができる。また、チップダイオードの電圧降下特性(抵抗値)を設定できる。さらに、ダイオードがLED(ライトエミッティングダイオード)であるチップLEDの場合、回路に組み込むLEDを選択し、発光色を選べるチップLEDとすることができる。このようなチップダイオード、チップLEDに対しても、この発明の外部接続電極の構造を採用することができ、それによって、実装が容易で、取り扱い易いチップダイオード、チップLEDといったチップ部品とすることができる。
その他、特許請求の範囲に記載された事項の範囲内で種々の設計変更を施すことが可能である。
<第1参考例に係る発明>
(1)第1参考例に係る発明の特徴
たとえば、第1参考例に係る発明の特徴は、以下のA1〜A20である。
(A1)チップ部品本体と、前記チップ部品本体の表面に形成された電極パッドと、前記チップ部品本体の表面を覆い、前記電極パッドを底面で露出させるコンタクト孔を有する保護膜と、前記コンタクト孔を介して前記電極パッドに電気的に接続され、電極パッドの表面に垂直な方向から見た平面視で前記コンタクト孔の縁部全周において前記保護膜の表面に延びて前記電極パッドとの接触領域よりも外方に張り出した張出し部を有する外部接続電極とを含むことを特徴とする、チップ部品。
この構成によれば、チップ部品において、外部接続電極の構造を工夫することにより、チップ部品の信頼性の向上を図ることができる。特に、外部接続電極が保護膜表面にオーバラップされるように形成されており、チップ部品の耐湿性を向上させ、かつ、チップ部品の表面から露出する外部接続電極の表面積が増加して、チップ部品の実装強度が向上する。さらに、外部接続電極は、外圧に対する強度も向上している。その結果、チップ部品、特に片面に一対の電極が設けられたフリップチップに対して良好な構造とすることができる。
(A2)前記保護膜が、前記コンタクト孔の縁部に、前記接触領域から外方へと拡がる傾斜面を有しており、前記電極の張出し部が前記傾斜面に接していることを特徴とする、A1に記載のチップ部品。
この構成によれば、保護膜の傾斜面と外部接続電極の張出部とが接しており、保護膜に沿って強固に支持された外部接続電極とするこことができる。
(A3)前記保護膜が、パッシベーション膜と、前記パッシベーション膜上に積層された樹脂膜とを含み、前記コンタクト孔が、前記パッシベーション膜および前記樹脂膜を貫通して形成されており、前記樹脂膜が、前記パッシベーション膜の前記コンタクト孔に臨む内縁よりも内方に張り出して、前記パッシベーション膜と前記樹脂膜との界面に沿う段差が形成されていることを特徴とする、A1またはA2に記載のチップ部品。
この構成によれば、外部接続電極が設けられる保護膜のコンタクト孔は、その内周面において段差部を備えているから、コンタクト孔に設けられた外部接続電極がコンタクト孔内で強固に固定され、耐湿性の向上や外圧に対する強度アップを実現することができる。
(A4)前記電極が凸湾曲面状の頂面を有していることを特徴とする、A1〜A3のいずれか一項に記載のチップ部品。
この構成によれば、外部接続電極の表面は張出部を有するとともに凸湾曲面状の頂面を有しているので、外部接続電極の表面積が増加して、チップ部品の実装強度を向上させることができる。
(A5)前記チップ部品本体上に形成された複数の素子要素と、前記チップ部品本体上に設けられ、前記複数の素子要素をそれぞれ前記外部接続電極に切断可能に接続する複数のヒューズとをさらに含むことを特徴とする、A1〜A4のいずれか一項に記載のチップ部品。
この構成によれば、同一の基本設計で種々の値に対応でき、しかもA1〜A4に記載の効果を有するチップ部品とすることができる。
(A6)前記素子要素が、前記チップ部品本体上に形成された抵抗体膜と、前記抵抗体膜に接するように積層された配線膜とを有する抵抗体であることを特徴とする、A5に記載のチップ部品。
この構成によれば、チップ部品としてチップ抵抗器を提供することができる。
(A7)前記素子要素が、前記チップ部品本体上に形成された容量膜と、前記容量膜に接する電極膜とを有するキャパシタ要素であることを特徴とする、A5に記載のチップ部品。
この構成によれば、チップ部品としてチップコンデンサを提供することができる。
(A8)前記素子要素が、前記チップ部品本体上に形成されたインダクタ(コイル)およびそれに関連する配線を含むことを特徴とする、A5記載のチップ部品。
この構成によれば、チップ部品としてチップインダクタを提供することができる。
(A9)前記素子要素が、前記チップ部品本体上に形成された接合構造を有する複数のダイオードを含むことを特徴とする、A5記載のチップ部品。
この構成によれば、チップ部品としてチップダイオードを提供することができる。
(A10)前記複数のダイオードが、LEDを含むことを特徴とする、A9記載のチップ部品。
この構成によれば、チップ部品としてチップLEDを提供することができる。
(A11)チップ部品本体の表面に電極パッドを形成する工程と、前記チップ部品本体の表面を覆う保護膜を形成する工程と、前記電極パッドを底面で露出させるコンタクト孔を前記保護膜に形成する工程と、前記コンタクト孔を介して前記電極パッドに電気的に接続され、前記コンタクト孔の縁部全周において前記保護膜の表面に延びて前記電極パッドとの接触領域よりも外方に張り出した張出し部を有する電極を形成する工程とを含むことを特徴とする、チップ部品の製造方法。
この構成によれば、A1記載の構成および効果を備えたチップ部品を製造することができる。
(A12)前記保護膜を熱処理することによって、前記コンタクト孔の縁部に、前記接触領域から外方へと拡がる傾斜面を形成する工程をさらに含み、前記張出し部が前記傾斜面に接するように前記電極が形成されることを特徴とする、A11に記載のチップ部品の製造方法。
この構成によれば、A2記載の構成および効果を有するチップ部品を製造することができる。
(A13)前記保護膜を形成する工程が、パッシベーション膜を形成する工程と、前記パッシベーション膜上に樹脂膜を積層する工程とを含み、前記コンタクト孔を形成する工程が、前記パッシベーション膜および前記樹脂膜を貫通するように前記コンタクト孔を形成する工程であり、前記パッシベーション膜の前記コンタクト孔に臨む内縁が、前記樹脂膜の下でサイドエッチングされることにより、前記樹脂膜の前記コンタクト孔に臨む内縁よりも外方に後退して、前記パッシベーション膜と前記樹脂膜との界面に沿う段差が形成されることを特徴とする、A11またはA12に記載のチップ部品の製造方法。
この構成によれば、A3記載の構成および効果を有するチップ部品を製造することができる。
(A14)前記電極が、凸湾曲面状の頂面を有するように形成されることを特徴とする、A11〜A13のいずれか一項に記載のチップ部品の製造方法である。
この構成によれば、A4記載の構成および効果を有するチップ部品を製造することができる。
(A15)前記チップ部品本体上に複数の素子要素を形成する工程と、前記チップ部品本体上に、前記複数の素子要素をそれぞれ前記外部接続電極に切断可能に接続する複数のヒューズを形成する工程とをさらに含むことを特徴とする、A11〜A14のいずれか一項に記載のチップ部品の製造方法。
この構成によれば、A6記載の構成および効果を有するチップ部品を製造することができる。
(A16)前記素子要素を形成する工程が、前記チップ部品本体上に抵抗体膜を形成する工程と、前記抵抗体膜に接するように積層された配線膜を形成する工程とを含み、前記素子要素が、前記抵抗体膜および前記配線膜を含む抵抗体であることを特徴とする、A15に記載のチップ部品の製造方法。
この構成によれば、A6記載の構成および効果を有するチップ部品としてのチップ抵抗器を製造することができる。
(A17)前記素子要素を形成する工程が、前記チップ部品本体上に容量膜を形成する工程と、前記容量膜に接する電極膜を形成する工程とを含み、前記素子要素がキャパシタ要素であることを特徴とする、A15に記載のチップ部品の製造方法。
この構成によれば、A7記載の構成および効果を有するチップ部品としてのチップコンデンサを製造することができる。
(A18)前記素子要素を形成する工程が、前記チップ部品本体上にインダクタおよびそれに関連する配線膜を形成する工程とを含み、前記素子要素が、コイル要素であることを特徴とする、A15に記載のチップ部品の製造方法。
この構成によれば、A8記載の構成および効果を有するチップ部品としてのチップインダクタを製造することができる。
(A19)前記素子要素を形成する工程が、前記チップ部品本体上に接合構造を形成する工程を含み、前記素子要素がダイオード要素であることを特徴とする、A15に記載のチップ部品の製造方法。
この構成によれば、A9記載の構成および効果を有するチップ部品としてのチップダイオードを製造することができる。
(A20)前記素子要素を形成する工程が、前記チップ部品本体上に接合構造を形成する工程を含み、前記素子要素がLED要素であることを特徴とする、A15に記載のチップ部品の製造方法。
この構成によれば、A10記載の構成および効果を有するチップ部品としてのチップLEDを製造することができる。
(2)第1参考例に係る発明の実施形態
以下には、第1参考例の実施の形態を、添付図面を参照して詳細に説明する。なお、図22〜図40で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。
図22(A)は、第1参考例の一実施形態に係るチップ抵抗器a10の外観構成を示す図解的な斜視図であり、図22(B)は、チップ抵抗器a10が基板上に実装された状態を示す側面図である。
図22(A)を参照して、第1参考例の一実施形態に係るチップ抵抗器a10は、基板a11上に形成された第1接続電極a12と、第2接続電極a13と、抵抗回路網a14とを備えている。基板a11は、平面視略長方形状の直方体形状で、一例として、長辺方向の長さL=0.3mm、短辺方向の幅W=0.15mm、厚みT=0.1mm程度の大きさの微少なチップである。基板a11は、平面視で角が面取りされた角ラウンド形状であってもよい。基板は、たとえばシリコン、ガラス、セラミック等で形成することができる。以下の実施形態では、基板a11がシリコン基板の場合を例にとって説明する。
チップ抵抗器a10は、図40に示すように、半導体ウエハ(シリコンウエハ)上に格子状に多数個のチップ抵抗器a10が形成され、半導体ウエハ(シリコンウエハ)が切断されて個々のチップ抵抗器a10に分離されることにより得られる。
シリコン基板a11上において、第1接続電極a12はシリコン基板a11の一方短辺a111に沿って設けられた短辺a111方向に長手の矩形電極である。第2接続電極a13は、シリコン基板a11上の他方短辺a112に沿って設けられた短辺a112方向に長手の矩形電極である。抵抗回路網a14は、シリコン基板a11上の第1接続電極a12と第2接続電極a13とで挟まれた中央領域(回路形成面または素子形成面)に設けられている。そして、抵抗回路網a14の一端側は第1接続電極a12に電気的に接続されており、抵抗回路網a14の他端側は第2接続電極a13に電気的に接続されている。これら第1接続電極a12、第2接続電極a13および抵抗回路網a14は、たとえば一例として、シリコン基板a11上に半導体製造プロセスを用いて設けることができる。換言すれば、半導体装置を製造するための装置、設備を使用してディスクリートなチップ抵抗器a10を製造することができる。特に、後述するフォトリソグラフィプロセスを用いることにより、微細で正確なレイアウトパターンの抵抗回路網a14を形成することができる。
第1接続電極a12および第2接続電極a13は、それぞれ、外部接続電極として機能する。チップ抵抗器a10が回路基板a15に実装された状態においては、図22(B)に示すように、第1接続電極a12および第2接続電極a13が、それぞれ、回路基板a15の回路(図示せず)と半田により電気的かつ機械的に接続される。この実施形態では、外部接続電極として機能する第1接続電極a12および第2接続電極a13は、金(Au)または銅(Cu)で形成されている。
図23は、チップ抵抗器a10の平面図であり、第1接続電極a12、第2接続電極a13および抵抗回路網a14の配置関係ならびに抵抗回路網a14の平面視の構成(レイアウトパターン)が示されている。
図23を参照して、チップ抵抗器a10は、シリコン基板上面の一方短辺a111に長辺が沿うように配置された平面視略矩形をした第1接続電極a12と、シリコン基板上面の他方短辺a112に長辺が沿うように配置された平面視略矩形をした第2接続電極a13と、第1接続電極a12および第2接続電極a13間の平面視矩形の領域に設けられた抵抗回路網a14とを含んでいる。
抵抗回路網a14には、シリコン基板a11上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体R(図23の例では、行方向(シリコン基板の長手方向)に沿って8個の単位抵抗体Rが配列され、列方向(シリコン基板の幅方向)に沿って44個の単位抵抗体Rが配列され、合計352個の単位抵抗体Rを含む構成)を有している。そして、これら多数個の単位抵抗体Rの1〜64個の所定の個数が(導体で形成された配線膜で)電気的に接続されて、接続された単位抵抗体Rの数に応じた複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は導体膜C(導体で形成された配線膜)で所定の態様に接続されている。
さらに、抵抗回路を抵抗回路網a14に電気的に組み込んだり、または、抵抗回路網a14から電気的に分離するために溶断可能な複数のヒューズ膜F(導体で形成された配線膜)が設けられている。複数のヒューズ膜Fは、第2接続電極a13の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズ膜Fおよび接続用導体膜Cが隣接するように配列され、その配列方向が直線状になるように配置されている。
図24Aは、図23に示す抵抗回路網a14の一部分を拡大して描いた平面図であり、図24Bおよび図24Cは、それぞれ、抵抗回路網a14における単位抵抗体Rの構造を説明するために描いた長さ方向の縦断面図および幅方向の縦断面図である。
図24A、図24Bおよび図24Cを参照して、単位抵抗体Rの構成について説明をする。
基板としてのシリコン基板a11の上面には絶縁層(SiO2)a19が形成され、絶縁層a19上に抵抗体膜a20が配置されている。抵抗体膜a20は、TiN、TiONまたはTiSiONにより形成される。この抵抗体膜a20は、第1接続電極a12と第2接続電極a13との間を平行に直線状に延びる複数本の抵抗体膜(以下「抵抗体膜ライン」という)とされており、抵抗体膜ラインa20は、ライン方向に所定の位置で切断されている場合がある。抵抗体膜ラインa20上には、導体膜片a21としてのアルミニウム膜が積層されている。各導体膜片a21は、抵抗体膜ラインa20上に、ライン方向に一定間隔Rを開けて積層されている。
この構成の抵抗体膜ラインa20および導体膜片a21の電気的特徴を回路記号で示すと、図25の通りである。すなわち、図25(A)に示すように、所定間隔Rの領域の抵抗体膜ラインa20部分が、それぞれ、一定の抵抗値rの単位抵抗体Rを形成している。導体膜片a21が積層された領域は、当該導体膜片a21で抵抗体膜ラインa20が短絡されている。よって、図25(B)に示す抵抗rの単位抵抗体Rの直列接続からなる抵抗回路が形成されている。
また、隣接する抵抗体膜ラインa20同士は抵抗体膜ラインa20および導体膜片a21で接続されているから、図24Aに示す抵抗回路網は、図25(C)に示す抵抗回路を構成している。
図24Bおよび図24Cに示す図解的な断面図において、参照番号a11はシリコン基板、a19は絶縁層としての二酸化シリコンSiO2層、a20は絶縁層a19上に形成されたTiN、TiONまたはTiSiONの抵抗体膜、a21はアルミニウム(Al)の配線膜、a22は保護膜としてのSiN膜、a23は保護層としてのポリイミド層を示している。
なお、かかる構成の抵抗回路網a14の製造プロセスについては、後に詳述する。
この実施形態では、シリコン基板上11に形成された抵抗回路網a14に含まれる単位抵抗体Rは、抵抗体膜ラインa20と、抵抗体膜ラインa20上に、ライン方向に一定間隔をあけて積層された複数の導体膜片a21とを含み、導体膜片a21が積層されていない一定間隔R部分の抵抗体膜ラインa20が、1個の単位抵抗体Rを構成している。単位抵抗体Rを構成している抵抗体膜ラインa20は、その形状および大きさが全て等しい。よって、基板上に作り込んだ同形同大の抵抗体膜は、ほぼ同値になるという特性に基づき、シリコン基板a11上にマトリックス状に配列された多数個の単位抵抗体Rは、等しい抵抗値を有している。
抵抗体膜ラインa20上に積層された導体膜片a21は、単位抵抗体Rを形成するとともに、複数個の単位抵抗体Rを接続して抵抗回路を構成するための接続用配線膜の役目も果たしている。
図26(A)は、図23に示すチップ抵抗器a10の平面図の一部分を拡大して描いたヒューズ膜Fを含む領域の部分拡大平面図であり、図26(B)は、図26(A)のB−Bに沿う断面構造を示す図である。
図26(A)(B)に示すように、ヒューズ膜Fも、抵抗体膜a20上に積層された配線膜a21により形成されている。すなわち、単位抵抗体Rを形成する抵抗体膜ラインa20上に積層された導体膜片a21と同じレイヤーに、導体膜片a21と同じ金属材料であるアルミニウム(Al)により形成されている。なお、導体膜片a21は、前述したように、抵抗回路を形成するために、複数個の単位抵抗体Rを電気的に接続する接続用導体膜Cとしても用いられている。
つまり、抵抗体膜a20上に積層された同一レイヤーにおいて、単位抵抗体R形成用の配線膜、抵抗回路を形成するための接続用配線膜、抵抗回路網a14を構成するための接続用配線膜、ヒューズ膜、ならびに抵抗回路網a14を第1接続電極a12および第2接続電極a13に接続するための配線膜が、同一の金属材料(たとえばアルミニウム)を用いて、同じ製造プロセス(たとえばスパッタリングおよびフォトリソグラフィプロセス)によって形成されている。これにより、このチップ抵抗器a10の製造プロセスが簡略化され、また、各種配線膜を共通のマスクを利用して同時に形成できる。さらに、抵抗体膜a20とのアライメント性も向上する。
図27は、図23に示す抵抗回路網a14における複数種類の抵抗回路を接続する接続用導体膜Cおよびヒューズ膜Fの配列関係と、その接続用導体膜Cおよびヒューズ膜Fに接続された複数種類の抵抗回路との接続関係を図解的に示す図である。
図27を参照して、第1接続電極a12には、抵抗回路網a14に含まれる基準抵抗回路R8の一端が接続されている。基準抵抗回路R8は、8個の単位抵抗体Rの直列接続からなり、その他端はヒューズ膜F1に接続されている。
ヒューズ膜F1と接続用導体膜C2とには、64個の単位抵抗体Rの直列接続からなる抵抗回路R64の一端および他端が接続されている。
接続用導体膜C2とヒューズ膜F4とには、32個の単位抵抗体Rの直列接続からなる抵抗回路R32の一端および他端が接続されている。
ヒューズ膜F4と接続用導体膜C5とには、32個の単位抵抗体Rの直列接続からなる抵抗回路体R32の一端および他端が接続されている。
接続用導体膜C5とヒューズ膜F6とには、16個の単位抵抗体Rの直列接続からなる抵抗回路R16の一端および他端が接続されている。
ヒューズ膜F7および接続用導体膜C9には、8個の単位抵抗体Rの直列接続からなる抵抗回路R8の一端および他端が接続されている。
接続用導体膜C9およびヒューズ膜F10には、4個の単位抵抗体Rの直列接続からなる抵抗回路R4の一端および他端が接続されている。
ヒューズ膜F11および接続用導体膜C12には、2個の単位抵抗体Rの直列接続からなる抵抗回路R2の一端および他端が接続されている。
接続用導体膜C12およびヒューズ膜F13には、1個の単位抵抗体Rからなる抵抗回路体R1の一端および他端が接続されている。
ヒューズ膜F13および接続用導体膜C15には、2個の単位抵抗体Rの並列接続からなる抵抗回路R/2の一端および他端が接続されている。
接続用導体膜C15およびヒューズ膜F16には、4個の単位抵抗体Rの並列接続からなる抵抗回路R/4の一端および他端が接続されている。
ヒューズ膜F16および接続用導体膜C18には、8個の単位抵抗体Rの並列接続からなる抵抗回路R/8の一端および他端が接続されている。
接続用導体膜C18およびヒューズ膜F19には、16個の単位抵抗体Rの並列接続からなる抵抗回路R/16の一端および他端が接続されている。
ヒューズ膜F19および接続用導体膜C22には、32個の単位抵抗体Rの並列接続からなる抵抗回路R/32が接続されている。
複数のヒューズ膜Fおよび接続用導体膜Cは、それぞれ、ヒューズ膜F1、接続用導体膜C2、ヒューズ膜F3、ヒューズ膜F4、接続用導体膜C5、ヒューズ膜F6、ヒューズ膜F7、接続用導体膜C8、接続用導体膜C9、ヒューズ膜F10、ヒューズ膜F11、接続用導体膜C12、ヒューズ膜F13、ヒューズ膜F14、接続用導体膜C15、ヒューズ膜F16、ヒューズ膜F17、接続用導体膜C18、ヒューズ膜F19、ヒューズ膜F20、接続用導体膜C21、接続用導体膜C22が、直線状に配置されて直列に接続されている。各ヒューズ膜Fが溶断されると、ヒューズ膜Fに隣接接続された接続用導体
膜Cとの間の電気的接続が遮断される構成である。
この構成を、電気回路図で示すと図28の通りである。すなわち、全てのヒューズ膜Fが溶断されていない状態では、抵抗回路網a14は、第1接続電極a12および第2接続電極a13間に設けられた8個の単位抵抗体Rの直列接続からなる基準抵抗回路R8(抵抗値8r)の抵抗回路を構成している。たとえば、1個の単位抵抗体Rの抵抗値rをr=80Ωとすれば、8r=640Ωの抵抗回路により、第1接続電極a12および第2接続電極a13が接続されたチップ抵抗器a10が構成されている。
そして、基準抵抗回路R8以外の複数種類の抵抗回路には、それぞれ、ヒューズ膜Fが並列的に接続され、各ヒューズ膜Fによりこれら複数種類の抵抗回路は短絡された状態となっている。つまり、基準抵抗回路R8には、12種類13個の抵抗回路R64〜R/32が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズ膜Fにより短絡されているので、電気的にみると、各抵抗回路は抵抗回路網a14に組み込まれてはいない。
この実施形態に係るチップ抵抗器a10は、要求される抵抗値に応じて、ヒューズ膜Fを選択的に、たとえばレーザー光で溶断する。それにより、並列的に接続されたヒューズ膜Fが溶断された抵抗回路は、抵抗回路網a14に組み込まれることになる。よって、抵抗回路網a14の全体の抵抗値を、溶断されたヒューズ膜Fに対応する抵抗回路が直列に接続されて組み込まれた抵抗値を有する抵抗回路網とすることができる。
換言すれば、この実施形態に係るチップ抵抗器a10は、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路(たとえば、F1、F4、F13が溶断されると、抵抗回路R64、R32、R1の直列接続)を抵抗回路網に組み込むことができる。そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網a14の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器a10とすることができる。
また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Rが、直列に1個、2個、4個、8個、16個、32個、および64個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Rが並列に2個、4個、8個、16個、および32個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そして、これらがヒューズ膜Fで短絡された状態で直列に接続されている。よって、ヒューズ膜Fを選択的に溶断することにより、抵抗回路網a14全体の抵抗値を、小さな抵抗値から大きな抵抗値まで、広範囲の間で、任意の抵抗値に設定することができる。
図29は、第1参考例の他の実施形態に係るチップ抵抗器a30の平面図であり、第1接続電極a12、第2接続電極a13および抵抗回路網4の配置関係ならびに抵抗回路網a14の平面視の構成が示されている。
チップ抵抗器a30が、前述したチップ抵抗器a10と異なるところは、抵抗回路網a14における単位抵抗体Rの接続態様である。
すなわち、チップ抵抗器a30の抵抗回路網a14には、シリコン基板上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体R(図29の構成では、行方向(シリコン基板の長手方向)に沿って8個の単位抵抗体Rが配列され、列方向(シリコン基板の幅方向)に沿って44個の単位抵抗体Rが配列され、合計352個の単位抵抗体Rを含む構成)を有している。そして、これら多数個の単位抵抗体Rの1〜128個の所定個数が電気的に接続されて、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、回路網接続手段としての導体膜およびヒューズ膜Fにより並列態様で接続されている。複数のヒューズ膜Fは、第2接続電極a13の内側辺沿いに、配置領域が直線状になるように配列されており、ヒューズ膜Fが溶断されると、ヒューズ膜に接続された抵抗回路が抵抗回路網a14から電気的に分離される構成である。
なお、抵抗回路網a14を構成する多数個の単位抵抗体Rの構造や、接続用導体膜、ヒューズ膜Fの構造は、先に説明したチップ抵抗器a10における対応する部位の構造と同様であるから、ここでの説明については省略する。
図30は、図29に示す抵抗回路網における複数種類の抵抗回路の接続態様と、それらを接続するヒューズ膜Fの配列関係ならびにヒューズ膜Fに接続された複数種類の抵抗回路の接続関係を図解的に示す図である。
図30を参照して、第1接続電極a12には、抵抗回路網a14に含まれる基準抵抗回路R/16の一端が接続されている。基準抵抗回路R/16は、16個の単位抵抗体Rの並列接続からなり、その他端は残りの抵抗回路が接続される接続用導体膜Cに接続されている。 ヒューズ膜F1と接続用導体膜Cとには、128個の単位抵抗体Rの直列接続からなる抵抗回路R128の一端および他端が接続されている。
ヒューズ膜F5と接続用導体膜Cとには、64個の単位抵抗体Rの直列接続からなる抵抗回路R64の一端および他端が接続されている。
抵抗膜F6と接続用導体膜Cとには、32個の単位抵抗体Rの直列接続からなる抵抗回路R32の一端および他端が接続されている。
ヒューズ膜F7と接続用導体膜Cとには、16個の単位抵抗体Rの直列接続からなる抵抗回路R16の一端および他端が接続されている。
ヒューズ膜F8と接続用導体膜Cとには、8個の単位抵抗体Rの直列接続からなる抵抗回路R8の一端および他端が接続されている。
ヒューズ膜F9と接続用導体膜Cとには、4個の単位抵抗体Rの直列接続からなる抵抗回路R4の一端および他端が接続されている。
ヒューズ膜F10と接続用導体膜Cとには、2個の単位抵抗体Rの直列接続からなる抵抗回路R2の一端および他端が接続されている。
ヒューズ膜F11と接続用導体膜Cとには、1個の単位抵抗体Rの直列接続からなる抵抗回路R1の一端および他端が接続されている。
ヒューズ膜F12と接続用導体膜Cとには、2個の単位抵抗体Rの並列接続からなる抵抗回路R/2の一端および他端が接続されている。
ヒューズ膜F13と接続用導体膜Cとには、4個の単位抵抗体Rの並列接続からなる抵抗回路R/4の一端および他端が接続されている。
ヒューズ膜F14、F15、F16は電気的に接続されており、これらヒューズ膜F14、F15、F16と接続用導体Cとには、8個の単位抵抗体Rの並列接続からなる抵抗回路R/8の一端および他端が接続されている。
ヒューズ膜F17、F18、F19、F20、F21は電気的に接続されており、これらヒューズ膜F17〜F21と接続用導体膜Cとには、16個の単位抵抗体Rの並列接続からなる抵抗回路R/16の一端および他端が接続されている。
ヒューズ膜Fは、ヒューズ膜F1〜F21の21個備えられていて、これらは全て第2接続電極a13に接続されている。
かかる構成であるから、抵抗回路の一端が接続されたいずれかのヒューズ膜Fが溶断されると、そのヒューズ膜Fに一端が接続された抵抗回路は、抵抗回路網a14から電気的に切り離される。
図30の構成、すなわちチップ抵抗器a30に備えられた抵抗回路網a14の構成を、電気回路図で示すと図31の通りである。全てのヒューズ膜Fが溶断されていない状態では、抵抗回路網a14は、第1接続電極a14および第2接続電極a13間に、基準抵抗回路R/16と、12種類の抵抗回路R/16、R/8、R/4、R/2、R1、R2、R4、R8、R16、R32、R64、R128の並列接続回路との直列接続回路を構成している。
そして、基準抵抗回路R/16以外の12種類の抵抗回路には、それぞれ、ヒューズ膜Fが直列に接続されている。よって、この抵抗回路網a14を有するチップ抵抗器a30では、要求される抵抗値に応じて、ヒューズ膜Fを選択的に、たとえばレーザー光で溶断すれば、溶断されたヒューズ膜Fに対応する抵抗回路(ヒューズ膜Fが直列に接続された抵抗回路)は、抵抗回路網a14から電気的に分離され、チップ抵抗器a10の抵抗値を調整することができる。
換言すれば、この実施形態に係るチップ抵抗器a30も、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路を抵抗回路網から電気的に分離することができる。そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網a14の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器a30とすることができる。
また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Rが、直列に1個、2個、4個、8個、16個、32個、64個および128個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Rが並列に2個、4個、8個、16個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の並列抵抗回路を備えている。よって、ヒューズ膜Fを選択的に溶断することにより、抵抗回路網a14全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値に設定することができる。
図32は、第1参考例の他の実施形態としてのチップコンデンサの平面図であり、図33はその断面図であって、図32の切断面線XXXIII−XXXIIIから見た切断面が示されている。さらに、図34は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。
チップコンデンサa1は、基板a2と、基板a2上に配置された第1外部電極a3と、同じく基板a2上に配置された第2外部電極a4とを備えている。基板a2は、この実施形態では、平面視において四隅を面取りした矩形形状を有している。矩形形状は、例えば、0.3mm×0.15mm程度の寸法である。基板a2の長手方向両端部に第1外部電極a3および第2外部電極a4がそれぞれ配置されている。第1外部電極a3および第2外部電極a4は、この実施形態では、基板a2の短手方向に延びたほぼ矩形の平面形状を有し、基板a2の角に対応する各2箇所に面取り部を有している。基板a2上には、第1外部電極a3および第2外部電極a4の間のキャパシタ配置領域a5内に、複数のキャパシタ要素C1〜C9が配置されている。複数のキャパシタ要素C1〜C9は、複数のヒューズユニットa7を介してそれぞれ第1外部電極a3に電気的に接続されている。
図33および図34に示されているように、基板a2の表面には絶縁膜a8が形成されていて、絶縁膜a8の表面に下部電極膜a51が形成されている。下部電極膜a51は、キャパシタ配置領域a5のほぼ全域にわたっているとともに、第2外部電極a4の直下の領域にまで延びて形成されている。より具体的には、下部電極膜a51は、キャパシタ要素C1〜C9の共通の下部電極として機能するキャパシタ電極領域a51Aと、外部電極引き出しのためのパッド領域a51Bとを有している。キャパシタ電極領域a51Aがキャパシタ配置領域a5に位置していて、パッド領域a51Bが第2外部電極a4の直下に位置している。
キャパシタ配置領域a5において下部電極膜a51(キャパシタ電極領域a51A)を覆うように容量膜(誘電体膜)a52が形成されている。容量膜a52は、キャパシタ電極領域a51Aの全域にわたって連続しており、この実施形態では、さらに第1外部電極a3の直下の領域にまで延び、キャパシタ配置領域a5外の絶縁膜a8を覆っている。
容量膜a52の上には、上部電極膜a53が形成されている。図22では、明瞭化のために、上部電極膜a53に細ドットを付して示してある。上部電極膜a53は、キャパシタ配置領域a5に位置するキャパシタ電極領域a53Aと、第1外部電極a3の直下に位置するパッド領域a53Bと、パッド領域a53Bとキャパシタ電極領域a53Aとの間に配置されたヒューズ領域a53Cとを有している。
キャパシタ電極領域a53Aにおいて、上部電極膜a53は、複数の電極膜部分a131〜a139に分割されている。この実施形態では、各電極膜部分a131〜a139は、いずれも矩形形状に形成されていて、ヒューズ領域a53Cから第2外部電極a4に向かって帯状に延びている。複数の電極膜部分a131〜a139は、複数種類の対向面積で、容量膜a52を挟んで下部電極膜a51に対向している。より具体的には、電極膜部分a131〜a139の下部電極膜a51に対する対向面積は、1:2:4:8:16:32:64:128:128となるように定められていてもよい。すなわち、複数の電極膜部分a131〜a139は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が2の等比数列をなすように設定された対向面積を有する複数の電極膜部分a131〜a138(またはa131〜a137,a139)を含む。これによって、各電極膜部分a131〜a139と容量膜12を挟んで対向する下部電極膜a51とによってそれぞれ構成される複数のキャパシタ要素C1〜C9は、互いに異なる容量値を有する複数のキャパシタ要素を含む。電極膜部分a131〜a139の対向面積の比が前述の通りである場合、キャパシタ要素C1〜C9の容量値の比は、当該対向面積の比と等しく、1:2:4:8:16:32:64:128:128となる。すなわち、複数のキャパシタ要素C1〜C9は、公比が2の等比数列をなすように容量値が設定された複数のキャパシタ要素C1〜C8(またはC1〜C7,C9)を含むことになる。
この実施形態では、電極膜部分a131〜a135は、幅が等しく、長さの比を1:2:4:8:16に設定した帯状に形成されている。また、電極膜部分a135,a136,a137,a138,a139は、長さが等しく、幅の比を1:2:4:8:8に設定した帯状に形成されている。電極膜部分a135〜a139は、キャパシタ配置領域a5の第1外部電極a3側の端縁から第2外部電極a4側の端縁までの範囲に渡って延びて形成されており、電極膜部分a131〜a134は、それよりも短く形成されている。
パッド領域a53Bは、第1外部電極a3とほぼ相似形に形成されており、基板a2の角部に対応する2つの面取り部を有するほぼ矩形の平面形状を有している。このパッド領域a53Bの一つの長辺(基板a2の周縁に対して内方側の長辺)に沿ってヒューズ領域a53Cが配置されている。ヒューズ領域a53Cは、パッド領域a53Bの前記1つの長辺に沿って配列された複数のヒューズユニットa7を含む。ヒューズユニットa7は、上部電極膜a53のパッド領域a53Bと同じ材料で一体的に形成されている。複数の電極膜部分a131〜a139は、1つまたは複数個のヒューズユニットa7と一体的に形成されていて、それらのヒューズユニットa7を介してパッド領域a53Bに接続され、このパッド領域a53Bを介して第1外部電極a3に電気的に接続されている。面積の比較的小さな電極膜部分a131〜a136は、一つのヒューズユニットa7によってパッド領域a53Bに接続されており、面積の比較的大きな電極膜部分137〜a139は複数個のヒューズユニットa7を介してパッド領域a53Bに接続されている。全てのヒューズユニットa7が用いられる必要はなく、この実施形態では、一部のヒューズユニットa7は未使用である。
ヒューズユニットa7は、パッド領域a53Bとの接続のための第1幅広部a7Aと電極膜部分a131〜a139との接続のための第2幅広部a7Bと、第1および第2幅広部a7A,a7Bの間を接続する幅狭部a7Cとを含む。幅狭部a7Cは、レーザ光によって切断(溶断)することができるように構成されている。それによって、電極膜部分a131〜a139のうち不要な電極膜部分をヒューズユニットa7の切断によって第1および第2外部電極a3,a4から電気的に切り離すことができる。
図32および図34では図示を省略したが、図33に表れている通り、上部電極膜a53の表面を含むチップコンデンサa1の表面はパッシベーション膜a9によって覆われている。パッシベーション膜a9は、たとえば窒化膜からなっていて、チップコンデンサa1の上面のみならず、基板a2の側面まで延びて、この側面をも覆うように形成されている。さらに、パッシベーション膜a9の上には、ポリイミド樹脂等からなる樹脂膜a50が形成されている。樹脂膜a50は、チップコンデンサa1の上面を覆い、さらに基板a2の側面に至って、当該側面上のパッシベーション膜a9を覆うように形成されている。
パッシベーション膜a9および樹脂膜a50は、チップコンデンサa1の表面を保護する保護膜である。これらには、第1外部電極a3および第2外部電極a4に対応する領域にパッド開口a26,a27がそれぞれ形成されている。パッド開口a26,a27はそれぞれ上部電極膜a53のパッド領域a53Bの一部の領域、下部電極膜a51のパッド領域a51Bの一部の領域を露出させるようにパッシベーション膜a9および樹脂膜a50を貫通している。さらに、この実施形態では、第2外部電極a4に対応したパッド開口a27は、容量膜a52をも貫通している。
パッド開口a26,a27には、第1外部電極a3および第2外部電極a4がそれぞれ埋め込まれている。これにより、第1外部電極a3は上部電極膜a53のパッド領域a53Bに接合しており、第2外部電極a4は下部電極膜a51のパッド領域a51Bに接合している。第1および第2外部電極a3,a4は、樹脂膜a50の表面から突出するように形成されている。これにより、実装基板に対してチップコンデンサa1をフリップチップ接合することができる。
図35は、チップコンデンサa1の内部の電気的構成を示す回路図である。第1外部電極a3と第2外部電極a4との間に複数のキャパシタ要素C1〜C9が並列に接続されている。各キャパシタ要素C1〜C9と第1外部電極a3との間には、一つまたは複数のヒューズユニットa7でそれぞれ構成されたヒューズF1〜F9が直列に介装されている。
ヒューズF1〜F9が全て接続されているときは、チップコンデンサa1の容量値は、キャパシタ要素C1〜C9の容量値の総和に等しい。複数のヒューズF1〜F9から選択した1つまたは2つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサa1の容量値が減少する。
そこで、パッド領域a51B,a53Bの間の容量値(キャパシタ要素C1〜C9の総容量値)を測定し、その後に所望の容量値に応じてヒューズF1〜F9から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み(レーザトリミング)を行うことができる。とくに、キャパシタ要素C1〜C8の容量値が、公比2の等比数列をなすように設定されていれば、最小の容量値(当該等比数列の初項の値)であるキャパシタ要素C1の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。
たとえば、キャパシタ要素C1〜C9の容量値は次のように定められていてもよい。
C1=0.03125pF
C2=0.0625pF
C3=0.125pF
C4=0.25pF
C5=0.5pF
C6=1pF
C7=2pF
C8=4pF
C9=4pF
この場合、0.03125pFの最小合わせ込み精度でチップコンデンサa1の容量を微調整できる。また、ヒューズF1〜F9から切断すべきヒューズを適切に選択することで、0.1pF〜10pFの間の任意の容量値のチップコンデンサa1を提供することができる。
以上のように、この実施形態によれば、第1外部電極a3および第2外部電極a4の間に、ヒューズF1〜F9によって切り離し可能な複数のキャパシタ要素C1〜C9が設けられている。キャパシタ要素C1〜C9は、異なる容量値の複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。それによって、ヒューズF1〜F9から1つまたは複数のヒューズを選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるチップコンデンサa1を提供できる。
チップコンデンサa1の各部の詳細について以下に説明を加える。
基板a2は、たとえば平面視において0.3mm×0.15mm、0.4mm×0.2mm、または0.2mm×0.1mmなどの矩形形状(好ましくは、0.4mm×0.2mm以下の大きさ)を有していてもよい。キャパシタ配置領域a5は、概ね、基板a2の短辺の長さに相当する一辺を有する正方形領域となる。基板a2の厚さは、150μm程度であってもよい。基板a2は、たとえば、裏面側(キャパシタ要素C1〜C9が形成されていない表面)からの研削または研磨によって薄型化された基板であってもよい。基板a2の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。
絶縁膜a8は、酸化シリコン膜等の酸化膜であってもよい。その膜厚は、500Å〜2000Å程度であってもよい。
下部電極膜a51は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。アルミニウム膜からなる下部電極膜a51は、スパッタ法によって形成することができる。上部電極膜a53も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。アルミニウム膜からなる上部電極膜a53は、スパッタ法によって形成することができる。上部電極膜a53のキャパシタ電極領域a53Aを電極膜部分a131〜a139に分割し、かつヒューズ領域a53Cを複数のヒューズユニットa7に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。
容量膜a52は、たとえば窒化シリコン膜で構成することができ、その膜厚は500Å〜2000Å(たとえば1000Å)とすることができる。容量膜a52は、プラズマCVD(化学的気相成長)によって形成された窒化シリコン膜であってもよい。
パッシベーション膜a9は、たとえば窒化シリコン膜で構成することができ、たとえばプラズマCVD法によって形成できる。その膜厚は、8000Å程度とされてもよい。樹脂膜a50は、前述の通り、ポリイミド膜その他の樹脂膜で構成することができる。
図36は、第1参考例のさらに他の実施形態に係るチップコンデンサa31の構成を説明するための平面図である。図36において、前述の図32に示された各部と対応する部分には同一の参照符号を付して示す。
前述の実施形態に係るチップコンデンサa1では、上部電極膜a53のキャパシタ電極領域a53Aがそれぞれ帯状の電極膜部分a131〜a139に分割されている。この場合、図32に示すように、キャパシタ配置領域a5内にキャパシタ要素として利用することができない領域が生じてしまい、小さな基板a2上の限られた領域を有効に活用することができない。
そこで、図36に示す実施形態では、複数の電極膜部分a131〜a139がL字形の電極膜部分a141〜a149に分割されている。これによって、たとえば、図36の構成における電極膜部分a149は、図32の構成の電極膜部分a139の1.5倍の面積で下部電極膜a51に対向することができる。よって、図32の第1の実施形態において電極膜部分a139に対応したキャパシタ要素C9が4pFの容量を有しているとすれば、この実施形態における電極膜部分a149を用いることで、キャパシタ要素C9は6pFの容量を有することができる。これにより、キャパシタ配置領域a5内を有効に活用して、より広い範囲でチップコンデンサa1の容量値を設定することが可能となる。
なお、この実施形態においても、寄生容量の影響を受けないようにするため、基板a2は、100Ω・cm以上の比抵抗を有する半導体により形成されている。
図37は、第1参考例のさらに他の実施形態に係るチップコンデンサa41の構成を説明するための分解斜視図であり、前述の実施形態の説明において用いた図34と同様にチップコンデンサa41の各部が表されている。
この実施形態では、上部電極膜a53のキャパシタ電極領域a53Aがキャパシタ配置領域a5のほぼ全域にわたって連続する連続膜パターンに形成されている一方で、下部電極膜a51のキャパシタ電極領域a51Aが複数の電極膜部分a151〜a159に分割されている。電極膜部分a151〜a159は、図32に示す実施形態における電極膜部分a131〜a139と同様の形状および面積比に形成されてもよいし、図36に示す実施形態における電極膜部分a141〜a149と同様の形状および面積比に形成されてもよい。このようにして、電極膜部分a151〜a159と、容量膜a52と、上部電極膜a53とによって、複数のキャパシタ要素が構成されている。この複数のキャパシタ要素の少なくとも一部は、容量値の異なる(たとえば等比数列をなすように各容量値が設定された)キャパシタ要素群を構成している。
下部電極膜a51は、さらに、キャパシタ電極領域a51Aとパッド領域a51Bとの間にヒューズ領域a51Cを有している。ヒューズ領域a51Cには、先の実施形態のヒューズユニットa7と同様の複数のヒューズユニット47がパッド領域a51Bに沿って一列に配列されている。各電極膜部分a151〜a159は、一つまたは複数のヒューズユニット47を介し
てパッド領域a51Bに接続されている。
このような構成によっても、電極膜部分a151〜a159が互いに異なる対向面積で上部電極膜a53に対向しており、これらはヒューズユニットa47を切断することによって個別に切り離すことができる。したがって、先の実施形態の場合と同様の効果が得られる。とくに、複数の電極膜部分151〜159の少なくとも一部が公比2の等比数列をなすように設定した対向面積で上部電極膜a53に対向するように形成しておくことで、先の実施形態の場合と同様に、所要の容量値に高精度で合わせ込んだチップコンデンサを提供できる。
なお、この実施形態においても、寄生容量の影響を受けないようにするため、基板a2は、100Ω・cm以上の比抵抗を有する半導体により形成されている。
図38は、第1参考例の特徴である外部接続電極の構成の一例を説明するための図であり、(A)はチップ抵抗器a10の部分平面図で、切断箇所B−Bを示す図、(B)は(A)におけるB−Bに沿う切断部分の図解的な部分縦断面図である。
たとえば図22〜5を参照して説明したチップ抵抗器a10は、半導体ウエハ(シリコンウエハ)上に格子状に多数個のチップ抵抗器a10が形成され、スクライブライン100に沿って切断されて個々のチップ抵抗器a10に分離される。チップ抵抗器a10におけるB−Bに沿う第1接続電極a12部分の部分縦断面図は、図38(B)に示す構成である。
図38(B)を参照して、シリコン基板a11上には絶縁層(SiO2)a19が形成され、絶縁層a19上に抵抗体膜a20が配置されている。抵抗体膜a20は、TiN、TiONまたはTiSiONにより形成されている。そして抵抗体膜a20上におけるパッド領域a11Aには、アルミニウム系金属、たとえばアルミニウム(Al)で形成された配線膜a21が積層されている。抵抗体膜a20および配線膜a21が形成された基板a11の上面は、たとえば窒化シリコン(SiN)で形成されたパッシベーション膜a22で覆われており、さらにその上部は、たとえばポリイミドにより形成された保護層としての樹脂膜a23で覆われている。
外部接続電極としての第1接続電極a12は、次のようにして形成される。
まず、樹脂層a23に対して、第1接続電極の開口(コンタクト孔)に対応した領域に対する露光が行われ、その後現像工程を行うことにより、フォトリソグラフィによる樹脂膜a23のパターニングが行われる。これにより、樹脂膜a23の第1接続電極a12のためのコンタクト孔としてのパッド開口a12Aが形成される。その後、樹脂膜a23を硬化するための熱処理(ポリイミドキュア)が行われ、熱処理によりポリイミド膜(樹脂膜)a23が安定化される。また、この熱処理により、樹脂膜a23はその上部が縮み、パッド開口a12Aは、上方に向かって開口径が広がるように、上方に向かって斜めに傾斜した開口となる。
次に、第1接続電極a12を形成すべき位置にコンタクト孔(パッド開口)a12Aを有するポリイミド膜a23をマスクとして、パッシベーション膜a22のエッチングが行われる。これにより、配線膜a21を第1接続電極a12のパッド領域a11Aにおいて露出させるコンタクト孔としてのパッド開口a12Bが形成される。パッド開口a12Bはコンタクト孔の一部を構成するものであり、当該パッド開口a12Bを形成するためのエッチングは、反応性イオンエッチング(RIE)によって行われてもよい。ポリイミド膜a23をマスクとして、パッシベーション膜a22のエッチングが行われ、パッド開口a12Bが形成される結果、樹脂膜a23とパッシベーション膜a22との界面に沿う段差が形成される。すなわち、パッシベーション膜a22は、樹脂膜a23との界面において、樹脂膜a23の内径よりも内径が広がるようにエッチングされる。その結果、樹脂膜a23は、その内周面下方部において、パッシベーション膜a22の内周面22aよりも内方に張り出した段差部a23aを有することになる。
次に、コンタクト孔としてのパッド開口a12B、a12A内に、たとえば無電解めっき法によって、外部接続電極としての第1接続電極a12を成長させる。パッド開口a12B、a12A内での外部接続電極a12の形成は、まず、パッド領域a11Aにおいて露出している配線膜a21上にニッケル層a121が形成され、ニッケル層a121上にパラジウム層a122が形成され、さらにその上に金層が形成されるようにして、多層積層構造膜とするのが好ましい。ニッケル層a121はアルミニウム系金属で形成された配線膜a21との密着性の向上に寄与し、パラジウム層a122はその上部に積層される金層a123とアルミニウム系金属膜で形成された配線膜a21との相互拡散を抑制する拡散防止層として機能する。第1接続電極a12をこのようにNi、Pd、Auの3層構造または多層構造とすることにより、より良好な外部接続電極とすることができる。
第1参考例に係る外部接続電極(第1接続電極a12)の特徴は、パッド開口a12B、a12A内に外部接続電極を構成する金属層が充満されており、上方に向かって内径が広がったコンタクト孔としてのパッド開口a12Aに沿って金層a123の外周側面が密着していることである。パッド領域a11Aを配線膜a21の表面に垂直な方向から見た平面視において、パッド開口a12Aの縁部全周において、保護膜a23の表面に延びてパッド領域a11Aにおける配線膜a21の上面露出領域よりも外方へ張り出した張出部a123aを有している。張出部a123aは、コンタクト孔であるパッド開口a12Aの縁部全周において外方へ張り出している。
この結果、第1接続電極a12の金層a123は、パッド開口a12Aの傾斜面と密着しており、パッド開口a12Aと金層a123との密着面積が増加している。
このため、外部接続電極としての第1接続電極a12は、保護膜a23との密着性に優れ、金層a123とパッド開口a12Aとの隙間を通じて水分がパッド領域a11A内へ侵入しにくく、チップ抵抗器a10の耐湿性が向上する。また、チップ抵抗器a10の樹脂層23表面から露出する第1接続電極a12の表面積が増加するので、第1接続電極a12は外圧に対する強度が向上する。これにより、チップ抵抗器a10をフリップチップとして良好な構造とすることができる。
さらに、第1接続電極a12の上面(金層a123の上面)は凸湾曲形状に膨らんでおり、実装時の接触面積の増加が図られている。
また、コンタクト孔としてのパッド開口a12B、a12A内には、段差a23aが形成されており、この段差a23aにより第1接続電極a12を構成する金属層とパッド開口a12B、a12Aとの結合性が向上されている。
図39は、第1参考例の一実施形態に係る外部接続電極がチップコンデンサa1に適用された場合の構成を説明する図解的な部分断面図である。図39において、基板a2の上には絶縁膜a8が形成されており、その上にはたとえば下部電極膜a51が形成されている。そして基板a2の上面はパッシベーション膜a9により覆われるとともに、その上はさらに樹脂膜a50で覆われている。
かかる構成において、外部接続電極としての第2外部電極a4は、次のように、チップ抵抗器a10に開口(コンタクト孔)を形成する場合と同様の工程で形成される。
まず、樹脂膜a50に対して、第2外部電極a4の開口(コンタクト孔)に対応した領域に対する露光が行われ、その後現像工程を行うことにより、フォトリソグラフィによる樹脂膜a50のパターニングが行われる。これにより、樹脂膜a50の第2外部電極a4のためのコンタクト孔としてのパッド開口a27Aが形成される。その後、樹脂膜a50を硬化するための熱処理(ポリイミドキュア)が行われ、熱処理によりポリイミド膜(樹脂膜)50が安定化される。また、この熱処理により、樹脂膜a50はその上部が縮み、パッド開口a27Aは、上方に向かって開口径が広がるように、上方に向かって斜めに傾斜した開口となる。
次に、第2外部電極a4を形成すべき位置にコンタクト孔(パッド開口)a27Aを有するポリイミド膜a50をマスクとして、パッシベーション膜a9のエッチングが行われる。これにより、下部電極膜a51を第2外部電極a4のパッド領域a51Aにおいて露出させるコンタクト孔としてのパッド開口a27Bが形成される。パッド開口a27Bはコンタクト孔の一部を構成するものであり、当該パッド開口a27Bを形成するためのエッチングは、反応性イオンエッチング(RIE)によって行われてもよい。ポリイミド膜a50をマスクとして、パッシベーション膜a9のエッチングが行われ、パッド開口a27Bが形成される結果、樹脂膜a50とパッシベーション膜a9との界面に沿う段差が形成される。すなわち、パッシベーション膜a9は、樹脂膜a50との界面において、樹脂膜a50の内径よりも内径が広がるようにエッチングされる。その結果、樹脂膜a50は、その内周面下方部において、パッシベーション膜a9の内周面a27Bよりも内方に張り出した段差部a23aを有することになる。
そして、コンタクト孔としてのパッド開口a27B、a27A内に、たとえば無電解めっき法によって、第2外部電極a4が成長される。
第2外部電極a4は、図38(B)で説明したチップ抵抗器a10における外部電極と同様、たとえば下部電極膜a51に接するニッケル層a121と、ニッケル層a121上に積層したパラジウム層a122と、パラジウム層a122上に積層した金層とを有する多層積層構造膜であることが好ましい。
第2外部電極a4も、上方に向かって内径が大きくなるように形成されたコンタクト孔としてのパッド開口a27B、a27A内に充満され、樹脂層50の傾斜面に密着し、平面視において下部電極膜a51の露出領域よりも外方へ張り出した張出部a123aを有する外部接続電極となっている。また、第2外部電極a4は上方へ凸湾曲した上面を有している。これにより、外部接続電極としての第2外部電極の耐湿性の向上、外圧に対する強度の向上等を実現できる。
以上、第1参考例の実施形態として、チップ抵抗器およびチップコンデンサについて説明したが、第1参考例は、チップ抵抗器およびチップコンデンサ以外のチップ部品に対しても適用することが可能である。
たとえば、他のチップ部品の例として、チップインダクタを例示することができる。チップインダクタは、たとえば基板上に多層配線構造を有し、多層配線構造内にインダクタ(コイル)およびそれに関連する配線を有する部品で、多層配線構造内の任意のインダクタがヒューズにより回路に組み込まれたり、回路から切り離されたりできる構成のものである。かかるチップインダクタにおいても、第1参考例による外部接続電極の構造を採用することにより、耐湿性に優れ、外圧に対する強度アップが図れ、取り扱い易いチップインダクタ(チップ部品)とすることができる。
さらに他のチップ部品の例として、チップダイオードを例示することもできる。チップダイオードは、たとえば基板上に多層配線構造を有し、多層配線構造内に複数のダイオードおよびそれに関連する配線を有する部品で、多層配線構造内の任意のダイオードがヒューズにより回路に組み込まれたり、回路から切り離されたりできる構成のものである。回路に組み込むダイオードを選択することにより、チップダイオードの整流特性を変更したり、調整することができる。また、チップダイオードの電圧降下特性(抵抗値)を設定できる。さらに、ダイオードがLED(ライトエミッティングダイオード)であるチップLEDの場合、回路に組み込むLEDを選択し、発光色を選べるチップLEDとすることができる。このようなチップダイオード、チップLEDに対しても、第1参考例の外部接続電極の構造を採用することができ、それによって、耐湿性に優れ、外圧に対する強度アップが図れ、取り扱い易いチップダイオード、チップLEDといったチップ部品とすることができる。
<第2参考例に係る発明>
(1)第2参考例に係る発明の特徴
たとえば、第2参考例に係る発明の特徴は、以下のB1〜B13である。
(B1)基板と、前記基板上に形成されたアルミニウム系金属からなる抵抗体膜と、前記基板上に間隔を開けて設けられ、前記抵抗体膜に異なる位置で接続された一対の電極と、前記一対の電極を露出させた状態で前記抵抗体膜を覆う保護膜と、を含むことを特徴とする、チップ抵抗器。
この構成によれば、アルミニウム系金属からなる抵抗体膜は、フォトリソグラフィを適用して微細パターンに形成することができる。従って、元基板上に設定した複数の微細なチップ抵抗器領域内に抵抗体膜を形成し、チップ抵抗器領域の境界で元基板を切断することによって、微小サイズのチップ抵抗器を量産することができる。ただし、アルミニウム系金属は、耐水性が低いので、第2参考例では、抵抗体膜を保護膜で覆っている。これにより、小型で信頼性の高いチップ抵抗器を実現でき、電子機器等の小型化に寄与できる。
(B2)前記アルミニウム系金属が、Al、AlSi、AlSiCu、およびAlCuから選択した一種以上を含む、B1に記載のチップ抵抗器。
この構成によれば、アルミニウム系金属が、Al、AlSi、AlSiCu、およびAlCuから選択した1種以上の金属であるから、保護膜形成の際の熱処理(350℃〜450℃)に耐えられ、信頼性の高いチップ抵抗器を実現できる。
また、上述のアルミニウム系金属は、既存の装置を利用して加工することができ、新規な製造設備を用いることなく、第2参考例のチップ抵抗器を作製することができる。
(B3)前記保護膜が、前記抵抗体膜に接する窒化膜と、前記窒化膜に積層された樹脂膜とを含むことを特徴とする、B1またはB2に記載のチップ抵抗器。
この構成によれば、保護膜が、少なくとも窒化膜および樹脂膜の2層構造であるから、耐水性、耐傷性、耐応力強度の向上したチップ抵抗器とすることができる。
なお、保護膜は、上記構成以外に、窒化膜/酸化膜/樹脂膜の3層構造とすることもできる。
(B4)前記樹脂膜が、ポリイミド膜を含むことを特徴とする、B3に記載のチップ抵抗器。
この構成によれば、樹脂膜はポリイミド膜を含むため、耐傷性および耐応力強度の向上を確実に実現することができる。
(B5)前記一対の電極の間の抵抗値が50mΩ以下であることを特徴とする、B1〜B4のいずれか一項に記載のチップ抵抗器。
この構成によれば、一対の電極間の抵抗体膜の抵抗値が50mΩ以下であるから、いわゆるジャンパー抵抗として利用できるチップ抵抗器を実現できる。
(B6)平面視における外形が、直交する2辺がそれぞれ0.4mm以下および0.2mm以下の長方形である、B1〜B5のいずれか一項に記載のチップ抵抗器。
この構成によれば、微小サイズで、ある程度の電流に耐え得るチップ抵抗器、特にジャンパー抵抗を提供することができる。
(B7)前記抵抗体膜の膜厚は0.5〜3.0μmの厚みを含むことを特徴とする、B1〜B6のいずれか一項に記載のチップ抵抗器。
この構成によれば、微小サイズの基板上において、所望の抵抗値の抵抗体膜を得ることができる。
(B8)前記抵抗体膜は、前記基板の一表面ほぼ全面に亘って形成された一枚の膜体を含み、かつ、その外周縁部は前記基板の表面の外周縁部よりも内側になるように、前記基板の表面の外周縁部と一定の間隔を開けて前記一表面上に形成されていることを特徴とする、B1〜B7のいずれか一項に記載のチップ抵抗器。
この構成によれば、抵抗体膜の側面を保護膜で覆って耐水性および耐腐食性を向上させることができ、かつ、元基板から個々のチップ抵抗器に分離する際に、その分離のためのエッチングマージンを確保することができる。
(B9)前記基板は、シリコン、ガラス、セラミックのいずれかを含むことを特徴とする、B1〜B8のいずれか一項に記載のチップ抵抗器。
この構成によれば、種々の絶縁基板を利用して微小なチップ抵抗器を提供することができる。
(B10)前記基板の表面に形成された絶縁膜としての酸化膜をさらに含み、前記抵抗体膜が前記酸化膜上に形成されていることを特徴とする、B1〜B9のいずれか一項に記載のチップ抵抗器。
この構成によれば、基板の種類にかかわらず、酸化膜によって基板から抵抗体膜が絶縁されていて、かつ抵抗体膜パターニングのためのエッチングを酸化膜で停止でき、所望の特性のチップ抵抗器を得ることができる。
(B11)実装基板と、前記実装基板に実装されたB1〜B10のいずれか一項に記載のチップ抵抗器と、を含むことを特徴とする、回路アッセンブリ。
この構成によれば、小型の回路アッセンブリとすることができる。
(B12)前記実装基板に、前記チップ抵抗器がジャンパー抵抗として実装されていることを特徴とする、B11に記載の回路アッセンブリ。
この構成によれば、小型の回路アッセンブリとすることができる。
(B13)筐体と、前記筐体に収容されたB11または12に記載の回路アッセンブリと、を含むことを特徴とする、電子機器。
この構成によれば、小型で高性能な電子機器を提供できる。
(2)第2参考例に係る発明の実施形態
以下には、第2参考例の実施の形態を、添付図面を参照して詳細に説明する。なお、図41〜図64で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。
図41は、第2参考例の一実施形態に係るチップ抵抗器b1の斜視図である。図42は、第2参考例の一実施形態に係るチップ抵抗器b1の平面図である。図43は、図42のXLIII−XLIIIに沿う、チップ抵抗器b1の縦断面図である。
図41〜図43を参照して、第2参考例の一実施形態に係るチップ抵抗器b1は、基板b2と、基板b2上に形成されたアルミニウム系金属からなる抵抗体膜b3と、基板b2上に間隔をあけて、かつ抵抗体膜と電気的に接続して設けられた一対の電極b4、b5と、一対の電極b4、b5を露出させた状態で抵抗体膜b3を覆う保護膜b6とを含んでいる。
基板1は、平面視略長方形状の直方体形状で、一例として、長辺方向の長さL=0.4mm、短辺方向の幅W=0.2mm、厚みT=0.1〜0.15mm程度の大きさの微小なチップである。基板b2の長さLおよび幅Wは、上記の寸法以下であってもよい。例えば、より好ましくは、基板b2は、L=0.3mm、幅W=0.15mm程度の微小寸法であってもよい。
基板b2は、平面視で四隅の角が面取りされた角ラウンド形状となっていてもよい。基板b2は、たとえばシリコン、ガラス、セラミック等で形成することができる。以下の実施形態では、基板b2がシリコンの場合を例にとって説明する。
基板b2は、その厚みを80〜150μmとすることができ、基板b2の表面には基板b2をその上層領域と絶縁するための絶縁膜としての酸化膜(SiO2膜)7が形成されている。酸化膜b7は、厚みが0.3〜2.5μmであってもよい。
酸化膜b7の上には、抵抗体膜b3が積層されている。抵抗体膜b3は、アルミニウム系金属によって形成されており、その厚みは0.5〜3.0μmであってもよい。また、抵抗体膜b3の比抵抗Rsは、Rs=8mΩ/□〜40mΩ/□であってもよい。抵抗体膜b3は、Al、AlSi、AlSiCu、およびAlCuから選択した1種以上の金属により形成されているのが望ましい。
抵抗体膜b3は、この実施形態では、基板b2の上面に、酸化膜b7を介して全面にわたって形成されており、1枚の膜体となっている。また、抵抗体膜b3は、その外周縁部が、基板b2(酸化膜b7)の外周縁部に対して一定寸法内方へ入り込んでいる。言い換えれば、平面視において、抵抗体膜b3の輪郭は、基板b2(酸化膜b7)の輪郭に比べて一回り小さくされており、抵抗体膜b3の外周縁部の外側に酸化膜b7が存在している。このようにしたのは、後述するように、抵抗体膜b3の周囲を保護膜b6ですっぽりと覆ってしまうためである。
抵抗体膜b3の上には、第1電極b4および第2電極b5という一対の電極が、抵抗体膜b3に異なる位置で接続するように設けられている。より具体的には、第1電極b4は、基板b2の一方短辺に沿って設けられ、一方短辺方向に長手の平面視略矩形の電極である。第2電極b5は、基板b2の他方短辺に沿って設けられ、短辺方向に長手の平面視略矩形の電極である。第1電極b4と第2電極b5とは、平面視においてその間隔L1が、L1=100〜220μmであってもよい。
なお、図62に示すように、電極b4、b5の配置位置および形状を変更することもできる。すなわち、図62に示すチップ抵抗器b10は、上記の構成に変えて、第1電極b4を基板b2の一方長辺に沿って設け、一方長辺方向に長手の平面視略矩形の長手電極b4とし、第2電極b5を、基板b2の他方長辺に沿って設け、長辺方向に長手の平面視略矩形の長手電極b5としている。この場合、第1電極b4と第2電極b5とは、平面視においてその間隔が短くなり、第1電極b4と第2電極b5との間をつなぐ抵抗体膜b3の抵抗値を下げることができる。また、電極b4、b5の表面接触面積が大きくなり、チップ抵抗器の実装強度が向上するという利点も生じる。
第1電極b4、第2電極b5は、いずれも、抵抗体膜b3側から上方へ向かって、ニッケル(Ni)層b11−パラジウム(Pd)層b12−金(Au)層b13が順に積層された3種の金属の積層構造であってもよく、この場合において、たとえばNi層b11は3〜15μm、Pd層b12は0.25μm以下、Au層b13は0.1μm以下の厚みであってもよい。第1電極b4、第2電極b5を上述の積層構造とすることにより、チップ抵抗器b1をフリップチップとして基板に実装する際に、実装基板への接合強度の向上、および、耐腐食性の向上を図れる。
抵抗体膜b3の上面および外周縁は保護膜b6で覆われている。保護膜b6は、電極b4、5の上面を露出させた状態で、抵抗体膜b3の外周縁部および上面を覆うように積層され、かつ、電極b4、b5の周囲を覆っている。
この実施形態では、保護膜b6は、2層構造とされている。抵抗体膜b3に接する下層の保護膜b6は、窒化膜b61で形成されている。窒化膜b61は、抵抗体膜b3の上面および外周縁部をすっぽりと覆っている。窒化膜b61の厚みは、0.3〜2.5μmであってもよい。窒化膜b61の上にはポリイミド膜b62が積層されている。ポリイミド膜b62の厚みは2〜5μmであってもよい。
なお、この実施形態では、ポリイミド膜b62は、窒化膜b61の上面に積層されており、窒化膜b61の外周縁、すなわち抵抗体膜b3の外周縁部を覆っていない。しかし、この構成に変え、図60に示すように、ポリイミド膜b62が抵抗体膜b3の外周縁部を覆うように、ポリイミド膜b62を設けてもよい。
保護膜b6を、窒化膜b61およびポリイミド膜b62の2層構造とすることにより、窒化膜b61は耐水性が高く、抵抗体膜b3を水による劣化から良好に保護できるという利点がある。また、ポリイミド膜b62は、耐傷性、耐応力強度に優れており、基板b2の上面側からの物理的な傷に対する耐性に優れたチップ抵抗器b1とすることができる。
この実施形態に係るチップ抵抗器b1は、フリップチップとして基板へ実装した際に、電極b4、b5間の抵抗値が50mΩ以下であり、いわゆるジャンパー抵抗として利用することができる。
図44は、上述したチップ抵抗器b1の製造工程の一例を示すフロー図である。また、図45〜図56は、チップ抵抗器b1の製造工程の一工程を表す縦断面図である。次に、このフロー図の製造工程に従って、また、図45〜56を参照しつつ、チップ抵抗器b1の製造方法について詳細に説明をする。
ステップS1:まず、基板b2(より詳細には、チップ抵抗器b1が個片化される前の元基板)が所定の処理室に配置され、その表面に、たとえば熱酸化法によって、酸化膜b7としての二酸化シリコン(SiO2)層が形成される(図45)。
ステップS2:次に、たとえばスパッタ法によって、アルミニウム系金属、好ましくはAl、AlSi、AlSiCu、およびAlCuから選択した1種以上のアルミニウム系金属材料により、抵抗体膜b3が酸化膜b7の表面全域に積層形成される。積層形成された抵抗体膜b3の膜厚は、前述したように0.5〜3.0μm程度とされてもよい(図46)。
ステップS3:次に、フォトリソグラフィプロセスを用い、抵抗体膜b3の表面にレジストパターンR1が形成される(第1レジストパターンの形成)。このレジストパターンR1は、酸化膜b7の外周縁部上に積層された抵抗体膜b3を除去すべく、抵抗体膜b3の上面ほぼ全体(抵抗体膜b3の外周縁部を除く全域)を覆うパターンとされる(図47)。
ステップS4:そして、第1エッチング工程が行われる。すなわち、ステップS3で形成された第1レジストパターンをマスクとして、抵抗体膜b3の外周縁部が、たとえば反応性イオンエッチング(RIE)により、エッチングされる。そして、エッチング後に第1レジストパターンは剥離される。抵抗体膜b3の外周縁部のエッチングは、RIEではなく、ウェットエッチングによっても行うことができる(図48)。
ステップS5:次いで、基板b2の上に形成された抵抗体膜b3の全表面およびその外周縁部を覆うように、たとえば窒化膜(SiN膜)b61が形成される。窒化膜b61の形成は、プラズマCVD法によって行われてもよく、たとえば膜厚0.3〜2.5μm程度の窒化膜が形成されてもよい(図49)。
ステップS6:次いで、窒化膜b61の表面全面に樹脂膜b62が塗布される。樹脂膜b62としては、たとえば感光性のポリイミドが用いられる(図50)。
なお、このステップS6で樹脂膜b62が塗布される前に、窒化膜b61の表面を覆うように酸化膜が形成され、その酸化膜の上に樹脂膜が塗布されてもよい。
ステップS7:樹脂膜(ポリイミド膜)62に対して、第1、第2電極b4、b5の開口に対応した領域に対する露光工程、およびその後の現像工程を行うことによって、フォトリソグラフィによる樹脂膜b62のパターニングを行う。これにより、樹脂膜b62に第1電極b4および第2電極b5のためのパッド開口b40、b50が形成される(図51)。
ステップS8:その後、樹脂膜b62を硬化するための熱処理(ポリイミドキュア)が行われ、熱処理によりポリイミド膜b62が安定化される。熱処理は、たとえば170℃〜700℃程度の温度で行ってもよい。その結果、抵抗体膜b3の特性が安定するというメリットもある。
ステップS9:次に、第1電極b4および第2電極b5を形成すべき位置に貫通孔40、50を有するポリイミド膜b62をマスクとして窒化膜b61のエッチングが行われる。それによって、抵抗体膜b3を第1電極b4の領域および第2電極b5の領域において露出させるパッド開口b40、b50が完成する。窒化膜b61のエッチングは、反応性イオンエッチング(RIE)によって行われてもよい(図52)。
ステップS10:2つのパッド開口内に、たとえば無電解めっき法によって、一対の電極である第1電極b4および第2電極b5を成長させる。第1電極b4および第2電極b5は、下方主要部をニッケルにより形成し、その最表面部にパラジウムおよび金を薄く表面層として積層するのが好ましい。電極b4、b5をかかる構成とすることにより、チップ抵抗器b1の基板への接合強度の向上および耐腐食性の向上を図ることができるからである(図53)。
ステップS11:その後、基板表面(元基板の表面)に配列形成された多数個(たとえば50万個)の各チップ抵抗器b1を個々のチップ抵抗器b1に分離するために、フォトリソグラフィによって第2のレジストパターンが形成される。レジスト膜は元基板の表面において、各チップ抵抗器b1を保護すべく設けられ、各チップ抵抗器b1間がエッチングされるように形成される。
ステップS12:そしてプラズマダイシングが実行される。プラズマダイシングは、第2レジストパターンR2をマスクとしたエッチングであり、元基板b2の表面から所定深さの溝が、各チップ抵抗器b1間に形成される。その後レジスト膜が剥離される(図54、55)。
ステップS13:そして、たとえば図56に示すように、表面に保護テープb100が貼着される。
ステップS14:次いで、元基板b2の裏面研削が行われて、チップ抵抗器b1は個々のチップ抵抗器b1に分離される(図55、56、57)。
ステップS15:そして、図58に示すように、裏面側にキャリアテープ(熱発泡シート)b110が貼られて、個々のチップ抵抗器b1に分離された多数個のチップ抵抗器b1は、キャリアテープb110上に配列された状態で保持される。一方で、表面に貼着された保護テープb100は取り除かれる(図58、59)。
ステップS16:熱発泡シートb110は、加熱されることによりその内部に含まれる熱発泡粒子b101が膨らみ、それによりキャリアテープb110表面に接着されている各チップ抵抗器b1はキャリアテープb110から剥離されて個々に分離される。
図61は、第2参考例の他の実施形態にかかるチップ抵抗器の縦断面図である。図61に示すチップ抵抗器b1は、保護膜b6が、窒化膜b61、酸化膜b63および樹脂膜(ととえばポリイミド膜)b62の三層構成となっている。その他の構成は、先に説明したチップ抵抗器b1の構成と同様である。
図63は、第2参考例のチップ抵抗器が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。
スマートフォンb201は、扁平な直方体形状の筐体b202の内部に電子部品を収納して構成されている。筐体b202は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が4つの側面で結合されている。筐体b202の一つの主面には、液晶パネルや有機ELパネル等で構成された表示パネルb203の表示面が露出している。表示パネルb203の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
表示パネルb203は、筐体b202の一つの主面の大部分を占める長方形形状に形成されている。表示パネルb203の一つの短辺に沿うように、操作ボタンb204が配置されている。この実施形態では、複数(3つ)の操作ボタンb204が表示パネルb203の短辺に沿って配列されている。使用者は、操作ボタンb204およびタッチパネルを操作することによって、スマートフォンb201に対する操作を行い、必要な機能を呼び出して実行させることができる。
表示パネルb203の別の一つの短辺の近傍には、スピーカb205が配置されている。スピーカb205は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタンb204の近くには、筐体b202の一つの側面にマイクロフォンb206が配置されている。マイクロフォンb206は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
図64は、筐体b202の内部に収容された電子回路アセンブリb210の構成を示す図解的な平面図である。
電子回路アセンブリb210は、配線基板b211と、配線基板b211の実装面に実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子(IC)b212−b220と、複数のチップ部品とを含む。複数のICは、伝送処理ICb212、ワンセグTV受信ICb213、GPS受信ICb214、FMチューナICb215、電源ICb216、フラッシュメモリb217、マイクロコンピュータb218、電源ICb219およびベースバンドICb220を含む。複数のチップ部品は、チップインダクタb221,b225,b235、チップ抵抗器b222,b224,b233、チップキャパシタb227,b230,b234、およびチップダイオードb228,b231を含む。これらチップ部品は、第2参考例に係る構成のものを用いることができる。
伝送処理ICb212は、表示パネルb203に対する表示制御信号を生成し、かつ表示パネルb203の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネルb203との接続のために、伝送処理ICb212には、フレキシブル配線b209が接続されている。
ワンセグTV受信ICb213は、ワンセグ放送(携帯機器を受信対象とする地上デジタルテレビ放送)の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグTV受信ICb213の近傍には、複数のチップインダクタb221と、複数のチップ抵抗器b222とが配置されている。ワンセグTV受信ICb213、チップインダクタb221およびチップ抵抗器b222は、ワンセグ放送受信回路223を構成している。チップインダクタb221およびチップ抵抗器b222は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路b223に高精度な回路定数を与える。
GPS受信ICb214は、GPS衛星からの電波を受信してスマートフォンb201の位置情報を出力する電子回路を内蔵している。
FMチューナICb215は、その近傍において配線基板b211に実装された複数のチップ抵抗器b224および複数のチップインダクタb225とともに、FM放送受信回路226を構成している。チップ抵抗器b224およびチップインダクタb225は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、FM放送受信回路b226に高精度な回路定数を与える。
電源ICb216の近傍には、複数のチップキャパシタb227および複数のチップダイオードb228が配線基板b211の実装面に実装されている。電源ICb216は、チップキャパシタb227およびチップダイオードb228とともに、電源回路229を構成している。 フラッシュメモリb217は、オペレーティングシステムプログラム、スマートフォンb201の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
マイクロコンピュータb218は、CPU、ROMおよびRAMを内蔵しており、各種の演算処理を実行することにより、スマートフォンb201の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータb218の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源ICb219の近くには、複数のチップキャパシタb230および複数のチップダイオードb231が配線基板b211の実装面に実装されている。電源ICb219は、チップキャパシタb230およびチップダイオードb231とともに、電源回路b232を構成している。
ベースバンドICb220の近くには、複数のチップ抵抗器b233、複数のチップキャパシタb234、および複数のチップインダクタb235が、配線基板b211の実装面に実装されている。ベースバンドICb220は、チップ抵抗器b233、チップキャパシタb234およびチップインダクタb235とともに、ベースバンド通信回路b236を構成している。ベースバンド通信回路b236は、電話通信およびデータ通信のための通信機能を提供する。
このような構成によって、電源回路b229,b232によって適切に調整された電力が、伝送処理ICb212、GPS受信ICb214、ワンセグ放送受信回路b223、FM放送受信回路b226、ベースバンド通信回路b236、フラッシュメモリb217およびマイクロコンピュータb218に供給される。マイクロコンピュータb218は、伝送処理ICb212を介して入力される入力信号に応答して演算処理を行い、伝送処理ICb212から表示パネルb203に表示制御信号を出力して表示パネルb203に各種の表示を行わせる。
タッチパネルまたは操作ボタンb204の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路b223の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネルb203に出力し、受信された音声をスピーカb205から音響化させるための演算処理が、マイクロコンピュータb218によって実行される。 また、スマートフォンb201の位置情報が必要とされるときには、マイクロコンピュータb218は、GPS受信ICb214が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
さらに、タッチパネルまたは操作ボタンb204の操作によってFM放送受信指令が入力されると、マイクロコンピュータb218は、FM放送受信回路b226を起動し、受信された音声をスピーカb205から出力させるための演算処理を実行する。
フラッシュメモリb217は、通信によって取得したデータの記憶や、マイクロコンピュータb218の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータb218は、必要に応じて、フラッシュメモリb217に対してデータを書き込み、またフラッシュメモリb217からデータを読み出す。
電話通信またはデータ通信の機能は、ベースバンド通信回路b236によって実現される。マイクロコンピュータb218は、ベースバンド通信回路b236を制御して、音声またはデータを送受信するための処理を行う。
<第3参考例に係る発明>
(1)第3参考例に係る発明の特徴
たとえば、第3参考例に係る発明の特徴は、以下のC1〜C15である。
(C1)互いに対向する一対の長辺および互いに対向する一対の短辺を有する矩形の基板と、前記基板上に、前記一対の長辺に沿ってそれぞれ設けられた一対の電極と、前記基板上に形成された抵抗体膜および当該抵抗体膜に接するように積層された配線膜をそれぞれ有し、前記一対の電極の間に形成された複数の抵抗体と、前記一対の電極の間に形成され、前記複数の抵抗体をそれぞれ接続する切断可能な複数のヒューズとを含むことを特徴とする、チップ抵抗器。
この構成によれば、小サイズでも電極面積を大きくして放熱効率を高めることができる。すなわち、小サイズでも正確な抵抗値を実現でき、かつ放熱効率が良いので、抵抗体の温度特性に起因する抵抗値の変動を抑制できる。よって、正確な抵抗値で小サイズのチップ抵抗値を実現できる。
従来構造では、小型化したときに、チップ抵抗器が高温になるので、過酷な温度サイクルに晒されるおそれがあり、それによって、温度サイクル耐性が悪くなるおそれがある。さらに、チップ抵抗器が高温となることによって、実装配線基板との間の半田が溶け出すおそれがあり、半田接合信頼性が悪くなるおそれがある。これらの問題は、いずれも、第3参考例によって解決される。
(C2)前記一対の電極は、前記一対の長辺の全長に亘って、長辺に沿ってそれぞれ形成されている事を特徴とする、C1に記載のチップ抵抗器。
この構成によれば、基板の長手方向に沿って一対の電極が形成されており、しかも、各電極は基板の長辺全長に亘って伸びており、電極面積を大きくして、放熱特性のさらなる向上を図れる。
(C3)前記長辺の長さが0.4mm以下であり、前記短辺の長さが0.2mm以下であることを特徴とする、C1またはC2に記載のチップ抵抗器。
この構成によれば、小型のチップ抵抗器において、大きな電極を形成でき、正確な抵抗値で小サイズのチップ抵抗値を実現できる。
(C4)前記一対の電極の間の抵抗値が、20mΩ〜100Ωであることを特徴とする、C1〜C3のいずれか一項に記載のチップ抵抗器。
この構成によれば、特に、低抵抗のチップ抵抗器での特性向上を実現できる。
(C5)前記基板上において、前記一対の電極のうちの第1接続電極は基板の一方長辺に沿って設けられ、長辺方向に長手の矩形電極であり、第2接続電極は、基板の他方長辺に沿って設けられ、長辺方向に長手の矩形電極であることを特徴とする、C1〜C4のいずれか一項に記載のチップ抵抗器。
この構成によれば、電極面積を大きくして放熱効率を高めることができる。
(C6)前記一対の接続電極が、基板の一対の長辺に沿って形成され、基板上の第1接続電極c12と第2接続電極c13とで挟まれた中央領域に抵抗回路網が設けられていることを特徴とする、C1〜C5のいずれか一項に記載のチップ抵抗器。
この構成によれば、放熱効率が良いので、抵抗体の温度特性に起因する抵抗値の変動を抑制できる。
(C7)互いに対向する一対の長辺および互いに対向する一対の短辺を有する矩形の基板と、前記基板上に、前記一対の長辺に沿ってそれぞれ設けられた一対の電極と、前記基板上に形成された配線膜をそれぞれ有する複数の機能素子と、前記複数の機能素子の前記配線膜と一体化した配線膜を有し、前記複数の機能素子を前記電極にそれぞれ接続する切断可能な複数のヒューズとを含むことを特徴とする、チップ部品。
この構成によれば、小サイズでも電極面積を大きくして放熱効率を高めることができる。すなわち、小サイズでも放熱効率が良いので、機能素子の温度特性に起因する性能変動を抑制できる。よって、正確な特性で小サイズのチップ部品を実現できる。
(C8)前記機能素子が、前記基板上に形成された抵抗体膜および前記抵抗体膜に接するように積層された配線膜を有する抵抗体を含み、前記チップ部品がチップ抵抗器であることを特徴とする、C7記載のチップ部品。
この構成によれば、上記の作用効果を有するチップ抵抗器とすることができる。
(C9)前記機能素子が、前記基板上に形成された容量膜および前記容量膜に接続された系配線膜を有するキャパシタ素子を含み、前記チップ部品がチップコンデンサであることを特徴とする、C7記載のチップ部品。
この構成によれば、上記の作用効果を有するチップコンデンサとすることができる。
(C10)前記機能素子が、前記基板上に形成されたコイル形成膜および前記コイル形成膜に接続された配線膜を有するコイル素子を含み、前記チップ部品がチップインダクタであることを特徴とする、C7記載のチップ部品。
この構成によれば、上記の作用効果を有するチップインダクタとすることができる。
(C11)前記機能素子が、前記基板上に形成された接合構造部および前記接合構造部に接続された配線膜を有する単方向導電性素子を含み、前記チップ部品がチップダイオードであることを特徴とする、C7記載のチップ部品。
この構成によれば、上記の作用効果を有するチップダイオードとすることができる。
(C12)前記ヒューズの前記配線膜と一体化した配線膜からなる電極パッドをさらに含み、前記電極パッドに前記電極が接していることを特徴とする、C7〜C11のいずれか一項に記載のチップ部品。
この構成によれば、電極の設置が容易にでき、微細な基板に正確に電極が配置されたチップ部品とすることができる。
(C13)少なくとも一つの前記ヒューズが切断されており、当該ヒューズの切断部を覆うように前記基板上に形成された絶縁性の保護膜をさらに含むことを特徴とする、C7〜C12のいずれか一項に記載のチップ部品。
この構成によれば、切断されたヒューズは絶縁性の保護膜で覆われており、耐水性の向上したチップ部品とすることができる。
(C14)前記一対の電極は、前記一対の長辺の全長に亘って、長辺に沿ってそれぞれ形成されていることを特徴とする、C7〜C13のいずれか一項に記載のチップ部品。
この構成によれば、機能素子配置およびヒューズ配置を極めて細かなパターンで正確に作れ、特性値が安定したチップ部品を作ることができる。また、同一設計による多種類の特性値への対応が可能なチップ部品を製造することができる。
(C15)前記長辺の長さが0.4mm以下であり、前記短辺の長さが0.2mm以下であることを特徴とする、C7〜C14のいずれか一項に記載のチップ部品。
この構成によれば、電極パッドのパターニングにおいて電極の配置位置が定まり、小型でかつ電極の配置位置が正確で、実装し易いチップ部品を製造することができる。
(2)第3参考例に係る発明の実施形態
以下には、第3参考例の実施の形態を、添付図面を参照して詳細に説明する。以下の実施形態では、チップ部品の一例としてのチップ抵抗器を用いて具体的に説明する。なお、図65〜図84で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。
図65(A)は、第3参考例の一実施形態に係るチップ抵抗器c10の外観構成を示す図解的な斜視図であり、図65(B)は、チップ抵抗器c10が基板上に実装された状態を示す側面図である。
図65(A)を参照して、第3参考例の一実施形態に係るチップ抵抗器c10は、基板c11上に形成された第1接続電極c12と、第2接続電極c13と、抵抗回路網c14とを備えている。基板c11は、平面視略長方形状の直方体形状で、一例として、長辺方向の長さL=0.3mm、短辺方向の幅W=0.15mm、厚みT=0.1mm程度の大きさの微少なチップである。基板c11は、平面視で角が面取りされた角ラウンド形状であってもよい。基板は、たとえばシリコン、ガラス、セラミック等で形成することができる。以下の実施形態では、基板c11がシリコン基板の場合を例にとって説明する。
チップ抵抗器c10は、図82に示すように、基板上に格子状に多数個のチップ抵抗器c10が形成され、基板が切断されて個々のチップ抵抗器c10に分離されることにより得られる。
基板c11上において、第1接続電極c12は基板c11の一方長辺c111に沿って設けられ、長辺c111方向に長手の矩形電極である。第2接続電極c13は、基板c11上の他方長辺c112に沿って設けられ、長辺c112方向に長手の矩形電極である。この実施形態の特徴は、このように一対の接続電極が、基板c11の一対の長辺c111、112に沿って形成されていることである。抵抗回路網c14は、基板c11上の第1接続電極c12と第2接続電極c13とで挟まれた中央領域(回路形成面または素子形成面)に設けられている。そして、抵抗回路網c14の一端側は第1接続電極c12に電気的に接続されており、抵抗回路網c14の他端側は第2接続電極c13に電気的に接続されている。これら第1接続電極c12、第2接続電極c13および抵抗回路網c14は、たとえば一例として、基板c11上に微細加工プロセスを用いて設けることができる。特に、後述するフォトリソグラフィプロセスを用いることにより、微細で正確なレイアウトパターンの抵抗回路網c14を形成することができる。
第1接続電極c12および第2接続電極c13は、それぞれ、外部接続電極として機能する。チップ抵抗器c10が回路基板c15に実装された状態においては、図65(B)に示すように、第1接続電極c12および第2接続電極c13が、それぞれ、回路基板c15の回路(図示せず)と半田により電気的かつ機械的に接続される。なお、外部接続電極として機能する第1接続電極c12および第2接続電極c13は、半田濡れ性の向上および信頼性の向上のために、少なくとも表面領域を金(Au)で形成するか、または表面に金メッキを施すことが望ましい。
図66は、チップ抵抗器c10の平面図であり、第1接続電極c12、第2接続電極c13および抵抗回路網c14の配置関係ならびに抵抗回路網c14の平面視の構成(レイアウトパターン)が示されている。
図66を参照して、チップ抵抗器c10は、基板c11上面の一方長辺c111に長辺が沿うように配置された平面視が長手で略矩形をした第1接続電極c12と、基板c11上面の他方長辺c112に長辺が沿うように配置された平面視が長手で略矩形をした第2接続電極c13と、第1接続電極c12および第2接続電極c13間の平面視矩形の領域に設けられた抵抗回路網c14とを含んでいる。
抵抗回路網c14には、基板c11上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体R(図66の例では、列方向(基板c11の幅(短手)方向)に沿って8個の単位抵抗体Rが配列され、行方向(基板c11の長手方向)に沿って44個の単位抵抗体Rが配列され、合計352個の単位抵抗体Rを含む構成)を有している。そして、これら多数個の単位抵抗体Rの1〜64個の所定の個数が導体膜C(導体膜Cは、好ましくはAl、AlSi、AlSiCu、またはAlCuなどのアルミニウム系金属で形成された配線膜)で電気的に接続されて、接続された単位抵抗体Rの数に応じた複数種類の抵抗回路が形成されている。
さらに、抵抗回路を抵抗回路網c14に電気的に組み込んだり、または、抵抗回路網c14から電気的に分離するために溶断可能な複数のヒューズ膜F(好ましくは、導体膜Cと同じ材料であるAl、AlSi、AlSiCu、またはAlCuなどのアルミニウム系金属膜で形成された配線膜であり、以下、「ヒューズ」ともいう)が設けられている。複数のヒューズ膜Fは、第2接続電極c13の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズ膜Fおよび接続用導体膜Cが隣接するように配列され、その配列方向が直線状になるように配置されている。
図67Aは、図66に示す抵抗回路網c14の一部分を拡大して描いた平面図であり、図67Bおよび図67Cは、それぞれ、抵抗回路網c14における単位抵抗体Rの構造を説明するために描いた長さ方向の縦断面図および幅方向の縦断面図である。
図67A、図67Bおよび図67Cを参照して、単位抵抗体Rの構成について説明をする。
基板c11の上面には絶縁層(SiO2)c19が形成され、絶縁層c19上に抵抗体膜c20が配置されている。抵抗体膜c20は、抵抗体膜c20は、NiCr、NiCrAl、NiCrSi、NiCrSiAl、TaN、TaSiO2、TiN、TiNO、およびTiSiONからなる群から選択した1種以上を含む材料からなる。抵抗体膜c20をこのような材料で形成することにより、フォトリソグラフィによる微細加工が可能になる。また、温度特性の影響により抵抗値が変化しにくい、正確な抵抗値のチップ抵抗器を作ることができる。この抵抗体膜c20は、第1接続電極c12と第2接続電極c13との間を平行に直線状に延びる複数本の抵抗体膜(以下「抵抗体膜ライン」という)とされており、抵抗体膜ラインc20は、ライン方向に所定の位置で切断されている場合がある。抵抗体膜ラインc20上には、導体膜片c21としてのたとえばアルミニウム膜が積層されている。各導体膜片c21は、抵抗体膜ラインc20上に、ライン方向に一定間隔Rを開けて積層されている。
この構成の抵抗体膜ラインc20および導体膜片c21の電気的特徴を回路記号で示すと、図68の通りである。すなわち、図68(A)に示すように、所定間隔Rの領域の抵抗体膜ラインc20部分が、それぞれ、一定の抵抗値rの単位抵抗体Rを形成している。導体膜片c21が積層された領域は、当該導体膜片c21で抵抗体膜ラインc20が短絡されている。よって、図68(B)に示す抵抗rの単位抵抗体Rの直列接続からなる抵抗回路が形成されている。
また、隣接する抵抗体膜ラインc20同士は抵抗体膜ラインc20および導体膜片c21で接続されているから、図67Aに示す抵抗回路網は、図68(C)に示す抵抗回路を構成している。
図67Bおよび図67Cに示す図解的な断面図において、参照番号c11はシリコン基板、c19は絶縁層としての二酸化シリコンSiO2層、c20は絶縁層c19上に形成された抵抗体膜、c21はアルミニウム(Al)の配線膜、c22は保護膜としてのSiN膜、c23は保護層としてのポリイミド層を示している。
抵抗体膜c20の材質は、上記のとおり、NiCr、NiCrAl、NiCrSi、NiCrSiAl、TaN、TaSiO2、TiN、TiNO、およびTiSiONからなる群から選択した1種以上を含む材料からなる。また、抵抗体膜c20 の膜厚は、300Å〜1μmであることが望ましい。抵抗体膜c20の膜厚をこの範囲とすれば、抵抗体膜c20の温度係数を50ppm/℃〜200ppm/℃に実現でき、温度特性の影響を受けにくいチップ抵抗器となるからである。
なお、抵抗体膜c20の温度係数は、1000ppm/℃未満であれば、実用上良好なチップ抵抗器を得られる。
さらに、抵抗体膜c20は、1μm〜1.5μmの線幅を有する線状要素を含む構造であることが望ましい。抵抗回路の微細化と良好な温度特性とを両立できるからである。
配線膜c21は、Alに換え、AlSi、AlSiCu、またはAlCuなどのアルミニウム系金属膜で形成されてもよい。配線膜c21(ヒューズ膜Fを含む)をこのようにアルミニウム系金属膜で形成することにより、プロセス加工精度の向上を図れる。
なお、かかる構成の抵抗回路網c14の製造プロセスについては、後に詳述する。
この実施形態では、基板上11に形成された抵抗回路網c14に含まれる単位抵抗体Rは、抵抗体膜ラインc20と、抵抗体膜ラインc20上に、ライン方向に一定間隔をあけて積層された複数の導体膜片c21とを含み、導体膜片c21が積層されていない一定間隔R部分の抵抗体膜ラインc20が、1個の単位抵抗体Rを構成している。単位抵抗体Rを構成している抵抗体膜ラインc20は、その形状および大きさが全て等しい。よって、基板上に作り込んだ同形同大の抵抗体膜は、ほぼ同値になるという特性に基づき、シリコン基板c11上にマトリックス状に配列された多数個の単位抵抗体Rは、等しい抵抗値を有している。
抵抗体膜ラインc20上に積層された導体膜片c21は、単位抵抗体Rを形成するとともに、複数個の単位抵抗体Rを接続して抵抗回路を構成するための接続用配線膜の役目も果たしている。
図69(A)は、図66に示すチップ抵抗器c10の平面図の一部分を拡大して描いたヒューズ膜Fを含む領域の部分拡大平面図であり、図69(B)は、図69(A)のB−Bに沿う断面構造を示す図である。
図69(A)(B)に示すように、ヒューズ膜Fも、抵抗体膜c20上に積層された配線膜c21により形成されている。すなわち、単位抵抗体Rを形成する抵抗体膜ラインc20上に積層された導体膜片c21と同じレイヤーに、導体膜片c21と同じ金属材料であるアルミニウム(Al)により形成されている。なお、導体膜片c21は、前述したように、抵抗回路を形成するために、複数個の単位抵抗体Rを電気的に接続する接続用導体膜Cとしても用いられている。
つまり、抵抗体膜c20上に積層された同一レイヤーにおいて、単位抵抗体R形成用の配線膜、抵抗回路を形成するための接続用配線膜、抵抗回路網c14を構成するための接続用配線膜、ヒューズ膜、ならびに抵抗回路網c14を第1接続電極c12および第2接続電極c13に接続するための配線膜が、同一のアルミニウム系金属材料(たとえばアルミニウム)を用いて、同じ製造プロセス(たとえばスパッタリングおよびフォトリソグラフィプロセス)によって形成されている。これにより、このチップ抵抗器c10の製造プロセスが簡略化され、また、各種配線膜を共通のマスクを利用して同時に形成できる。さらに、抵抗体膜c20とのアライメント性も向上する。
図70は、図66に示す抵抗回路網c14における複数種類の抵抗回路を接続する接続用導体膜Cおよびヒューズ膜Fの配列関係と、その接続用導体膜Cおよびヒューズ膜Fに接続された複数種類の抵抗回路との接続関係を図解的に示す図である。
図70を参照して、第1接続電極c12には、抵抗回路網c14に含まれる基準抵抗回路R8の一端が接続されている。基準抵抗回路R8は、8個の単位抵抗体Rの直列接続からなり、その他端はヒューズ膜F1に接続されている。
ヒューズ膜F1と接続用導体膜C2とには、64個の単位抵抗体Rの直列接続からなる抵抗回路R64の一端および他端が接続されている。
接続用導体膜C2とヒューズ膜F4とには、32個の単位抵抗体Rの直列接続からなる抵抗回路R32の一端および他端が接続されている。
ヒューズ膜F4と接続用導体膜C5とには、32個の単位抵抗体Rの直列接続からなる抵抗回路体R32の一端および他端が接続されている。
接続用導体膜C5とヒューズ膜F6とには、16個の単位抵抗体Rの直列接続からなる抵抗回路R16の一端および他端が接続されている。
ヒューズ膜F7および接続用導体膜C9には、8個の単位抵抗体Rの直列接続からなる抵抗回路R8の一端および他端が接続されている。
接続用導体膜C9およびヒューズ膜F10には、4個の単位抵抗体Rの直列接続からなる抵抗回路R4の一端および他端が接続されている。
ヒューズ膜F11および接続用導体膜C12には、2個の単位抵抗体Rの直列接続からなる抵抗回路R2の一端および他端が接続されている。
接続用導体膜C12およびヒューズ膜F13には、1個の単位抵抗体Rからなる抵抗回路体R1の一端および他端が接続されている。
ヒューズ膜F13および接続用導体膜C15には、2個の単位抵抗体Rの並列接続からなる抵抗回路R/2の一端および他端が接続されている。
接続用導体膜C15およびヒューズ膜F16には、4個の単位抵抗体Rの並列接続からなる抵抗回路R/4の一端および他端が接続されている。
ヒューズ膜F16および接続用導体膜C18には、8個の単位抵抗体Rの並列接続からなる抵抗回路R/8の一端および他端が接続されている。
接続用導体膜C18およびヒューズ膜F19には、16個の単位抵抗体Rの並列接続からなる抵抗回路R/16の一端および他端が接続されている。
ヒューズ膜F19および接続用導体膜C22には、32個の単位抵抗体Rの並列接続からなる抵抗回路R/32が接続されている。
複数のヒューズ膜Fおよび接続用導体膜Cは、それぞれ、ヒューズ膜F1、接続用導体膜C2、ヒューズ膜F3、ヒューズ膜F4、接続用導体膜C5、ヒューズ膜F6、ヒューズ膜F7、接続用導体膜C8、接続用導体膜C9、ヒューズ膜F10、ヒューズ膜F11、接続用導体膜C12、ヒューズ膜F13、ヒューズ膜F14、接続用導体膜C15、ヒューズ膜F16、ヒューズ膜F17、接続用導体膜C18、ヒューズ膜F19、ヒューズ膜F20、接続用導体膜C21、接続用導体膜C22が、直線状に配置されて直列に接続されている。各ヒューズ膜Fが溶断されると、ヒューズ膜Fに隣接接続された接続用導体膜Cとの間の電気的接続が遮断される構成である。
この構成を、電気回路図で示すと図71の通りである。すなわち、全てのヒューズ膜Fが溶断されていない状態では、抵抗回路網c14は、第1接続電極c12および第2接続電極c13間に設けられた8個の単位抵抗体Rの直列接続からなる基準抵抗回路R8(抵抗値8r)の抵抗回路を構成している。たとえば、1個の単位抵抗体Rの抵抗値rをr=80Ωとすれば、8r=640Ωの抵抗回路により、第1接続電極c12および第2接続電極c13が接続されたチップ抵抗器c10が構成されている。
そして、基準抵抗回路R8以外の複数種類の抵抗回路には、それぞれ、ヒューズ膜Fが並列的に接続され、各ヒューズ膜Fによりこれら複数種類の抵抗回路は短絡された状態となっている。つまり、基準抵抗回路R8には、12種類13個の抵抗回路R64〜R/32が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズ膜Fにより短絡されているので、電気的にみると、各抵抗回路は抵抗回路網c14に組み込まれてはいない。
この実施形態に係るチップ抵抗器c10は、要求される抵抗値に応じて、ヒューズ膜Fを選択的に、たとえばレーザー光で溶断する。それにより、並列的に接続されたヒューズ膜Fが溶断された抵抗回路は、抵抗回路網c14に組み込まれることになる。よって、抵抗回路網c14の全体の抵抗値を、溶断されたヒューズ膜Fに対応する抵抗回路が直列に接続されて組み込まれた抵抗値を有する抵抗回路網とすることができる。
換言すれば、この実施形態に係るチップ抵抗器c10は、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路(たとえば、F1、F4、F13が溶断されると、抵抗回路R64、R32、R1の直列接続)を抵抗回路網に組み込むことができる。そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網c14の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器c10とすることができる。
また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Rが、直列に1個、2個、4個、8個、16個、32個、および64個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Rが並列に2個、4個、8個、16個、および32個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そして、これらがヒューズ膜Fで短絡された状態で直列に接続されている。よって、ヒューズ膜Fを選択的に溶断することにより、抵抗回路網c14全体の抵抗値を、小さな抵抗値から大きな抵抗値まで、広範囲の間で、任意の抵抗値に設定することができる。
図72は、第3参考例の他の実施形態に係るチップ抵抗器c30の平面図であり、第1接続電極c12、第2接続電極c13および抵抗回路網4の配置関係ならびに抵抗回路網c14の平面視の構成が示されている。
この実施形態においても、基板c11の一対の長辺沿いに、第1接続電極c12および第2接続電極c13が設けられている。
チップ抵抗器c30が、前述したチップ抵抗器c10と異なるところは、抵抗回路網c14における単位抵抗体Rの接続態様である。
すなわち、チップ抵抗器c30の抵抗回路網c14には、基板c11上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体R(図72の構成では、列方向(基板c11の短手(幅)方向)に沿って8個の単位抵抗体Rが配列され、行方向(基板c11の長手方向)に沿って44個の単位抵抗体Rが配列され、合計352個の単位抵抗体Rを含む構成)を有している。そして、これら多数個の単位抵抗体Rの1〜128個の所定個数が電気的に接続されて、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、回路網接続手段としての導体膜およびヒューズ膜Fにより並列態様で接続されている。複数のヒューズ膜Fは、第2接続電極c13の内側辺沿いに、配置領域が直線状になるように配列されており、ヒューズ膜Fが溶断されると、ヒューズ膜に接続された抵抗回路が抵抗回路網c14から電気的に分離される構成である。
なお、抵抗回路網c14を構成する多数個の単位抵抗体Rの材質および構造や、接続用導体膜、ヒューズ膜Fの材質および構造は、先に説明したチップ抵抗器c10における対応する部位の構造と同様であるから、ここでの説明については省略する。
図73は、図72に示す抵抗回路網における複数種類の抵抗回路の接続態様と、それらを接続するヒューズ膜Fの配列関係ならびにヒューズ膜Fに接続された複数種類の抵抗回路の接続関係を図解的に示す図である。
図73を参照して、第1接続電極c12には、抵抗回路網c14に含まれる基準抵抗回路R/16の一端が接続されている。基準抵抗回路R/16は、16個の単位抵抗体Rの並列接続からなり、その他端は残りの抵抗回路が接続される接続用導体膜Cに接続されている。
ヒューズ膜F1と接続用導体膜Cとには、128個の単位抵抗体Rの直列接続からなる抵抗回路R128の一端および他端が接続されている。
ヒューズ膜F5と接続用導体膜Cとには、64個の単位抵抗体Rの直列接続からなる抵抗回路R64の一端および他端が接続されている。
抵抗膜F6と接続用導体膜Cとには、32個の単位抵抗体Rの直列接続からなる抵抗回路R32の一端および他端が接続されている。
ヒューズ膜F7と接続用導体膜Cとには、16個の単位抵抗体Rの直列接続からなる抵抗回路R16の一端および他端が接続されている。
ヒューズ膜F8と接続用導体膜Cとには、8個の単位抵抗体Rの直列接続からなる抵抗回路R8の一端および他端が接続されている。
ヒューズ膜F9と接続用導体膜Cとには、4個の単位抵抗体Rの直列接続からなる抵抗回路R4の一端および他端が接続されている。
ヒューズ膜F10と接続用導体膜Cとには、2個の単位抵抗体Rの直列接続からなる抵抗回路R2の一端および他端が接続されている。
ヒューズ膜F11と接続用導体膜Cとには、1個の単位抵抗体Rの直列接続からなる抵抗回路R1の一端および他端が接続されている。
ヒューズ膜F12と接続用導体膜Cとには、2個の単位抵抗体Rの並列接続からなる抵抗回路R/2の一端および他端が接続されている。
ヒューズ膜F13と接続用導体膜Cとには、4個の単位抵抗体Rの並列接続からなる抵抗回路R/4の一端および他端が接続されている。
ヒューズ膜F14、F15、F16は電気的に接続されており、これらヒューズ膜F14、F15、F16と接続用導体Cとには、8個の単位抵抗体Rの並列接続からなる抵抗回路R/8の一端および他端が接続されている。
ヒューズ膜F17、F18、F19、F20、F21は電気的に接続されており、これらヒューズ膜F17〜F21と接続用導体膜Cとには、16個の単位抵抗体Rの並列接続からなる抵抗回路R/16の一端および他端が接続されている。
ヒューズ膜Fは、ヒューズ膜F1〜F21の21個備えられていて、これらは全て第2接続電極c13に接続されている。
かかる構成であるから、抵抗回路の一端が接続されたいずれかのヒューズ膜Fが溶断されると、そのヒューズ膜Fに一端が接続された抵抗回路は、抵抗回路網c14から電気的に切り離される。
図73の構成、すなわちチップ抵抗器c30に備えられた抵抗回路網c14の構成を、電気回路図で示すと図74の通りである。全てのヒューズ膜Fが溶断されていない状態では、抵抗回路網c14は、第1接続電極c14および第2接続電極c13間に、基準抵抗回路R/16と、12種類の抵抗回路R/16、R/8、R/4、R/2、R1、R2、R4、R8、R16、R32、R64、R128の並列接続回路との直列接続回路を構成している。
そして、基準抵抗回路R/16以外の12種類の抵抗回路には、それぞれ、ヒューズ膜Fが直列に接続されている。よって、この抵抗回路網c14を有するチップ抵抗器c30では、要求される抵抗値に応じて、ヒューズ膜Fを選択的に、たとえばレーザー光で溶断すれば、溶断されたヒューズ膜Fに対応する抵抗回路(ヒューズ膜Fが直列に接続された抵抗回路)は、抵抗回路網c14から電気的に分離され、チップ抵抗器c10の抵抗値を調整することができる。
換言すれば、この実施形態に係るチップ抵抗器c30も、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路を抵抗回路網から電気的に分離することができる。そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網c14の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器c30とすることができる。
また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Rが、直列に1個、2個、4個、8個、16個、32個、64個および128個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Rが並列に2個、4個、8個、16個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の並列抵抗回路を備えている。よって、ヒューズ膜Fを選択的に溶断することにより、抵抗回路網c14全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値に設定することができる。
なお、図74に示す電気回路においては、基準抵抗回路R/16および、並列接続された抵抗回路のうち、抵抗値の小さな抵抗回路には、過電流が流れる傾向があり、抵抗設定時に、抵抗に流せる定格電流を大きく設計しなければならない。
そこで、電流を分散させるために、図74に示す電気回路を、図75(A)に示す電気回路構成となるように、抵抗回路網の接続構造を変更してもよい。すなわち、基準抵抗回路R/16を無くし、かつ、並列接続される抵抗回路は、最小の抵抗値をrとし、抵抗値rの抵抗単位体R1を複数組並列に接続した構成c140を含む回路に変えるのである。
図75(B)は、具体的な抵抗値を示した電気回路図であり、80Ωの単位抵抗体とヒューズ膜Fとの直列接続を複数組並列に接続した構成c140を含む回路とされている。これにより、流れる電流の分散を図ることができる。
図76は、第3参考例のさらに他の実施形態に係るチップ抵抗器に備えられる抵抗回路網c14の回路構成を電気回路図で示した図である。図76に示す抵抗回路網c14の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。
直列接続される複数種類の抵抗回路には、先の実施形態と同様、各抵抗回路毎に、並列にヒューズ膜Fが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズ膜Fで短絡状態とされている。従って、ヒューズ膜Fを溶断すると、そのヒューズ膜Fで短絡されていた抵抗回路が、抵抗回路網c14に電気的に組み込まれることになる。
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズ膜Fが接続されている。従って、ヒューズ膜Fを溶断することにより、ヒューズ膜Fが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。
かかる構成とすれば、たとえば、1kΩ以下の小抵抗は並列接続側で作り、1kΩ以上の抵抗回路を直列接続側で作ることができる。よって、数Ωの小抵抗から数MΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗回路網c14を用いて作ることができる。
また、より精度良く抵抗値を設定する場合は、要求抵抗値に近い直列接続側抵抗回路のヒューズ膜を予めカットしておけば、細かな抵抗値の調整を並列接続側の抵抗回路のヒューズ膜を溶断することにより行うことができ、所望の抵抗値への合わせ込みの精度が上がる。
図77は、10Ω〜1MΩの抵抗値を有するチップ抵抗器における抵抗回路網c14の具体的な構成例を示す電気回路図である。
図77に示す抵抗回路網c14も、ヒューズ膜Fで短絡された複数種類の抵抗回路の直列接続と、ヒューズ膜Fが直列接続された複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっている。
図77の抵抗回路によれば、並列接続側において、10〜1kΩの任意の抵抗値を、精度1%以内で設定できる。また、直列接続側の回路で、1k〜1MΩの任意の抵抗値を精度1%以内で設定できる。直列接続側の回路を使用する場合は、所望の抵抗値に近い抵抗回路のヒューズ膜Fを予め溶断し、所望の抵抗値に合わせ込んでおくことで、より精度良く抵抗値を設定できるという利点がある。
なお、ヒューズ膜Fは、接続用導体膜Cと同一のレイヤーを用いる場合のみを説明したが、接続用導電膜C部分は、その上に更に別の導体膜を積層するようにし、導体膜の抵抗値を下げるようにしてもよい。また、抵抗体膜をなくして、接続用導体膜Cのみとしても良い。なお、この場合であっても、ヒューズ膜Fの上に導体膜を積層しなければ、ヒューズ膜Fの溶断性が悪くなることはない。
図78は、第3参考例のさらに他の実施形態に係るチップ抵抗器90の要部構造を説明するための図解的な平面図である。
たとえば、前述したチップ抵抗器c10(図65、図66参照)や、チップ抵抗器c30(図72参照)では、抵抗回路を構成する抵抗体膜ラインc20と導体膜片c21の関係を平面視で表わすと、図78(A)に示す構成になっている。すなわち、図78(A)に示すように、所定間隔Rの領域の抵抗体膜ラインc20部分が、一定の抵抗値rの単位抵抗体Rを形成している。そして単位抵抗体Rの両側には導体膜片c21が積層され、当該導体膜片c21で抵抗体膜ラインc20が短絡されている。
ここで、前述したチップ抵抗器c10およびチップ抵抗器c30では、単位抵抗体Rを形成している抵抗体膜ラインc20部分の長さは、たとえば12μmであり、抵抗体膜ラインc20の幅は、たとえば1.5μmであり、単位抵抗(シート抵抗)は10Ω/□である。このため、単位抵抗体Rの抵抗値rは、r=80Ωである。
ところで、たとえば図65、図66に示すチップ抵抗器c10において、抵抗回路網c14の配置領域を拡げることなく、抵抗回路網c14の抵抗値を高めて、チップ抵抗器c10の高抵抗化を図りたいといった要望がある。
そこで、この実施形態に係るチップ抵抗器90では、抵抗回路網c14のレイアウトを変更するとともに、抵抗回路網に含まれる抵抗回路を構成する単位抵抗体を、平面視において、図78(B)に示す形状および大きさとした。
図78(B)を参照して、抵抗体膜ラインc20は、幅1.5μmで直線状に延びるライン状の抵抗体膜ラインc20を含む。そして、抵抗体膜ラインc20において、所定間隔R′の抵抗体膜ラインc20部分が、一定の抵抗値r′の単位抵抗体R′を形成している。単位抵抗体R′の長さは、たとえば17μmにする。こうすれば、単位抵抗体R′の抵抗値r′は、図78(A)に示す単位抵抗体Rに比べて、ほぼ2倍のr′=160Ωの単位抵抗体とすることができる。
また、抵抗体膜ラインc20上に積層される導体膜片c21の長さは、図78(A)に示すものにおいても、(B)に示すものにおいても、同じ長さで構成することができる。それゆえ、抵抗回路網c14に含まれる抵抗回路を構成する各単位抵抗体R′のレイアウトパターンを変更し、単位抵抗体R′が直列状に接続できるレイアウトパターンとすることにより、チップ抵抗器90は高抵抗化が実現されたものとなる。
図79は、図65〜71を参照して説明したチップ抵抗器c10の製造工程の一例を示すフロー図である。次に、このフロー図の製造工程に従って、かつ、必要に応じて図65〜71を参照しつつ、チップ抵抗器c10の製造方法について詳細に説明をする。
ステップS1:まず、基板c11(実際には個々のチップ抵抗器c10に切り分けられる前のシリコンウエハ(図81参照))が所定の処理室に配置され、その表面に、たとえば熱酸化法によって、絶縁層c19としての二酸化シリコン(SiO2)層が形成される。
ステップS2:次に、たとえばスパッタ法によって、NiCr、NiCrAl、NiCrSi、NiCrSiAl、TaN、TaSiO2、TiN、TiNO、およびTiSiONからなる群から選択した1種以上を含む材料、たとえばTiN、TiONまたはTiSiONの抵抗体膜c20が絶縁層c19の表面全域に形成される。
ステップS3:次に、たとえばスパッタ法によって、抵抗体膜c20の表面全域にたとえばアルミニウム(Al)の配線膜c21が積層形成される。積層された抵抗体膜c20および配線膜c21の2層の膜の合計膜厚は8000Å程度とされてもよい。配線膜c21は、Alに換え、AlSi、AlSiCu、またはAlCuなどのアルミニウム系金属膜で形成されてもよい。配線膜c21を、Al、AlSi、AlSiCu、またはAlCuなどのアルミニウム系金属膜で形成することにより、プロセス加工精度の向上を図れる。
ステップS4:次に、フォトリソグラフィプロセスを用い、配線膜c21の表面に、抵抗回路網c14の平面視の構成(導体膜Cおよびヒューズ膜Fを含むレイアウトパターン)に対応したレジストパターンが形成される(第1レジストパターンの形成)。
ステップS5:そして、第1エッチング工程が行われる。すなわち、ステップS4で形成された第1レジストパターンをマスクとして、抵抗体膜c20および配線膜c21という積層された2層膜が、たとえば反応性イオンエッチング(RIE)によりエッチングされる。そして、エッチング後に第1レジストパターンは剥離される。
ステップS6:再び、フォトリソグラフィプロセスを用いて、第2レジストパターンが形成される。ステップS6で形成される第2レジストパターンは、抵抗体膜c20上に積層された配線膜c21を選択的に除去して、単位抵抗体R(図66で細いドットを付して示す領域)を形成するためのパターンである。
ステップS7:ステップS6で形成された第2レジストパターンをマスクとして、たとえばウェットエッチングにより、配線膜c21のみが選択的にエッチングされる(第2エッチング工程)。エッチング後、第2レジストパターンが剥離される。これにより、図66に示した抵抗回路網c14のレイアウトパターンが得られる。
ステップS8:この段階で、基板表面に形成された抵抗回路網c14の抵抗値(回路網c14全体の抵抗値)が測定される。この測定は、たとえばマルチプローブピンを図66に示す第1接続電極c12とつながる側の抵抗回路網c14の端部と、第2接続電極c13につながる側のヒューズ膜および抵抗回路網c14の端部とに接触させて測定する。この測定により、製造された抵抗回路網c14の初期状態における良否が判定できる。
ステップS9:次いで、基板c11の上に形成された抵抗回路網c14の全面を覆うように、たとえば窒化膜からなるカバー膜c22aが形成される。カバー膜c22aは、窒化膜(SiN膜)に換え、酸化膜(SiO2膜)であってもよい。このカバー膜c22aの形成は、プラズマCVD法によって行われてもよく、たとえば膜厚3000Å程度の窒化シリコン膜(SiN膜)が形成されてもよい。カバー膜c22aは、パターニングされた配線膜c21、抵抗体膜c20およびヒューズ膜Fを覆う。
ステップS10:この状態から、ヒューズ膜Fを選択的に溶断して、チップ抵抗器c10を所望の抵抗値に合わせ込むためのレーザートリミングが行われる。すなわち、図80(A)に示すように、ステップS8で行われた全抵抗値測定の測定結果に応じて選択されたヒューズ膜Fにレーザー光を当てて、そのヒューズ膜Fおよびその下に位置する抵抗体膜c20が溶断される。これにより、ヒューズ膜Fで短絡されていた対応する抵抗回路が抵抗回路網c14中に組み込まれ、抵抗回路網c14の抵抗値を所望の抵抗値に合わせ込むことができる。ヒューズ膜Fにレーザー光を当てるとき、カバー膜c22aの働きによって、ヒューズ膜Fの近傍にレーザー光のエネルギーが蓄積され、それによって、ヒューズ膜Fおよびその下層の抵抗体膜c20が溶断する。
ステップS11:次に、図80(B)に示すように、たとえばプラズマCVD法によって、カバー膜c22a上に窒化シリコン膜が堆積され、パッシベーション膜c22が形成される。前述のカバー膜c22aは、最終形態において、パッシベーション膜c22と一体化し、このパッシベーション膜c22の一部を構成する。ヒューズ膜Fおよびその下層の抵抗体膜c20の切断後に形成されたパッシベーション膜c22は、ヒューズ膜Fおよびその下層の抵抗体膜c20の溶断の際に同時に破壊されたカバー膜c22aの開口22b内に入り込み、ヒューズ膜Fおよびその下層の抵抗体膜c20の切断面を保護する。従って、パッシベーション膜c22は、ヒューズ膜Fの切断箇所に異物が入り込んだり水分が進入したりすることを防ぐ。パッシベーション膜c22は、全体で、たとえば1000〜20000Å程度の厚みであればよく、たとえば8000Å程度の膜厚を有するように形成されてもよい。また、上述のように、パッシベーション膜c22はシリコン酸化膜であってもよい。
ステップS12:次いで、図80(C)に示すように、全面に樹脂膜c23が塗布される。樹脂膜c23としては、たとえば感光性のポリイミドの塗布膜c23が用いられる。
ステップS13:この樹脂膜c23に対して、前記第1接続電極c12、第2接続電極c13の開口に対応した領域に対する露光工程、およびその後の現像工程を行うことによって、フォトリソグラフィによる樹脂膜のパターニングを行うことができる。これにより、樹脂膜c23に第1接続電極c12および第2接続電極c13のためのパッド開口が形成される。
ステップS14:その後、樹脂膜c23を硬化するための熱処理(ポリイミドキュア)が行われ、熱処理によりポリイミド膜c23が安定化される。熱処理は、例えば170℃〜700℃程度の温度で行ってもよい。その結果、抵抗体(抵抗体膜c20およびパターニングされた配線膜c21)の特性が安定するというメリットもある。
ステップS15:次に、第1接続電極c12および第2接続電極c13を形成すべき位置に貫通孔を有するポリイミド膜c23をマスクとしてパッシベーション膜c22のエッチングが行われる。それによって、配線膜c21を第1接続電極c12の領域および第2接続電極c13の領域において露出させるパッド開口が形成される。パッシベーション膜c22のエッチングは、反応性イオンエッチング(RIE)によって行われてもよい。
ステップS16:2つのパッド開口から露出した配線膜c21にマルチプローブピンが接触され、チップ抵抗器の抵抗値が所望の抵抗値になっていることを確認するための抵抗値測定(アフター測定)が行われる。このように、アフター測定を行うこと、換言すれば、最初の測定(イニシャル測定)→ヒューズ膜Fの溶断(レーザーリペア)→アフター測定という一連の処理を行うことで、チップ抵抗器c10に対するトリミング処理能力が大幅に向上する。
ステップS17:2つのパッド開口内に、たとえば無電解めっき法によって、外部接続電極としての第1接続電極c12および第2接続電極c13を成長させる。
ステップS18:その後、ウエハ表面に配列形成された多数個(たとえば50万個)の各チップ抵抗器を個々のチップ抵抗器c10に分離するために、フォトリソグラフィによって第3のレジストパターンが形成される。レジスト膜はウエハの表面において、たとえば図82における各チップ抵抗器c10を保護すべく設けられ、各チップ抵抗器c10間がエッチングされるように形成される。
ステップS19:そしてプラズマダイシングが実行される。プラズマダイシングは、第3レジストパターンをマスクとしたエッチングであり、基板であるシリコンウエハの表面から所定深さの溝が、各チップ抵抗器c10の間に形成される。その後レジスト膜が剥離される。
ステップS20:そして、たとえば図81(A)に示すように、表面に保護テープc100が貼着される。
ステップS21:次いで、シリコンウエハの裏面研削が行われて、チップ抵抗器は個々のチップ抵抗器c10に分離される(図81(A)(B))。
ステップS22:そして、図81(C)に示すように、裏面側にキャリアテープ(熱発泡シート)c200が貼られて、個々のチップ抵抗器に分離された多数個のチップ抵抗器c10は、キャリアテープc200上に配列された状態で保持される。一方で、表面に貼着された保護テープは取り除かれる(図81(D))。
ステップS23:熱発泡シートc200は、加熱されることによりその内部に含まれる熱発泡粒子c201が膨らみ、それによりキャリアテープc200表面に接着されている各チップ抵抗器c10はキャリアテープc200から剥離されて個々に分離される(図81(E)(F))。
以上、第3参考例の実施形態として、チップ抵抗器を用いて説明したが、第3参考例は、チップ抵抗器以外のチップ部品に対しても適用することが可能である。
たとえば、他のチップ部品の例としてチップコンデンサを例示できる。チップコンデンサは、基板と、基板上に配置された第1外部電極と、同じく基板上に配置された第2外部電極とを備えている。そして、第1外部電極および第2外部電極の間にキャパシタ配置領域が設けられ、機能素子としての複数のキャパシタ要素が配置されている。複数のキャパシタ要素は、複数のヒューズを介してそれぞれ第1外部電極に電気的に接続されている。
かかるチップコンデンサにおいても、第3参考例を適用し、基板表面の短手方向両側に、基板の長手方向に沿って第1外部電極および第2外部電極を配置することにより、表記の課題を解決できる。
さらに、他のチップ部品の例として、チップインダクタを例示することができる。チップインダクタは、たとえば基板上に多層配線構造を有し、多層配線構造内にインダクタ(コイル)およびそれに関連する配線を有する部品で、多層配線構造内の任意のインダクタがヒューズにより回路に組み込まれたり、回路から切り離されたりできる構成のものである。かかるチップインダクタにおいても、第3参考例による外部接続電極の構造、すなわち、基板表面の短手方向両側に、基板の長手方向に沿って、それぞれ、外部接続電極を配置することにより、表記の課題を解決できる。
さらに他のチップ部品の例として、チップダイオードを例示することもできる。チップダイオードは、たとえば基板上に多層配線構造を有し、多層配線構造内に複数のダイオードおよびそれに関連する配線を有する部品で、多層配線構造内の任意のダイオードがヒューズにより回路に組み込まれたり、回路から切り離されたりできる構成のものである。回路に組み込むダイオードを選択することにより、チップダイオードの整流特性を変更したり、調整することができる。また、チップダイオードの電圧降下特性(抵抗値)を設定できる。さらに、ダイオードがLED(ライトエミッティングダイオード)であるチップLEDの場合、回路に組み込むLEDを選択し、発光色を選べるチップLEDとすることができる。このようなチップダイオード、チップLEDに対しても、第3参考例による外部接続電極の構造、すなわち、基板表面の短手方向両側に、基板の長手方向に沿って、それぞれ、外部接続電極を配置することにより、表記の課題を解決できる。そして、それによって、小型で高性能の、取り扱い易いチップダイオード、チップLDEといったチップ部品とすることができる。
図83は、第3参考例のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォンc201は、扁平な直方体形状の筐体c202の内部に電子部品を収納して構成されている。筐体c202は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が4つの側面で結合されている。筐体c202の一つの主面には、液晶パネルや有機ELパネル等で構成された表示パネルc203の表示面が露出している。表示パネルc203の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
表示パネルc203は、筐体c202の一つの主面の大部分を占める長方形形状に形成されている。表示パネルc203の一つの短辺に沿うように、操作ボタンc204が配置されている。この実施形態では、複数(3つ)の操作ボタンc204が表示パネルc203の短辺に沿って配列されている。使用者は、操作ボタンc204およびタッチパネルを操作することによって、スマートフォンc201に対する操作を行い、必要な機能を呼び出して実行させることができる。
表示パネルc203の別の一つの短辺の近傍には、スピーカc205が配置されている。スピーカc205は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタンc204の近くには、筐体c202の一つの側面にマイクロフォンc206が配置されている。マイクロフォンc206は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
図84は、筐体c202の内部に収容された電子回路アセンブリc210の構成を示す図解的な平面図である。電子回路アセンブリc210は、配線基板c211と、配線基板c211の実装面に実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子(IC)c212−c220と、複数のチップ部品とを含む。複数のICは、伝送処理ICc212、ワンセグTV受信ICc213、GPS受信ICc214、FMチューナICc215、電源ICc216、フラッシュメモリc217、マイクロコンピュータc218、電源ICc219およびベースバンドICc220を含む。複数のチップ部品は、チップインダクタc221,c225,c235、チップ抵抗器c222,c224,c233、チップキャパシタc227,c230,c234、およびチップダイオードc228,c231を含む。これらチップ部品は、第3参考例に係る構成のものを用いることができる。
伝送処理ICc212は、表示パネルc203に対する表示制御信号を生成し、かつ表示パネルc203の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネルc203との接続のために、伝送処理ICc212には、フレキシブル配線c209が接続されている。
ワンセグTV受信ICc213は、ワンセグ放送(携帯機器を受信対象とする地上デジタルテレビ放送)の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグTV受信ICc213の近傍には、複数のチップインダクタc221と、複数のチップ抵抗器c222とが配置されている。ワンセグTV受信ICc213、チップインダクタc221およびチップ抵抗器c222は、ワンセグ放送受信回路c223を構成している。チップインダクタc221およびチップ抵抗器c222は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路c223に高精度な回路定数を与える。
GPS受信ICc214は、GPS衛星からの電波を受信してスマートフォンc201の位置情報を出力する電子回路を内蔵している。
FMチューナICc215は、その近傍において配線基板c211に実装された複数のチップ抵抗器c224および複数のチップインダクタc225とともに、FM放送受信回路c226を構成している。チップ抵抗器c224およびチップインダクタc225は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、FM放送受信回路c226に高精度な回路定数を与える。
電源ICc216の近傍には、複数のチップキャパシタc227および複数のチップダイオードc228が配線基板c211の実装面に実装されている。電源ICc216は、チップキャパシタc227およびチップダイオードc228とともに、電源回路c229を構成している。 フラッシュメモリc217は、オペレーティングシステムプログラム、スマートフォンc201の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
マイクロコンピュータc218は、CPU、ROMおよびRAMを内蔵しており、各種の演算処理を実行することにより、スマートフォンc201の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータc218の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源ICc219の近くには、複数のチップキャパシタc230および複数のチップダイオードc231が配線基板c211の実装面に実装されている。電源ICc219は、チップキャパシタc230およびチップダイオードc231とともに、電源回路c232を構成している。
ベースバンドICc220の近くには、複数のチップ抵抗器c233、複数のチップキャパシタc234、および複数のチップインダクタc235が、配線基板c211の実装面に実装されている。ベースバンドICc220は、チップ抵抗器c233、チップキャパシタc234およびチップインダクタc235とともに、ベースバンド通信回路c236を構成している。ベースバンド通信回路c236は、電話通信およびデータ通信のための通信機能を提供する。
このような構成によって、電源回路c229,c232によって適切に調整された電力が、伝送処理ICc212、GPS受信ICc214、ワンセグ放送受信回路c223、FM放送受信回路c226、ベースバンド通信回路c236、フラッシュメモリc217およびマイクロコンピュータc218に供給される。マイクロコンピュータc218は、伝送処理ICc212を介して入力される入力信号に応答して演算処理を行い、伝送処理ICc212から表示パネルc203に表示制御信号を出力して表示パネルc203に各種の表示を行わせる。
タッチパネルまたは操作ボタンc204の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路c223の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネルc203に出力し、受信された音声をスピーカc205から音響化させるための演算処理が、マイクロコンピュータc218によって実行される。
また、スマートフォンc201の位置情報が必要とされるときには、マイクロコンピュータc218は、GPS受信ICc214が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
さらに、タッチパネルまたは操作ボタンc204の操作によってFM放送受信指令が入力されると、マイクロコンピュータc218は、FM放送受信回路c226を起動し、受信された音声をスピーカc205から出力させるための演算処理を実行する。
フラッシュメモリc217は、通信によって取得したデータの記憶や、マイクロコンピュータc218の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータc218は、必要に応じて、フラッシュメモリc217に対してデータを書き込み、またフラッシュメモリc217からデータを読み出す。
電話通信またはデータ通信の機能は、ベースバンド通信回路c236によって実現される。マイクロコンピュータc218は、ベースバンド通信回路c236を制御して、音声またはデータを送受信するための処理を行う。
<第4参考例に係る発明>
(1)第4参考例に係る発明の特徴
たとえば、第4参考例に係る発明の特徴は、以下のD1〜D18である。
(D1)2つの電極が互いに間隔を開けて基板上に形成され、かつ前記基板の周縁部から間隔を開けて一つの表面に配置された、チップ部品。
この構成によれば、チップ部品において、各電極が基板の周縁部から内方に離れて配置されているので、チップ部品を実装基板に実装する際、各電極と実装基板のランドとを接合した半田は、基板の周縁部から内方に配置され、当該周縁部の外にはみ出さないか、はみ出したとしても、はみ出し量が少ない。その結果、実装基板におけるチップ部品の実質的な実装面積を小さく抑えることができる。つまり、このチップ部品は、小さな実装面積で実装基板上に実装することができる。
(D2)前記一つの表面以外の表面に電極を有していない、D1に記載のチップ部品。
この構成によれば、電極は、チップ部品の片面(前記一つの表面)だけに設けられていることから、チップ部品において当該片面以外の表面は、電極(凹凸)がない平坦面となる。よって、たとえば自動実装機の吸着ノズルをチップ部品に吸着して移動させる場合に、当該平坦面に吸着ノズルを吸着させることができる。これによって、吸着ノズルをチップ部品に確実に吸着させ、チップ部品を途中で吸着ノズルから脱落させることなく確実に搬送できる。
(D3)前記基板上に形成され前記2つの電極の間に接続された抵抗体を含むチップ抵抗器である、D1またはD2に記載のチップ部品。
この構成によれば、このチップ抵抗器は、小さな実装面積で実装基板上に実装することができる。
(D4)複数の前記抵抗体と、前記基板上に設けられ、前記複数の抵抗体をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとをさらに含む、D3に記載のチップ部品。
この構成によれば、このチップ部品(チップ抵抗器)では、一つまたは複数のヒューズを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体を組み合わせることによって、様々な抵抗値のチップ抵抗器を共通の設計で実現することができる。
(D5)前記基板上に形成され前記2つの電極の間に接続されたキャパシタ素子を含むチップコンデンサである、D1またはD2に記載のチップ部品。
この構成によれば、このチップコンデンサは、小さな実装面積で実装基板上に実装することができる。
(D6)前記キャパシタ素子を構成する複数の前記キャパシタ要素と、前記基板上に設けられ、前記複数のキャパシタ要素をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとをさらに含む、D5に記載のチップ部品。
この構成によれば、このチップ部品(チップコンデンサ)では、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応することができる。換言すれば、容量値の異なる複数のキャパシタ要素を組み合わせることによって、様々な容量値のチップコンデンサを共通の設計で実現することができる。
(D7)前記基板上に形成され前記2つの電極の間に接続されたダイオード素子を含むチップダイオードである、D1またはD2に記載のチップ部品。
この構成によれば、このチップオードは、小さな実装面積で実装基板上に実装することができる。
(D8)前記ダイオード素子を構成する複数のダイオード要素と、前記基板上に設けられ、前記複数のダイオード要素をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとをさらに含む、D7に記載のチップ部品。
この構成によれば、このチップ部品(チップダイオード)では、一つまたは複数のヒューズを選択して切断することにより、複数のダイオード要素の組み合わせパターンを任意のパターンとすることができるので、電気的特性が様々なチップダイオードを共通の設計で実現することができる。
(D9)前記基板上に形成され前記2つの電極の間に接続されたインダクタ素子を含むチップインダクタである、D1またはD2に記載のチップ部品。
この構成によれば、このチップインダクタは、小さな実装面積で実装基板上に実装することができる。
(D10)前記インダクタ素子を構成する複数のインダクタ要素と、前記基板上に設けられ、前記複数のインダクタ要素をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとをさらに含む、D9に記載のチップ部品。
この構成によれば、このチップ部品(チップインダクタ)では、一つまたは複数のヒューズを選択して切断することにより、複数のインダクタ要素の組み合わせパターンを任意のパターンとすることができるので、電気的特性が様々なチップインダクタを共通の設計で実現することができる。
(D11)前記電極が、Ni層と、Au層とを含み、前記Au層が最表面に露出している、D1〜D10のいずれか一項に記載のチップ部品。
この構成によれば、電極では、Ni層の表面がAu層によって覆われているので、Ni層が酸化することを防止できる。
(D12)前記電極が、前記Ni層と前記Au層との間に介装されたPd層をさらに含む、D11に記載のチップ部品。
この構成によれば、電極では、Au層を薄くすることによってAu層に貫通孔(ピンホール)ができてしまっても、Ni層とAu層との間に介装されたPd層が当該貫通孔を塞いでいるので、当該貫通孔からNi層が外部に露出されて酸化することを防止できる。
(D13)D1〜D12のいずれか一項に記載のチップ部品と、前記チップ部品の一つの表面に対向する実装面に、前記2つの電極に半田接合された2つのランドを有する実装基板とを含む、回路アセンブリ。
この構成によれば、この回路アセンブリでは、小さな実装面積で実装基板にチップ部品を実装することができる。
(D14)前記実装面の法線方向から見たときに、前記半田が前記チップ部品の範囲内に収まっている、D13に記載の回路アセンブリ。
この構成によれば、半田は、確実に基板の周縁部の外にはみ出さない。その結果、実装基板におけるチップ部品の実質的な実装面積を確実に小さく抑えることができる。
(D15)前記実装基板である第1実装基板と、前記第1実装基板に積層され、前記チップ部品を収容する開口を有する第2実装基板とをさらに含む、D13またはD14に記載の回路アセンブリ。
この構成によれば、この回路アセンブリでは、第1実装基板および第2実装基板によって多層基板を構成することができ、小さな実装面積で多層基板にチップ部品を実装することができる。
(D16)前記第2実装基板に積層され、前記第2実装基板の開口を塞ぐ第3実装基板をさらに含む、D15に記載の回路アセンブリ。
この構成によれば、この回路アセンブリでは、第1実装基板、第2実装基板および第3実装基板によって多層基板を構成することができ、小さな実装面積で多層基板にチップ部品を実装することができる。
(D17)電子機器は、以上のチップ部品を備えていることが好ましい。
(D18)電子機器は、以上の回路アセンブリを備えていることが好ましい。
(2)第4参考例に係る発明の実施形態
以下では、第4参考例の実施の形態を、添付図面を参照して詳細に説明する。なお、図85〜図106で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。
図85Aは、第4参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図である。
このチップ抵抗器d1は、微小なチップ部品であり、図85Aに示すように、直方体形状をなしている。チップ抵抗器d1の平面形状は、直交する二辺(長辺d81、短辺d82)がそれぞれ0.4mm以下、0.2mm以下の矩形である。好ましくは、チップ抵抗器d1の寸法に関し、長さL(長辺d81の長さ)が約0.3mmであり、幅W(短辺d82の長さ)が約0.15mmであり、厚さTが約0.1mmである。
このチップ抵抗器d1は、基板上に多数個のチップ抵抗器d1を格子状に形成してから当該基板に溝を形成した後、裏面研磨(または当該基板を溝で分断)して個々のチップ抵抗器d1に分離することによって得られる。
チップ抵抗器d1は、チップ抵抗器d1の本体を構成する基板d2と、外部接続電極となる第1接続電極d3および第2接続電極d4と、第1接続電極d3および第2接続電極d4によって外部接続される素子d5とを主に備えている。
基板d2は、略直方体のチップ形状である。基板d2において図85Aにおける上面をなす一つの表面は、素子形成面d2Aである。素子形成面d2Aは、基板d2において素子d5が形成される表面であり、略長方形状である。基板d2の厚さ方向において素子形成面d2Aとは反対側の面は、裏面d2Bである。素子形成面d2Aと裏面d2Bとは、ほぼ同寸法かつ同形状であり、互いに平行である。素子形成面d2Aにおける一対の長辺d81および短辺d82によって区画された矩形状の縁を、周縁部d85ということにし、裏面d2Bにおける一対の長辺d81および短辺d82によって区画された矩形状の縁を、周縁部d90ということにする。素子形成面d2A(裏面d2B)に直交する法線方向から見ると、周縁部d85と周縁部d90とは、重なっている(後述する図85D参照)。
基板d2は、素子形成面d2Aおよび裏面d2B以外の表面として、複数の側面(側面d2C、側面d2D、側面d2Eおよび側面d2F)を有している。当該複数の側面は、素子形成面d2Aおよび裏面d2Bのそれぞれに交差(詳しくは、直交)して延びて、素子形成面d2Aおよび裏面d2Bの間を繋いでいる。
側面d2Cは、素子形成面d2Aおよび裏面d2Bにおける長手方向一方側(図85Aにおける左手前側)の短辺d82間に架設されていて、側面d2Dは、素子形成面d2Aおよび裏面d2Bにおける長手方向他方側(図85Aにおける右奥側)の短辺d82間に架設されている。側面d2Cおよび側面d2Dは、当該長手方向における基板d2の両端面である。側面d2Eは、素子形成面d2Aおよび裏面d2Bにおける短手方向一方側(図85Aにおける左奥側)の長辺d81間に架設されていて、側面d2Fは、素子形成面d2Aおよび裏面d2Bにおける短手方向他方側(図85Aにおける右手前側)の長辺d81間に架設されている。側面d2Eおよび側面d2Fは、当該短手方向における基板d2の両端面である。側面d2Cおよび側面d2Dのそれぞれは、側面d2Eおよび側面d2Fのそれぞれと交差(詳しくは、直交)している。そのため、素子形成面d2A〜側面d2Fにおいて隣り合うもの同士が直角を成している。
基板d2では、素子形成面d2Aおよび側面d2C〜d2Fのそれぞれの全域がパッシベーション膜d23で覆われている。そのため、厳密には、図85Aでは、素子形成面d2Aおよび側面d2C〜d2Fのそれぞれの全域は、パッシベーション膜d23の内側(裏側)に位置していて、外部に露出されていない。さらに、チップ抵抗器d1は、樹脂膜d24を有している。樹脂膜d24は、素子形成面d2A上のパッシベーション膜d23の全域(周縁部d85およびその内側領域)を覆っている。パッシベーション膜d23および樹脂膜d24については、以降で詳説する。
第1接続電極d3および第2接続電極d4は、基板d2の素子形成面d2A上において周縁部d85よりも内側の領域(周縁部d85から間隔を開けた位置)に形成されていて、素子形成面d2A上の樹脂膜d24から部分的に露出されている。換言すれば、樹脂膜d24は、第1接続電極d3および第2接続電極d4を露出させるように素子形成面d2A(厳密には素子形成面d2A上のパッシベーション膜d23)を覆っている。第1接続電極d3および第2接続電極d4のそれぞれは、たとえば、Ni(ニッケル)、Pd(パラジウム)およびAu(金)をこの順番で素子形成面d2A上に積層することによって構成されている。第1接続電極d3および第2接続電極d4は、素子形成面d2Aの長手方向に互いに間隔を開けて配置されており、素子形成面d2Aの短手方向において長手の長方形状である。図85Aでは、素子形成面d2Aにおいて、側面d2C寄りの位置に第1接続電極d3が設けられ、側面d2D寄りの位置に第2接続電極d4が設けられている。
第1接続電極d3および第2接続電極d4は、前述した法線方向から見た平面視において、ほぼ同寸法かつ同形状である。第1接続電極d3は、平面視における4辺をなす1対の長辺d3Aおよび短辺d3Bを有している。長辺d3Aと短辺d3Bとは平面視において直交している。第2接続電極d4は、平面視における4辺をなす1対の長辺d4Aおよび短辺d4Bを有している。長辺d4Aと短辺d4Bとは平面視において直交している。長辺d3Aおよび長辺d4Aは、基板d2の短辺d82と平行に延びていて、短辺d3Bおよび短辺d4Bは、基板d2の長辺d81と平行に延びている。第1接続電極d3の表面は、長辺d3A側の両端部において基板d2側へ湾曲している。第2接続電極d4の表面も、長辺d4A側の両端部において基板d2側へ湾曲している。
平面視において、第1接続電極d3における1対の長辺d3Aのうち、基板d2の素子形成面d2Aの周縁部d85に最も近い長辺d3A(図85Aでは左手前側の長辺d3A)の全域は、最寄りの周縁部d85(短辺d82)から、基板d2の長手方向における距離Gだけ基板d2の内方へ離れている。第2接続電極d4における1対の長辺d4Aのうち、基板d2の素子形成面d2Aの周縁部d85に最も近い長辺d4A(図85Aでは右奥側の長辺d4A)の全域も、平面視において、最寄りの周縁部d85(短辺d82)から、基板d2の長手方向における距離Gだけ基板d2の内方へ離れている。距離Gは、たとえば、5μmである。
平面視において、第1接続電極d3の各短辺d3Bの全域は、最寄りの周縁部d85(長辺d81)から、基板d2の短手方向における距離Kだけ基板d2の内方へ離れている。第2接続電極d4の各短辺d4Bの全域も、平面視において、最寄りの周縁部d85(長辺d81)から、基板d2の短手方向における距離Kだけ基板d2の内方へ離れている。距離Kは、たとえば、5μmである。
この実施形態では、距離Gおよび距離Kがいずれも5μmで等しいので、第1接続電極d3および第2接続電極d4のそれぞれが、平面視において、周縁部d85から等しい距離だけ基板d2の内方へ離れている。ただし、距離Gおよび距離Kのそれぞれは、任意に変更可能である。
そして、チップ抵抗器d1は、第1接続電極d3および第2接続電極d4が形成された素子形成面d2A以外の表面(つまり、裏面d2Bおよび側面d2C〜d2F)に電極を有していない。
素子d5は、回路素子であって、基板d2の素子形成面d2Aにおける第1接続電極d3と第2接続電極d4との間の領域に形成されていて、パッシベーション膜d23および樹脂膜d24によって上から被覆されている。この実施形態の素子d5は、抵抗d56である。抵抗d56は、等しい抵抗値を有する複数個の(単位)抵抗体Rを素子形成面d2A上でマトリックス状に配列した回路網によって構成されている。抵抗体Rは、TiN(窒化チタン)、TiON(酸化窒化チタン)またはTiSiONからなる。素子d5は、後述する配線膜d22に電気的に接続されていて、配線膜d22を介して第1接続電極d3と第2接続電極d4とに電気的に接続されている。つまり、素子d5は、基板d2上に形成され、第1接続電極d3および第2接続電極d4の間に接続されている。
図85Bは、チップ抵抗器が実装基板に実装された状態の回路アセンブリをチップ抵抗器の長手方向に沿って切断したときの模式的な断面図である。図85Cは、チップ抵抗器が実装基板に実装された状態の回路アセンブリをチップ抵抗器の短手方向に沿って切断したときの模式的な断面図である。なお、図85Bおよび図85Cでは、要部のみ、断面で示している。
図85Bに示すように、チップ抵抗器d1は、実装基板d9に実装される。この状態におけるチップ抵抗器d1および実装基板d9は、回路アセンブリd100を構成している。図85Bにおける実装基板d9の上面は、実装面d9Aである。実装面d9Aには、実装基板d9の内部回路(図示せず)に接続された一対(2つ)のランドd88が形成されている。各ランドd88は、たとえば、Cuからなる。各ランドd88の表面には、半田d13が当該表面から突出するように設けられている。
チップ抵抗器d1を実装基板d9に実装する場合、自動実装機(図示せず)の吸着ノズルd91をチップ抵抗器d1の裏面d2Bに吸着してから吸着ノズルd91を動かすことによって、チップ抵抗器d1を搬送する。このとき、吸着ノズルd91は、裏面d2Bの長手方向における略中央部分に吸着する。前述したように、第1接続電極d3および第2接続電極d4は、チップ抵抗器d1の片面(素子形成面d2A)だけに設けられていることから、チップ抵抗器d1において素子形成面d2A以外の表面d2B〜d2F(特に、裏面d2B)は、電極(凹凸)がない平坦面となる。よって、吸着ノズルd91をチップ抵抗器d1に吸着して移動させる場合に、平坦な裏面d2Bに吸着ノズルd91を吸着させることができる。換言すれば、平坦な裏面d2Bであれば、吸着ノズルd91が吸着できる部分のマージンを増やすことができる。これによって、吸着ノズルd91をチップ抵抗器d1に確実に吸着させ、チップ抵抗器d1を途中で吸着ノズルd91から脱落させることなく確実に搬送できる。
そして、チップ抵抗器d1を吸着した吸着ノズルd91を実装基板d9まで移動させる。このとき、チップ抵抗器d1の素子形成面d2Aと実装基板d9の実装面d9Aとが互いに対向する。この状態で、吸着ノズルd91を移動させて実装基板d9に押し付け、チップ抵抗器d1において、第1接続電極d3を一方のランドd88の半田d13に接触させ、第2接続電極d4を他方のランドd88の半田d13に接触させる。次いで、半田d13を加熱すると、半田d13が溶融する。その後、半田d13が冷却されて固まると、第1接続電極d3と当該一方のランドd88とが半田d13を介して接合し、第2接続電極d4と当該他方のランドd88とが半田d13を介して接合する。つまり、2つのランドd88のそれぞれが、第1接続電極d3および第2接続電極d4において対応する電極に半田接合される。これにより、実装基板d9へのチップ抵抗器d1の実装(フリップチップ接続)が完了して、回路アセンブリd100が完成する。なお、外部接続電極として機能する第1接続電極d3および第2接続電極d4は、半田濡れ性の向上および信頼性の向上のために、金(Au)で形成するか、または、後述するように表面に金メッキを施すことが望ましい。
完成状態の回路アセンブリd100では、チップ抵抗器d1の素子形成面d2Aと実装基板d9の実装面d9Aとが、隙間を隔てて対向しつつ、平行に延びている(図85Cも参照)。当該隙間の寸法は、第1接続電極d3または第2接続電極d4において素子形成面d2Aから突き出た部分の厚みと半田d13の厚さとの合計に相当する。
図85Dは、実装基板に実装された状態のチップ抵抗器を素子形成面側から見た模式的な平面図である。図85Dに示すように、実装面d9A(素子形成面d2A)の法線方向(これらの面に直交する方向)から回路アセンブリd100(厳密には、チップ抵抗器d1と実装基板d9との接合部分)を見てみるとする。この場合、第1接続電極d3と一方のランドd88とを接合する半田d13は、第1接続電極d3の輪郭(前述した長辺d3Aおよび短辺d3B)の外に若干はみ出ているものの、チップ抵抗器d1の範囲内(基板d2の周縁部d85の内側)に収まっている。同様に、第2接続電極d4と他方のランドd88とを接合する半田d13も、第2接続電極d4の輪郭(前述した長辺d4Aおよび短辺d4B)の外に若干はみ出ているものの、チップ抵抗器d1の範囲内(基板d2の周縁部d85の内側)に収まっている。
このように、チップ抵抗器d1では、第1接続電極d3および第2接続電極d4が基板d2の周縁部d85から内方に離れて配置されている。そのため、第1接続電極d3および第2接続電極d4とランドd88とを接合した半田d13は、基板d2の周縁部d85から内方に配置されることとなり、半田フィレットとして周縁部d85の外にはみ出さないか、はみ出したとしても、そのはみ出し量が小さい。その結果、実装基板d9におけるチップ抵抗器d1の実質的な実装面積を小さく抑えることができる。つまり、このチップ抵抗器d1は、小さな実装面積で実装基板d9上に実装することができ、回路アセンブリd100では、小さな実装面積で実装基板d9上にチップ抵抗器d1を実装することができる。そのため、複数のチップ抵抗器d1を隣り合わせで実装する場合には、隣り合うチップ抵抗器d1の間隔を縮めることができるので、チップ抵抗器d1の高密度実装が可能になる。
図85Eは、チップ抵抗器が多層基板に実装された状態の回路アセンブリをチップ抵抗器の長手方向に沿って切断したときの模式的な断面図である。
今までは、1つの実装基板d9にチップ抵抗器d1が実装された回路アセンブリd100について説明したが(図85B参照)、図85Eに示すように、いわゆる多層基板にチップ抵抗器d1が実装された回路アセンブリd100もありえる。その場合、回路アセンブリd100は、前述した実装基板d9である第1実装基板d9と、第2実装基板d15とを含んでいる。第1実装基板d9および第2実装基板d15が多層基板を構成している。
第1実装基板d9の実装面d9Aには、前述した1対のランドd88が互いに間隔を隔てて形成されている。各ランドd88において相手のランドd88に最も近い端部の表面には、前述した半田d13が設けられている。
第2実装基板15は、ランドd88を介して第1実装基板d9上に積層されている。第2実装基板15には、第2実装基板15を肉厚方向に貫通する開口15Aが形成されている。開口15Aは、チップ抵抗器d1を収容し得る大きさを有している。開口15Aには、1対のランドd88の両方の半田d13が露出されている。このような回路アセンブリd100において、チップ抵抗器d1は、第2実装基板15の開口15Aに完全に収容されて状態で、第1実装基板d9に対して実装されている。
また、多層基板を有する回路アセンブリd100は、第1実装基板d9および第2実装基板d15の他に、第3実装基板d16をさらに含んでいてもよい。第3実装基板d16は、第2実装基板d15上に積層されており、開口15Aを第1実装基板d9側とは反対側から塞いでいる。これにより、開口15A内のチップ抵抗器d1は、密閉された状態になる。
このように、この回路アセンブリd100では、第1実装基板d9および第2実装基板d15(必要に応じて第3実装基板d16も)によって多層基板を構成することができ、小さな実装面積で多層基板にチップ抵抗器d1を実装することができる。
次に、チップ抵抗器d1における他の構成を主に説明する。
図86は、チップ抵抗器の平面図であり、第1接続電極、第2接続電極および素子の配置関係ならびに素子の平面視の構成(レイアウトパターン)を示す図である。
図86を参照して、素子d5は、抵抗回路網となっている。具体的に、素子d5は、行方向(基板d2の長手方向)に沿って配列された8個の抵抗体Rと、列方向(基板d2の幅方向)に沿って配列された44個の抵抗体Rとで構成された合計352個の抵抗体Rを有している。これらの抵抗体Rは、素子d5の抵抗回路網を構成する複数の素子要素である。
これら多数個の抵抗体Rが1個〜64個の所定個数毎にまとめられて電気的に接続されることによって、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、導体膜D(導体で形成された配線膜)で所定の態様に接続されている。さらに、基板d2の素子形成面d2Aには、抵抗回路を素子d5に対して電気的に組み込んだり、または、素子d5から電気的に分離したりするために切断(溶断)可能な複数のヒューズFが設けられている。複数のヒューズFおよび導体膜Dは、第1接続電極d3の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズFおよび導体膜Dが隣接するように配置され、その配列方向が直線状になっている。複数のヒューズFは、複数種類の抵抗回路(抵抗回路毎の複数の抵抗体R)を第1接続電極d3に対してそれぞれ切断可能(切り離し可能)に接続している。
図87Aは、図86に示す素子の一部分を拡大して描いた平面図である。図87Bは、素子における抵抗体の構成を説明するために描いた図87AのB−Bに沿う長さ方向の縦断面図である。図87Cは、素子における抵抗体の構成を説明するために描いた図87AのC−Cに沿う幅方向の縦断面図である。
図87A、図87Bおよび図87Cを参照して、抵抗体Rの構成について説明をする。
チップ抵抗器d1は、前述した配線膜d22、パッシベーション膜d23および樹脂膜d24の他に、絶縁層d20と抵抗体膜d21とをさらに備えている(図87Bおよび図87C参照)。絶縁層d20、抵抗体膜d21、配線膜d22、パッシベーション膜d23および樹脂膜d24は、基板d2(素子形成面d2A)上に形成されている。
絶縁層d20は、SiO2(酸化シリコン)からなる。絶縁層d20は、基板d2の素子形成面d2Aの全域を覆っている。絶縁層d20の厚さは、約10000Åである。
抵抗体膜d21は、絶縁層d20上に形成されている。抵抗体膜d21は、TiN、TiONまたはTiSiONにより形成されている。抵抗体膜d21の厚さは、約2000Åである。抵抗体膜d21は、第1接続電極d3と第2接続電極d4との間を平行に直線状に延びる複数本の抵抗体膜(以下「抵抗体膜ラインd21A」という)を構成していて、抵抗体膜ラインd21Aは、ライン方向に所定の位置で切断されている場合がある(図87A参照)。
抵抗体膜ラインd21A上には、配線膜d22が積層されている。配線膜d22は、Al(アルミニウム)またはアルミニウムとCu(銅)との合金(AlCu合金)からなる。配線膜d22の厚さは、約8000Åである。配線膜d22は、抵抗体膜ラインd21A上に、ライン方向に一定間隔Rを開けて積層されていて、抵抗体膜ラインd21Aに接している。
この構成の抵抗体膜ラインd21Aおよび配線膜d22の電気的特徴を回路記号で示すと、図88の通りである。すなわち、図88(a)に示すように、所定間隔Rの領域の抵抗体膜ラインd21A部分が、それぞれ、一定の抵抗値rを有する1つの抵抗体Rを形成している。
そして、配線膜d22が積層された領域では、配線膜d22が隣り合う抵抗体R同士を電気的に接続することによって、当該配線膜d22で抵抗体膜ラインd21Aが短絡されている。よって、図88(b)に示す抵抗rの抵抗体Rの直列接続からなる抵抗回路が形成されている。
また、隣接する抵抗体膜ラインd21A同士は抵抗体膜d21および配線膜d22で接続されているから、図87Aに示す素子d5の抵抗回路網は、図88(c)に示す(前述した抵抗体Rの単位抵抗からなる)抵抗回路を構成している。このように、抵抗体膜d21および配線膜d22は、抵抗体Rや抵抗回路(つまり素子d5)を構成している。そして、各抵抗体Rは、抵抗体膜ラインd21A(抵抗体膜d21)と、抵抗体膜ラインd21A上にライン方向に一定間隔をあけて積層された複数の配線膜d22とを含み、配線膜d22が積層されていない一定間隔R部分の抵抗体膜ラインd21Aが、1個の抵抗体Rを構成している。抵抗体Rを構成している部分における抵抗体膜ラインd21Aは、その形状および大きさが全て等しい。よって、基板d2上にマトリックス状に配列された多数個の抵抗体Rは、等しい抵抗値を有している。
また、抵抗体膜ラインd21A上に積層された配線膜d22は、抵抗体Rを形成するとともに、複数個の抵抗体Rを接続して抵抗回路を構成するための導体膜Dの役目も果たしている(図86参照)。
図89(a)は、図86に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図89(b)は、図89(a)のB−Bに沿う断面構造を示す図である。
図89(a)および(b)に示すように、前述したヒューズFおよび導体膜Dも、抵抗体Rを形成する抵抗体膜d21上に積層された配線膜d22により形成されている。すなわち、抵抗体Rを形成する抵抗体膜ラインd21A上に積層された配線膜d22と同じレイヤーに、配線膜d22と同じ金属材料であるAlまたはAlCu合金によってヒューズFおよび導体膜Dが形成されている。なお、配線膜d22は、前述したように、抵抗回路を形成するために、複数個の抵抗体Rを電気的に接続する導体膜Dとしても用いられている。
つまり、抵抗体膜d21上に積層された同一レイヤーにおいて、抵抗体Rを形成するための配線膜や、ヒューズFや、導体膜Dや、さらには、素子d5を第1接続電極d3および第2接続電極d4に接続するための配線膜が、配線膜d22として、同一の金属材料(AlまたはAlCu合金)を用いて形成されている。なお、ヒューズFを配線膜d22と異ならせている(区別している)のは、ヒューズFが切断しやすいように細く形成されていること、および、ヒューズFの周囲に他の回路要素が存在しないように配置されていることによるからである。
ここで、配線膜d22において、ヒューズFが配置された領域を、トリミング対象領域Xということにする(図86および図89(a)参照)。トリミング対象領域Xは、第1接続電極d3の内側辺沿いの直線状領域であって、トリミング対象領域Xには、ヒューズFだけでなく、導体膜Dも配置されている。また、トリミング対象領域Xの配線膜d22の下方にも抵抗体膜d21が形成されている(図89(b)参照)。そして、ヒューズFは、配線膜d22において、トリミング対象領域X以外の部分よりも配線間距離が大きい(周囲から離された)配線である。
なお、ヒューズFは、配線膜d22の一部だけでなく、抵抗体R(抵抗体膜d21)の一部と抵抗体膜d21上の配線膜d22の一部とのまとまり(ヒューズ素子)を指していてもよい。
また、ヒューズFは、導体膜Dと同一のレイヤーを用いる場合のみを説明したが、導体膜Dでは、その上に更に別の導体膜を積層するようにし、導体膜D全体の抵抗値を下げるようにしてもよい。なお、この場合であっても、ヒューズFの上に導体膜を積層しなければ、ヒューズFの溶断性が悪くなることはない。
図90は、第4参考例の実施形態に係る素子の電気回路図である。
図90を参照して、素子d5は、基準抵抗回路R8と、抵抗回路R64、2つの抵抗回路R32、抵抗回路R16、抵抗回路R8、抵抗回路R4、抵抗回路R2、抵抗回路R1、抵抗回路R/2、抵抗回路R/4、抵抗回路R/8、抵抗回路R/16、抵抗回路R/32とを第1接続電極d3からこの順番で直列接続することによって構成されている。基準抵抗回路R8および抵抗回路R64〜R2のそれぞれは、自身の末尾の数(R64の場合には「64」)と同数の抵抗体Rを直列接続することで構成されている。抵抗回路R1は、1つの抵抗体Rで構成されている。抵抗回路R/2〜R/32のそれぞれは、自身の末尾の数(R/32の場合には「32」)と同数の抵抗体Rを並列接続することで構成されている。抵抗回路の末尾の数の意味については、後述する図91および図92においても同じである。
そして、基準抵抗回路R8以外の抵抗回路R64〜抵抗回路R/32のそれぞれに対して、ヒューズFが1つずつ並列的に接続されている。ヒューズF同士は、直接または導体膜D(図89(a)参照)を介して直列に接続されている。
図90に示すように全てのヒューズFが溶断されていない状態では、素子d5は、第1接続電極d3および第2接続電極d4間に設けられた8個の抵抗体Rの直列接続からなる基準抵抗回路R8の抵抗回路を構成している。たとえば、1個の抵抗体Rの抵抗値rをr=8Ωとすれば、8r=64Ωの抵抗回路(基準抵抗回路R8)により第1接続電極d3および第2接続電極d4が接続されたチップ抵抗器d1が構成されている。
また、全てのヒューズFが溶断されていない状態では、基準抵抗回路R8以外の複数種類の抵抗回路は、短絡された状態となっている。つまり、基準抵抗回路R8には、12種類13個の抵抗回路R64〜R/32が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズFにより短絡されているので、電気的に見ると、各抵抗回路は素子d5に組み込まれてはいない。
この実施形態に係るチップ抵抗器d1では、要求される抵抗値に応じて、ヒューズFを選択的に、たとえばレーザ光で溶断する。それにより、並列的に接続されたヒューズFが溶断された抵抗回路は、素子d5に組み込まれることになる。よって、素子d5の全体の抵抗値を、溶断されたヒューズFに対応する抵抗回路が直列に接続されて組み込まれた抵抗値とすることができる。
特に、複数種類の抵抗回路は、等しい抵抗値を有する抵抗体Rが、直列に1個、2個、4個、8個、16個、32個…と、公比が2となる等比数列的に抵抗体Rの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の抵抗体Rが並列に2個、4個、8個、16個…と、公比が2となる等比数列的に抵抗体Rの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そのため、ヒューズF(前述したヒューズ素子も含む)を選択的に溶断することにより、素子d5(抵抗d56)全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値となるように調整して、チップ抵抗器d1において所望の値の抵抗を発生させることができる。
図91は、第4参考例の他の実施形態に係る素子の電気回路図である。
図90に示すように基準抵抗回路R8および抵抗回路R64〜抵抗回路R/32を直列接続して素子d5を構成する代わりに、図91に示すように素子d5を構成してもかまわない。詳しくは、第1接続電極d3および第2接続電極d4の間で、基準抵抗回路R/16と、12種類の抵抗回路R/16、R/8、R/4、R/2、R1、R2、R4、R8、R16、R32、R64、R128の並列接続回路との直列接続回路によって素子d5を構成してもよい。
この場合、基準抵抗回路R/16以外の12種類の抵抗回路には、それぞれ、ヒューズFが直列に接続されている。全てのヒューズFが溶断されていない状態では、各抵抗回路は素子d5に対して電気的に組み込まれている。要求される抵抗値に応じて、ヒューズFを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズFに対応する抵抗回路(ヒューズFが直列に接続された抵抗回路)は、素子d5から電気的に分離されるので、チップ抵抗器d1全体の抵抗値を調整することができる。
図92は、第4参考例のさらに他の実施形態に係る素子の電気回路図である。
図92に示す素子d5の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。直列接続される複数種類の抵抗回路には、先の実施形態と同様、抵抗回路毎に、並列にヒューズFが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズFで短絡状態とされている。従って、ヒューズFを溶断すると、その溶断されるヒューズFで短絡されていた抵抗回路が、素子d5に電気的に組み込まれることになる。
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズFが接続されている。従って、ヒューズFを溶断することにより、溶断されたヒューズFが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。
かかる構成とすれば、たとえば、1kΩ以下の小抵抗は並列接続側で作り、1kΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数MΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網を用いて作ることができる。つまりチップ抵抗器d1では、一つまたは複数のヒューズFを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体Rを組み合わせることによって、様々な抵抗値のチップ抵抗器d1を共通の設計で実現することができる。
以上のように、このチップ抵抗器d1では、トリミング対象領域Xにおいて、複数の抵抗体R(抵抗回路)の接続状態が変更可能である。
図93は、チップ抵抗器の模式的な断面図である。
次に、図93を参照して、チップ抵抗器d1についてさらに詳しく説明する。なお、説明の便宜上、図93では、前述した素子d5については簡略化して示しているとともに、基板d2以外の各要素にはハッチングを付している。
ここでは、前述したパッシベーション膜d23および樹脂膜d24について説明する。
パッシベーション膜d23は、たとえばSiN(窒化シリコン)からなり、その厚さは、1000Å〜5000Å(ここでは、約3000Å)である。パッシベーション膜d23は、素子形成面d2Aおよび側面d2C〜d2Fのそれぞれにおける全域に亘って設けられている。素子形成面d2A上のパッシベーション膜d23は、抵抗体膜d21および抵抗体膜d21上の各配線膜d22(つまり、素子d5)を表面(図93の上側)から被覆していて、素子d5における各抵抗体Rの上面を覆っている。そのため、パッシベーション膜d23は、前述したトリミング対象領域Xにおける配線膜d22も覆っている(図89(b)参照)。また、パッシベーション膜d23は、素子d5(配線膜d22および抵抗体膜d21)に接しており、抵抗体膜d21以外の領域では絶縁層d20にも接している。これにより、素子形成面d2A上のパッシベーション膜d23は、素子形成面d2A全域を覆って素子d5および絶縁層d20を保護する保護膜として機能している。また、素子形成面d2Aでは、パッシベーション膜d23によって、抵抗体R間における配線膜d22以外での短絡(隣り合う抵抗体膜ラインd21A間における短絡)が防止されている。
一方、側面d2C〜d2Fのそれぞれに設けられたパッシベーション膜d23は、側面d2C〜d2Fのそれぞれを保護する保護層として機能している。側面d2C〜d2Fのそれぞれと素子形成面d2Aとの境界は、前述した周縁部d85であるが、パッシベーション膜d23は、当該境界(周縁部d85)も覆っている。パッシベーション膜d23において、周縁部d85を覆っている部分(周縁部d85に重なっている部分)を端部23Aということにする。なお、パッシベーション膜d23は極めて薄い膜なので、本実施形態では、側面d2C〜d2Fのそれぞれを覆うパッシベーション膜d23を、基板d2の一部とみなすことにする。そのため、側面d2C〜d2Fのそれぞれを覆うパッシベーション膜d23を、側面d2C〜d2Fそのものとみなすことにしている。
樹脂膜d24は、パッシベーション膜d23とともにチップ抵抗器d1の素子形成面d2Aを保護するものであり、ポリイミド等の樹脂からなる。樹脂膜d24の厚みは、約5μmである。
樹脂膜d24は、素子形成面d2A上のパッシベーション膜d23の表面(パッシベーション膜d23に被覆された抵抗体膜d21および配線膜d22も含む)の全域を被覆している。そのため、樹脂膜d24の周縁部は、平面視において、パッシベーション膜d23の端部23A(素子形成面d2Aの周縁部d85)と一致している。
樹脂膜d24において、平面視で離れた2つの位置には、開口d25が1つずつ形成されている。各開口d25は、樹脂膜d24およびパッシベーション膜d23を、それぞれの厚さ方向において連続して貫通する貫通孔である。そのため、開口d25は、樹脂膜d24だけでなくパッシベーション膜d23にも形成されている。各開口d25からは、配線膜d22の一部が露出されている。配線膜d22において各開口d25から露出された部分は、外部接続用のパッド領域d22Aとなっている。
2つの開口d25のうち、一方の開口d25は、第1接続電極d3によって埋め尽くされ、他方の開口d25は、第2接続電極d4によって埋め尽くされている。
ここで、第1接続電極d3および第2接続電極d4のそれぞれは、Ni層d33、Pd層d34およびAu層d35を素子形成面d2A側からこの順で有している。そのため、第1接続電極d3および第2接続電極d4のそれぞれにおいて、Ni層d33とAu層d35との間にPd層d34が介装されている。第1接続電極d3および第2接続電極d4のそれぞれにおいて、Ni層d33は各接続電極の大部分を占めており、Pd層d34およびAu層d35は、Ni層d33に比べて格段に薄く形成されている。Ni層d33は、チップ抵抗器d1が実装基板d9に実装された際に(図85Bおよび図85C参照)、各開口d25のパッド領域d22Aにおける配線膜d22のAlと、前述した半田d13とを中継する役割を有している。
このように、第1接続電極d3および第2接続電極d4では、Ni層d33の表面がAu層d35によって覆われているので、Ni層d33が酸化することを防止できる。また、第1接続電極d3および第2接続電極d4では、Au層d35を薄くすることによってAu層d35に貫通孔(ピンホール)ができてしまっても、Ni層d33とAu層d35との間に介装されたPd層d34が当該貫通孔を塞いでいるので、当該貫通孔からNi層d33が外部に露出されて酸化することを防止できる。
そして、第1接続電極d3および第2接続電極d4のそれぞれでは、Au層d35が、最表面に露出しており、樹脂膜d24の開口d25から外部を臨んでいる。第1接続電極d3は、一方の開口d25を介して、この開口d25におけるパッド領域d22Aにおいて配線膜d22に対して電気的に接続されている。第2接続電極d4は、他方の開口d25を介して、この開口d25におけるパッド領域d22Aにおいて配線膜d22に対して電気的に接続されている。第1接続電極d3および第2接続電極d4のそれぞれでは、Ni層d33がパッド領域d22Aに対して接続されている。これにより、第1接続電極d3および第2接続電極d4のそれぞれは、素子d5に対して電気的に接続されている。ここで、配線膜d22は、抵抗体Rのまとまり(抵抗d56)、第1接続電極d3および第2接続電極d4のそれぞれに接続された配線を形成している。
このように、開口d25が形成された樹脂膜d24およびパッシベーション膜d23は、開口d25から第1接続電極d3および第2接続電極d4を露出させた状態で素子形成面d2Aを覆っている。そのため、樹脂膜d24の表面において開口d25からはみ出した第1接続電極d3および第2接続電極d4を介して、チップ抵抗器d1と実装基板d9との間における電気的接続を達成することができる(図85Bおよび図85C参照)。
図94A〜図94Gは、図93に示すチップ抵抗器の製造方法を示す図解的な断面図である。
まず、図94Aに示すように、基板d2の元となる基板d30を用意する。この場合、基板d30の表面d30Aは、基板d2の素子形成面d2Aであり、基板d30の裏面d30Bは、基板d2の裏面d2Bである。
そして、基板d30の表面d30Aを熱酸化して、表面d30AにSiO2等からなる絶縁層d20を形成し、絶縁層d20上に素子d5(抵抗体Rおよび抵抗体Rに接続された配線膜d22)を形成する。具体的には、スパッタリングにより、まず、絶縁層d20の上にTiN、TiONまたはTiSiONの抵抗体膜d21を全面に形成し、さらに、抵抗体膜d21に接するように抵抗体膜d21の上にアルミニウム(Al)の配線膜d22を積層する。その後、フォトリソグラフィプロセスを用い、たとえばRIE(Reactive Ion Etching:反応性イオンエッチング)等のドライエッチングにより抵抗体膜d21および配線膜d22を選択的に除去してパターニングし、図87Aに示すように、平面視で、抵抗体膜d21が積層された一定幅の抵抗体膜ラインd21Aが一定間隔をあけて列方向に配列される構成を得る。このとき、部分的に抵抗体膜ラインd21Aおよび配線膜d22が切断された領域も形成されるとともに、前述したトリミング対象領域XにおいてヒューズFおよび導体膜Dが形成される(図86参照)。続いて、たとえばウェットエッチングにより抵抗体膜ラインd21Aの上に積層された配線膜d22を選択的に除去する。この結果、抵抗体膜ラインd21A上に一定間隔Rをあけて配線膜d22が積層された構成の素子d5が得られる。この際、抵抗体膜d21および配線膜d22が目標寸法で形成されたか否かを確かめるために、素子d5全体の抵抗値を測定してもよい。
図94Aを参照して、素子d5は、1枚の基板d30に形成するチップ抵抗器d1の数に応じて、基板d30の表面d30A上における多数の箇所に形成される。基板d30において素子d5(前述した抵抗d56)が形成された1つの領域をチップ部品領域Yというと、基板d30の表面d30Aには、抵抗d56をそれぞれ有する複数のチップ部品領域Y(つまり、素子d5)が形成(設定)される。1つのチップ部品領域Yは、完成した1つのチップ抵抗器d1(図93参照)を平面視したものと一致する。そして、基板d30の表面d30Aにおいて、隣り合うチップ部品領域Yの間の領域を、境界領域Zということにする。境界領域Zは、帯状をなしていて、平面視で格子状に延びている。境界領域Zによって区画された1つの格子の中にチップ部品領域Yが1つ配置されている。境界領域Zの幅は、1μm〜60μm(たとえば20μm)と極めて狭いので、基板d30では多くのチップ部品領域Yを確保でき、結果としてチップ抵抗器d1の大量生産が可能になる。
次いで、図94Aに示すように、CVD(Chemical Vapor Deposition:化学的気相成長)法によって、SiNからなる絶縁膜d45を、基板d30の表面d30Aの全域に亘って形成する。絶縁膜d45は、絶縁層d20および絶縁層d20上の素子d5(抵抗体膜d21や配線膜d22)を全て覆っていて、これらに接している。そのため、絶縁膜d45は、前述したトリミング対象領域X(図86参照)における配線膜d22も覆っている。また、絶縁膜d45は、基板d30の表面d30Aにおいて全域に亘って形成されることから、表面d30Aにおいて、トリミング対象領域X以外の領域にまで延びて形成される。これにより、絶縁膜d45は、表面d30A(表面d30A上の素子d5も含む)全域を保護する保護膜となる。
次いで、図94Bに示すように、絶縁膜d45を全て覆うように、基板d30の表面d30Aの全域に亘ってレジストパターンd41を形成する。レジストパターンd41には、開口d42が形成されている。
図95は、図94Bの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。
図95を参照して、レジストパターンd41の開口d42は、多数のチップ抵抗器d1(換言すれば、前述したチップ部品領域Y)を行列状(格子状でもある)に配置した場合において平面視で隣り合うチップ抵抗器d1の輪郭の間の領域(図95においてハッチングを付した部分であり、換言すれば、境界領域Z)に一致(対応)している。そのため、開口d42の全体形状は、互いに直交する直線部分d42Aおよびd42Bを複数有する格子状になっている。
レジストパターンd41では、開口d42において互いに直交する直線部分d42Aおよびd42Bは、互いに直交した状態を保ちながら(湾曲することなく)つながっている。そのため、直線部分d42Aおよびd42Bの交差部分d43は、平面視で略90°をなすように尖っている。
図94Bを参照して、レジストパターンd41をマスクとするプラズマエッチングにより、絶縁膜d45、絶縁層d20および基板d30のそれぞれを選択的に除去する。これにより、隣り合う素子d5(チップ部品領域Y)の間の境界領域Zにおいて基板d30の材料が除去される。その結果、平面視においてレジストパターンd41の開口d42と一致する位置(境界領域Z)には、絶縁膜d45および絶縁層d20を貫通して基板d30の表面d30Aから基板d30の厚さ途中まで到達する所定深さの溝d44が形成される。溝d44は、互いに対向する1対の側壁d44Aと、当該1対の側壁d44Aの下端(基板d30の裏面d30B側の端)の間を結ぶ底壁d44Bとによって区画されている。基板d30の表面d30Aを基準とした溝d44の深さは約100μmであり、溝d44の幅(対向する側壁d44Aの間隔)は約20μmであって、深さ方向全域に渡って一定である。
基板d30における溝d44の全体形状は、平面視でレジストパターンd41の開口d42(図95参照)と一致する格子状になっている。そして、基板d30の表面d30Aでは、各素子d5が形成されたチップ部品領域Yのまわりを溝d44における矩形枠体部分(境界領域Z)が取り囲んでいる。基板d30において素子d5が形成された部分は、チップ抵抗器d1の半製品d50である。基板d30の表面d30Aでは、溝d44に取り囲まれたチップ部品領域Yに半製品d50が1つずつ位置していて、これらの半製品d50は、行列状に整列配置されている。このように溝d44を形成することによって、基板d30を複数のチップ部品領域Y毎の基板d2に分離する。
図94Bに示すように溝d44が形成された後、レジストパターンd41を除去し、図94Cに示すようにマスクd65を用いたエッチングによって、絶縁膜d45を選択的に除去する。マスクd65では、絶縁膜d45において平面視で各パッド領域d22A(図93参照)に一致する部分に、開口d66が形成されている。これにより、エッチングによって、絶縁膜d45において開口d66と一致する部分が除去され、当該部分には、開口d25が形成される。これにより、絶縁膜d45は、開口d25において各パッド領域d22Aを露出させるように形成されたことになる。1つの半製品d50につき、開口d25は2つ形成される。
各半製品d50において、絶縁膜d45に2つの開口d25を形成した後に、抵抗測定装置(図示せず)のプローブd70を各開口d25のパッド領域d22Aに接触させて、素子d5の全体の抵抗値を検出する。そして、絶縁膜d45越しにレーザ光(図示せず)を任意のヒューズF(図86参照)に照射することによって、前述したトリミング対象領域Xの配線膜d22をレーザ光でトリミングして、当該ヒューズFを溶断する。このようにして、必要な抵抗値となるようにヒューズFを溶断(トリミング)することによって、前述したように、半製品d50(換言すれば、チップ抵抗器d1)全体の抵抗値を調整できる。このとき、絶縁膜d45が素子d5を覆うカバー膜となっているので、溶断の際に生じた破片などが素子d5に付着して短絡が生じることを防止できる。また、絶縁膜d45がヒューズF(抵抗体膜d21)を覆っていることから、レーザ光のエネルギーをヒューズFに蓄えてヒューズFを確実に溶断することができる。
その後、CVD法によって絶縁膜d45上にSiNを形成し、絶縁膜d45を厚くする。このとき、図94Dに示すように、溝d44の内周面(前述した側壁d44Aの区画面44Cや底壁d44Bの上面)の全域にも絶縁膜d45が形成される。最終的な絶縁膜d45(図94Dに示された状態)は、1000Å〜5000Å(ここでは、約3000Å)の厚さを有している。このとき、絶縁膜d45の一部は、各開口d25に入り込んで開口d25を塞いでいる。
その後、ポリイミドからなる感光性樹脂の液体を、基板d30に対して、絶縁膜d45の上からスプレー塗布して、図94Dに示すように感光性樹脂の樹脂膜d46を形成する。この際、当該液体が溝d44内に入り込まないように、平面視で溝d44だけを覆うパターンを有するマスク(図示せず)越しに、当該液体が基板d30に対して塗布される。その結果、当該液状の感光性樹脂は、基板d30上だけに形成され、基板d30上において、樹脂膜d46となる。表面d30A上の樹脂膜d46の表面は、表面d30Aに沿って平坦になっている。
なお、当該液体が溝d44内に入り込んでいないので、溝d44内には、樹脂膜d46が形成されていない。また、感光性樹脂の液体をスプレー塗布する以外に、当該液体をスピン塗布したり、感光性樹脂からなるシートを基板d30の表面d30Aに貼り付けたりすることによって、樹脂膜d46を形成してもよい。
次いで、樹脂膜d46に熱処理(キュア処理)を施す。これにより、樹脂膜d46の厚みが熱収縮するとともに、樹脂膜d46が硬化して膜質が安定する。
次いで、図94Eに示すように、樹脂膜d46をパターニングし、表面d30A上の樹脂膜d46において平面視で配線膜d22の各パッド領域d22A(開口d25)と一致する部分を選択的に除去する。具体的には、平面視で各パッド領域d22Aに整合(一致)するパターンの開口d61が形成されたマスクd62を用いて、樹脂膜d46を、当該パターンで露光して現像する。これにより、各パッド領域d22Aの上方で樹脂膜d46が分離される。次いで、図示しないマスクを用いたRIEによって各パッド領域d22A上の絶縁膜d45が除去されることで、各開口d25が開放されてパッド領域d22Aが露出される。
次いで、無電解めっきによって、Ni、PdおよびAuを積層することで構成されたNi/Pd/Au積層膜を各開口d25におけるパッド領域d22A上に形成することによって、図94Fに示すように、パッド領域d22A上に第1接続電極d3および第2接続電極d4を形成する。
図96は、第1接続電極および第2接続電極の製造工程を説明するための図である。
詳しくは、図96を参照して、まず、パッド領域d22Aの表面が浄化されることで、当該表面の有機物(炭素のしみ等のスマットや油脂性の汚れも含む)が除去(脱脂)される(ステップS1)。次いで、当該表面の酸化膜が除去される(ステップS2)。次いで、当該表面においてジンケート処理が実施されて、当該表面における(配線膜d22の)AlがZnに置換される(ステップS3)。次いで、当該表面上のZnが硝酸等で剥離されて、パッド領域d22Aでは、新しいAlが露出される(ステップS4)。
次いで、パッド領域d22Aをめっき液に浸けることによって、パッド領域d22Aにおける新しいAlの表面にNiめっきが施される。これにより、めっき液中のNiが化学的に還元析出されて、当該表面にNi層d33が形成される(ステップS5)。
次いで、Ni層d33を別のめっき液に浸けることによって、当該Ni層d33の表面にPdめっきが施される。これにより、めっき液中のPdが化学的に還元析出されて、当該Ni層d33の表面にPd層d34が形成される(ステップS6)。
次いで、Pd層d34をさらに別のめっき液に浸けることによって、当該Pd層d34の表面にAuめっきが施される。これにより、めっき液中のAuが化学的に還元析出されて、当該Pd層d34の表面にAu層d35が形成される(ステップS7)。これによって、第1接続電極d3および第2接続電極d4が形成され、形成後の第1接続電極d3および第2接続電極d4を乾燥させると(ステップS8)、第1接続電極d3および第2接続電極d4の製造工程が完了する。なお、前後するステップの間には、半製品d50を水で洗浄する工程が適宜実施される。また、ジンケート処理は複数回実施されてもよい。
図94Fでは、各半製品d50において第1接続電極d3および第2接続電極d4が形成された後の状態を示している。
以上のように、第1接続電極d3および第2接続電極d4を無電解めっきによって形成するので、第1接続電極d3および第2接続電極d4を電解めっきによって形成する場合に比べて、第1接続電極d3および第2接続電極d4についての形成工程の工程数(たとえば、電解めっきで必要となるリソグラフィ工程やレジストマスクの剥離工程等)を削減してチップ抵抗器d1の生産性を向上できる。さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる第1接続電極d3および第2接続電極d4についての形成位置にずれが生じないので、第1接続電極d3および第2接続電極d4の形成位置精度を向上して歩留まりを向上できる。
このように第1接続電極d3および第2接続電極d4が形成されてから、第1接続電極d3および第2接続電極d4間での通電検査が行われた後に、基板d30が裏面d30Bから研削される。
具体的には、溝d44を形成した後に、図94Gに示すように、PET(ポリエチレンテレフタレート)からなる薄板状であって粘着面d72を有する支持テープd71が、粘着面d72において、各半製品d50における第1接続電極d3および第2接続電極d4側(つまり、表面d30A)に貼着される。これにより、各半製品d50が支持テープd71に支持される。ここで、支持テープd71として、たとえば、ラミネートテープを用いることができる。
各半製品d50が支持テープd71に支持された状態で、基板d30を裏面d30B側から研削する。研削によって、溝d44の底壁d44B(図94F参照)の上面に達するまで基板d30が薄型化されると、隣り合う半製品d50を連結するものがなくなるので、溝d44を境界として基板d30が分割され、半製品d50が個別に分離してチップ抵抗器d1の完成品となる。つまり、溝d44(換言すれば、境界領域Z)において基板d30が切断(分断)され、これによって、個々のチップ抵抗器d1が切り出される。なお、基板d30を裏面d30B側から溝d44の底壁d44Bまでエッチングすることによってチップ抵抗器d1を切り出しても構わない。
完成した各チップ抵抗器d1では、溝d44の側壁d44Aの区画面44Cをなしていた部分が、基板d2の側面d2C〜d2Fのいずれかとなり、裏面d30Bが裏面d2Bとなる。つまり、前述したようにエッチングによって溝d44を形成する工程(図94B参照)は、側面d2C〜d2Fを形成する工程に含まれる。また、絶縁膜d45がパッシベーション膜d23となり、分離した樹脂膜d46が樹脂膜d24となる。
以上のように、溝d44を形成してから基板d30を裏面d30B側から研削すれば、基板d30に形成された複数のチップ部品領域Yを一斉に個々のチップ抵抗器d1(チップ部品)に分割できる(複数のチップ抵抗器d1の個片を一度に得ることができる)。よって、複数のチップ抵抗器d1の製造時間の短縮によってチップ抵抗器d1の生産性の向上を図ることができる。
なお、完成したチップ抵抗器d1における基板d2の裏面d2Bを研磨やエッチングすることによって鏡面化して裏面d2Bを綺麗にしてもよい。
以上、第4参考例の実施形態について説明してきたが、第4参考例はさらに他の形態で実施することもできる。たとえば、第4参考例のチップ部品の一例として、前述した実施形態では、チップ抵抗器d1を開示したが、第4参考例は、チップコンデンサやチップダイオードやチップインダクタといったチップ部品にも適用できる。以下では、チップコンデンサおよびチップダイオードについて、この順に説明する。
図97は、第4参考例の他の実施形態に係るチップコンデンサの平面図である。図98は、図97の切断面線XCVIII−XCVIIIから見た断面図である。図99は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。
これから述べるチップコンデンサd101において、前述したチップ抵抗器d1で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。チップコンデンサd101において、チップ抵抗器d1で説明した部分と同一の参照符号が付された部分は、特に言及しない限り、チップ抵抗器d1で説明した部分と同じ構成を有していて、チップ抵抗器d1で説明した部分(特に、第1接続電極d3および第2接続電極d4に関する部分について)と同じ作用効果を奏することができる。
図97を参照して、チップコンデンサd101は、チップ抵抗器d1と同様に、基板d2と、基板d2上(基板d2の素子形成面d2A側)に配置された第1接続電極d3と、同じく基板d2上に配置された第2接続電極d4とを備えている。基板d2は、この実施形態では、平面視において矩形形状を有している。基板d2の長手方向両端部に第1接続電極d3および第2接続電極d4がそれぞれ配置されている。第1接続電極d3および第2接続電極d4は、この実施形態では、基板d2の短手方向に延びたほぼ矩形の平面形状を有している。チップコンデンサd101では、チップ抵抗器d1と同様に、第1接続電極d3および第2接続電極d4が、基板d2の素子形成面d2Aにおいて周縁部d85から間隔を開けて配置されている。そのため、チップコンデンサd101が実装基板d9に実装された回路アセンブリd100(図85B〜図85E参照)では、チップ抵抗器d1の場合と同様に、小さな実装面積で実装基板d9上にチップコンデンサd101を実装することができる。つまり、チップコンデンサd101は、小さな実装面積で実装基板d9上に実装することができる。
基板d2の素子形成面d2Aには、第1接続電極d3および第2接続電極d4の間のキャパシタ配置領域d105内に、複数のキャパシタ要素C1〜C9が形成されている。複数のキャパシタ要素C1〜C9は、前述した素子d5(ここでは、キャパシタ素子)を構成する複数の素子要素であり、第1接続電極d3および第2接続電極d4の間に接続されている。詳しくは、複数のキャパシタ要素C1〜C9は、複数のヒューズユニットd107(前述したヒューズFに相当する)を介してそれぞれ第2接続電極d4に対して切り離し可能となるよう電気的に接続されている。
図98および図99に示されているように、基板d2の素子形成面d2Aには絶縁層d20が形成されていて、絶縁層d20の表面に下部電極膜d111が形成されている。下部電極膜d111は、キャパシタ配置領域d105のほぼ全域にわたっている。さらに、下部電極膜d111は、第1接続電極d3の直下の領域にまで延びて形成されている。より具体的には、下部電極膜d111は、キャパシタ配置領域d105においてキャパシタ要素C1〜C9の共通の下部電極として機能するキャパシタ電極領域d111Aと、第1接続電極d3の直下に配置される外部電極引き出しのためのパッド領域d111Bとを有している。キャパシタ電極領域d111Aがキャパシタ配置領域d105に位置していて、パッド領域d111Bが第1接続電極d3の直下に位置して第1接続電極d3に接触している。
キャパシタ配置領域d105において下部電極膜d111(キャパシタ電極領域d111A)を覆って接するように容量膜(誘電体膜)d112が形成されている。容量膜d112は、キャパシタ電極領域d111A(キャパシタ配置領域d105)の全域にわたって形成されている。容量膜d112は、この実施形態では、さらにキャパシタ配置領域d105外の絶縁層d20を覆っている。
容量膜d112の上には、上部電極膜d113が形成されている。図97では、明瞭化のために、上部電極膜d113を着色して示してある。上部電極膜d113は、キャパシタ配置領域d105に位置するキャパシタ電極領域d113Aと、第2接続電極d4の直下に位置して第2接続電極d4に接触するパッド領域d113Bと、キャパシタ電極領域d113Aとパッド領域d113Bとの間に配置されたヒューズ領域d113Cとを有している。
キャパシタ電極領域d113Aにおいて、上部電極膜d113は、複数の電極膜部分(上部電極膜部分)d131〜d139に分割(分離)されている。この実施形態では、各電極膜部分d131〜d139は、いずれも矩形形状に形成されていて、ヒューズ領域d113Cから第1接続電極d3に向かって帯状に延びている。複数の電極膜部分d131〜d139は、複数種類の対向面積で、容量膜d112を挟んで(容量膜d112に接しつつ)下部電極膜d111に対向している。より具体的には、電極膜部分d131〜d139の下部電極膜d111に対する対向面積は、1:2:4:8:16:32:64:128:128となるように定められていてもよい。すなわち、複数の電極膜部分d131〜d139は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が2の等比数列をなすように設定された対向面積を有する複数の電極膜部分d131〜d138(またはd131〜d137,d139)を含む。これによって、各電極膜部分d131〜d139と容量膜d112を挟んで対向する下部電極膜d111とによってそれぞれ構成される複数のキャパシタ要素C1〜C9は、互いに異なる容量値を有する複数のキャパシタ要素を含む。電極膜部分d131〜d139の対向面積の比が前述の通りである場合、キャパシタ要素C1〜C9の容量値の比は、当該対向面積の比と等しく、1:2:4:8:16:32:64:128:128となる。すなわち、複数のキャパシタ要素C1〜C9は、公比が2の等比数列をなすように容量値が設定された複数のキャパシタ要素C1〜C8(またはC1〜C7,C9)を含むことになる。
この実施形態では、電極膜部分d131〜d135は、幅が等しく、長さの比を1:2:4:8:16に設定した帯状に形成されている。また、電極膜部分d135,d136,d137,d138,d139は、長さが等しく、幅の比を1:2:4:8:8に設定した帯状に形成されている。電極膜部分d135〜d139は、キャパシタ配置領域d105の第2接続電極d4側の端縁から第1接続電極d3側の端縁までの範囲に渡って延びて形成されており、電極膜部分d131〜d134は、それよりも短く形成されている。
パッド領域d113Bは、第2接続電極d4とほぼ相似形に形成されており、ほぼ矩形の平面形状を有している。図98に示すように、パッド領域d113Bにおける上部電極膜d113は、第2接続電極d4に接している。
ヒューズ領域d113Cは、基板d2上において、パッド領域d113Bの一つの長辺(基板d2の周縁に対して内方側の長辺)に沿って配置されている。ヒューズ領域d113Cは、パッド領域d113Bの前記一つの長辺に沿って配列された複数のヒューズユニットd107を含む。
ヒューズユニットd107は、上部電極膜d113のパッド領域d113Bと同じ材料で一体的に形成されている。複数の電極膜部分d131〜d139は、1つまたは複数個のヒューズユニットd107と一体的に形成されていて、それらのヒューズユニットd107を介してパッド領域d113Bに接続され、このパッド領域d113Bを介して第2接続電極d4に電気的に接続されている。図97に示すように、面積の比較的小さな電極膜部分d131〜d136は、一つのヒューズユニットd107によってパッド領域d113Bに接続されており、面積の比較的大きな電極膜部分d137〜d139は複数個のヒューズユニットd107を介してパッド領域d113Bに接続されている。全てのヒューズユニットd107が用いられる必要はなく、この実施形態では、一部のヒューズユニットd107は未使用である。
ヒューズユニットd107は、パッド領域d113Bとの接続のための第1幅広部d107Aと、電極膜部分d131〜d139との接続のための第2幅広部d107Bと、第1および第2幅広部d107A,7Bの間を接続する幅狭部d107Cとを含む。幅狭部d107Cは、レーザ光によって切断(溶断)することができるように構成されている。それによって、電極膜部分d131〜d139のうち不要な電極膜部分を、ヒューズユニットd107の切断によって第1および第2接続電極d3,d4から電気的に切り離すことができる。
図97および図99では図示を省略したが、図98に表れている通り、上部電極膜d113の表面を含むチップコンデンサd101の表面は、前述したパッシベーション膜d23によって覆われている。パッシベーション膜d23は、たとえば窒化膜からなっていて、チップコンデンサd101の上面のみならず、基板d2の側面d2C〜d2Fまで延びて、側面d2C〜d2Fの全域をも覆うように形成されている。さらに、パッシベーション膜d23の上には、前述した樹脂膜d24が形成されている。樹脂膜d24は、素子形成面d2Aを覆っている。
パッシベーション膜d23および樹脂膜d24は、チップコンデンサd101の表面を保護する保護膜である。これらには、第1接続電極d3および第2接続電極d4に対応する領域に、前述した開口d25がそれぞれ形成されている。開口d25はそれぞれ下部電極膜d111のパッド領域d111Bの一部の領域、上部電極膜d113のパッド領域d113Bの一部の領域を露出させるようにパッシベーション膜d23および樹脂膜d24を貫通している。さらに、この実施形態では、第1接続電極d3に対応した開口d25は、容量膜d112をも貫通している。
開口d25には、第1接続電極d3および第2接続電極d4がそれぞれ埋め込まれている。これにより、第1接続電極d3は下部電極膜d111のパッド領域d111Bに接合しており、第2接続電極d4は上部電極膜d113のパッド領域d113Bに接合している。第1および第2外部電極d3,d4は、樹脂膜d24の表面から突出するように形成されている。これにより、実装基板に対してチップコンデンサd101をフリップチップ接合することができる。
図100は、前記チップコンデンサの内部の電気的構成を示す回路図である。第1接続電極d3と第2接続電極d4との間に複数のキャパシタ要素C1〜C9が並列に接続されている。各キャパシタ要素C1〜C9と第2接続電極d4との間には、一つまたは複数のヒューズユニットd107でそれぞれ構成されたヒューズF1〜F9が直列に介装されている。
ヒューズF1〜F9が全て接続されているときは、チップコンデンサd101の容量値は、キャパシタ要素C1〜C9の容量値の総和に等しい。複数のヒューズF1〜F9から選択した1つまたは2つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサd101の容量値が減少する。
そこで、パッド領域d111B,d113Bの間の容量値(キャパシタ要素C1〜C9の総容量値)を測定し、その後に所望の容量値に応じてヒューズF1〜F9から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み(レーザトリミング)を行うことができる。とくに、キャパシタ要素C1〜C8の容量値が、公比2の等比数列をなすように設定されていれば、最小の容量値(当該等比数列の初項の値)であるキャパシタ要素C1の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。
たとえば、キャパシタ要素C1〜C9の容量値は次のように定められていてもよい。
C1=0.03125pF
C2=0.0625pF
C3=0.125pF
C4=0.25pF
C5=0.5pF
C6=1pF
C7=2pF
C8=4pF
C9=4pF
この場合、0.03125pFの最小合わせ込み精度でチップコンデンサd101の容量を微調整できる。また、ヒューズF1〜F9から切断すべきヒューズを適切に選択することで、10pF〜18pFの間の任意の容量値のチップコンデンサd101を提供することができる。
以上のように、この実施形態によれば、第1接続電極d3および第2接続電極d4の間に、ヒューズF1〜F9によって切り離し可能な複数のキャパシタ要素C1〜C9が設けられている。キャパシタ要素C1〜C9は、異なる容量値の複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。それによって、ヒューズF1〜F9から1つまたは複数のヒューズを選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるチップコンデンサd101を共通の設計で実現することができる。
チップコンデンサd101の各部の詳細について以下に説明を加える。
図97を参照して、基板d2は、たとえば平面視において0.3mm×0.15mm、0.4mm×0.2mmなどの矩形形状(好ましくは、0.4mm×0.2mm以下の大きさ)を有していてもよい。キャパシタ配置領域d105は、概ね、基板d2の短辺の長さに相当する一辺を有する正方形領域となる。基板d2の厚さは、150μm程度であってもよい。図98を参照して、基板d2は、たとえば、裏面側(キャパシタ要素C1〜C9が形成されていない表面)からの研削または研磨によって薄型化された基板であってもよい。基板d2の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。
絶縁層d20は、酸化シリコン膜等の酸化膜であってもよい。その膜厚は、500Å〜2000Å程度であってもよい。
下部電極膜d111は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。アルミニウム膜からなる下部電極膜d111は、スパッタ法によって形成することができる。上部電極膜d113も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。アルミニウム膜からなる上部電極膜d113は、スパッタ法によって形成することができる。上部電極膜d113のキャパシタ電極領域d113Aを電極膜部分d131〜d139に分割し、さらに、ヒューズ領域d113Cを複数のヒューズユニットd107に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。
容量膜d112は、たとえば窒化シリコン膜で構成することができ、その膜厚は500Å〜2000Å(たとえば1000Å)とすることができる。容量膜d112は、プラズマCVD(化学的気相成長)によって形成された窒化シリコン膜であってもよい。
パッシベーション膜d23は、たとえば窒化シリコン膜で構成することができ、たとえばプラズマCVD法によって形成できる。その膜厚は、8000Å程度とされてもよい。樹脂膜d24は、前述の通り、ポリイミド膜その他の樹脂膜で構成することができる。
第1および第2接続電極d3,d4は、たとえば、下部電極膜d111または上部電極膜d113に接するニッケル層と、このニッケル層上に積層したパラジウム層と、そのパラジウム層上に積層した金層とを積層した積層構造膜からなっていてもよく、たとえば、めっき法(より具体的には無電解めっき法)で形成することができる。ニッケル層は下部電極膜d111または上部電極膜d113に対する密着性の向上に寄与し、パラジウム層は上部電極膜または下部電極膜の材料と第1および第2接続電極d3,d4の最上層の金との相互拡散を抑制する拡散防止層として機能する。
このようなチップコンデンサd101の製造工程は、素子d5を形成した後のチップ抵抗器d1の製造工程と同じである。
チップコンデンサd101において素子d5(キャパシタ素子)を形成する場合には、まず、前述した基板d30(基板d2)の表面に、熱酸化法および/またはCVD法によって、酸化膜(たとえば酸化シリコン膜)からなる絶縁層d20が形成される。次に、たとえばスパッタ法によって、アルミニウム膜からなる下部電極膜d111が絶縁層d20の表面全域に形成される。下部電極膜d111の膜厚は8000Å程度とされてもよい。次に、その下部電極膜の表面に、下部電極膜d111の最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される。このレジストパターンをマスクとして、下部電極膜がエッチングされることにより、図97等に示したパターンの下部電極膜d111が得られる。下部電極膜d111のエッチングは、たとえば、反応性イオンエッチングによって行うことができる。
次に、たとえばプラズマCVD法によって、窒化シリコン膜等からなる容量膜d112が、下部電極膜d111上に形成される。下部電極膜d111が形成されていない領域では、絶縁層d20の表面に容量膜d112が形成されることになる。次いで、その容量膜d112の上に、上部電極膜d113が形成される。上部電極膜d113は、たとえばアルミニウム膜からなり、スパッタ法によって形成することができる。その膜厚は、8000Å程度とされてもよい。次いで、上部電極膜d113の表面に上部電極膜d113の最終形状に対応したレジストパターンがフォトリソグラフィによって形成される。このレジストパターンをマスクとしたエッチングにより、上部電極膜d113が、最終形状(図97等参照)にパターニングされる。それによって、上部電極膜d113は、キャパシタ電極領域d113Aに複数の電極膜部分d131〜d139に分割された部分を有し、ヒューズ領域d113Cに複数のヒューズユニットd107を有し、それらのヒューズユニットd107に接続されたパッド領域d113Bを有するパターンに整形される。上部電極膜d113のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウェットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。
以上によって、チップコンデンサd101における素子d5(キャパシタ要素C1〜C9やヒューズユニットd107)が形成される。素子d5が形成された後に、プラズマCVD法によって絶縁膜d45が、素子d5(上部電極膜d113、上部電極膜d113が形成されていない領域における容量膜d112)を全て覆うように形成される(図94A参照)。その後は、溝d44が形成されてから(図94B参照)、開口d25が形成される(図94C参照)。そして、開口d25から露出された上部電極膜d113のパッド領域d113Bと下部電極膜d111のパッド領域d111Bとにプローブd70を押し当てて、複数のキャパシタ要素C1〜C9の総容量値が測定される(図94C参照)。この測定された総容量値に基づき、目的とするチップコンデンサd101の容量値に応じて、切り離すべきキャパシタ要素、すなわち切断すべきヒューズが選択される。
この状態から、ヒューズユニットd107を溶断するためのレーザトリミングが行われる。すなわち、前記総容量値の測定結果に応じて選択されたヒューズを構成するヒューズユニットd107にレーザ光を当てて、そのヒューズユニットd107の幅狭部d107C(図97参照)が溶断される。これにより、対応するキャパシタ要素がパッド領域d113Bから切り離される。ヒューズユニットd107にレーザ光を当てるとき、カバー膜である絶縁膜d45の働きによって、ヒューズユニットd107の近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズユニットd107が溶断する。これにより、チップコンデンサd101の容量値を確実に目的の容量値とすることができる。
次に、たとえばプラズマCVD法によって、カバー膜(絶縁膜d45)上に窒化シリコン膜が堆積させられ、パッシベーション膜d23が形成される。前述のカバー膜は最終形態において、パッシベーション膜d23と一体化し、このパッシベーション膜d23の一部を構成する。ヒューズの切断後に形成されたパッシベーション膜d23は、ヒューズ溶断の際に同時に破壊されたカバー膜の開口内に入り込み、ヒューズユニットd107の切断面を覆って保護する。したがって、パッシベーション膜d23は、ヒューズユニットd107の切断箇所に異物が入り込んだり水分が侵入したりすることを防ぐ。これにより、信頼性の高いチップコンデンサd101を製造することができる。パッシベーション膜d23は、全体で、たとえば8000Å程度の膜厚を有するように形成されてもよい。
次に、前述した樹脂膜d46が形成される(図94D参照)。その後、樹脂膜d46やパッシベーション膜d23によって塞がれていた開口d25が開放され(図94E参照)、開口d25内に、たとえば無電解めっき法によって、第1接続電極d3および第2接続電極d4が成長させられる(図94F参照)。
その後、チップ抵抗器d1の場合と同じように、基板d30を裏面d30Bから研削すると(図94G参照)、チップコンデンサd101の個片を切り出すことができる。
フォトリソグラフィ工程を利用した上部電極膜d113のパターニングでは、微小面積の電極膜部分d131〜d139を精度良く形成することができ、さらに微細なパターンのヒューズユニットd107を形成することができる。そして、上部電極膜d113のパターニングの後に、総容量値の測定を経て、切断すべきヒューズが決定される。その決定されたヒューズを切断することによって、所望の容量値に正確に合わせ込まれたチップコンデンサd101を得ることができる。
次に、チップダイオードについて説明する。
図101は、第4参考例のさらに他の実施形態に係るチップダイオードの平面図である。図102は、図101の切断面線CII−CIIから見た断面図である。図103は、図101の切断面線CIII−CIIIから見た断面図である。
これから述べるチップダイオードd151において、前述したチップ抵抗器d1やチップコンデンサd101で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。チップダイオードd151において、チップ抵抗器d1やチップコンデンサd101で説明した部分と同一の参照符号が付された部分は、特に言及しない限り、チップ抵抗器d1やチップコンデンサd101で説明した部分と同じ構成を有していて、チップ抵抗器d1やチップコンデンサd101で説明した部分(特に、第1接続電極d3および第2接続電極d4に関する部分について)と同じ作用効果を奏することができる。
図101を参照して、チップダイオードd151は、チップ抵抗器d1やチップコンデンサd101と同様に、基板d2を備えている。基板d2は、p+型の半導体基板(たとえばシリコン基板)である。基板d2は、平面視において矩形に形成されている。
さらに、チップダイオードd151は、基板d2上に形成されたカソード電極d153、アノード電極d154および複数のダイオードセルDi1〜Di4も備えている。カソード電極d153およびアノード電極d154は、これらの複数のダイオードセルDi1〜Di4を並列に接続している。ダイオードセルDi1〜Di4は、素子d5(ここでは、ダイオード素子)を構成する複数のダイオード要素である。
基板d2の両端部に、カソード電極d153との接続のためのカソードパッドd155と、アノード電極d154との接続のためのアノードパッドd156とが配置されている。これらのパッドd155,d156の間に、ダイオードセル領域d157が設けられている。カソードパッドd155上に、前述した第1接続電極d3が形成され、アノードパッドd156上に、前述した第2接続電極d4が形成されている。前述した素子d5(ダイオードセルDi1〜Di4のまとまり)は、カソード電極d153およびアノード電極d154を介して、第1接続電極d3および第2接続電極d4の間に接続されている。
ダイオードセル領域d157は、この実施形態では、矩形に形成されている。ダイオードセル領域d157内に、複数のダイオードセルDi1〜Di4が配置されている。複数のダイオードDi1〜Di4は、この実施形態では4個設けられており、基板d2の長手方向および短手方向に沿って、マトリックス状に等間隔で二次元配列されている。
図104は、チップダイオードにおいて、カソード電極およびアノード電極ならびにその上に形成された構成を取り除いて、基板の素子形成面の構造を示す平面図である。図104を参照して、ダイオードセルDi1〜Di4の各領域内には、それぞれ、p+型の基板d2の表層領域にn+型領域d160が形成されている。n+型領域d160は、個々のダイオードセル毎に分離されている。これにより、ダイオードセルDi1〜Di4は、ダイオードセル毎に分離されたpn接合領域d161をそれぞれ有している。
複数のダイオードセルDi1〜Di4は、この実施形態では等しい大きさおよび等しい形状、具体的には矩形形状に形成されており、各ダイオードセルの矩形領域内に、多角形形状のn+型領域d160が形成されている。この実施形態では、n+型領域d160は、正八角形に形成されており、ダイオードセルDi1〜Di4の矩形領域を形成する4辺にそれぞれ沿う4つの辺と、ダイオードセルDi1〜Di4の矩形領域の4つの角部にそれぞれ対向する別の4つの辺とを有している。基板d2の表層領域には、さらに、n+型領域d160から所定の間隔を空けて分離された状態でp+型領域d162が形成されている。p+型領域d162は、ダイオードセル領域d157内において、カソード電極d153が配置される領域を回避したパターンに形成されている(図102参照)。
図102および図103に示されているように、基板d2の表面には、前述した絶縁層d20(図101では図示省略)が形成されている。絶縁層d20には、ダイオードセルDi1〜Di4のそれぞれのn+型領域d160の表面を露出させるコンタクト孔d166と、p+型領域d162を露出させるコンタクト孔d167とが形成されている。絶縁層d20の表面には、カソード電極d153およびアノード電極d154が形成されている。カソード電極d153は、絶縁層d20の表面からコンタクト孔d166内に入り込み、このコンタクト孔d166内でダイオードセルDi1〜Di4の各n+型領域d160にオーミック接触している。アノード電極d154は、絶縁層d20の表面からコンタクト孔d167の内方へと延びており、コンタクト孔d167内でp+型領域d162にオーミック接触している。カソード電極d153およびアノード電極d154は、この実施形態では、同じ材料からなる電極膜からなっている。
当該電極膜としては、Ti膜を下層としAl膜を上層としたTi/Al積層膜や、AlCu膜を適用できる。その他、AlSi膜を電極膜として用いることもできる。AlSi膜を用いると、基板d2の表面にp+型領域d162を設けることなく、アノード電極d154を基板d2にオーミック接触させることができる。したがって、p+型領域d162を形成するための工程を省くことができる。
カソード電極d153およびアノード電極d154の間は、スリットd168によって分離されている。図101を参照して、この実施形態では、スリットd168は、ダイオードセルDi1〜Di4のn+型領域d160を縁取るように、n+型領域d160の平面形状と整合する枠形状(すなわち正八角形枠状)に形成されている。それに応じて、カソード電極d153は、n+型領域d160の形状に整合する平面形状(すなわち正八角形形状)のセル接合部d153aを各ダイオードセルDi1〜Di4の領域に有し、当該セル接合部d153aの間が直線状の架橋部d153bによって連絡されており、さらに、直線状の別の架橋部d153cによってカソードパッドd155の直下に形成された大きな矩形形状の外部接続部d153dへと接続されている。一方、アノード電極d154は、ほぼ一定の幅のスリットd168に対応した間隔を開けて、カソード電極d153を取り囲むように、絶縁層d20の表面に形成されていて、アノードパッドd156の直下の矩形領域へ延びて一体的に形成されている。
図102を参照して、カソード電極d153およびアノード電極d154は、前述したパッシベーション膜d23(図101では図示省略)によって覆われており、さらにパッシベーション膜d23の上にはポリイミド等の樹脂膜d24が形成されている。パッシベーション膜d23および樹脂膜d24を貫通するように、カソードパッドd155を露出させる開口d25と、アノードパッドd156を露出させる開口d25とが形成されている。さらに、カソードパッドd155を露出させる開口d25には、前述した第1接続電極d3が埋め込まれていて、アノードパッドd156を露出させる開口d25には、前述した第2接続電極d4が埋め込まれている。第1接続電極d3および第2接続電極d4は、樹脂膜d24の表面から突出している。チップダイオードd151では、チップ抵抗器d1やチップコンデンサd101と同様に、第1接続電極d3および第2接続電極d4が、基板d2の素子形成面d2Aにおいて周縁部d85から間隔を開けて配置されている。そのため、チップダイオードd151が実装基板d9に実装された回路アセンブリd100(図85B〜図85E)では、チップ抵抗器d1やチップコンデンサd101の場合と同様に、小さな実装面積で実装基板d9上にチップダイオードd151を実装することができる。つまり、チップダイオードd151は、小さな実装面積で実装基板d9上に実装することができる。
各ダイオードセルDi1〜Di4では、p型の基板d2とn+型領域d160との間にpn接合領域d161が形成されており、したがって、それぞれpn接合ダイオードが形成されている。そして、複数のダイオードセルDi1〜Di4のn+型領域d160がカソード電極d153に共通に接続され、ダイオードセルDi1〜Di4の共通のp型領域であるp+型の基板d2がp+型領域d162を介してアノード電極d154に共通に接続されている。これによって、基板d2上に形成された複数のダイオードセルDi1〜Di4は、すべて並列に接続されている。
ダイオードセルDi1〜Di4によってそれぞれ構成されるpn接合ダイオードは、カソード側がカソード電極d153によって共通接続され、アノード側がアノード電極d154によって共通接続されることによって、全て並列に接続されており、これによって、全体として1つのダイオードとして機能する。
この実施形態の構成によれば、チップダイオードd151は複数のダイオードセルDi1〜Di4を有しており、各ダイオードセルDi1〜Di4がpn接合領域d161を有している。pn接合領域d161は、ダイオードセルDi1〜Di4毎に分離されている。そのため、チップダイオードd151は、pn接合領域d161の周囲長、すなわち、基板d2におけるn+型領域d160の周囲長の合計(総延長)が長くなる。これにより、pn接合領域d161の近傍における電界の集中を回避し、その分散を図ることができるので、ESD(electrostatic discharge)耐量の向上を図ることができる。すなわち、チップダイオードd151を小型に形成する場合であっても、pn接合領域d161の総周囲長を大きくすることができるから、チップダイオードd151の小型化とESD耐量の確保とを両立することができる。
チップダイオードd151の製造工程を概説すれば、次の通りである。
まず、p+型基板d2の表面に、熱酸化膜等の絶縁層d20が形成され、その上にレジストマスクを形成する。このレジストマスクを介するn型不純物(たとえば燐)のイオン注入または拡散によって、n+型領域d160が形成される。さらに、p+型領域d162に整合する開口を有する別のレジストマスクが形成され、このレジストマスクを介するp型不純物(たとえば砒素)のイオン注入または拡散によって、p+型領域d162が形成される。レジストマスクを剥離し、必要に応じて絶縁層d20を厚膜化(たとえばCVDにより厚膜化)した後、コンタクト孔d166,d167に整合する開口を有するさらに別のレジストマスクが絶縁層d20の上に形成される。このレジストマスクを介するエッチングによって、絶縁層d20にコンタクト孔d166,d167が形成される。
次いで、たとえばスパッタリングによって、カソード電極d153およびアノード電極d154を構成する電極膜が絶縁層d20上に形成される。そして、この電極膜上に、スリットd168に対応する開口パターンを有するレジスト膜が形成され、このレジスト膜を介するエッチングによって、電極膜にスリットd168が形成される。これにより、前記電極膜がカソード電極d153およびアノード電極d154に分離される。
次いで、レジスト膜を剥離した後、たとえばCVD法によって窒化膜等のパッシベーション膜d23が形成され、さらにポリイミド等を塗布することにより樹脂膜d24が形成される。そして、これらのパッシベーション膜d23および樹脂膜d24に対して、フォトリソグラフィを利用したエッチングを施すことにより、1対の開口d25が形成される。その後、一方の開口d25に第1接続電極d3が形成され、他方の開口d25に第2接続電極d4が形成される。こうして、前述の構造のチップダイオードd151を得ることができる。
なお、チップダイオードd151では、4個のダイオードセルDiが基板d2上に形成された例を示したけれども、基板d2上に2個または3個のダイオードセルDiが形成されていてもよく、4個以上のダイオードセルDiが形成されていてもよい。
また、このチップダイオードd151では、基板d2上に、前述した複数のヒューズF(架橋部d153b,d153cがヒューズFとして用いられる)が設けられていて、各ダイオードセルDiが、第1接続電極d3および第2接続電極d4に対して、ヒューズFを介して切り離し可能に接続されていてもよい。この場合、チップダイオードd151では、一つまたは複数のヒューズFを選択して切断することにより、複数のダイオードセルDi1〜Di4の組み合わせパターンを任意のパターンとすることができるので、電気的特性が様々なチップダイオードd151を共通の設計で実現することができる。
以上、第4参考例のチップ部品(チップ抵抗器d1やチップコンデンサd101やチップダイオードd151)について説明してきたが、第4参考例はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、チップ抵抗器d1の場合、複数の抵抗回路が公比r(0<r、r≠1)=2の等比数列をなす抵抗値を有する複数の抵抗回路を有している例を示したが、当該等比数列の公比は2以外の数であってもよい。また、チップコンデンサd101の場合にも、キャパシタ要素が公比r(0<r、r≠1)=2の等比数列をなす容量値を有する複数のキャパシタ要素を有している例を示したが、当該等比数列の公比は2以外の数であってもよい。
また、チップ抵抗器d1やチップコンデンサd101では、基板d2の表面に絶縁層d20が形成されているが、基板d2が絶縁性の基板であれば、絶縁層d20を省くこともできる。
また、チップコンデンサd101では、上部電極膜d113だけが複数の電極膜部分に分割されている構成を示したが、下部電極膜d111だけが複数の電極膜部分に分割されていたり、上部電極膜d113および下部電極膜d111が両方とも複数の電極膜部分に分割されていたりしてもよい。さらに、前述の実施形態では、上部電極膜または下部電極膜とヒューズユニットとが一体化されている例を示したが、上部電極膜または下部電極膜とは別の導体膜でヒューズユニットを形成してもよい。また、前述したチップコンデンサd101では、上部電極膜d113および下部電極膜d111を有する1層のキャパシタ構造が形成されているが、上部電極膜d113上に、容量膜を介して別の電極膜を積層することで、複数のキャパシタ構造が積層されてもよい。
チップコンデンサd101では、また、基板d2として導電性基板を用い、その導電性基板を下部電極として用い、導電性基板の表面に接するように容量膜d112を形成してもよい。この場合、導電性基板の裏面から一方の外部電極を引き出してもよい。
また、第4参考例を、チップインダクタに適用した場合、当該チップインダクタにおいて前述した基板d2上に形成された素子d5は、複数のインダクタ要素(素子要素)を含んだインダクタ素子を含み、第1接続電極d3および第2接続電極d4の間に接続されている。素子d5は、前述した多層基板の多層配線中に設けられ、配線膜d22によって形成されている。また、チップインダクタでは、基板d2上に、前述した複数のヒューズFが設けられていて、各インダクタ要素が、第1接続電極d3および第2接続電極d4に対して、ヒューズFを介して切り離し可能に接続されている。
この場合、チップインダクタでは、一つまたは複数のヒューズFを選択して切断することにより、複数のインダクタ要素の組み合わせパターンを任意のパターンとすることができるので、電気的特性が様々なチップインダクタを共通の設計で実現することができる。
また、このチップインダクタでは、チップ抵抗器d1やチップコンデンサd101やチップダイオードd151と同様に、第1接続電極d3および第2接続電極d4が、基板d2の素子形成面d2Aにおいて周縁部d85から間隔を開けて配置されている。そのため、チップインダクタが実装基板d9に実装された回路アセンブリd100(図85B〜図85E)でも、小さな実装面積で実装基板d9上にチップインダクタを実装することができる。つまり、チップインダクタは、小さな実装面積で実装基板d9上に実装することができる。
また、前述した第1接続電極d3および第2接続電極d4において、Ni層d33とAu層d35との間に介装されていたPd層d34を省略することもできる。Ni層d33とAu層d35との接着性が良好なので、Au層d35に前述したピンホールができないのであれば、Pd層d34を省略しても構わない。
図105は、第4参考例のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォンd201は、扁平な直方体形状の筐体d202の内部に電子部品を収納して構成されている。筐体d202は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が4つの側面で結合されている。筐体d202の一つの主面には、液晶パネルや有機ELパネル等で構成された表示パネルd203の表示面が露出している。表示パネルd203の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
表示パネルd203は、筐体d202の一つの主面の大部分を占める長方形形状に形成されている。表示パネルd203の一つの短辺に沿うように、操作ボタンd204が配置されている。この実施形態では、複数(3つ)の操作ボタンd204が表示パネルd203の短辺に沿って配列されている。使用者は、操作ボタンd204およびタッチパネルを操作することによって、スマートフォンd201に対する操作を行い、必要な機能を呼び出して実行させることができる。
表示パネルd203の別の一つの短辺の近傍には、スピーカd205が配置されている。スピーカd205は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタンd204の近くには、筐体d202の一つの側面にマイクロフォンd206が配置されている。マイクロフォンd206は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
図106は、筐体d202の内部に収容された回路アセンブリd100の構成を示す図解的な平面図である。回路アセンブリd100は、前述した実装基板d9(前述した多層基板であってもよい)と、実装基板d9の実装面d9Aに実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子(IC)d212−d220と、複数のチップ部品とを含む。複数のICは、伝送処理ICd212、ワンセグTV受信ICd213、GPS受信ICd214、FMチューナICd215、電源ICd216、フラッシュメモリd217、マイクロコンピュータd218、電源ICd219およびベースバンドICd220を含む。複数のチップ部品(第4参考例のチップ部品に相当する)は、チップインダクタd221,d225,d235、チップ抵抗器d222,d224,d233、チップキャパシタd227,d230,d234、およびチップダイオードd228,d231を含む。
伝送処理ICd212は、表示パネルd203に対する表示制御信号を生成し、かつ表示パネルd203の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネルd203との接続のために、伝送処理ICd212には、フレキシブル配線209が接続されている。
ワンセグTV受信ICd213は、ワンセグ放送(携帯機器を受信対象とする地上デジタルテレビ放送)の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグTV受信ICd213の近傍には、複数のチップインダクタd221と、複数のチップ抵抗器d222とが配置されている。ワンセグTV受信ICd213、チップインダクタd221およびチップ抵抗器d222は、ワンセグ放送受信回路d223を構成している。チップインダクタd221およびチップ抵抗器d222は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路d223に高精度な回路定数を与える。
GPS受信ICd214は、GPS衛星からの電波を受信してスマートフォンd201の位置情報を出力する電子回路を内蔵している。
FMチューナICd215は、その近傍において実装基板d9に実装された複数のチップ抵抗器d224および複数のチップインダクタd225とともに、FM放送受信回路d226を構成している。チップ抵抗器d224およびチップインダクタd225は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、FM放送受信回路d226に高精度な回路定数を与える。
電源ICd216の近傍には、複数のチップキャパシタd227および複数のチップダイオードd228が実装基板d9の実装面に実装されている。電源ICd216は、チップキャパシタd227およびチップダイオードd228とともに、電源回路d229を構成している。
フラッシュメモリd217は、オペレーティングシステムプログラム、スマートフォンd201の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
マイクロコンピュータd218は、CPU、ROMおよびRAMを内蔵しており、各種の演算処理を実行することにより、スマートフォンd201の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータd218の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源ICd219の近くには、複数のチップキャパシタd230および複数のチップダイオードd231が実装基板d9の実装面に実装されている。電源ICd219は、チップキャパシタd230およびチップダイオードd231とともに、電源回路d232を構成している。
ベースバンドICd220の近くには、複数のチップ抵抗器d233、複数のチップキャパシタd234、および複数のチップインダクタd235が、実装基板d9の実装面d9Aに実装されている。ベースバンドICd220は、チップ抵抗器d233、チップキャパシタd234およびチップインダクタd235とともに、ベースバンド通信回路d236を構成している。ベースバンド通信回路d236は、電話通信およびデータ通信のための通信機能を提供する。
このような構成によって、電源回路d229,d232によって適切に調整された電力が、伝送処理ICd212、GPS受信ICd214、ワンセグ放送受信回路d223、FM放送受信回路d226、ベースバンド通信回路d236、フラッシュメモリd217およびマイクロコンピュータd218に供給される。マイクロコンピュータd218は、伝送処理ICd212を介して入力される入力信号に応答して演算処理を行い、伝送処理ICd212から表示パネルd203に表示制御信号を出力して表示パネルd203に各種の表示を行わせる。
タッチパネルまたは操作ボタンd204の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路d223の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネルd203に出力し、受信された音声をスピーカd205から音響化させるための演算処理が、マイクロコンピュータd218によって実行される。
また、スマートフォンd201の位置情報が必要とされるときには、マイクロコンピュータd218は、GPS受信ICd214が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
さらに、タッチパネルまたは操作ボタンd204の操作によってFM放送受信指令が入力されると、マイクロコンピュータd218は、FM放送受信回路d226を起動し、受信された音声をスピーカd205から出力させるための演算処理を実行する。
フラッシュメモリd217は、通信によって取得したデータの記憶や、マイクロコンピュータd218の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータd218は、必要に応じて、フラッシュメモリd217に対してデータを書き込み、またフラッシュメモリd217からデータを読み出す。
電話通信またはデータ通信の機能は、ベースバンド通信回路d236によって実現される。マイクロコンピュータd218は、ベースバンド通信回路d236を制御して、音声またはデータを送受信するための処理を行う。
<第5参考例に係る発明>
(1)第5参考例に係る発明の特徴
たとえば、第5参考例に係る発明の特徴は、以下のE1〜E13である。
(E1)基板上に複数の素子要素を含む素子を形成する工程と、前記複数の素子要素をそれぞれ切り離し可能に外部接続電極に接続するための複数のヒューズを形成する工程と、前記基板上に前記素子を外部接続するための前記外部接続電極を無電解めっきによって形成する工程とを含む、チップ部品の製造方法。
この方法によれば、外部接続電極を無電解めっきによって形成するので、外部接続電極を電解めっきによって形成する場合に比べて、電極形成工程の工程数を削減してチップ部品の生産性を向上できる。さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる電極形成位置のずれが生じないので、電極の形成位置精度を向上して歩留まりを向上できる。また、この方法によれば、一つまたは複数のヒューズを選択して切断することにより、素子における複数の素子要素の組み合わせパターンを任意のパターンとすることができるので、素子の電気的特性が様々なチップ部品を共通の設計で実現することができる。
(E2)前記外部接続電極が、Ni層と、Au層とを含み、前記Au層が最表面に露出している、E1に記載のチップ部品の製造方法。
この方法によれば、無電解めっきによって、Ni層を形成し、Ni層上にAu層を形成することで、外部接続電極を形成することができる。そして、このような外部接続電極では、Ni層の表面がAu層によって覆われているので、Ni層が酸化することを防止できる。
(E3)前記外部接続電極が、前記Ni層と前記Au層との間に介装されたPd層をさらに含む、E2に記載のチップ部品の製造方法。
この方法によれば、無電解めっきによって、Ni層を形成し、Ni層上にPd層を形成し、Pd層上にAu層を形成することで、外部接続電極を形成することができる。そして、このような外部接続電極では、Au層を薄くすることによってAu層に貫通孔(ピンホール)ができてしまっても、Ni層とAu層との間に介装されたPd層が当該貫通孔を塞いでいるので、当該貫通孔からNi層が外部に露出されて酸化することを防止できる。
(E4)前記素子要素が抵抗体であり、前記チップ部品がチップ抵抗器である、E1に記載のチップ部品の製造方法。
この方法によれば、このチップ部品(チップ抵抗器)では、一つまたは複数のヒューズを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体を組み合わせることによって、様々な抵抗値のチップ抵抗器を共通の設計で実現することができる。
(E5)前記抵抗体を形成する工程が、前記基板の表面上に抵抗体膜を形成する工程と、前記抵抗体膜に接するように配線膜を形成する工程と、前記抵抗体膜および前記配線膜をパターニングすることにより複数の前記抵抗体を形成する工程とを含む、E4に記載のチップ部品の製造方法。
この方法によれば、抵抗体膜において隣り合う配線膜の間の部分が抵抗体となるので、抵抗体膜に配線膜を積層して抵抗体膜および配線膜をパターニングするだけで複数の抵抗体を簡易に形成することができる。
(E6)前記抵抗体膜および前記配線膜をパターニングする工程において、前記ヒューズが形成される、E5に記載のチップ部品の製造方法。
この方法によれば、抵抗体膜および配線膜をパターニングすることによって、複数の抵抗体とともにヒューズも一括して形成することができる。
(E7)前記配線膜が、前記外部接続電極を形成すべきパッドを含み、前記パッド上に前記外部接続電極が形成される、E6に記載のチップ部品の製造方法。
この方法によれば、配線膜のパッドを無電解めっきすることによって当該パッド上に外部接続電極を形成することができる。
(E8)前記素子要素がキャパシタ要素であり、前記チップ部品がチップコンデンサである、E1に記載のチップ部品の製造方法。
この方法によれば、このチップ部品(チップコンデンサ)では、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応することができる。換言すれば、容量値の異なる複数のキャパシタ要素を組み合わせることによって、様々な容量値のチップコンデンサを共通の設計で実現することができる。
(E9)前記キャパシタ要素を形成する工程が、前記基板の表面上に容量膜を形成する工程と、前記容量膜に接する電極膜を形成する工程と、前記電極膜を複数の電極膜部分に分割することにより、前記複数の電極膜部分に対応した複数のキャパシタ要素を形成する工程とを含む、E8に記載のチップ部品の製造方法。
この方法によれば、電極膜部分の数に応じた複数のキャパシタ要素を形成することができる。
(E10)前記電極膜が、前記外部接続電極を形成すべきパッドを含み、前記パッド上に前記外部接続電極が形成される、E9に記載のチップ部品の製造方法。
この方法によれば、電極膜のパッドを無電解めっきすることによって当該パッド上に外部接続電極を形成することができる。
(E11)前記基板上に前記素子を覆い、前記パッドを露出させる保護膜を形成する工程をさらに含み、前記保護膜から露出されたパッド上に前記外部接続電極が形成される、E7またはE10に記載のチップ部品の製造方法。
この方法によれば、保護膜から露出されたパッドを無電解めっきすることによって、当該パッド上だけに外部接続電極を形成することができる。
(E12)前記素子要素がインダクタ要素であり、前記チップ部品がチップインダクタである、E1に記載のチップ部品の製造方法。
この方法によれば、このチップ部品(チップインダクタ)では、一つまたは複数のヒューズを選択して切断することにより、複数のインダクタ要素の組み合わせパターンを任意のパターンとすることができるので、電気的特性が様々なチップインダクタを共通の設計で実現することができる。
(E13)前記素子要素がダイオード要素であり、前記チップ部品がチップダイオードである、E1に記載のチップ部品の製造方法。
この方法によれば、このチップ部品(チップダイオード)では、一つまたは複数のヒューズを選択して切断することにより、複数のダイオード要素の組み合わせパターンを任意のパターンとすることができるので、電気的特性が様々なチップダイオードを共通の設計で実現することができる。
(2)第5参考例に係る発明の実施形態
以下では、第5参考例の実施の形態を、添付図面を参照して詳細に説明する。なお、図107〜図130で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。
図107(a)は、第5参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図であり、図107(b)は、チップ抵抗器が実装基板に実装された状態を示す模式的な断面図である。
このチップ抵抗器e1は、微小なチップ部品であり、図107(a)に示すように、直方体形状をなしている。チップ抵抗器e1の平面形状は、矩形である。チップ抵抗器e1の寸法に関し、たとえば、長さL(長辺e81の長さ)が約0.6mmであり、幅W(短辺e82の長さ)が約0.3mmであり、厚さTが約0.2mmである。
このチップ抵抗器e1は、基板上に多数個のチップ抵抗器e1を格子状に形成してから当該基板に溝を形成した後、裏面研磨(または当該基板を溝で分断)して個々のチップ抵抗器e1に分離することによって得られる。
チップ抵抗器e1は、チップ抵抗器e1の本体を構成する基板e2と、一対の外部接続電極となる第1接続電極e3および第2接続電極e4と、第1接続電極e3および第2接続電極e4によって外部接続される素子e5とを主に備えている。
基板e2は、略直方体のチップ形状である。基板e2において、図107(a)における上面は、表面e2Aである。表面e2Aは、基板e2において素子e5が形成される面(素子形成面)であり、略長方形状である。基板e2の厚さ方向において表面e2Aとは反対側の面は、裏面e2Bである。表面e2Aと裏面e2Bとは、ほぼ同形状であり、互いに平行である。ただし、裏面e2Bは、表面e2Aよりも大きい。そのため、表面e2Aに直交する方向から見た平面視において、表面e2Aは、裏面e2Bの内側におさまる。表面e2Aにおける一対の長辺e81および短辺e82によって区画された矩形状の端縁を、縁部e85ということにし、裏面e2Bにおける一対の長辺e81および短辺e82によって区画された矩形状の端縁を、縁部e90ということにする。
基板e2は、表面e2Aおよび裏面e2B以外に、複数の側面(側面e2C、側面e2D、側面e2Eおよび側面e2F)を有している。当該複数の側面は、表面e2Aおよび裏面e2Bのそれぞれに交差(詳しくは、直交)して延びて、表面e2Aおよび裏面e2Bの間を繋いでいる。
側面e2Cは、表面e2Aおよび裏面e2Bにおける長手方向一方側(図107(a)における左手前側)の短辺e82間に架設されていて、側面e2Dは、表面e2Aおよび裏面e2Bにおける長手方向他方側(図107(a)における右奥側)の短辺e82間に架設されている。側面e2Cおよび側面e2Dは、当該長手方向における基板e2の両端面である。側面e2Eは、表面e2Aおよび裏面e2Bにおける短手方向一方側(図107(a)における左奥側)の長辺e81間に架設されていて、側面e2Fは、表面e2Aおよび裏面e2Bにおける短手方向他方側(図107(a)における右手前側)の長辺e81間に架設されている。側面e2Eおよび側面e2Fは、当該短手方向における基板e2の両端面である。側面e2Cおよび側面e2Dのそれぞれは、側面e2Eおよび側面e2Fのそれぞれと交差(詳しくは、直交)している。
以上により、表面e2A〜側面e2Fにおいて隣り合うもの同士は、略直角を成している。
側面e2C、側面e2D、側面e2Eおよび側面e2Fのそれぞれ(以下では、「各側面」ということにする)は、表面e2A側の粗面領域Sと、裏面e2B側の筋状パターン領域Pとを有している。各側面は、粗面領域Sでは、図107(a)の細かいドットで示したように、不規則パターンのざらざらした粗面になっている。各側面は、筋状パターン領域Pでは、後述するダイシングソーの研削跡をなす多数の筋(ソーマーク)Vが規則的なパターンで残っている。このように、各側面に粗面領域Sおよび筋状パターン領域Pが存在するのは、チップ抵抗器e1の製造工程によるからであり、詳しくは、追って説明する。
各側面において、粗面領域Sは、表面e2A側の略半分を占めていて、筋状パターン領域Pは、裏面e2B側の略半分を占めている。各側面において、筋状パターン領域Pが粗面領域Sよりも基板e2の外方(平面視における基板e2の外側)にはみ出ており、これにより、粗面領域Sと筋状パターン領域Pとの間に、段差Nが形成されている。段差Nは、粗面領域Sの下端縁と筋状パターン領域Pの上端縁との間をつないで表面e2Aおよび裏面e2Bと平行に延びている。各側面の段差Nはつながっていて、全体として、平面視で表面e2Aの縁部e85と裏面e2Bの縁部e90との間に位置する矩形枠体状をなしている。
このように各側面に段差Nが設けられているので、前述したように、裏面e2Bは、表面e2Aよりも大きい。
基板e2では、表面e2Aおよび側面e2C〜e2Fのそれぞれの全域(各側面では粗面領域Sおよび筋状パターン領域Pの両方)がパッシベーション膜e23で覆われている。そのため、厳密には、図107(a)では、表面e2Aおよび側面e2C〜e2Fのそれぞれの全域は、パッシベーション膜e23の内側(裏側)に位置していて、外部に露出されていない。ここで、パッシベーション膜e23において、表面e2Aを覆う部分を表面被覆部e23Aといい、側面e2C〜e2Fのそれぞれを覆う部分を側面被覆部e23Bということにする。
さらに、チップ抵抗器e1は、樹脂膜e24を有している。樹脂膜e24は、パッシベーション膜e23上に形成されており、表面e2Aの全域を少なくとも覆う保護膜(保護樹脂膜)である。
パッシベーション膜e23および樹脂膜e24については、以降で詳説する。
第1接続電極e3および第2接続電極e4は、基板e2の表面e2A上において縁部e85よりも内側の領域に形成されていて、表面e2A上の樹脂膜e24から部分的に露出されている。換言すれば、樹脂膜e24は、第1接続電極e3および第2接続電極e4を露出させるように表面e2A(厳密には表面e2A上のパッシベーション膜e23)を覆っている。第1接続電極e3および第2接続電極e4のそれぞれは、たとえば、Ni(ニッケル)、Pd(パラジウム)およびAu(金)をこの順番で表面e2A上に積層することによって構成されている。第1接続電極e3および第2接続電極e4は、表面e2Aの長手方向に間隔を隔てて配置されており、表面e2Aの短手方向において長手である。図107(a)では、表面e2Aにおいて、側面e2C寄りの位置に第1接続電極e3が設けられ、側面e2D寄りの位置に第2接続電極e4が設けられている。
素子e5は、素子回路網であって、基板e2上(表面e2A上)、詳しくは、基板e2の表面e2Aにおける第1接続電極e3と第2接続電極e4との間の領域に形成されていて、パッシベーション膜e23(表面被覆部e23A)および樹脂膜e24によって上から被覆されている。この実施形態の素子e5は、抵抗e56である。抵抗e56は、等しい抵抗値を有する複数個の(単位)抵抗体Rを表面e2A上でマトリックス状に配列した抵抗回路網によって構成されている。各抵抗体Rは、TiN(窒化チタン)、TiON(酸化窒化チタン)またはTiSiONからなる。素子e5は、後述する配線膜e22に電気的に接続されていて、配線膜e22を介して第1接続電極e3と第2接続電極e4とに電気的に接続されている。
図107(b)に示すように、第1接続電極e3および第2接続電極e4を実装基板e9に対向させて、半田e13によって、実装基板e9における1対の接続端子e88に対して電気的かつ機械的に接続する。これによって、チップ抵抗器e1を実装基板e9に実装(フリップチップ接続)することができる。なお、外部接続電極として機能する第1接続電極e3および第2接続電極e4は、半田濡れ性の向上および信頼性の向上のために、金(Au)で形成するか、または表面に金メッキを施すことが望ましい。
図108は、チップ抵抗器の平面図であり、第1接続電極、第2接続電極および素子の配置関係ならびに素子の平面視の構成(レイアウトパターン)を示す図である。
図108を参照して、抵抗回路網である素子e5は、行方向(基板e2の長手方向)に沿って配列された8個の抵抗体Rと、列方向(基板e2の幅方向)に沿って配列された44個の抵抗体Rとで構成された合計352個の抵抗体Rを有している。これらの抵抗体Rは、素子e5の抵抗回路網を構成する複数の素子要素である。
これら多数個の抵抗体Rが1個〜64個の所定個数毎にまとめられて電気的に接続されることによって、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、導体膜D(導体で形成された配線膜)で所定の態様に接続されている。さらに、基板e2の表面e2Aには、抵抗回路を素子e5に対して電気的に組み込んだり、または、素子e5から電気的に分離したりするために切断(溶断)可能な複数のヒューズ(ヒューズ)Fが設けられている。複数のヒューズFおよび導体膜Dは、第2接続電極e3の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズFおよび導体膜Dが隣接するように配置され、その配列方向が直線状になっている。複数のヒューズFは、複数種類の抵抗回路(抵抗回路毎の複数の抵抗体R)のそれぞれを第2接続電極e3に対して切断可能(切り離し可能)に接続している。
図109Aは、図108に示す素子の一部分を拡大して描いた平面図である。図109Bは、素子における抵抗体の構成を説明するために描いた図109AのB−Bに沿う長さ方向の縦断面図である。図109Cは、素子における抵抗体の構成を説明するために描いた図109AのC−Cに沿う幅方向の縦断面図である。
図109A、図109Bおよび図109Cを参照して、抵抗体Rの構成について説明をする。
チップ抵抗器e1は、前述した配線膜e22、パッシベーション膜e23および樹脂膜e24の他に、絶縁層e20と抵抗体膜e21とをさらに備えている(図109Bおよび図109C参照)。絶縁層e20、抵抗体膜e21、配線膜e22、パッシベーション膜e23および樹脂膜e24は、基板e2(表面e2A)上に形成されている。
絶縁層e20は、SiO2(酸化シリコン)からなる。絶縁層e20は、基板e2の表面e2Aの全域を覆っている。絶縁層e20の厚さは、約10000Åである。
抵抗体膜e21は、絶縁層e20上に形成されている。抵抗体膜e21は、TiN、TiONまたはTiSiONにより形成されている。抵抗体膜e21の厚さは、約2000Åである。抵抗体膜e21は、第1接続電極e3と第2接続電極e4との間を平行に直線状に延びる複数本の抵抗体膜(以下「抵抗体膜ラインe21A」という)を構成していて、抵抗体膜ラインe21Aは、ライン方向に所定の位置で切断されている場合がある(図109A参照)。
抵抗体膜ラインe21A上には、配線膜e22が積層されている。配線膜e22は、Al(アルミニウム)またはアルミニウムとCu(銅)との合金(AlCu合金)からなる。配線膜e22の厚さは、約8000Åである。配線膜e22は、抵抗体膜ラインe21A上に、ライン方向に一定間隔Rを開けて積層されていて、抵抗体膜ラインe21Aに接している。
この構成の抵抗体膜ラインe21Aおよび配線膜e22の電気的特徴を回路記号で示すと、図110の通りである。すなわち、図110(a)に示すように、所定間隔Rの領域の抵抗体膜ラインe21A部分が、それぞれ、一定の抵抗値rを有する1つの抵抗体Rを形成している。
そして、配線膜e22が積層された領域では、配線膜e22が隣り合う抵抗体R同士を電気的に接続することによって、当該配線膜e22で抵抗体膜ラインe21Aが短絡されている。よって、図110(b)に示す抵抗rの抵抗体Rの直列接続からなる抵抗回路が形成されている。
また、隣接する抵抗体膜ラインe21A同士は抵抗体膜e21および配線膜e22で接続されているから、図109Aに示す素子e5の抵抗回路網は、図110(c)に示す(前述した抵抗体Rの単位抵抗からなる)抵抗回路を構成している。このように、抵抗体膜e21および配線膜e22は、抵抗体Rや抵抗回路(つまり素子e5)を構成している。そして、各抵抗体Rは、抵抗体膜ラインe21A(抵抗体膜e21)と、抵抗体膜ラインe21A上にライン方向に一定間隔をあけて積層された複数の配線膜e22とを含み、配線膜e22が積層されていない一定間隔R部分の抵抗体膜ラインe21Aが、1個の抵抗体Rを構成している。抵抗体Rを構成している部分における抵抗体膜ラインe21Aは、その形状および大きさが全て等しい。よって、基板e2上にマトリックス状に配列された多数個の抵抗体Rは、等しい抵抗値を有している。
また、抵抗体膜ラインe21A上に積層された配線膜e22は、抵抗体Rを形成するとともに、複数個の抵抗体Rを接続して抵抗回路を構成するための導体膜Dの役目も果たしている(図108参照)。
図111(a)は、図108に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図111(b)は、図111(a)のB−Bに沿う断面構造を示す図である。
図111(a)および(b)に示すように、前述したヒューズFおよび導体膜Dも、抵抗体Rを形成する抵抗体膜e21上に積層された配線膜e22により形成されている。すなわち、抵抗体Rを形成する抵抗体膜ラインe21A上に積層された配線膜e22と同じレイヤーに、配線膜e22と同じ金属材料であるAlまたはAlCu合金によってヒューズFおよび導体膜Dが形成されている。なお、配線膜e22は、前述したように、抵抗回路を形成するために、複数個の抵抗体Rを電気的に接続する導体膜Dとしても用いられている。
つまり、抵抗体膜e21上に積層された同一レイヤーにおいて、抵抗体Rを形成するための配線膜や、ヒューズFや、導体膜Dや、さらには、素子e5を第1接続電極e3および第2接続電極e4に接続するための配線膜が、配線膜e22として、同一の金属材料(AlまたはAlCu合金)を用いて形成されている。なお、ヒューズFを配線膜e22と異ならせている(区別している)のは、ヒューズFが切断しやすいように細く形成されていること、および、ヒューズFの周囲に他の回路要素が存在しないように配置されていることによるからである。
ここで、配線膜e22において、ヒューズFが配置された領域を、トリミング対象領域Xということにする(図108および図111(a)参照)。トリミング対象領域Xは、第2接続電極e3の内側辺沿いの直線状領域であって、トリミング対象領域Xには、ヒューズFだけでなく、導体膜Dも配置されている。また、トリミング対象領域Xの配線膜e22の下方にも抵抗体膜e21が形成されている(図111(b)参照)。そして、ヒューズFは、配線膜e22において、トリミング対象領域X以外の部分よりも配線間距離が大きい(周囲から離された)配線である。
なお、ヒューズFは、配線膜e22の一部だけでなく、抵抗体R(抵抗体膜e21)の一部と抵抗体膜e21上の配線膜e22の一部とのまとまり(ヒューズ素子)を指していてもよい。
また、ヒューズFは、導体膜Dと同一のレイヤーを用いる場合のみを説明したが、導体膜Dでは、その上に更に別の導体膜を積層するようにし、導体膜D全体の抵抗値を下げるようにしてもよい。なお、この場合であっても、ヒューズFの上に導体膜を積層しなければ、ヒューズFの溶断性が悪くなることはない。
図112は、第5参考例の実施形態に係る素子の電気回路図である。
図112を参照して、素子e5は、基準抵抗回路R8と、抵抗回路R64、2つの抵抗回路R32、抵抗回路R16、抵抗回路R8、抵抗回路R4、抵抗回路R2、抵抗回路R1、抵抗回路R/2、抵抗回路R/4、抵抗回路R/8、抵抗回路R/16、抵抗回路R/32とを第1接続電極e3からこの順番で直列接続することによって構成されている。基準抵抗回路R8および抵抗回路R64〜R2のそれぞれは、自身の末尾の数(R64の場合には「64」)と同数の抵抗体Rを直列接続することで構成されている。抵抗回路R1は、1つの抵抗体Rで構成されている。抵抗回路R/2〜R/32のそれぞれは、自身の末尾の数(R/32の場合には「32」)と同数の抵抗体Rを並列接続することで構成されている。抵抗回路の末尾の数の意味については、後述する図113および図114においても同じである。
そして、基準抵抗回路R8以外の抵抗回路R64〜抵抗回路R/32のそれぞれに対して、ヒューズFが1つずつ並列的に接続されている。ヒューズF同士は、直接または導体膜D(図111(a)参照)を介して直列に接続されている。
図112に示すように全てのヒューズFが溶断されていない状態では、素子e5は、第1接続電極e3および第2接続電極e4間に設けられた8個の抵抗体Rの直列接続からなる基準抵抗回路R8の抵抗回路を構成している。たとえば、1個の抵抗体Rの抵抗値rをr=8Ωとすれば、8r=64Ωの抵抗回路(基準抵抗回路R8)により第1接続電極e3および第2接続電極e4が接続されたチップ抵抗器e1が構成されている。
また、全てのヒューズFが溶断されていない状態では、基準抵抗回路R8以外の複数種類の抵抗回路は、短絡された状態となっている。つまり、基準抵抗回路R8には、12種類13個の抵抗回路R64〜R/32が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズFにより短絡されているので、電気的に見ると、各抵抗回路は素子e5に組み込まれてはいない。
この実施形態に係るチップ抵抗器e1では、要求される抵抗値に応じて、ヒューズFを選択的に、たとえばレーザ光で溶断する。それにより、並列的に接続されたヒューズFが溶断された抵抗回路は、素子e5に組み込まれることになる。よって、素子e5の全体の抵抗値を、溶断されたヒューズFに対応する抵抗回路が直列に接続されて組み込まれた抵抗値とすることができる。
特に、複数種類の抵抗回路は、等しい抵抗値を有する抵抗体Rが、直列に1個、2個、4個、8個、16個、32個…と、公比が2となる等比数列的に抵抗体Rの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の抵抗体Rが並列に2個、4個、8個、16個…と、公比が2となる等比数列的に抵抗体Rの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そのため、ヒューズF(前述したヒューズ素子も含む)を選択的に溶断することにより、素子e5(抵抗e56)全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値となるように調整して、チップ抵抗器e1において所望の値の抵抗を発生させることができる。
図113は、第5参考例の他の実施形態に係る素子の電気回路図である。
図112に示すように基準抵抗回路R8および抵抗回路R64〜抵抗回路R/32を直列接続して素子e5を構成する代わりに、図113に示すように素子e5を構成してもかまわない。詳しくは、第1接続電極e3および第2接続電極e4の間で、基準抵抗回路R/16と、12種類の抵抗回路R/16、R/8、R/4、R/2、R1、R2、R4、R8、R16、R32、R64、R128の並列接続回路との直列接続回路によって素子e5を構成してもよい。
この場合、基準抵抗回路R/16以外の12種類の抵抗回路には、それぞれ、ヒューズFが直列に接続されている。全てのヒューズFが溶断されていない状態では、各抵抗回路は素子e5に対して電気的に組み込まれている。要求される抵抗値に応じて、ヒューズFを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズFに対応する抵抗回路(ヒューズFが直列に接続された抵抗回路)は、素子e5から電気的に分離されるので、チップ抵抗器e1全体の抵抗値を調整することができる。
図114は、第5参考例のさらに他の実施形態に係る素子の電気回路図である。
図114に示す素子e5の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。直列接続される複数種類の抵抗回路には、先の実施形態と同様、抵抗回路毎に、並列にヒューズFが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズFで短絡状態とされている。従って、ヒューズFを溶断すると、その溶断されるヒューズFで短絡されていた抵抗回路が、素子e5に電気的に組み込まれることになる。
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズFが接続されている。従って、ヒューズFを溶断することにより、溶断されたヒューズFが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。
かかる構成とすれば、たとえば、1kΩ以下の小抵抗は並列接続側で作り、1kΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数MΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網を用いて作ることができる。つまり、チップ抵抗器e1では、一つまたは複数のヒューズFを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体Rを組み合わせることによって、様々な抵抗値のチップ抵抗器e1を共通の設計で実現することができる。
以上のように、このチップ抵抗器e1では、トリミング対象領域Xにおいて、複数の抵抗体R(抵抗回路)の接続状態が変更可能である。
図115は、チップ抵抗器の模式的な断面図である。
次に、図115を参照して、チップ抵抗器e1についてさらに詳しく説明する。なお、説明の便宜上、図115では、前述した素子e5については簡略化して示しているとともに、基板e2以外の各要素にはハッチングを付している。
ここでは、前述したパッシベーション膜e23および樹脂膜e24について説明する。
パッシベーション膜e23は、たとえばSiN(窒化シリコン)からなり、その厚さは、1000Å〜5000Å(ここでは、約3000Å)である。パッシベーション膜e23は、前述したように、表面e2Aの全域に亘って設けられた表面被覆部e23Aと、側面e2C〜e2Fのそれぞれにおける全域に亘って設けられた側面被覆部e23Bとを含む。表面被覆部e23Aは、抵抗体膜e21および抵抗体膜e21上の各配線膜e22(つまり、素子e5)を表面(図115の上側)から被覆していて、素子e5における各抵抗体Rの上面を覆っている。そのため、表面被覆部e23Aは、前述したトリミング対象領域Xにおける配線膜e22も覆っている(図111(b)参照)。また、表面被覆部e23Aは、素子e5(配線膜e22および抵抗体膜e21)に接しており、抵抗体膜e21以外の領域では絶縁層e20にも接している。これにより、表面被覆部e23Aは、表面e2A全域を覆って素子e5および絶縁層e20を保護する保護膜として機能している。また、表面e2Aでは、表面被覆部e23Aによって、抵抗体R間における配線膜e22以外での短絡(隣り合う抵抗体膜ラインe21A間における短絡)が防止されている。
一方、側面e2C〜e2Fのそれぞれに設けられた側面被覆部e23Bは、側面e2C〜e2Fのそれぞれを保護する保護層として機能している。側面被覆部e23Bは、側面e2C〜e2Fのそれぞれにおいて、粗面領域Sおよび筋状パターン領域Pを全て覆っており、粗面領域Sと筋状パターン領域Pとの間の段差Nも漏れなく覆っている。
また、側面e2C〜e2Fのそれぞれと表面e2Aとの境界は、前述した縁部e85であるが、パッシベーション膜e23は、当該境界(縁部e85)も覆っている。パッシベーション膜e23において、縁部e85を覆っている部分(縁部e85に重なっている部分)を端部e23Cということにする。
樹脂膜e24は、パッシベーション膜e23とともにチップ抵抗器e1の表面e2Aを保護するものであり、ポリイミド等の樹脂からなる。樹脂膜e24は、平面視における表面e2Aにおいて第1接続電極e3および第2接続電極e4以外の領域を全て覆うように、パッシベーション膜e23の表面被覆部e23A(前述した端部e23Cも含む)上に形成されている。そのため、樹脂膜e24は、表面e2A上の表面被覆部e23Aの表面(表面被覆部e23Aに被覆された素子e5やヒューズFも含む)の全域を被覆している。一方で、樹脂膜e24は、側面e2C〜e2Fを覆っていない。そのため、樹脂膜e24の外周における縁e24Aは、平面視において側面被覆部e23Bと整合しており、縁e24Aにおける樹脂膜e24の側端面e24Bは、側面被覆部e23B(厳密には、各側面の粗面領域Sにおける側面被覆部e23B)と面一となって、基板e2の厚さ方向に延びている。樹脂膜e24の表面e24Cは、基板e2の表面e2Aと平行となるように平坦に延びている。チップ抵抗器e1における基板e2の表面e2A側に応力がかかった場合に、樹脂膜e24の表面e24C(特に、第1接続電極e3と第2接続電極e4との間の領域の表面e24C)が、応力分散面として機能して、当該応力を分散する。
また、樹脂膜e24において、平面視で離れた2つの位置には、開口e25が1つずつ形成されている。各開口e25は、樹脂膜e24およびパッシベーション膜e23(表面被覆部e23A)を、それぞれの厚さ方向において連続して貫通する貫通孔である。そのため、開口e25は、樹脂膜e24だけでなくパッシベーション膜e23にも形成されている。各開口e25からは、配線膜e22の一部が露出されている。配線膜e22において各開口e25から露出された部分は、外部接続用のパッド領域e22A(パッド)となっている。各開口e25は、表面被覆部e23Aでは、表面被覆部e23Aの厚さ方向(基板e2の厚さ方向と同じ)に沿って延びていて、樹脂膜e24では、表面被覆部e23A側から樹脂膜e24の表面e24Cに向かうのに従って基板e2の長手方向(図115における左右方向)に徐々に広がっている。そのため、樹脂膜e24において開口e25を区画する区画面e24Dは、基板e2の厚さ方向に対して交差する傾斜面になっている。なお、樹脂膜e24において各開口e25を縁取る部分には、開口e25を前記長手方向から区画する1対の区画面e24Dが存在するが、これらの区画面e24Dの間隔は、表面被覆部e23A側から樹脂膜e24の表面e24Cに向かうのに従って次第に広がっている。また、樹脂膜e24において各開口e25を縁取る部分には、開口e25を基板e2の短手方向から区画する別の1対の区画面e24Dが存在するが(図115にはあらわれていない)、これらの区画面e24Dの間隔も、表面被覆部e23A側から樹脂膜e24の表面e24Cに向かうのに従って次第に広がっていてもよい。
2つの開口e25のうち、一方の開口e25は、第1接続電極e3によって埋め尽くされ、他方の開口e25は、第2接続電極e4によって埋め尽くされている。第1接続電極e3および第2接続電極e4のそれぞれは、樹脂膜e24の表面e24Cに向かって広がる開口e25に応じて、樹脂膜e24の表面e24Cに向かって広がっている。そのため、第1接続電極e3および第2接続電極e4のそれぞれの縦断面(基板e2の長手方向および厚さ方向に沿う平面で切断したときの切断面)は、基板e2の表面e2A側に上底を有して樹脂膜e24の表面e24C側に下底を有する台形状をなしている。また、当該下底が第1接続電極e3および第2接続電極e4のそれぞれにおける表面e3A,e4Aとなるのだが、表面e3A,e4Aのそれぞれでは、開口e25側の端部が基板e2の表面e2A側へ湾曲している。なお、開口e25が樹脂膜e24の表面e24Cに向かって広がっていない場合(開口e25を区画する区画面e24Dが基板e2の厚さ方向に延びている)には、表面e3A,e4Aのそれぞれは、開口e25側の端部を含む全ての領域において、基板e2の表面e2Aに沿った平坦面になる。
また、前述したように、第1接続電極e3および第2接続電極e4のそれぞれは、Ni、PdおよびAuをこの順番で表面e2A上に積層することによって構成されているので、Ni層e33、Pd層e34およびAu層e35を表面e2A側からこの順で有している。そのため、第1接続電極e3および第2接続電極e4のそれぞれにおいて、Ni層e33とAu層e35との間にPd層e34が介装されている。第1接続電極e3および第2接続電極e4のそれぞれにおいて、Ni層e33は各接続電極の大部分を占めており、Pd層e34およびAu層e35は、Ni層e33に比べて格段に薄く形成されている。Ni層e33は、チップ抵抗器e1が実装基板e9に実装された際に(図107(b)参照)、各開口e25のパッド領域e22Aにおける配線膜e22のAlと、前述した半田e13とを中継する役割を有している。
第1接続電極e3および第2接続電極e4では、Ni層e33の表面が、Pd層e34を介してAu層e35によって覆われているので、Ni層e33が酸化することを防止できる。また、Au層e35を薄くすることによってAu層e35に貫通孔(ピンホール)ができてしまっても、Ni層e33とAu層e35との間に介装されたPd層e34が当該貫通孔を塞いでいるので、当該貫通孔からNi層e33が外部に露出されて酸化することを防止できる。
そして、第1接続電極e3および第2接続電極e4のそれぞれでは、Au層e35が、表面e3A,e4Aとして、最表面に露出しており、樹脂膜e24の表面e24Aにおいて開口e25から外部を臨んでいる。第1接続電極e3は、一方の開口e25を介して、この開口e25におけるパッド領域e22Aにおいて配線膜e22に対して電気的に接続されている。第2接続電極e4は、他方の開口e25を介して、この開口e25におけるパッド領域e22Aにおいて配線膜e22に対して電気的に接続されている。第1接続電極e3および第2接続電極e4のそれぞれでは、Ni層e33がパッド領域e22Aに対して接続されている。これにより、第1接続電極e3および第2接続電極e4のそれぞれは、素子e5に対して電気的に接続されている。ここで、配線膜e22は、抵抗体Rのまとまり(抵抗e56)、第1接続電極e3および第2接続電極e4のそれぞれに接続された配線を形成している。
このように、開口e25が形成された樹脂膜e24およびパッシベーション膜e23は、開口e25から第1接続電極e3および第2接続電極e4を露出させた状態で表面e2Aを覆っている。そのため、樹脂膜e24の表面e24Cにおいて開口e25に露出された第1接続電極e3および第2接続電極e4を介して、チップ抵抗器e1と実装基板e9との間における電気的接続を達成することができる(図107(b)参照)。
ここで、樹脂膜e24の厚み、つまり、基板e2の表面e2Aからの樹脂膜e24の表面e24Cまでの高さHは、第1接続電極e3および第2接続電極e4のそれぞれの(表面e2Aからの)高さJ以上である。図115では、第1の実施形態として、高さHと高さJとは同じになっていて、樹脂膜e24の表面e24Cと、第1接続電極e3および第2接続電極e4のそれぞれの表面e3A,e4Aとが面一になっている。
図116A〜図116Hは、図115に示すチップ抵抗器の製造方法を示す図解的な断面図である。
まず、図116Aに示すように、基板e2の元となる基板e30を用意する。この場合、基板e30の表面e30Aは、基板e2の表面e2Aであり、基板e30の裏面e30Bは、基板e2の裏面e2Bである。
そして、基板e30の表面e30Aを熱酸化して、表面e30AにSiO2等からなる絶縁層e20を形成し、絶縁層e20上に素子e5(抵抗体Rおよび抵抗体Rに接続された配線膜e22)を形成する。具体的には、スパッタリングにより、まず、絶縁層e20の上にTiN、TiONまたはTiSiONの抵抗体膜e21を全面に形成し、さらに、抵抗体膜e21に接するように抵抗体膜e21の上にアルミニウム(Al)の配線膜e22を積層する。その後、フォトリソグラフィプロセスを用い、たとえばRIE(Reactive Ion Etching:反応性イオンエッチング)等のドライエッチングにより抵抗体膜e21および配線膜e22を選択的に除去してパターニングし、図109Aに示すように、平面視で、抵抗体膜e21が積層された一定幅の抵抗体膜ラインe21Aが一定間隔をあけて列方向に配列される構成を得る。このとき、部分的に抵抗体膜ラインe21Aおよび配線膜e22が切断された領域も形成されるとともに、前述したトリミング対象領域XにおいてヒューズFおよび導体膜Dが形成される(図108参照)。続いて、たとえばウェットエッチングにより抵抗体膜ラインe21Aの上に積層された配線膜e22を選択的に除去してパターニングする。この結果、抵抗体膜ラインe21A上に一定間隔Rをあけて配線膜e22が積層された構成の素子e5(換言すれば複数の抵抗体R)が得られる。このように、抵抗体膜e21に配線膜e22を積層して抵抗体膜e21および配線膜e22をパターニングするだけで、複数の抵抗体RとともにヒューズFも一括して簡易に形成することができる。なお、抵抗体膜e21および配線膜e22が目標寸法で形成されたか否かを確かめるために、素子e5全体の抵抗値を測定してもよい。
図116Aを参照して、素子e5は、1枚の基板e30に形成するチップ抵抗器e1の数に応じて、基板e30の表面e30A上における多数の箇所に形成される。基板e30において(1つの)素子e5(前述した抵抗e56)が形成された1つの領域をチップ部品領域Yというと、基板e30の表面e30A上には、抵抗e56をそれぞれ有する複数のチップ部品領域Y(つまり、素子e5)が形成(設定)される。1つのチップ部品領域Yは、完成した1つのチップ抵抗器e1(図115参照)を平面視したものと一致する。そして、基板e30の表面e30Aにおいて、隣り合うチップ部品領域Yの間の領域を、境界領域Zということにする。境界領域Zは、帯状をなしていて、平面視で格子状に延びている。境界領域Zによって区画された1つの格子の中にチップ部品領域Yが1つ配置されている。境界領域Zの幅は、1μm〜60μm(たとえば20μm)と極めて狭いので、基板e30では多くのチップ部品領域Yを確保でき、結果としてチップ抵抗器e1の大量生産が可能になる。
次いで、図116Aに示すように、CVD(Chemical Vapor Deposition:化学的気相成長)法によって、SiNからなる絶縁膜e45を、基板e30の表面e30Aの全域に亘って形成する。絶縁膜e45は、絶縁層e20および絶縁層e20上の素子e5(抵抗体膜e21や配線膜e22)を全て覆っていて、これらに接している。そのため、絶縁膜e45は、前述したトリミング対象領域X(図108参照)における配線膜e22も覆っている。また、絶縁膜e45は、基板e30の表面e30Aにおいて全域に亘って形成されることから、表面e30Aにおいて、トリミング対象領域X以外の領域にまで延びて形成される。これにより、絶縁膜e45は、表面e30A(表面e30A上の素子e5も含む)全域を保護する保護膜となる。
次いで、図116Bに示すように、絶縁膜e45を全て覆うように、基板e30の表面e30Aの全域に亘ってレジストパターンe41を形成する。レジストパターンe41には、開口e42が形成されている。
図117は、図116Bの工程において第1溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。
図117を参照して、レジストパターンe41の開口e42は、多数のチップ抵抗器e1(換言すれば、前述したチップ部品領域Y)を行列状(格子状でもある)に配置した場合において平面視で隣り合うチップ抵抗器e1の輪郭の間の領域(図117においてハッチングを付した部分であり、換言すれば、境界領域Z)に一致(対応)している。そのため、開口e42の全体形状は、互いに直交する直線部分e42Aおよびe42Bを複数有する格子状になっている。
レジストパターンe41では、開口e42において互いに直交する直線部分e42Aおよびe42Bは、互いに直交した状態を保ちながら(湾曲することなく)つながっている。そのため、直線部分e42Aおよびe42Bの交差部分e43は、平面視で略90°をなすように尖っている。
図116Bを参照して、レジストパターンe41をマスクとするプラズマエッチングにより、絶縁膜e45、絶縁層e20および基板e30のそれぞれを選択的に除去する。これにより、隣り合う素子e5(チップ部品領域Y)の間の境界領域Zにおいて基板e30の材料がエッチング(除去)される。その結果、平面視においてレジストパターンe41の開口e42と一致する位置(境界領域Z)には、絶縁膜e45および絶縁層e20を貫通して基板e30の表面e30Aから基板e30の厚さ途中まで到達する所定深さの第1溝e44が形成される。第1溝e44は、互いに対向する1対の側面e44Aと、当該1対の側面e44Aの下端(基板e30の裏面e30B側の端)の間を結ぶ底面e44Bとによって区画されている。基板e30の表面e30Aを基準とした第1溝e44の深さは、完成したチップ抵抗器e1の厚さT(図107(a)参照)の半分程度であり、第1溝e44の幅(対向する側面e44Aの間隔)Mは、20μm前後であって、深さ方向全域に亘って一定になっている。エッチングの中でも、特にプラズマエッチングを用いることによって、第1溝e44を高精度に形成することができる。
基板e30における第1溝e44の全体形状は、平面視でレジストパターンe41の開口e42(図117参照)と一致する格子状になっている。そして、基板e30の表面e30Aでは、各素子e5が形成されたチップ部品領域Yのまわりを第1溝e44における矩形枠体部分(境界領域Z)が取り囲んでいる。基板e30において素子e5が形成された部分は、チップ抵抗器e1の半製品e50である。基板e30の表面e30Aでは、第1溝e44に取り囲まれたチップ部品領域Yに半製品e50が1つずつ位置していて、これらの半製品e50は、行列状に整列配置されている。
図116Bに示すように第1溝e44が形成された後、レジストパターンe41が除去され、図116Cに示すように、ダイシングソーe47を有するダイシングマシン(図示せず)が稼動される。ダイシングソーe47は、円板形状の砥石であって、その周端面に切断歯部が形成されている。ダイシングソーe47の幅Q(厚み)は、第1溝e44の幅Mよりも小さい。ここで、第1溝e44の中央位置(互いに対向する1対の側面e44Aから等距離にある位置)に、ダイシングラインUが設定される。ダイシングソーe47は、その厚さ方向における中央位置47Aが平面視でダイシングラインUに一致した状態で、第1溝e44内をダイシングラインUに沿って移動し、その際、第1溝e44の底面e44Bから基板e30を削る。ダイシングソーe47の移動が完了すると、基板e30には、第1溝e44の底面e44Bから掘り下がった所定深さの第2溝e48が形成される。
第2溝e48は、第1溝e44の底面e44Bから連続して、所定深さで基板e30の裏面e30B側へ窪んでいる。第2溝e48は、互いに対向する1対の側面e48Aと、当該1対の側面e48Aの下端(基板e30の裏面e30B側の端)の間を結ぶ底面e48Bとによって区画されている。第1溝e44の底面e44Bを基準とした第2溝e48の深さは、完成したチップ抵抗器e1の厚さTの半分程度であり、第2溝e48の幅(対向する側面e48Aの間隔)は、ダイシングソーe47の幅Qと同じであって、深さ方向全域に亘って一定になっている。第1溝e44および第2溝e48において、基板e30の厚さ方向に隣り合う側面e44Aと側面e48Aとの間には、当該厚さ方向に直交する方向(基板e30の表面e30Aに沿う方向)に延びる段差e49が形成されている。そのため、連続している第1溝e44および第2溝e48のまとまりは、裏面e30B側へ向けて細くなる凸状になっている。側面e44Aが、完成したチップ抵抗器e1における各側面(側面e2C〜e2Fのそれぞれ)の粗面領域Sとなり、側面e48Aが、チップ抵抗器e1における各側面の筋状パターン領域Pとなり、段差e49が、チップ抵抗器e1における各側面の段差Nとなる。
ここで、エッチングによって第1溝e44を形成することによって、各側面e44Aおよび底面e44Bは、不規則パターンのざらざらした粗面になっている。一方、ダイシングソーe47によって第2溝e48を形成することによって、各側面e48Aには、ダイシングソーe47の研削跡をなす多数の筋が規則的なパターンで残っている。この筋は、側面e48Aをエッチングしたとしても完全に消すことができず、完成したチップ抵抗器e1では、前述した筋Vとなる(図107(a)参照)。
次いで、図116Dに示すようにマスクe65を用いたエッチングによって、絶縁膜e45を選択的に除去する。マスクe65では、絶縁膜e45において平面視で各パッド領域e22A(図115参照)に一致する部分に、開e口66が形成されている。これにより、エッチングによって、絶縁膜e45において開e口66と一致する部分が除去され、当該部分には、開口e25が形成される。これにより、絶縁膜e45は、開口e25において各パッド領域e22Aを露出させるように形成されたことになる。1つの半製品e50につき、開口e25は2つ形成される。
各半製品e50において、絶縁膜e45に2つの開口e25を形成した後に、抵抗測定装置(図示せず)のプローブe70を各開口e25のパッド領域e22Aに接触させて、素子e5の全体の抵抗値を検出する。そして、絶縁膜e45越しにレーザ光(図示せず)を任意のヒューズF(図108参照)に照射することによって、前述したトリミング対象領域Xの配線膜e22をレーザ光でトリミングして、当該ヒューズFを溶断する。このようにして、必要な抵抗値となるようにヒューズFを溶断(トリミング)することによって、前述したように、半製品e50(換言すれば、チップ抵抗器e1)全体の抵抗値を調整できる。このとき、絶縁膜e45が素子e5を覆うカバー膜となっているので、溶断の際に生じた破片などが素子e5に付着して短絡が生じることを防止できる。また、絶縁膜e45がヒューズF(抵抗体膜e21)を覆っていることから、レーザ光のエネルギーをヒューズFに蓄えてヒューズFを確実に溶断することができる。
その後、CVD法によって絶縁膜e45上にSiNを形成し、絶縁膜e45を厚くする。このとき、図116Eに示すように、第1溝e44および第2溝e48の内周面(前述した側面e44A、底面e44B、側面e48Aおよび底面e48B)の全域にも絶縁膜e45が形成される。そのため、絶縁膜e45は、前述した段差e49上にも形成されている。第1溝e44および第2溝e48のそれぞれの内周面における絶縁膜e45(図116Eに示された状態の絶縁膜e45)は、1000Å〜5000Å(ここでは、約3000Å)の厚さを有している。このとき、絶縁膜e45の一部は、各開口e25に入り込んで開口e25を塞いでいる。
その後、ポリイミドからなる感光性樹脂の液体を、基板e30に対して、絶縁膜e45の上からスプレー塗布して、図116Eに示すように感光性樹脂の樹脂膜e46を形成する。この際、当該液体が第1溝e44および第2溝e48内に入り込まないように、平面視で第1溝e44および第2溝e48だけを覆うパターンを有するマスク(図示せず)越しに、当該液体が基板e30に対して塗布される。その結果、当該液状の感光性樹脂は、基板e30上だけに形成され、基板e30上において、樹脂膜e46(樹脂膜)となる。表面e30A上の樹脂膜e46の表面e46Aは、表面e30Aに沿って平坦になっている。
なお、当該液体が第1溝e44および第2溝e48内に入り込んでいないので、第1溝e44および第2溝e48内には、樹脂膜e46が形成されていない。また、感光性樹脂の液体をスプレー塗布する以外に、当該液体をスピン塗布したり、感光性樹脂からなるシートを基板e30の表面e30Aに貼り付けたりすることによって、樹脂膜e46を形成してもよい。
次いで、樹脂膜e46に熱処理(キュア処理)を施す。これにより、樹脂膜e46の厚みが熱収縮するとともに、樹脂膜e46が硬化して膜質が安定する。
次いで、図116Fに示すように、樹脂膜e46をパターニングし、表面e30A上の樹脂膜e46において平面視で配線膜e22の各パッド領域e22A(開口e25)と一致する部分を選択的に除去する。具体的には、平面視で各パッド領域e22Aに整合(一致)するパターンの開口e61が形成されたマスクe62を用いて、樹脂膜e46を、当該パターンで露光して現像する。これにより、各パッド領域e22Aの上方で樹脂膜e46が分離されて開口e25が形成される。この際、樹脂膜e46において開口e25を縁取っている部分が熱収縮し、当該部分において開口e25を区画する区画面e46Bは、基板e30の厚さ方向に対して交差する傾斜面になる。これによって、開口e25は、前述したように、樹脂膜e46の表面e46A(樹脂膜e24の表面e24Cになる)に向かうのに従って広がった状態になる。
次いで、図示しないマスクを用いたRIEによって各パッド領域e22A上の絶縁膜e45が除去されることで、各開口e25が開放されてパッド領域e22Aが露出される。
次いで、無電解めっきによって、Ni、PdおよびAuを積層することで構成されたNi/Pd/Au積層膜を各開口e25におけるパッド領域e22A上に形成することによって、図116Gに示すように、パッド領域e22A上に第1接続電極e3および第2接続電極e4を形成する。
図118は、第1接続電極および第2接続電極の製造工程を説明するための図である。
詳しくは、図118を参照して、まず、パッド領域e22Aの表面が浄化されることで、当該表面の有機物(炭素のしみ等のスマットや油脂性の汚れも含む)が除去(脱脂)される(ステップS1)。次いで、当該表面の酸化膜が除去される(ステップS2)。次いで、当該表面においてジンケート処理が実施されて、当該表面における(配線膜e22の)AlがZnに置換される(ステップS3)。次いで、当該表面上のZnが硝酸等で剥離されて、パッド領域e22Aでは、新しいAlが露出される(ステップS4)。
次いで、パッド領域e22Aをめっき液に浸けることによって、パッド領域e22Aにおける新しいAlの表面にNiめっきが施される。これにより、めっき液中のNiが化学的に還元析出されて、当該表面にNi層e33が形成される(ステップS5)。
次いで、Ni層e33を別のめっき液に浸けることによって、当該Ni層e33の表面にPdめっきが施される。これにより、めっき液中のPdが化学的に還元析出されて、当該Ni層e33の表面にPd層e34が形成される(ステップS6)。
次いで、Pd層e34をさらに別のめっき液に浸けることによって、当該Pd層e34の表面にAuめっきが施される。これにより、めっき液中のAuが化学的に還元析出されて、当該Pd層e34の表面にAu層e35が形成される(ステップS7)。これによって、第1接続電極e3および第2接続電極e4が形成され、形成後の第1接続電極e3および第2接続電極e4を乾燥させると(ステップS8)、第1接続電極e3および第2接続電極e4の製造工程が完了する。なお、前後するステップの間には、半製品e50を水で洗浄する工程が適宜実施される。また、ジンケート処理は複数回実施されてもよい。
図116Gでは、各半製品e50において第1接続電極e3および第2接続電極e4が形成された後の状態を示している。第1接続電極e3および第2接続電極e4のそれぞれでは、表面e3A,e4Aが、樹脂膜e46の表面e46Aと面一になっている。また、樹脂膜e46において開口e25を区画する区画面e46Bが前述したように傾斜しているのに応じて、第1接続電極e3および第2接続電極e4のそれぞれでは、表面e3A,e4Aにおいて開口e25の縁側の端部が、基板e30の裏面e30B側へ湾曲している。そのため、第1接続電極e3および第2接続電極e4のそれぞれでは、Ni層e33、Pd層e34およびAu層e35のそれぞれにおける開口e25の縁側の端部が、基板e30の裏面e30B側へ湾曲している。
以上のように、第1接続電極e3および第2接続電極e4を無電解めっきによって形成するので、第1接続電極e3および第2接続電極e4を電解めっきによって形成する場合に比べて、第1接続電極e3および第2接続電極e4についての形成工程の工程数(たとえば、電解めっきで必要となるリソグラフィ工程やレジストマスクの剥離工程等)を削減してチップ抵抗器e1の生産性を向上できる。さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる第1接続電極e3および第2接続電極e4についての形成位置にずれが生じないので、第1接続電極e3および第2接続電極e4の形成位置精度を向上して歩留まりを向上できる。また、樹脂膜e24から露出されたパッド領域e22Aを無電解めっきすることによって、当該パッド領域e22A上だけに第1接続電極e3および第2接続電極e4を形成することができる。
また、電解めっきの場合には、めっき液にNiやSnが含有されている場合が一般的である。そのため、第1接続電極e3および第2接続電極e4の表面e3A,e4Aに残ったSnが酸化されることによって、第1接続電極e3および第2接続電極e4と実装基板e9の接続端子e88(図107(b)参照)との接続不良が生じ得るが、無電解めっきを用いる第5参考例では、そのような問題はない。
このように第1接続電極e3および第2接続電極e4が形成されてから、第1接続電極e3および第2接続電極e4間での通電検査が行われた後に、基板e30が裏面e30Bから研削される。
具体的には、図116Hに示すように、PET(ポリエチレンテレフタレート)からなる薄板状であって粘着面e72を有する支持テープe71が、粘着面e72において、各半製品e50における第1接続電極e3および第2接続電極e4側(つまり、表面e30A)に貼着される。これにより、各半製品e50が支持テープe71に支持される。ここで、支持テープe71として、たとえば、ラミネートテープを用いることができる。
各半製品e50が支持テープe71に支持された状態で、基板e30を裏面e30B側から研削する。研削によって、裏面e30Bが第2溝e48の底面e48B(図116G参照)に到達するまで基板e30が薄型化されると、隣り合う半製品e50を連結するものがなくなるので、第1溝e44および第2溝e48を境界として基板e30が分割され、半製品e50が個別に分離してチップ抵抗器e1の完成品となる。つまり、第1溝e44および第2溝e48(換言すれば、境界領域Z)において基板e30が切断(分断)され、これによって、個々のチップ抵抗器e1が切り出される。裏面e30Bを研削した後の基板e30(基板e2)の厚さは、150μm〜400μm(150μm以上400μm以下)である。
完成した各チップ抵抗器e1では、第1溝e44の側面e44Aをなしていた部分が、基板e2の側面e2C〜e2Fのいずれかの粗面領域Sとなり、第2溝e48の側面e48Aをなしていた部分が、基板e2の側面e2C〜e2Fのいずれかの筋状パターン領域Pとなり、側面e44Aと側面e48Aとの間の段差e49が、前述した段差Nとなる。そして、完成した各チップ抵抗器e1では、裏面e30Bが裏面e2Bとなる。つまり、前述したように第1溝e44および第2溝e48を形成する工程(図116Bおよび図116C参照)は、側面e2C〜e2Fを形成する工程に含まれる。また、絶縁膜e45がパッシベーション膜e23となり、樹脂膜e46が樹脂膜e24となる。
たとえば、エッチングによって形成された第1溝e44(図116B参照)の深さが一様でなくでも、ダイシングソーe47によって第2溝e48を形成すれば(図116C参照)、第1溝e44および第2溝e48の全体の深さ(基板e30の表面e30Aから第2溝e48の底までの深さ)は一様になる。そのため、基板e30の裏面e30Bを研削してチップ抵抗器e1を個片化するときに、基板e30から分離されるまでのチップ抵抗器e1間の時間差を少なくして各チップ抵抗器e1をほぼ同時に基板e30から分離することができる。これにより、先に分離されたチップ抵抗器e1が基板e30と衝突を繰り返すことによってチップ抵抗器e1にチッピングが生じるといった不具合を抑制できる。また、チップ抵抗器e1の表面e2A側の角部(コーナー部e11)は、エッチングで形成された第1溝e44によって区画されているので、コーナー部e11では、ダイシングソーe47によって区画される場合と比べて、チッピングが生じにくい。以上の結果、チップ抵抗器e1の個片化に際してチッピングを抑制でき、かつ個片化不良が生じることを回避できる。つまり、チップ抵抗器e1の表面e2A側におけるコーナー部e11(図107(a)参照)における形状のコントロールが可能となる。また、第1溝e44および第2溝e48の両方をエッチングによって形成する場合に比べて、チップ抵抗器e1の個片化にかかる時間を短縮して、チップ抵抗器e1の生産性を向上することもできる。
特に、個片化されたチップ抵抗器e1における基板e2の厚さが150μm〜400μmと比較的大きい場合には、エッチングだけで基板e30の表面e30Aから第2溝e48の底面e48Bまで到達する溝(図116C参照)を形成するのは困難であるし、時間がかかる。しかし、このような場合であっても、エッチングおよびダイシングソーe47によるダイシングを併用して第1溝e44および第2溝e48を形成してから基板e30の裏面e30Bを研削することによって、チップ抵抗器e1の個片化にかかる時間を短縮できる。よって、チップ抵抗器e1の生産性を向上することができる。
また、ダイシングによって第2溝e48を基板e30の裏面e30Bまで到達させてしまうと(第2溝e48が基板e30を貫通するようにすると)、完成したチップ抵抗器e1では、裏面e2Bと側面e2C〜e2Fとのコーナー部にチッピングが生じ得る。しかし、第5参考例のように第2溝e48が裏面e30Bまで到達しないようにハーフダイシングしてから(図116C参照)、裏面e30Bを研磨すれば、裏面e2Bと側面e2C〜e2Fとのコーナー部にチッピングが生じにくい。
また、エッチングだけで基板e30の表面e30Aから第2溝e48の底面e48Bまで到達する溝を形成すると、エッチングレートのばらつきによって、完成後の溝の側面は基板e2の厚さ方向に沿わず、溝の断面が矩形状になりにくい。つまり、溝の側面にばらつきが生じる。しかし、第5参考例のようにエッチングおよびダイシングを併用することによって、エッチングだけの場合に比べて、第1溝e44および第2溝e48の全体の溝側面(側面e44Aおよび側面e48Aのそれぞれ)におけるばらつきを低減して、当該溝側面を基板e2の厚さ方向に沿わせることができる。
また、ダイシングソーe47の幅Qが第1溝e44の幅Mよりも小さいので、ダイシングソーe47によって形成された第2溝e48の幅Qは、第1溝e44の幅Mよりも小さくなり、第2溝e48は、第1溝e44の内側に位置する(図116C参照)。そのため、ダイシングソーe47によって第2溝e48を形成するときに、ダイシングソーe47が第1溝e44の幅を広げてしまうことはない。よって、第1溝e44によって区画されるはずのチップ抵抗器e1の表面e2A側のコーナー部e11がダイシングソーe47によって区画されてしまってコーナー部e11にチッピングが生じることを確実に抑制できる。
なお、第2溝e48を形成してから裏面e30Bを研削することでチップ抵抗器e1を個片化しているが、第2溝e48を形成する前に、裏面e30Bを先に研削しておいてから、第2溝e48をダイシングで形成してもよい。また、基板e30を裏面e30B側から第2溝e48の底面e48Bまでエッチングすることによってチップ抵抗器e1を切り出すことも想定される。
以上のように、第1溝e44および第2溝e48を形成してから基板e30を裏面e30B側から研削すれば、基板e30に形成された複数のチップ部品領域Yを一斉に個々のチップ抵抗器e1(チップ部品)に分割できる(複数のチップ抵抗器e1の個片を一度に得ることができる)。よって、複数のチップ抵抗器e1の製造時間の短縮によってチップ抵抗器e1の生産性の向上を図ることができる。ちなみに、直径が8インチの基板e30を用いると50万個程度のチップ抵抗器e1を切り出すことができる。
つまり、チップ抵抗器e1のチップサイズが小さくても、このように先に第1溝e44および第2溝e48を形成しておいてから基板e30を裏面e30Bから研削することによって、チップ抵抗器e1を一度に個片化することができる。
また、エッチングによって第1溝e44を高精度に形成できるので、個々のチップ抵抗器e1において第1溝e44によって区画された側面e2C〜e2Fの粗面領域S側では、外形寸法精度の向上を図ることができる。特に、プラズマエッチングを用いれば、第1溝e44を一層高精度に形成できる。また、レジストパターンe41(図117参照)に応じて、第1溝e44の間隔を微細化できるので、隣り合う第1溝e44の間に形成されるチップ抵抗器e1の小型化を図ることができる。また、エッチングの場合には、チップ抵抗器e1の側面e2C〜e2Fの粗面領域Sにおいて隣り合うもの同士のコーナー部e11(図107(a)参照)にチッピングが生じることを低減でき、チップ抵抗器e1の外観の向上を図ることができる。
なお、完成したチップ抵抗器e1における基板e2の裏面e2Bを研磨やエッチングすることによって鏡面化して裏面e2Bを綺麗にしてもよい。
図116Hに示すように完成したチップ抵抗器e1は、支持テープe71から引き剥がされた後に、所定のスペースまで搬送されて当該スペースで保管される。
チップ抵抗器e1を実装基板e9(図107(b)参照)に実装する場合、自動実装機の吸着ノズルe91(図107(b)参照)にチップ抵抗器e1の裏面e2Bを吸着してから吸着ノズルe91を動かすことによって、チップ抵抗器e1を搬送する。このとき、吸着ノズルe91は、裏面e2Bの長手方向における略中央部分に吸着する。そして、図107(b)を参照して、チップ抵抗器e1を吸着した吸着ノズルe91を実装基板e9まで移動させる。実装基板e9には、チップ抵抗器e1の第1接続電極e3および第2接続電極e4に応じて、前述した1対の接続端子e88が設けられている。接続端子e88は、たとえば、Cuからなる。各接続端子e88の表面には、半田e13が当該表面から突出するように設けられている。
そこで、吸着ノズルe91を移動させて実装基板e9に押し付けることで、チップ抵抗器e1において、第1接続電極e3を一方の接続端子e88の半田e13に接触させ、第2接続電極e4を他方の接続端子e88の半田e13に接触させる。この状態で、半田e13を加熱すると、半田e13が溶融する。その後、半田e13が冷却されて固まると、第1接続電極e3と当該一方の接続端子e88とが半田e13を介して接合し、第2接続電極e4と当該他方の接続端子e88とが半田e13を介して接合し、実装基板e9へのチップ抵抗器e1の実装が完了する。
図119は、完成したチップ抵抗器をエンボスキャリアテープに収容する様子を説明するための模式図である。
一方、図116Hに示すように完成したチップ抵抗器e1を、図119に示すエンボスキャリアテープe92に収容する場合もある。
エンボスキャリアテープe92は、たとえば、ポリカーボネート樹脂等で形成されたテープ(帯状体)である。エンボスキャリアテープe92には、多数のポケットe93が、エンボスキャリアテープe92の長手方向に並ぶように形成されている。各ポケットe93は、エンボスキャリアテープe92の一方の面(裏面)へ窪む凹状の空間として区画されている。
完成したチップ抵抗器e1(図116H参照)をエンボスキャリアテープe92に収容する場合、搬送装置の吸着ノズルe91(図107(b)参照)にチップ抵抗器e1の裏面e2B(長手方向における略中央部分)を吸着してから吸着ノズルe91を動かすことによって、チップ抵抗器e1を支持テープe71から引き剥がす。そして、吸着ノズルe91をエンボスキャリアテープe92のポケットe93に対向する位置まで移動させる。このとき、吸着ノズルe91に吸着されたチップ抵抗器e1では、表面e2A側の第1接続電極e3および第2接続電極e4および樹脂膜e24がポケットe93に対向している。
ここで、チップ抵抗器e1をエンボスキャリアテープe92に収容する場合、エンボスキャリアテープe92は、平坦な支持台e95の上に載せられている。吸着ノズルe91をポケットe93側へ移動させて(太線矢印参照)、表面e2A側がポケットe93に対向した姿勢にあるチップ抵抗器e1を、ポケットe93内へ収容する。そして、チップ抵抗器e1の表面e2A側がポケットe93の底e93Aに接触すると、エンボスキャリアテープe92に対するチップ抵抗器e1の収容が完了する。吸着ノズルe91を移動させることでチップ抵抗器e1の表面e2A側をポケットe93の底e93Aに接触させるとき、表面e2A側の第1接続電極e3および第2接続電極e4および樹脂膜e24は、支持台e95によって支持された底e93Aに対して押し付けられる。
エンボスキャリアテープe92に対するチップ抵抗器e1の収容が完了してから、エンボスキャリアテープe92の表面には、剥離カバーe94が貼り付けられ、各ポケットe93の内部が剥離カバーe94によって密閉される。これにより、各ポケットe93内に異物が侵入することが防止される。エンボスキャリアテープe92からチップ抵抗器e1を取り出す場合には、剥離カバーe94がエンボスキャリアテープe92から剥がされてポケットe93が開放される。その後、自動実装機によって、ポケットe93からチップ抵抗器e1が取り出されて、前述したように実装される。
このようにチップ抵抗器e1を実装する場合や、チップ抵抗器e1をエンボスキャリアテープe92に収容する場合や、さらにはチップ抵抗器e1に対して応力試験を行う場合において、チップ抵抗器e1の裏面e2B(長手方向における略中央部分)に力をかけて第1接続電極e3および第2接続電極e4を何か(「被接触部」ということにする)に押し付けようとすると、基板e2の表面e2Aに応力が作用する。なお、当該被接触部とは、チップ抵抗器e1を実装する場合には、実装基板e9であり、チップ抵抗器e1をエンボスキャリアテープe92へ収容する時には、支持台e95によって支持されたポケットe93の底e93Aであり、応力試験時には、応力を受けるチップ抵抗器e1を支える支持面である。
この場合において、基板e2の表面e2Aにおける樹脂膜e24の高さH(図115参照)が、第1接続電極e3および第2接続電極e4のそれぞれの高さJ(図115参照)未満であって、第1接続電極e3および第2接続電極e4の表面e3A,e4Aが基板e2の表面e2Aから最も突出している(つまり、樹脂膜e24が薄い)チップ抵抗器e1が考えられる(後述する図120参照)。このようなチップ抵抗器e1は、表面e2A側では、前述した被接触部に対して第1接続電極e3および第2接続電極e4だけで接触(2点接触)するので、チップ抵抗器e1にかかる応力は、第1接続電極e3および第2接続電極e4のそれぞれと基板e2との接合部に集中する。これによって、チップ抵抗器e1の電気的特性が悪化する虞がある。さらには、当該応力によって、チップ抵抗器e1内(特に、基板e2の長手方向における略中央部分)に歪みが生じ、ひどい場合には当該略中央部分を起点として基板e2が割れてしまう虞がある。
しかしながら、第5参考例では、前述したように、樹脂膜e24の高さHは、第1接続電極e3および第2接続電極e4のそれぞれの高さJ以上となるように、樹脂膜e24が厚くなっている(図115参照)。よって、チップ抵抗器e1にかかる応力は、第1接続電極e3および第2接続電極e4だけでなく樹脂膜e24によっても受け止められる。つまり、チップ抵抗器e1において応力を受ける部分の面積を増大させることができるので、チップ抵抗器e1にかかる応力を分散できる。これにより、チップ抵抗器e1において第1接続電極e3および第2接続電極e4に対する応力の集中を抑制できる。特に、樹脂膜e24の表面e24Cによって、チップ抵抗器e1にかかる応力をより効果的に分散できる。これにより、チップ抵抗器e1に対する応力の集中を一層抑制できるので、チップ抵抗器e1の強度向上を図ることができる。その結果、実装時や耐久試験時やエンボスキャリアテープe92への収容時におけるチップ抵抗器e1の破壊を抑制できる。その結果、実装やエンボスキャリアテープe92への収容における歩留まりを向上させることができ、さらに、チップ抵抗器e1が壊れにくいことからチップ抵抗器e1の取扱い性を向上させることもできる。
次に、チップ抵抗器e1の変形例について説明する。図120〜図124は、第1〜第5変形例に係るチップ抵抗器の模式的な断面図である。第1〜第5変形例において、これまでチップ抵抗器e1で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。
第1接続電極e3および第2接続電極e4に関し、図115では、第1接続電極e3の表面e3Aおよび第2接続電極e4の表面e4Aが、樹脂膜e24の表面e24Cと面一になっている。実装時等にチップ抵抗器e1にかかる応力を分散することを考慮しないのであれば、図120に示す第1変形例のように、第1接続電極e3の表面e3Aおよび第2接続電極e4の表面e4Aは、基板e2の表面e2Aから離れる方向(図120では上方)へ向けて樹脂膜e24の表面e24Cよりも突出していてもよい。このとき、樹脂膜e24の高さHは、第1接続電極e3および第2接続電極e4のそれぞれの高さJよりも低くなる。
逆に、図115の場合よりも、実装時等にチップ抵抗器e1にかかる応力を分散したいのであれば、図121に示す第2変形例のように、樹脂膜e24の高さHを第1接続電極e3および第2接続電極e4のそれぞれの高さJよりも高くするとよい。これにより、樹脂膜e24が厚くなって、第1接続電極e3の表面e3Aおよび第2接続電極e4の表面e4Aが、樹脂膜e24の表面e24Cよりも、基板e2の表面e2A側(図120では下方)へずれる。この場合には、第1接続電極e3および第2接続電極e4が、樹脂膜e24の表面e24Cよりも基板e2側へ埋没した状態になっているので、前述した第1接続電極e3および第2接続電極e4における2点接触自体が発生しない。そのため、チップ抵抗器e1に対する応力の集中を一層抑制できる。ただし、第2変形例のチップ抵抗器e1を実装基板e9に実装する場合には、実装基板e9の各接続端子e88上の半田e13を、第1接続電極e3の表面e3Aおよび第2接続電極e4の表面e4Aに届くように厚くしておいて、第1接続電極e3および第2接続電極e4と半田e13との接続不良を予防しておく必要がある(図107(b)参照)。
また、基板e2の表面e2A上の絶縁層e20では、その端面e20A(平面視で表面e2Aの縁部e85と一致する部分)が、基板e2の厚さ方向(図115、図120および図121では上下方向)に延びているが、図122〜図124に示すように、傾斜していてもよい。詳しくは、絶縁層e20の端面e20Aは、基板e2の表面e2Aから絶縁層e20の表面へ近付くのに従って基板e2の内方へ向かうように傾斜している。このような端面e20Aに応じて、パッシベーション膜e23において当該端面e20Aを覆っている部分(前述した端部e23C)も、端面e20Aに沿って傾斜している。
図122〜図124に示す第3〜第5変形例のチップ抵抗器e1では、樹脂膜e24の縁e24Aの位置に違いがある。
まず、図122に示す第3変形例のチップ抵抗器e1は、絶縁層e20の端面e20Aおよびパッシベーション膜e23の端部e23Cが傾斜している点以外では、図115のチップ抵抗器e1と同じである。そのため、平面視において、樹脂膜e24の縁e24Aは、パッシベーション膜e23の側面被覆部e23Bと整合していて、側面被覆部e23Bの厚み分だけ、基板e2の表面e2Aの縁部e85(基板e2の表面e2A側の端縁)よりも外側に位置している。このように縁e24Aを側面被覆部e23Bと整合させたければ、前述した樹脂膜e46を形成するために感光性樹脂の液体をスプレー塗布する際において(図116E参照)、図示しないマスクを用いて当該液体が第1溝e44および第2溝e48内に入り込まないようにしておく必要がある。または、当該液体が第1溝e44および第2溝e48内に入り込んだとしても、その後に樹脂膜e46をパターニングする際に(図116F参照)、マスクe62において平面視で第1溝e44および第2溝e48と一致する部分にも開口e61を形成しておくとよい。そうすれば、樹脂膜e46のパターニングによって、第1溝e44および第2溝e48内の樹脂膜e46を除去し、樹脂膜e24の縁e24Aを側面被覆部e23Bと整合させることができる。
ここで、樹脂膜e24は、樹脂製であることから、衝撃によりクラックが生じるおそれが少ない。そのため、樹脂膜e24が、基板e2の表面e2A(特に、素子e5およびヒューズF)と、基板e2の表面e2Aの縁部e85とを衝撃から確実に保護できるので、耐衝撃性に優れたチップ抵抗器e1を提供することができる。
一方、図123に示す第4変形例のチップ抵抗器e1では、平面視において、樹脂膜e24の縁e24Aは、パッシベーション膜e23の側面被覆部e23Bと整合しておらず、側面被覆部e23Bよりも内方、詳しくは、基板e2の表面e2Aの縁部e85よりも基板e2の内方に後退している。この場合にも、樹脂膜e24が、基板e2の表面e2A(特に、素子e5およびヒューズF)を衝撃から確実に保護できるので、耐衝撃性に優れたチップ抵抗器e1を提供することができる。樹脂膜e24の縁e24Aを基板e2の内方に後退させるためには、樹脂膜e46をパターニングする際に、マスクe62において平面視で基板e2(基板e30)の縁部e85と重なる部分にも開口e61を形成しておくとよい(図116F参照)。そうすれば、樹脂膜e46のパターニングによって、平面視で基板e2(基板e30)の縁部e85と重なる領域の樹脂膜e46を除去し、結果として、樹脂膜e24の縁e24Aを基板e2の内方に後退させることができる。
そして、図124に示す第5変形例のチップ抵抗器e1では、平面視において、樹脂膜e24の縁e24Aは、パッシベーション膜e23の側面被覆部e23Bと整合していない。詳しくは、樹脂膜e24は、側面被覆部e23Bよりも外方に張り出していて、側面被覆部e23Bの全域を外から覆っている。つまり、第5変形例では、樹脂膜e24は、パッシベーション膜e23の表面被覆部e23Aおよび側面被覆部e23Bの両方を覆っている。この場合、樹脂膜e24が、基板e2の表面e2A(特に、素子e5およびヒューズF)と、基板e2の側面e2C〜e2Fとを衝撃から確実に保護できるので、耐衝撃性に優れたチップ抵抗器e1を提供することができる。樹脂膜e24が表面被覆部e23Aおよび側面被覆部e23Bの両方を覆いたいのであれば、前述した樹脂膜e46を形成するために感光性樹脂の液体をスプレー塗布する際において(図116E参照)、当該液体が第1溝e44および第2溝e48内に入り込んで側面被覆部e23Bに付着するようにすればよい。なお、前述したように当該液体をスピン塗布する場合には、当該液体が膜状にならずに第1溝e44および第2溝e48を完全に埋めてしまうので好ましくない。一方、感光性樹脂からなるシートを基板e30の表面e30Aに貼り付けたりすることで樹脂膜e46を形成する場合には、当該シートは第1溝e44および第2溝e48内に入り込めないから、側面被覆部e23Bの全域を覆うことができないので好ましくない。よって、樹脂膜e24が表面被覆部e23Aおよび側面被覆部e23Bの両方を覆うためには、感光性樹脂の液体をスプレー塗布するのが有効である。
以上、第5参考例の実施形態について説明してきたが、第5参考例はさらに他の形態で実施することもできる。たとえば、第5参考例のチップ部品の一例として、前述した実施形態では、チップ抵抗器e1を開示したが、第5参考例は、チップコンデンサやチップインダクタやチップダイオードといったチップ部品にも適用できる。以下では、チップコンデンサについて説明する。
図125は、第5参考例の他の実施形態に係るチップコンデンサの平面図である。図126は、図125の切断面線CXXVI−CXXVIから見た断面図である。図127は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。
これから述べるチップコンデンサe101において、前述したチップ抵抗器e1で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。チップコンデンサe101において、チップ抵抗器e1で説明した部分と同一の参照符号が付された部分は、特に言及しない限り、チップ抵抗器e1で説明した部分と同じ構成を有していて、チップ抵抗器e1で説明した部分と同じ作用効果を奏することができる。
図125を参照して、チップコンデンサe101は、チップ抵抗器e1と同様に、基板e2と、基板e2上(基板e2の表面e2A側)に配置された第1接続電極e3と、同じく基板e2上に配置された第2接続電極e4とを備えている。基板e2は、この実施形態では、平面視において矩形形状を有している。基板e2の長手方向両端部に第1接続電極e3および第2接続電極e4がそれぞれ配置されている。第1接続電極e3および第2接続電極e4は、この実施形態では、基板e2の短手方向に延びたほぼ矩形の平面形状を有している。基板e2の表面e2Aには、第1接続電極e3および第2接続電極e4の間のキャパシタ配置領域e105内に、複数のキャパシタ要素C1〜C9が配置されている。複数のキャパシタ要素C1〜C9は、前述した素子e5を構成する複数の素子要素(キャパシタ素子)であり、複数のヒューズユニットe107(前述したヒューズFに相当する)を介してそれぞれ第2接続電極e4に対して切り離し可能となるように電気的に接続されている。これらのキャパシタ要素C1〜C9によって構成された素子e5は、キャパシタ回路網になっている。
図126および図127に示されているように、基板e2の表面e2Aには絶縁層e20が形成されていて、絶縁層e20の表面に下部電極膜e111が形成されている。下部電極膜e111は、キャパシタ配置領域e105のほぼ全域にわたっている。さらに、下部電極膜e111は、第1接続電極e3の直下の領域にまで延びて形成されている。より具体的には、下部電極膜e111は、キャパシタ配置領域e105においてキャパシタ要素C1〜C9の共通の下部電極として機能するキャパシタ電極領域e111Aと、第1接続電極e3の直下に配置される外部電極引き出しのためのパッド領域e111B(パッド)とを有している。キャパシタ電極領域e111Aがキャパシタ配置領域e105に位置していて、パッド領域e111Bが第1接続電極e3の直下に位置して第1接続電極e3に接触している。
キャパシタ配置領域e105において下部電極膜e111(キャパシタ電極領域e111A)を覆って接するように容量膜(誘電体膜)e112が形成されている。容量膜e112は、キャパシタ電極領域e111A(キャパシタ配置領域e105)の全域にわたって形成されている。容量膜e112は、この実施形態では、さらにキャパシタ配置領域e105外の絶縁層e20を覆っている。
容量膜e112の上には、上部電極膜e113が容量膜e112に接するように形成されている。図125では、明瞭化のために、上部電極膜e113を着色して示してある。上部電極膜e113は、キャパシタ配置領域e105に位置するキャパシタ電極領域e113Aと、第2接続電極e4の直下に位置して第2接続電極e4に接触するパッド領域e113B(パッド)と、キャパシタ電極領域e113Aとパッド領域e113Bとの間に配置されたヒューズ領域e113Cとを有している。
キャパシタ電極領域e113Aにおいて、上部電極膜e113は、複数の電極膜部分(上部電極膜部分)e131〜e139に分割(分離)されている。この実施形態では、各電極膜部分e131〜e139は、いずれも矩形形状に形成されていて、ヒューズ領域e113Cから第1接続電極e3に向かって帯状に延びている。複数の電極膜部分e131〜e139は、複数種類の対向面積で、容量膜e112を挟んで(容量膜e112に接しつつ)下部電極膜e111に対向している。より具体的には、電極膜部分e131〜e139の下部電極膜e111に対する対向面積は、1:2:4:8:16:32:64:128:128となるように定められていてもよい。すなわち、複数の電極膜部分e131〜e139は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が2の等比数列をなすように設定された対向面積を有する複数の電極膜部分e131〜138(またはe131〜e137,e139)を含む。これによって、各電極膜部分e131〜e139と容量膜e112を挟んで対向する下部電極膜e111と容量膜e112とによってそれぞれ構成される複数のキャパシタ要素C1〜C9は、互いに異なる容量値を有する複数のキャパシタ要素を含む。電極膜部分e131〜e139の対向面積の比が前述の通りである場合、キャパシタ要素C1〜C9の容量値の比は、当該対向面積の比と等しく、1:2:4:8:16:32:64:128:128となる。すなわち、複数のキャパシタ要素C1〜C9は、公比が2の等比数列をなすように容量値が設定された複数のキャパシタ要素C1〜C8(またはC1〜C7,C9)を含むことになる。
この実施形態では、電極膜部分e131〜135は、幅が等しく、長さの比を1:2:4:8:16に設定した帯状に形成されている。また、電極膜部分e135,e136,e137,e138,e139は、長さが等しく、幅の比を1:2:4:8:8に設定した帯状に形成されている。電極膜部分e135〜e139は、キャパシタ配置領域e105の第2接続電極e4側の端縁から第1接続電極e3側の端縁までの範囲に渡って延びて形成されており、電極膜部分e131〜e134は、それよりも短く形成されている。
パッド領域e113Bは、第2接続電極e4とほぼ相似形に形成されており、ほぼ矩形の平面形状を有している。図126に示すように、パッド領域e113Bにおける上部電極膜e113は、第2接続電極e4に接している。
ヒューズ領域e113Cは、パッド領域e113Bの一つの長辺(基板e2の周縁に対して内方側の長辺)に沿って配置されている。ヒューズ領域e113Cは、パッド領域e113Bの前記1つの長辺に沿って配列された複数のヒューズユニットe107を含む。
ヒューズユニットe107は、上部電極膜e113のパッド領域e113Bと同じ材料で一体的に形成されている。複数の電極膜部分e131〜e139は、1つまたは複数個のヒューズユニットe107と一体的に形成されていて、それらのヒューズユニットe107を介してパッド領域e113Bに接続され、このパッド領域e113Bを介して第2接続電極e4に電気的に接続されている。図125に示すように、面積の比較的小さな電極膜部分e131〜136は、一つのヒューズユニットe107によってパッド領域e113Bに接続されており、面積の比較的大きな電極膜部分e137〜e139は複数個のヒューズユニットe107を介してパッド領域e113Bに接続されている。全てのヒューズユニットe107が用いられる必要はなく、この実施形態では、一部のヒューズユニットe107は未使用である。
ヒューズユニットe107は、パッド領域e113Bとの接続のための第1幅広部e107Aと、電極膜部分e131〜e139との接続のための第2幅広部e107Bと、第1および第2幅広部e107A,7Bの間を接続する幅狭部e107Cとを含む。幅狭部e107Cは、レーザ光によって切断(溶断)することができるように構成されている。それによって、電極膜部分e131〜e139のうち不要な電極膜部分を、ヒューズユニットe107の切断によって第1および第2接続電極e3,e4から電気的に切り離すことができる。
図125および図127では図示を省略したが、図126に表れている通り、上部電極膜e113の表面を含むチップコンデンサe101の表面は、前述したパッシベーション膜e23によって覆われている。パッシベーション膜e23は、たとえば窒化膜からなっていて、チップコンデンサe101の上面のみならず、基板e2の側面e2C〜e2Fまで延びて、側面e2C〜e2Fの全域をも覆うように形成されている。さらに、パッシベーション膜e23の上には、前述した樹脂膜e24が形成されている。
パッシベーション膜e23および樹脂膜e24は、チップコンデンサe101の表面を保護する保護膜である。これらには、第1接続電極e3および第2接続電極e4に対応する領域に、前述した開口e25がそれぞれ形成されている。開口e25はそれぞれ下部電極膜e111のパッド領域e111Bの一部の領域、上部電極膜e113のパッド領域e113Bの一部の領域を露出させるようにパッシベーション膜e23および樹脂膜e24を貫通している。さらに、この実施形態では、第1接続電極e3に対応した開口e25は、容量膜e112をも貫通している。
開口e25には、第1接続電極e3および第2接続電極e4がそれぞれ埋め込まれている。これにより、第1接続電極e3は下部電極膜e111のパッド領域e111Bに接合しており、第2接続電極e4は上部電極膜e113のパッド領域e113Bに接合している。この実施形態では、第1および第2外部電極e3,e4は、それぞれの表面e3A,e4Aが樹脂膜e24の表面e24Aと略面一になるように形成されている。チップ抵抗器e1と同様に、実装基板e9に対してチップコンデンサe101をフリップチップ接合することができる。
図128は、前記チップコンデンサの内部の電気的構成を示す回路図である。第1接続電極e3と第2接続電極e4との間に複数のキャパシタ要素C1〜C9が並列に接続されている。各キャパシタ要素C1〜C9と第2接続電極e4との間には、一つまたは複数のヒューズユニットe107でそれぞれ構成されたヒューズF1〜F9が直列に介装されている。
ヒューズF1〜F9が全て接続されているときは、チップコンデンサe101の容量値は、キャパシタ要素C1〜C9の容量値の総和に等しい。複数のヒューズF1〜F9から選択した1つまたは2つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサe101の容量値が減少する。
そこで、パッド領域e111B,e113Bの間の容量値(キャパシタ要素C1〜C9の総容量値)を測定し、その後に所望の容量値に応じてヒューズF1〜F9から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み(レーザトリミング)を行うことができる。とくに、キャパシタ要素C1〜C8の容量値が、公比2の等比数列をなすように設定されていれば、最小の容量値(当該等比数列の初項の値)であるキャパシタ要素C1の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。
たとえば、キャパシタ要素C1〜C9の容量値は次のように定められていてもよい。
C1=0.03125pF
C2=0.0625pF
C3=0.125pF
C4=0.25pF
C5=0.5pF
C6=1pF
C7=2pF
C8=4pF
C9=4pF
この場合、0.03125pFの最小合わせ込み精度でチップコンデンサe101の容量を微調整できる。また、ヒューズF1〜F9から切断すべきヒューズを適切に選択することで、10pF〜18pFの間の任意の容量値のチップコンデンサe101を提供することができる。
以上のように、この実施形態によれば、第1接続電極e3および第2接続電極e4の間に、ヒューズF1〜F9によって切り離し可能な複数のキャパシタ要素C1〜C9が設けられている。キャパシタ要素C1〜C9は、異なる容量値の複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。それによって、ヒューズF1〜F9から1つまたは複数のヒューズを選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるチップコンデンサe101を共通の設計で実現することができる。
チップコンデンサe101の各部の詳細について以下に説明を加える。
図125を参照して、基板e2は、たとえば平面視において0.3mm×0.15mm、0.4mm×0.2mmなどの矩形形状(好ましくは、0.4mm×0.2mm以下の大きさ)を有していてもよい。キャパシタ配置領域e105は、概ね、基板e2の短辺の長さに相当する一辺を有する正方形領域となる。基板e2の厚さは、150μm程度であってもよい。図126を参照して、基板e2は、たとえば、裏面側(キャパシタ要素C1〜C9が形成されていない表面)からの研削または研磨によって薄型化された基板であってもよい。基板e2の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。
絶縁層e20は、酸化シリコン膜等の酸化膜であってもよい。その膜厚は、500Å〜2000Å程度であってもよい。
下部電極膜e111は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。アルミニウム膜からなる下部電極膜e111は、スパッタ法によって形成することができる。上部電極膜e113も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。アルミニウム膜からなる上部電極膜e113は、スパッタ法によって形成することができる。上部電極膜e113のキャパシタ電極領域e113Aを電極膜部分e131〜e139に分割し、さらに、ヒューズ領域e113Cを複数のヒューズユニットe107に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。
容量膜e112は、たとえば窒化シリコン膜で構成することができ、その膜厚は500Å〜2000Å(たとえば1000Å)とすることができる。容量膜e112は、プラズマCVD(化学的気相成長)によって形成された窒化シリコン膜であってもよい。
パッシベーション膜e23は、たとえば窒化シリコン膜で構成することができ、たとえばプラズマCVD法によって形成できる。その膜厚は、8000Å程度とされてもよい。樹脂膜e24は、前述の通り、ポリイミド膜その他の樹脂膜で構成することができる。
第1および第2接続電極e3,e4は、たとえば、下部電極膜e111または上部電極膜e113に接するNi層e33と、このNi層e33上に積層したPd層e34と、そのPd層e34上に積層したAu層e35とを積層した積層構造膜からなっていてもよく、たとえば、無電解めっき法で形成することができる。Ni層e33は下部電極膜e111または上部電極膜e113に対する密着性の向上に寄与し、Pd層e34は上部電極膜または下部電極膜の材料と第1および第2接続電極e3,e4の最上層の金との相互拡散を抑制する拡散防止層として機能する。
このようなチップコンデンサe101の製造工程は、素子e5を形成した後のチップ抵抗器e1の製造工程と同じである。
チップコンデンサe101において素子e5(キャパシタ素子)を形成する場合には、まず、前述した基板e30(基板e2)の表面に、熱酸化法および/またはCVD法によって、酸化膜(たとえば酸化シリコン膜)からなる絶縁層e20が形成される。次に、たとえばスパッタ法によって、アルミニウム膜からなる下部電極膜e111が絶縁層e20の表面全域に形成される。下部電極膜e111の膜厚は8000Å程度とされてもよい。次に、その下部電極膜の表面に、下部電極膜e111の最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される。このレジストパターンをマスクとして、下部電極膜がエッチングされることにより、図125等に示したパターンの下部電極膜e111が得られる。下部電極膜e111のエッチングは、たとえば、反応性イオンエッチングによって行うことができる。
次に、たとえばプラズマCVD法によって、窒化シリコン膜等からなる容量膜e112が、下部電極膜e111上に形成される。下部電極膜e111が形成されていない領域では、絶縁層e20の表面に容量膜e112が形成されることになる。次いで、その容量膜e112の上に、上部電極膜e113が形成される。上部電極膜e113は、たとえばアルミニウム膜からなり、スパッタ法によって形成することができる。その膜厚は、8000Å程度とされてもよい。次いで、上部電極膜e113の表面に上部電極膜e113の最終形状に対応したレジストパターンがフォトリソグラフィによって形成される。このレジストパターンをマスクとしたエッチングにより、上部電極膜e113が、最終形状(図125等参照)にパターニングされる。それによって、上部電極膜e113は、キャパシタ電極領域e113Aに複数の電極膜部分e131〜e139に分割された部分を有し、ヒューズ領域e113Cに複数のヒューズユニットe107を有し、それらのヒューズユニットe107に接続されたパッド領域e113Bを有するパターンに整形される。上部電極膜e113が分割されることによって、電極膜部分e131〜e139の数に応じた複数のキャパシタ要素C1〜C9を形成することができる。上部電極膜e113のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウェットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。
以上によって、チップコンデンサe101における素子e5(キャパシタ要素C1〜C9やヒューズユニットe107)が形成される。素子e5が形成された後に、プラズマCVD法によって絶縁膜e45が、素子e5(上部電極膜e113、上部電極膜e113が形成されていない領域における容量膜e112)を全て覆うように形成される(図116A参照)。その後は、第1溝e44および第2溝e48が形成されてから(図116Bおよび図116C参照)、開口e25が形成される(図116D参照)。そして、開口e25から露出された上部電極膜e113のパッド領域e113Bと下部電極膜e111のパッド領域e111Bとにプローブe70を押し当てて、複数のキャパシタ要素C0〜C9の総容量値が測定される(図116D参照)。この測定された総容量値に基づき、目的とするチップコンデンサe101の容量値に応じて、切り離すべきキャパシタ要素、すなわち切断すべきヒューズが選択される。
この状態から、ヒューズユニットe107を溶断するためのレーザトリミングが行われる。すなわち、前記総容量値の測定結果に応じて選択されたヒューズを構成するヒューズユニットe107にレーザ光を当てて、そのヒューズユニットe107の幅狭部e107C(図125参照)が溶断される。これにより、対応するキャパシタ要素がパッド領域e113Bから切り離される。ヒューズユニットe107にレーザ光を当てるとき、カバー膜である絶縁膜e45の働きによって、ヒューズユニットe107の近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズユニットe107が溶断する。これにより、チップコンデンサe101の容量値を確実に目的の容量値とすることができる。
次に、たとえばプラズマCVD法によって、カバー膜(絶縁膜e45)上に窒化シリコン膜が堆積させられ、パッシベーション膜e23が形成される。前述のカバー膜は最終形態において、パッシベーション膜e23と一体化し、このパッシベーション膜e23の一部を構成する。ヒューズの切断後に形成されたパッシベーション膜e23は、ヒューズ溶断の際に同時に破壊されたカバー膜の開口内に入り込み、ヒューズユニットe107の切断面を覆って保護する。したがって、パッシベーション膜e23は、ヒューズユニットe107の切断箇所に異物が入り込んだり水分が侵入したりすることを防ぐ。これにより、信頼性の高いチップコンデンサe101を製造することができる。パッシベーション膜e23は、全体で、たとえば8000Å程度の膜厚を有するように形成されてもよい。
次に、前述した樹脂膜e46が形成される(図116E参照)。その後、樹脂膜e46やパッシベーション膜e23によって塞がれていた開口e25が開放され(図116F参照)、パッド領域e111Bおよびパッド領域e113Bが、開口e25を介して樹脂膜e46(樹脂膜e24)から露出される。その後、開口e25において樹脂膜e46から露出されたパッド領域e111B上およびパッド領域e113B上に、たとえば無電解めっき法によって、第1接続電極e3および第2接続電極e4が形成される(図116G参照)。
その後、チップ抵抗器e1の場合と同じように、基板e30を裏面e30Bから研削すると(図116H参照)、チップコンデンサe101の個片を切り出すことができる。
フォトリソグラフィ工程を利用した上部電極膜e113のパターニングでは、微小面積の電極膜部分e131〜e139を精度良く形成することができ、さらに微細なパターンのヒューズユニットe107を形成することができる。そして、上部電極膜e113のパターニングの後に、総容量値の測定を経て、切断すべきヒューズが決定される。その決定されたヒューズを切断することによって、所望の容量値に正確に合わせ込まれたチップコンデンサe101を得ることができる。つまり、このチップコンデンサe101では、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応することができる。換言すれば、容量値の異なる複数のキャパシタ要素C1〜C9を組み合わせることによって、様々な容量値のチップコンデンサe101を共通の設計で実現することができる。
以上、第5参考例のチップ部品(チップ抵抗器e1やチップコンデンサe101)について説明してきたが、第5参考例はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、チップ抵抗器e1の場合、複数の抵抗回路が公比r(0<r、r≠1)=2の等比数列をなす抵抗値を有する複数の抵抗回路を有している例を示したが、当該等比数列の公比は2以外の数であってもよい。また、チップコンデンサe101の場合にも、キャパシタ要素が公比r(0<r、r≠1)=2の等比数列をなす容量値を有する複数のキャパシタ要素を有している例を示したが、当該等比数列の公比は2以外の数であってもよい。
また、チップ抵抗器e1やチップコンデンサe101では、基板e2の表面に絶縁層e20が形成されているが、基板e2が絶縁性の基板であれば、絶縁層e20を省くこともできる。
また、チップコンデンサe101では、上部電極膜e113だけが複数の電極膜部分に分割されている構成を示したが、下部電極膜e111だけが複数の電極膜部分に分割されていたり、上部電極膜e113および下部電極膜e111が両方とも複数の電極膜部分に分割されていたりしてもよい。さらに、前述の実施形態では、上部電極膜または下部電極膜とヒューズユニットとが一体化されている例を示したが、上部電極膜または下部電極膜とは別の導体膜でヒューズユニットを形成してもよい。また、前述したチップコンデンサe101では、上部電極膜e113および下部電極膜e111を有する1層のキャパシタ構造が形成されているが、上部電極膜e113上に、容量膜を介して別の電極膜を積層することで、複数のキャパシタ構造が積層されてもよい。
チップコンデンサe101では、また、基板e2として導電性基板を用い、その導電性基板を下部電極として用い、導電性基板の表面に接するように容量膜e112を形成してもよい。この場合、導電性基板の裏面から一方の外部電極を引き出してもよい。
また、第5参考例を、チップインダクタに適用した場合、当該チップインダクタにおいて前述した基板e2上に形成された素子e5は、複数のインダクタ要素(素子要素)を含んだインダクタ回路網(インダクタ素子)を含む。この場合、素子e5は、基板e2の表面e2A上に形成された多層配線中に設けられていて、配線膜e22によって形成されている。このチップインダクタでは、一つまたは複数のヒューズFを選択して切断することにより、インダクタ回路網における複数のインダクタ要素の組み合わせパターンを任意のパターンとすることができるので、インダクタ回路網の電気的特性が様々なチップインダクタを共通の設計で実現することができる。
そして、第5参考例を、チップダイオードに適用した場合、当該チップダイオードにおいて前述した基板e2上に形成された素子e5は、複数のダイオード要素(素子要素)を含んだダイオード回路網(ダイオード素子)を含む。ダイオード素子は基板e2に形成されている。このチップダイオードでは、一つまたは複数のヒューズFを選択して切断することにより、ダイオード回路網における複数のダイオード要素の組み合わせパターンを任意のパターンとすることができるので、ダイオード回路網の電気的特性が様々なチップダイオードを共通の設計で実現することができる。
チップインダクタおよびチップダイオードのいずれにおいても、チップ抵抗器e1やチップコンデンサe101の場合と同じ作用効果を奏することができる。
また、前述した第1接続電極e3および第2接続電極e4において、Ni層e33とAu層e35との間に介装されていたPd層e34を省略することもできる。Ni層e33とAu層e35との接着性が良好なので、Au層e35に前述したピンホールができないのであれば、Pd層e34を省略しても構わない。
また、前述したようにエッチングによって第1溝e44を形成する際に用いるレジストパターンe41の開口e42の交差部分43(図117参照)をラウンド形状にしておけば、完成したチップ部品では、基板e2の表面e2A側のコーナー部(粗面領域Sにおけるコーナー部)11をラウンド状に成形することができる。
また、チップ抵抗器e1において説明した変形例1〜5(図120〜図124)の構成は、チップコンデンサe101、チップインダクタおよびチップダイオードのいずれにおいても適用可能である。
図129は、第5参考例のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォンe201は、扁平な直方体形状の筐体e202の内部に電子部品を収納して構成されている。筐体e202は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が4つの側面で結合されている。筐体e202の一つの主面には、液晶パネルや有機ELパネル等で構成された表示パネルe203の表示面が露出している。表示パネルe203の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
表示パネルe203は、筐体e202の一つの主面の大部分を占める長方形形状に形成されている。表示パネルe203の一つの短辺に沿うように、操作ボタンe204が配置されている。この実施形態では、複数(3つ)の操作ボタンe204が表示パネルe203の短辺に沿って配列されている。使用者は、操作ボタンe204およびタッチパネルを操作することによって、スマートフォンe201に対する操作を行い、必要な機能を呼び出して実行させることができる。
表示パネルe203の別の一つの短辺の近傍には、スピーカe205が配置されている。スピーカe205は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタンe204の近くには、筐体e202の一つの側面にマイクロフォンe206が配置されている。マイクロフォンe206は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
図130は、筐体e202の内部に収容された電子回路アセンブリe210の構成を示す図解的な平面図である。電子回路アセンブリe210は、配線基板e211と、配線基板e211の実装面に実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子(IC)e212−e220と、複数のチップ部品とを含む。複数のICは、伝送処理ICe212、ワンセグTV受信ICe213、GPS受信ICe214、FMチューナICe215、電源ICe216、フラッシュメモリe217、マイクロコンピュータe218、電源ICe219およびベースバンドICe220を含む。複数のチップ部品(第5参考例のチップ部品に相当する)は、チップインダクタe221,e225,e235、チップ抵抗器e222,e224,e233、チップキャパシタe227,e230,e234、およびチップダイオードe228,e231を含む。
伝送処理ICe212は、表示パネルe203に対する表示制御信号を生成し、かつ表示パネルe203の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネルe203との接続のために、伝送処理ICe212には、フレキシブル配線e209が接続されている。
ワンセグTV受信ICe213は、ワンセグ放送(携帯機器を受信対象とする地上デジタルテレビ放送)の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグTV受信ICe213の近傍には、複数のチップインダクタe221と、複数のチップ抵抗器e222とが配置されている。ワンセグTV受信ICe213、チップインダクタe221およびチップ抵抗器e222は、ワンセグ放送受信回路e223を構成している。チップインダクタe221およびチップ抵抗器e222は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路e223に高精度な回路定数を与える。
GPS受信ICe214は、GPS衛星からの電波を受信してスマートフォンe201の位置情報を出力する電子回路を内蔵している。
FMチューナICe215は、その近傍において配線基板e211に実装された複数のチップ抵抗器e224および複数のチップインダクタe225とともに、FM放送受信回路e226を構成している。チップ抵抗器e224およびチップインダクタe225は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、FM放送受信回路e226に高精度な回路定数を与える。
電源ICe216の近傍には、複数のチップキャパシタe227および複数のチップダイオードe228が配線基板e211の実装面に実装されている。電源ICe216は、チップキャパシタe227およびチップダイオードe228とともに、電源回路e229を構成している。
フラッシュメモリe217は、オペレーティングシステムプログラム、スマートフォンe201の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
マイクロコンピュータe218は、CPU、ROMおよびRAMを内蔵しており、各種の演算処理を実行することにより、スマートフォンe201の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータe218の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源ICe219の近くには、複数のチップキャパシタe230および複数のチップダイオードe231が配線基板e211の実装面に実装されている。電源ICe219は、チップキャパシタe230およびチップダイオードe231とともに、電源回路e232を構成している。
ベースバンドICe220の近くには、複数のチップ抵抗器e233、複数のチップキャパシタe234、および複数のチップインダクタe235が、配線基板e211の実装面に実装されている。ベースバンドICe220は、チップ抵抗器e233、チップキャパシタe234およびチップインダクタe235とともに、ベースバンド通信回路e236を構成している。ベースバンド通信回路e236は、電話通信およびデータ通信のための通信機能を提供する。
このような構成によって、電源回路e229,e232によって適切に調整された電力が、伝送処理ICe212、GPS受信ICe214、ワンセグ放送受信回路e223、FM放送受信回路e226、ベースバンド通信回路e236、フラッシュメモリe217およびマイクロコンピュータe218に供給される。マイクロコンピュータe218は、伝送処理ICe212を介して入力される入力信号に応答して演算処理を行い、伝送処理ICe212から表示パネルe203に表示制御信号を出力して表示パネルe203に各種の表示を行わせる。
タッチパネルまたは操作ボタンe204の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路e223の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネルe203に出力し、受信された音声をスピーカe205から音響化させるための演算処理が、マイクロコンピュータe218によって実行される。
また、スマートフォンe201の位置情報が必要とされるときには、マイクロコンピュータe218は、GPS受信ICe214が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
さらに、タッチパネルまたは操作ボタンe204の操作によってFM放送受信指令が入力されると、マイクロコンピュータe218は、FM放送受信回路e226を起動し、受信された音声をスピーカe205から出力させるための演算処理を実行する。
フラッシュメモリe217は、通信によって取得したデータの記憶や、マイクロコンピュータe218の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータe218は、必要に応じて、フラッシュメモリe217に対してデータを書き込み、またフラッシュメモリe217からデータを読み出す。
電話通信またはデータ通信の機能は、ベースバンド通信回路e236によって実現される。マイクロコンピュータe218は、ベースバンド通信回路e236を制御して、音声またはデータを送受信するための処理を行う。
<第6参考例に係る発明>
(1)第6参考例に係る発明の特徴
たとえば、第6参考例に係る発明の特徴は、以下のF1〜F15である。
(F1)基板上に形成された素子と、前記素子を外部接続するために前記基板上に形成された外部接続電極と、前記基板上に形成され、前記素子を覆い、前記外部接続電極を露出させる保護樹脂膜とを含み、前記保護樹脂膜の表面の前記基板の表面からの高さが、前記外部接続電極の前記基板の表面からの高さ以上である、チップ部品。
この構成によれば、チップ部品を実装する場合や、チップ部品に対して応力試験を行う場合において、チップ部品における外部接続電極側を何かに押し付けようとしても、その際にチップ部品にかかる応力は、外部接続電極だけでなく保護樹脂膜によっても受け止められる。つまり、チップ部品において応力を受ける部分の面積を増大させることができるので、チップ部品にかかる応力を分散できる。これにより、チップ部品に対する応力の集中を抑制できる。
(F2)一対の前記外部接続電極を含み、前記保護樹脂膜が、前記一対の外部接続電極の間に配置され、平坦な応力分散面を有している、F1に記載のチップ部品。
この構成によれば、保護樹脂膜の応力分散面によって、チップ部品にかかる応力をより効果的に分散できる。これにより、チップ部品に対する応力の集中を一層抑制できる。
(F3)前記素子が複数の素子要素を含み、前記基板上に設けられ、前記複数の素子要素をそれぞれ切り離し可能に前記外部接続電極に接続する複数のヒューズをさらに含む、F1またはF2に記載のチップ部品。
この構成によれば、このチップ部品では、一つまたは複数のヒューズを選択して切断することにより、素子における複数の素子要素の組み合わせパターンを任意のパターンとすることができるので、素子の電気的特性が様々なチップ部品を共通の設計で実現することができる。
(F4)前記素子要素が抵抗体であり、前記チップ部品がチップ抵抗器である、F3に記載のチップ部品。
この構成によれば、このチップ部品(チップ抵抗器)では、一つまたは複数のヒューズを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体を組み合わせることによって、様々な抵抗値のチップ抵抗器を共通の設計で実現することができる。
(F5)前記素子要素がキャパシタ要素であり、前記チップ部品がチップコンデンサである、F3に記載のチップ部品。
この構成によれば、このチップ部品(チップコンデンサ)では、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応することができる。換言すれば、容量値の異なる複数のキャパシタ要素を組み合わせることによって、様々な容量値のチップコンデンサを共通の設計で実現することができる。
(F6)前記素子要素がインダクタ要素であり、前記チップ部品がチップインダクタである、F3に記載のチップ部品。
この構成によれば、このチップ部品(チップインダクタ)では、一つまたは複数のヒューズを選択して切断することにより、複数のインダクタ要素の組み合わせパターンを任意のパターンとすることができるので、電気的特性が様々なチップインダクタを共通の設計で実現することができる。
(F7)前記素子要素がダイオード要素であり、前記チップ部品がチップダイオードである、F3に記載のチップ部品。
この構成によれば、このチップ部品(チップダイオード)では、一つまたは複数のヒューズを選択して切断することにより、複数のダイオード要素の組み合わせパターンを任意のパターンとすることができるので、電気的特性が様々なチップダイオードを共通の設計で実現することができる。
(F8)前記保護樹脂膜は、ポリイミドからなることが好ましい。
(F9)前記保護樹脂膜には、前記保護樹脂膜を厚さ方向に貫通し、前記外部接続電極が配置される開口が形成されている、F1〜F8のいずれか一項に記載のチップ部品。
この場合、保護樹脂膜では、開口から、外部接続電極を露出させることができる。
(F10)前記開口は、前記保護樹脂膜の表面に向かうのに従って広がっていてもよい。
(F11)前記外部接続電極の表面では、端部が基板の表面側へ湾曲している。
(F12)前記外部接続電極は、Ni層と、Au層とを含み、前記Au層が最表面に露出している、F1〜F11のいずれか一項に記載のチップ部品。
この場合、外部接続電極では、Ni層の表面がAu層によって覆われているので、Ni層が酸化することを防止できる。
(F13)前記外部接続電極が、前記Ni層と前記Au層との間に介装されたPd層をさらに含む、F12に記載のチップ部品。
この場合、外部接続電極では、Au層を薄くすることによってAu層に貫通孔(ピンホール)ができてしまっても、Ni層とAu層との間に介装されたPd層が当該貫通孔を塞いでいるので、当該貫通孔からNi層が外部に露出されて酸化することを防止できる。
(F14)前記基板と前記保護樹脂膜との間に配置され、前記基板の表面を覆うパッシベーション膜をさらに含んでいてもよい。
(F15)前記パッシベーション膜は、前記基板の側面を覆っていてもよい。
(2)第6参考例に係る発明の実施形態
以下では、第6参考例の実施の形態を、添付図面を参照して詳細に説明する。なお、図131〜図154で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。
図131(a)は、第6参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図であり、図131(b)は、チップ抵抗器が実装基板に実装された状態を示す模式的な断面図である。
このチップ抵抗器f1は、微小なチップ部品であり、図131(a)に示すように、直方体形状をなしている。チップ抵抗器f1の平面形状は、矩形である。チップ抵抗器f1の寸法に関し、たとえば、長さL(長辺f81の長さ)が約0.6mmであり、幅W(短辺f82の長さ)が約0.3mmであり、厚さTが約0.2mmである。
このチップ抵抗器f1は、基板上に多数個のチップ抵抗器f1を格子状に形成してから当該基板に溝を形成した後、裏面研磨(または当該基板を溝で分断)して個々のチップ抵抗器f1に分離することによって得られる。
チップ抵抗器f1は、チップ抵抗器f1の本体を構成する基板f2と、一対の外部接続電極となる第1接続電極f3および第2接続電極f4と、第1接続電極f3および第2接続電極f4によって外部接続される素子f5とを主に備えている。
基板f2は、略直方体のチップ形状である。基板f2において、図131(a)における上面は、表面f2Aである。表面f2Aは、基板f2において素子f5が形成される面(素子形成面)であり、略長方形状である。基板f2の厚さ方向において表面f2Aとは反対側の面は、裏面f2Bである。表面f2Aと裏面f2Bとは、ほぼ同形状であり、互いに平行である。ただし、裏面f2Bは、表面f2Aよりも大きい。そのため、表面f2Aに直交する方向から見た平面視において、表面f2Aは、裏面f2Bの内側におさまる。表面f2Aにおける一対の長辺f81および短辺f82によって区画された矩形状の端縁を、縁部f85ということにし、裏面f2Bにおける一対の長辺f81および短辺f82によって区画された矩形状の端縁を、縁部f90ということにする。
基板f2は、表面f2Aおよび裏面f2B以外に、複数の側面(側面f2C、側面f2D、側面f2Eおよび側面f2F)を有している。当該複数の側面は、表面f2Aおよび裏面f2Bのそれぞれに交差(詳しくは、直交)して延びて、表面f2Aおよび裏面f2Bの間を繋いでいる。
側面f2Cは、表面f2Aおよび裏面f2Bにおける長手方向一方側(図131(a)における左手前側)の短辺f82間に架設されていて、側面f2Dは、表面f2Aおよび裏面f2Bにおける長手方向他方側(図131(a)における右奥側)の短辺f82間に架設されている。側面f2Cおよび側面f2Dは、当該長手方向における基板f2の両端面である。側面f2Eは、表面f2Aおよび裏面f2Bにおける短手方向一方側(図131(a)における左奥側)の長辺f81間に架設されていて、側面f2Fは、表面f2Aおよび裏面f2Bにおける短手方向他方側(図131(a)における右手前側)の長辺f81間に架設されている。側面f2Eおよび側面f2Fは、当該短手方向における基板f2の両端面である。側面f2Cおよび側面f2Dのそれぞれは、側面f2Eおよび側面f2Fのそれぞれと交差(詳しくは、直交)している。
以上により、表面f2A〜側面f2Fにおいて隣り合うもの同士は、略直角を成している。
側面f2C、側面f2D、側面f2Eおよび側面f2Fのそれぞれ(以下では、「各側面」ということにする)は、表面f2A側の粗面領域Sと、裏面f2B側の筋状パターン領域Pとを有している。各側面は、粗面領域Sでは、図131(a)の細かいドットで示したように、不規則パターンのざらざらした粗面になっている。各側面は、筋状パターン領域Pでは、後述するダイシングソーの研削跡をなす多数の筋(ソーマーク)Vが規則的なパターンで残っている。このように、各側面に粗面領域Sおよび筋状パターン領域Pが存在するのは、チップ抵抗器f1の製造工程によるからであり、詳しくは、追って説明する。
各側面において、粗面領域Sは、表面f2A側の略半分を占めていて、筋状パターン領域Pは、裏面f2B側の略半分を占めている。各側面において、筋状パターン領域Pが粗面領域Sよりも基板f2の外方(平面視における基板f2の外側)にはみ出ており、これにより、粗面領域Sと筋状パターン領域Pとの間に、段差Nが形成されている。段差Nは、粗面領域Sの下端縁と筋状パターン領域Pの上端縁との間をつないで表面f2Aおよび裏面f2Bと平行に延びている。各側面の段差Nはつながっていて、全体として、平面視で表面f2Aの縁部f85と裏面f2Bの縁部f90との間に位置する矩形枠体状をなしている。
このように各側面に段差Nが設けられているので、前述したように、裏面f2Bは、表面f2Aよりも大きい。
基板f2では、表面f2Aおよび側面f2C〜f2Fのそれぞれの全域(各側面では粗面領域Sおよび筋状パターン領域Pの両方)がパッシベーション膜f23で覆われている。そのため、厳密には、図131(a)では、表面f2Aおよび側面f2C〜f2Fのそれぞれの全域は、パッシベーション膜f23の内側(裏側)に位置していて、外部に露出されていない。ここで、パッシベーション膜f23において、表面f2Aを覆う部分を表面被覆部f23Aといい、側面f2C〜f2Fのそれぞれを覆う部分を側面被覆部f23Bということにする。
さらに、チップ抵抗器f1は、樹脂膜f24を有している。樹脂膜f24は、パッシベーション膜f23上に形成されており、表面f2Aの全域を少なくとも覆う保護膜(保護樹脂膜)である。
パッシベーション膜f23および樹脂膜f24については、以降で詳説する。
第1接続電極f3および第2接続電極f4は、基板f2の表面f2A上において縁部f85よりも内側の領域に形成されていて、表面f2A上の樹脂膜f24から部分的に露出されている。換言すれば、樹脂膜f24は、第1接続電極f3および第2接続電極f4を露出させるように表面f2A(厳密には表面f2A上のパッシベーション膜f23)を覆っている。第1接続電極f3および第2接続電極f4のそれぞれは、たとえば、Ni(ニッケル)、Pd(パラジウム)およびAu(金)をこの順番で表面f2A上に積層することによって構成されている。第1接続電極f3および第2接続電極f4は、表面f2Aの長手方向に間隔を隔てて配置されており、表面f2Aの短手方向において長手である。図131(a)では、表面f2Aにおいて、側面f2C寄りの位置に第1接続電極f3が設けられ、側面f2D寄りの位置に第2接続電極f4が設けられている。
素子f5は、素子回路網であって、基板f2上(表面f2A上)、詳しくは、基板f2の表面f2Aにおける第1接続電極f3と第2接続電極f4との間の領域に形成されていて、パッシベーション膜f23(表面被覆部f23A)および樹脂膜f24によって上から被覆されている。この実施形態の素子f5は、抵抗f56である。抵抗f56は、等しい抵抗値を有する複数個の(単位)抵抗体Rを表面f2A上でマトリックス状に配列した抵抗回路網によって構成されている。各抵抗体Rは、TiN(窒化チタン)、TiON(酸化窒化チタン)またはTiSiONからなる。素子f5は、後述する配線膜f22に電気的に接続されていて、配線膜f22を介して第1接続電極f3と第2接続電極f4とに電気的に接続されている。
図131(b)に示すように、第1接続電極f3および第2接続電極f4を実装基板f9に対向させて、半田f13によって、実装基板f9における1対の接続端子f88に対して電気的かつ機械的に接続する。これによって、チップ抵抗器f1を実装基板f9に実装(フリップチップ接続)することができる。なお、外部接続電極として機能する第1接続電極f3および第2接続電極f4は、半田濡れ性の向上および信頼性の向上のために、金(Au)で形成するか、または表面に金メッキを施すことが望ましい。
図132は、チップ抵抗器の平面図であり、第1接続電極、第2接続電極および素子の配置関係ならびに素子の平面視の構成(レイアウトパターン)を示す図である。
図132を参照して、抵抗回路網である素子f5は、行方向(基板f2の長手方向)に沿って配列された8個の抵抗体Rと、列方向(基板f2の幅方向)に沿って配列された44個の抵抗体Rとで構成された合計352個の抵抗体Rを有している。これらの抵抗体Rは、素子f5の抵抗回路網を構成する複数の素子要素である。
これら多数個の抵抗体Rが1個〜64個の所定個数毎にまとめられて電気的に接続されることによって、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、導体膜D(導体で形成された配線膜)で所定の態様に接続されている。さらに、基板f2の表面f2Aには、抵抗回路を素子f5に対して電気的に組み込んだり、または、素子f5から電気的に分離したりするために切断(溶断)可能な複数のヒューズ(ヒューズ)Fが設けられている。複数のヒューズFおよび導体膜Dは、第2接続電極f3の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズFおよび導体膜Dが隣接するように配置され、その配列方向が直線状になっている。複数のヒューズFは、複数種類の抵抗回路(抵抗回路毎の複数の抵抗体R)のそれぞれを第2接続電極f3に対して切断可能(切り離し可能)に接続している。
図133Aは、図132に示す素子の一部分を拡大して描いた平面図である。図133Bは、素子における抵抗体の構成を説明するために描いた図133AのB−Bに沿う長さ方向の縦断面図である。図133Cは、素子における抵抗体の構成を説明するために描いた図133AのC−Cに沿う幅方向の縦断面図である。
図133A、図133Bおよび図133Cを参照して、抵抗体Rの構成について説明をする。
チップ抵抗器f1は、前述した配線膜f22、パッシベーション膜f23および樹脂膜f24の他に、絶縁層f20と抵抗体膜f21とをさらに備えている(図133Bおよび図133C参照)。絶縁層f20、抵抗体膜f21、配線膜f22、パッシベーション膜f23および樹脂膜f24は、基板f2(表面f2A)上に形成されている。
絶縁層f20は、SiO2(酸化シリコン)からなる。絶縁層f20は、基板f2の表面f2Aの全域を覆っている。絶縁層f20の厚さは、約10000Åである。
抵抗体膜f21は、絶縁層f20上に形成されている。抵抗体膜f21は、TiN、TiONまたはTiSiONにより形成されている。抵抗体膜f21の厚さは、約2000Åである。抵抗体膜f21は、第1接続電極f3と第2接続電極f4との間を平行に直線状に延びる複数本の抵抗体膜(以下「抵抗体膜ラインf21A」という)を構成していて、抵抗体膜ラインf21Aは、ライン方向に所定の位置で切断されている場合がある(図133A参照)。
抵抗体膜ラインf21A上には、配線膜f22が積層されている。配線膜f22は、Al(アルミニウム)またはアルミニウムとCu(銅)との合金(AlCu合金)からなる。配線膜f22の厚さは、約8000Åである。配線膜f22は、抵抗体膜ラインf21A上に、ライン方向に一定間隔Rを開けて積層されていて、抵抗体膜ラインf21Aに接している。
この構成の抵抗体膜ラインf21Aおよび配線膜f22の電気的特徴を回路記号で示すと、図134の通りである。すなわち、図134(a)に示すように、所定間隔Rの領域の抵抗体膜ラインf21A部分が、それぞれ、一定の抵抗値rを有する1つの抵抗体Rを形成している。
そして、配線膜f22が積層された領域では、配線膜f22が隣り合う抵抗体R同士を電気的に接続することによって、当該配線膜f22で抵抗体膜ラインf21Aが短絡されている。よって、図134(b)に示す抵抗rの抵抗体Rの直列接続からなる抵抗回路が形成されている。
また、隣接する抵抗体膜ラインf21A同士は抵抗体膜f21および配線膜f22で接続されているから、図133Aに示す素子f5の抵抗回路網は、図134(c)に示す(前述した抵抗体Rの単位抵抗からなる)抵抗回路を構成している。このように、抵抗体膜f21および配線膜f22は、抵抗体Rや抵抗回路(つまり素子f5)を構成している。そして、各抵抗体Rは、抵抗体膜ラインf21A(抵抗体膜f21)と、抵抗体膜ラインf21A上にライン方向に一定間隔をあけて積層された複数の配線膜f22とを含み、配線膜f22が積層されていない一定間隔R部分の抵抗体膜ラインf21Aが、1個の抵抗体Rを構成している。抵抗体Rを構成している部分における抵抗体膜ラインf21Aは、その形状および大きさが全て等しい。よって、基板f2上にマトリックス状に配列された多数個の抵抗体Rは、等しい抵抗値を有している。
また、抵抗体膜ラインf21A上に積層された配線膜f22は、抵抗体Rを形成するとともに、複数個の抵抗体Rを接続して抵抗回路を構成するための導体膜Dの役目も果たしている(図132参照)。
図135(a)は、図132に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図135(b)は、図135(a)のB−Bに沿う断面構造を示す図である。
図135(a)および(b)に示すように、前述したヒューズFおよび導体膜Dも、抵抗体Rを形成する抵抗体膜f21上に積層された配線膜f22により形成されている。すなわち、抵抗体Rを形成する抵抗体膜ラインf21A上に積層された配線膜f22と同じレイヤーに、配線膜f22と同じ金属材料であるAlまたはAlCu合金によってヒューズFおよび導体膜Dが形成されている。なお、配線膜f22は、前述したように、抵抗回路を形成するために、複数個の抵抗体Rを電気的に接続する導体膜Dとしても用いられている。
つまり、抵抗体膜f21上に積層された同一レイヤーにおいて、抵抗体Rを形成するための配線膜や、ヒューズFや、導体膜Dや、さらには、素子f5を第1接続電極f3および第2接続電極f4に接続するための配線膜が、配線膜f22として、同一の金属材料(AlまたはAlCu合金)を用いて形成されている。なお、ヒューズFを配線膜f22と異ならせている(区別している)のは、ヒューズFが切断しやすいように細く形成されていること、および、ヒューズFの周囲に他の回路要素が存在しないように配置されていることによるからである。
ここで、配線膜f22において、ヒューズFが配置された領域を、トリミング対象領域Xということにする(図132および図135(a)参照)。トリミング対象領域Xは、第2接続電極f3の内側辺沿いの直線状領域であって、トリミング対象領域Xには、ヒューズFだけでなく、導体膜Dも配置されている。また、トリミング対象領域Xの配線膜f22の下方にも抵抗体膜f21が形成されている(図135(b)参照)。そして、ヒューズFは、配線膜f22において、トリミング対象領域X以外の部分よりも配線間距離が大きい(周囲から離された)配線である。
なお、ヒューズFは、配線膜f22の一部だけでなく、抵抗体R(抵抗体膜f21)の一部と抵抗体膜f21上の配線膜f22の一部とのまとまり(ヒューズ素子)を指していてもよい。
また、ヒューズFは、導体膜Dと同一のレイヤーを用いる場合のみを説明したが、導体膜Dでは、その上に更に別の導体膜を積層するようにし、導体膜D全体の抵抗値を下げるようにしてもよい。なお、この場合であっても、ヒューズFの上に導体膜を積層しなければ、ヒューズFの溶断性が悪くなることはない。
図136は、第6参考例の実施形態に係る素子の電気回路図である。
図136を参照して、素子f5は、基準抵抗回路R8と、抵抗回路R64、2つの抵抗回路R32、抵抗回路R16、抵抗回路R8、抵抗回路R4、抵抗回路R2、抵抗回路R1、抵抗回路R/2、抵抗回路R/4、抵抗回路R/8、抵抗回路R/16、抵抗回路R/32とを第1接続電極f3からこの順番で直列接続することによって構成されている。基準抵抗回路R8および抵抗回路R64〜R2のそれぞれは、自身の末尾の数(R64の場合には「64」)と同数の抵抗体Rを直列接続することで構成されている。抵抗回路R1は、1つの抵抗体Rで構成されている。抵抗回路R/2〜R/32のそれぞれは、自身の末尾の数(R/32の場合には「32」)と同数の抵抗体Rを並列接続することで構成されている。抵抗回路の末尾の数の意味については、後述する図137および図138においても同じである。
そして、基準抵抗回路R8以外の抵抗回路R64〜抵抗回路R/32のそれぞれに対して、ヒューズFが1つずつ並列的に接続されている。ヒューズF同士は、直接または導体膜D(図135(a)参照)を介して直列に接続されている。
図136に示すように全てのヒューズFが溶断されていない状態では、素子f5は、第1接続電極f3および第2接続電極f4間に設けられた8個の抵抗体Rの直列接続からなる基準抵抗回路R8の抵抗回路を構成している。たとえば、1個の抵抗体Rの抵抗値rをr=8Ωとすれば、8r=64Ωの抵抗回路(基準抵抗回路R8)により第1接続電極f3および第2接続電極f4が接続されたチップ抵抗器f1が構成されている。
また、全てのヒューズFが溶断されていない状態では、基準抵抗回路R8以外の複数種類の抵抗回路は、短絡された状態となっている。つまり、基準抵抗回路R8には、12種類13個の抵抗回路R64〜R/32が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズFにより短絡されているので、電気的に見ると、各抵抗回路は素子f5に組み込まれてはいない。
この実施形態に係るチップ抵抗器f1では、要求される抵抗値に応じて、ヒューズFを選択的に、たとえばレーザ光で溶断する。それにより、並列的に接続されたヒューズFが溶断された抵抗回路は、素子f5に組み込まれることになる。よって、素子f5の全体の抵抗値を、溶断されたヒューズFに対応する抵抗回路が直列に接続されて組み込まれた抵抗値とすることができる。
特に、複数種類の抵抗回路は、等しい抵抗値を有する抵抗体Rが、直列に1個、2個、4個、8個、16個、32個…と、公比が2となる等比数列的に抵抗体Rの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の抵抗体Rが並列に2個、4個、8個、16個…と、公比が2となる等比数列的に抵抗体Rの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そのため、ヒューズF(前述したヒューズ素子も含む)を選択的に溶断することにより、素子f5(抵抗f56)全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値となるように調整して、チップ抵抗器f1において所望の値の抵抗を発生させることができる。
図137は、第6参考例の他の実施形態に係る素子の電気回路図である。
図136に示すように基準抵抗回路R8および抵抗回路R64〜抵抗回路R/32を直列接続して素子f5を構成する代わりに、図137に示すように素子f5を構成してもかまわない。詳しくは、第1接続電極f3および第2接続電極f4の間で、基準抵抗回路R/16と、12種類の抵抗回路R/16、R/8、R/4、R/2、R1、R2、R4、R8、R16、R32、R64、R128の並列接続回路との直列接続回路によって素子f5を構成してもよい。
この場合、基準抵抗回路R/16以外の12種類の抵抗回路には、それぞれ、ヒューズFが直列に接続されている。全てのヒューズFが溶断されていない状態では、各抵抗回路は素子f5に対して電気的に組み込まれている。要求される抵抗値に応じて、ヒューズFを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズFに対応する抵抗回路(ヒューズFが直列に接続された抵抗回路)は、素子f5から電気的に分離されるので、チップ抵抗器f1全体の抵抗値を調整することができる。
図138は、第6参考例のさらに他の実施形態に係る素子の電気回路図である。
図138に示す素子f5の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。直列接続される複数種類の抵抗回路には、先の実施形態と同様、抵抗回路毎に、並列にヒューズFが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズFで短絡状態とされている。従って、ヒューズFを溶断すると、その溶断されるヒューズFで短絡されていた抵抗回路が、素子f5に電気的に組み込まれることになる。
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズFが接続されている。従って、ヒューズFを溶断することにより、溶断されたヒューズFが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。
かかる構成とすれば、たとえば、1kΩ以下の小抵抗は並列接続側で作り、1kΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数MΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網を用いて作ることができる。つまり、チップ抵抗器f1では、一つまたは複数のヒューズFを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体Rを組み合わせることによって、様々な抵抗値のチップ抵抗器f1を共通の設計で実現することができる。
以上のように、このチップ抵抗器f1では、トリミング対象領域Xにおいて、複数の抵抗体R(抵抗回路)の接続状態が変更可能である。
図139は、チップ抵抗器の模式的な断面図である。
次に、図139を参照して、チップ抵抗器f1についてさらに詳しく説明する。なお、説明の便宜上、図139では、前述した素子f5については簡略化して示しているとともに、基板f2以外の各要素にはハッチングを付している。
ここでは、前述したパッシベーション膜f23および樹脂膜f24について説明する。
パッシベーション膜f23は、たとえばSiN(窒化シリコン)からなり、その厚さは、1000Å〜5000Å(ここでは、約3000Å)である。パッシベーション膜f23は、前述したように、表面f2Aの全域に亘って設けられた表面被覆部f23Aと、側面f2C〜f2Fのそれぞれにおける全域に亘って設けられた側面被覆部f23Bとを含む。表面被覆部f23Aは、抵抗体膜f21および抵抗体膜f21上の各配線膜f22(つまり、素子f5)を表面(図139の上側)から被覆していて、素子f5における各抵抗体Rの上面を覆っている。そのため、表面被覆部f23Aは、前述したトリミング対象領域Xにおける配線膜f22も覆っている(図135(b)参照)。また、表面被覆部f23Aは、素子f5(配線膜f22および抵抗体膜f21)に接しており、抵抗体膜f21以外の領域では絶縁層f20にも接している。これにより、表面被覆部f23Aは、表面f2A全域を覆って素子f5および絶縁層f20を保護する保護膜として機能している。また、表面f2Aでは、表面被覆部f23Aによって、抵抗体R間における配線膜f22以外での短絡(隣り合う抵抗体膜ラインf21A間における短絡)が防止されている。
一方、側面f2C〜f2Fのそれぞれに設けられた側面被覆部f23Bは、側面f2C〜f2Fのそれぞれを保護する保護層として機能している。側面被覆部f23Bは、側面f2C〜f2Fのそれぞれにおいて、粗面領域Sおよび筋状パターン領域Pを全て覆っており、粗面領域Sと筋状パターン領域Pとの間の段差Nも漏れなく覆っている。
また、側面f2C〜f2Fのそれぞれと表面f2Aとの境界は、前述した縁部f85であるが、パッシベーション膜f23は、当該境界(縁部f85)も覆っている。パッシベーション膜f23において、縁部f85を覆っている部分(縁部f85に重なっている部分)を端部f23Cということにする。
樹脂膜f24は、パッシベーション膜f23とともにチップ抵抗器f1の表面f2Aを保護するものであり、ポリイミド等の樹脂からなる。樹脂膜f24は、平面視における表面f2Aにおいて第1接続電極f3および第2接続電極f4以外の領域を全て覆うように、パッシベーション膜f23の表面被覆部f23A(前述した端部f23Cも含む)上に形成されている。そのため、樹脂膜f24は、表面f2A上の表面被覆部f23Aの表面(表面被覆部f23Aに被覆された素子f5やヒューズFも含む)の全域を被覆している。一方で、樹脂膜f24は、側面f2C〜f2Fを覆っていない。そのため、樹脂膜f24の外周における縁24Aは、平面視において側面被覆部f23Bと整合しており、縁24Aにおける樹脂膜f24の側端面f24Bは、側面被覆部f23B(厳密には、各側面の粗面領域Sにおける側面被覆部f23B)と面一となって、基板f2の厚さ方向に延びている。樹脂膜f24の表面f24Cは、基板f2の表面f2Aと平行となるように平坦に延びている。チップ抵抗器f1における基板f2の表面f2A側に応力がかかった場合に、樹脂膜f24の表面f24C(特に、第1接続電極f3と第2接続電極f4との間の領域の表面f24C)が、応力分散面として機能して、当該応力を分散する。
また、樹脂膜f24において、平面視で離れた2つの位置には、開口f25が1つずつ形成されている。各開口f25は、樹脂膜f24およびパッシベーション膜f23(表面被覆部f23A)を、それぞれの厚さ方向において連続して貫通する貫通孔である。そのため、開口f25は、樹脂膜f24だけでなくパッシベーション膜f23にも形成されている。各開口f25からは、配線膜f22の一部が露出されている。配線膜f22において各開口f25から露出された部分は、外部接続用のパッド領域f22A(パッド)となっている。各開口f25は、表面被覆部f23Aでは、表面被覆部f23Aの厚さ方向(基板f2の厚さ方向と同じ)に沿って延びていて、樹脂膜f24では、表面被覆部f23A側から樹脂膜f24の表面f24Cに向かうのに従って基板f2の長手方向(図139における左右方向)に徐々に広がっている。そのため、樹脂膜f24において開口f25を区画する区画面f24Dは、基板f2の厚さ方向に対して交差する傾斜面になっている。なお、樹脂膜f24において各開口f25を縁取る部分には、開口f25を前記長手方向から区画する1対の区画面f24Dが存在するが、これらの区画面f24Dの間隔は、表面被覆部f23A側から樹脂膜f24の表面f24Cに向かうのに従って次第に広がっている。また、樹脂膜f24において各開口f25を縁取る部分には、開口f25を基板f2の短手方向から区画する別の1対の区画面f24Dが存在するが(図139にはあらわれていない)、これらの区画面f24Dの間隔も、表面被覆部f23A側から樹脂膜f24の表面f24Cに向かうのに従って次第に広がっていてもよい。
2つの開口f25のうち、一方の開口f25は、第1接続電極f3によって埋め尽くされ、他方の開口f25は、第2接続電極f4によって埋め尽くされている。第1接続電極f3および第2接続電極f4のそれぞれは、樹脂膜f24の表面f24Cに向かって広がる開口f25に応じて、樹脂膜f24の表面f24Cに向かって広がっている。そのため、第1接続電極f3および第2接続電極f4のそれぞれの縦断面(基板f2の長手方向および厚さ方向に沿う平面で切断したときの切断面)は、基板f2の表面f2A側に上底を有して樹脂膜f24の表面f24C側に下底を有する台形状をなしている。また、当該下底が第1接続電極f3および第2接続電極f4のそれぞれにおける表面f3A,f4Aとなるのだが、表面f3A,f4Aのそれぞれでは、開口f25側の端部が基板f2の表面f2A側へ湾曲している。なお、開口f25が樹脂膜f24の表面f24Cに向かって広がっていない場合(開口f25を区画する区画面f24Dが基板f2の厚さ方向に延びている)には、表面f3A,f4Aのそれぞれは、開口f25側の端部を含む全ての領域において、基板f2の表面f2Aに沿った平坦面になる。
また、前述したように、第1接続電極f3および第2接続電極f4のそれぞれは、Ni、PdおよびAuをこの順番で表面f2A上に積層することによって構成されているので、Ni層f33、Pd層f34およびAu層f35を表面f2A側からこの順で有している。そのため、第1接続電極f3および第2接続電極f4のそれぞれにおいて、Ni層f33とAu層f35との間にPd層f34が介装されている。第1接続電極f3および第2接続電極f4のそれぞれにおいて、Ni層f33は各接続電極の大部分を占めており、Pd層f34およびAu層f35は、Ni層f33に比べて格段に薄く形成されている。Ni層f33は、チップ抵抗器f1が実装基板f9に実装された際に(図131(b)参照)、各開口f25のパッド領域f22Aにおける配線膜f22のAlと、前述した半田f13とを中継する役割を有している。
第1接続電極f3および第2接続電極f4では、Ni層f33の表面が、Pd層f34を介してAu層f35によって覆われているので、Ni層f33が酸化することを防止できる。また、Au層f35を薄くすることによってAu層f35に貫通孔(ピンホール)ができてしまっても、Ni層f33とAu層f35との間に介装されたPd層f34が当該貫通孔を塞いでいるので、当該貫通孔からNi層f33が外部に露出されて酸化することを防止できる。
そして、第1接続電極f3および第2接続電極f4のそれぞれでは、Au層f35が、表面f3A,f4Aとして、最表面に露出しており、樹脂膜f24の表面f24Aにおいて開口f25から外部を臨んでいる。第1接続電極f3は、一方の開口f25を介して、この開口f25におけるパッド領域f22Aにおいて配線膜f22に対して電気的に接続されている。第2接続電極f4は、他方の開口f25を介して、この開口f25におけるパッド領域f22Aにおいて配線膜f22に対して電気的に接続されている。第1接続電極f3および第2接続電極f4のそれぞれでは、Ni層f33がパッド領域f22Aに対して接続されている。これにより、第1接続電極f3および第2接続電極f4のそれぞれは、素子f5に対して電気的に接続されている。ここで、配線膜f22は、抵抗体Rのまとまり(抵抗f56)、第1接続電極f3および第2接続電極f4のそれぞれに接続された配線を形成している。
このように、開口f25が形成された樹脂膜f24およびパッシベーション膜f23は、開口f25から第1接続電極f3および第2接続電極f4を露出させた状態で表面f2Aを覆っている。そのため、樹脂膜f24の表面f24Cにおいて開口f25に露出された第1接続電極f3および第2接続電極f4を介して、チップ抵抗器f1と実装基板f9との間における電気的接続を達成することができる(図131(b)参照)。
ここで、樹脂膜f24の厚み、つまり、基板f2の表面f2Aからの樹脂膜f24の表面f24Cまでの高さHは、第1接続電極f3および第2接続電極f4のそれぞれの(表面f2Aからの)高さJ以上である。図139では、第1の実施形態として、高さHと高さJとは同じになっていて、樹脂膜f24の表面f24Cと、第1接続電極f3および第2接続電極f4のそれぞれの表面f3A,f4Aとが面一になっている。
図140A〜図140Hは、図139に示すチップ抵抗器の製造方法を示す図解的な断面図である。
まず、図140Aに示すように、基板f2の元となる基板f30を用意する。この場合、基板f30の表面f30Aは、基板f2の表面f2Aであり、基板f30の裏面f30Bは、基板f2の裏面f2Bである。
そして、基板f30の表面f30Aを熱酸化して、表面f30AにSiO2等からなる絶縁層f20を形成し、絶縁層f20上に素子f5(抵抗体Rおよび抵抗体Rに接続された配線膜f22)を形成する。具体的には、スパッタリングにより、まず、絶縁層f20の上にTiN、TiONまたはTiSiONの抵抗体膜f21を全面に形成し、さらに、抵抗体膜f21に接するように抵抗体膜f21の上にアルミニウム(Al)の配線膜f22を積層する。その後、フォトリソグラフィプロセスを用い、たとえばRIE(Reactive Ion Etching:反応性イオンエッチング)等のドライエッチングにより抵抗体膜f21および配線膜f22を選択的に除去してパターニングし、図133Aに示すように、平面視で、抵抗体膜f21が積層された一定幅の抵抗体膜ラインf21Aが一定間隔をあけて列方向に配列される構成を得る。このとき、部分的に抵抗体膜ラインf21Aおよび配線膜f22が切断された領域も形成されるとともに、前述したトリミング対象領域XにおいてヒューズFおよび導体膜Dが形成される(図132参照)。続いて、たとえばウェットエッチングにより抵抗体膜ラインf21Aの上に積層された配線膜f22を選択的に除去してパターニングする。この結果、抵抗体膜ラインf21A上に一定間隔Rをあけて配線膜f22が積層された構成の素子f5(換言すれば複数の抵抗体R)が得られる。このように、抵抗体膜f21に配線膜f22を積層して抵抗体膜f21および配線膜f22をパターニングするだけで、複数の抵抗体RとともにヒューズFも一括して簡易に形成することができる。なお、抵抗体膜f21および配線膜f22が目標寸法で形成されたか否かを確かめるために、素子f5全体の抵抗値を測定してもよい。
図140Aを参照して、素子f5は、1枚の基板f30に形成するチップ抵抗器f1の数に応じて、基板f30の表面f30A上における多数の箇所に形成される。基板f30において(1つの)素子f5(前述した抵抗f56)が形成された1つの領域をチップ部品領域Yというと、基板f30の表面f30A上には、抵抗f56をそれぞれ有する複数のチップ部品領域Y(つまり、素子f5)が形成(設定)される。1つのチップ部品領域Yは、完成した1つのチップ抵抗器f1(図139参照)を平面視したものと一致する。そして、基板f30の表面f30Aにおいて、隣り合うチップ部品領域Yの間の領域を、境界領域Zということにする。境界領域Zは、帯状をなしていて、平面視で格子状に延びている。境界領域Zによって区画された1つの格子の中にチップ部品領域Yが1つ配置されている。境界領域Zの幅は、1μm〜60μm(たとえば20μm)と極めて狭いので、基板f30では多くのチップ部品領域Yを確保でき、結果としてチップ抵抗器f1の大量生産が可能になる。
次いで、図140Aに示すように、CVD(Chemical Vapor Deposition:化学的気相成長)法によって、SiNからなる絶縁膜f45を、基板f30の表面f30Aの全域に亘って形成する。絶縁膜f45は、絶縁層f20および絶縁層f20上の素子f5(抵抗体膜f21や配線膜f22)を全て覆っていて、これらに接している。そのため、絶縁膜f45は、前述したトリミング対象領域X(図132参照)における配線膜f22も覆っている。また、絶縁膜f45は、基板f30の表面f30Aにおいて全域に亘って形成されることから、表面f30Aにおいて、トリミング対象領域X以外の領域にまで延びて形成される。これにより、絶縁膜f45は、表面f30A(表面f30A上の素子f5も含む)全域を保護する保護膜となる。
次いで、図140Bに示すように、絶縁膜f45を全て覆うように、基板f30の表面f30Aの全域に亘ってレジストパターンf41を形成する。レジストパターンf41には、開口f42が形成されている。
図141は、図140Bの工程において第1溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。
図141を参照して、レジストパターンf41の開口f42は、多数のチップ抵抗器f1(換言すれば、前述したチップ部品領域Y)を行列状(格子状でもある)に配置した場合において平面視で隣り合うチップ抵抗器f1の輪郭の間の領域(図141においてハッチングを付した部分であり、換言すれば、境界領域Z)に一致(対応)している。そのため、開口f42の全体形状は、互いに直交する直線部分f42Aおよびf42Bを複数有する格子状になっている。
レジストパターンf41では、開口f42において互いに直交する直線部分f42Aおよびf42Bは、互いに直交した状態を保ちながら(湾曲することなく)つながっている。そのため、直線部分f42Aおよびf42Bの交差部分f43は、平面視で略90°をなすように尖っている。
図140Bを参照して、レジストパターンf41をマスクとするプラズマエッチングにより、絶縁膜f45、絶縁層f20および基板f30のそれぞれを選択的に除去する。これにより、隣り合う素子f5(チップ部品領域Y)の間の境界領域Zにおいて基板f30の材料がエッチング(除去)される。その結果、平面視においてレジストパターンf41の開口f42と一致する位置(境界領域Z)には、絶縁膜f45および絶縁層f20を貫通して基板f30の表面f30Aから基板f30の厚さ途中まで到達する所定深さの第1溝f44が形成される。第1溝f44は、互いに対向する1対の側面f44Aと、当該1対の側面f44Aの下端(基板f30の裏面f30B側の端)の間を結ぶ底面f44Bとによって区画されている。基板f30の表面f30Aを基準とした第1溝f44の深さは、完成したチップ抵抗器f1の厚さT(図131(a)参照)の半分程度であり、第1溝f44の幅(対向する側面f44Aの間隔)Mは、20μm前後であって、深さ方向全域に亘って一定になっている。エッチングの中でも、特にプラズマエッチングを用いることによって、第1溝f44を高精度に形成することができる。
基板f30における第1溝f44の全体形状は、平面視でレジストパターンf41の開口f42(図141参照)と一致する格子状になっている。そして、基板f30の表面f30Aでは、各素子f5が形成されたチップ部品領域Yのまわりを第1溝f44における矩形枠体部分(境界領域Z)が取り囲んでいる。基板f30において素子f5が形成された部分は、チップ抵抗器f1の半製品f50である。基板f30の表面f30Aでは、第1溝f44に取り囲まれたチップ部品領域Yに半製品f50が1つずつ位置していて、これらの半製品f50は、行列状に整列配置されている。
図140Bに示すように第1溝f44が形成された後、レジストパターンf41が除去され、図140Cに示すように、ダイシングソーf47を有するダイシングマシン(図示せず)が稼動される。ダイシングソーf47は、円板形状の砥石であって、その周端面に切断歯部が形成されている。ダイシングソーf47の幅Q(厚み)は、第1溝f44の幅Mよりも小さい。ここで、第1溝f44の中央位置(互いに対向する1対の側面f44Aから等距離にある位置)に、ダイシングラインUが設定される。ダイシングソーf47は、その厚さ方向における中央位置47Aが平面視でダイシングラインUに一致した状態で、第1溝f44内をダイシングラインUに沿って移動し、その際、第1溝f44の底面f44Bから基板f30を削る。ダイシングソーf47の移動が完了すると、基板f30には、第1溝f44の底面f44Bから掘り下がった所定深さの第2溝f48が形成される。
第2溝f48は、第1溝f44の底面f44Bから連続して、所定深さで基板f30の裏面f30B側へ窪んでいる。第2溝f48は、互いに対向する1対の側面f48Aと、当該1対の側面f48Aの下端(基板f30の裏面f30B側の端)の間を結ぶ底面f48Bとによって区画されている。第1溝f44の底面f44Bを基準とした第2溝f48の深さは、完成したチップ抵抗器f1の厚さTの半分程度であり、第2溝f48の幅(対向する側面f48Aの間隔)は、ダイシングソーf47の幅Qと同じであって、深さ方向全域に亘って一定になっている。第1溝f44および第2溝f48において、基板f30の厚さ方向に隣り合う側面f44Aと側面f48Aとの間には、当該厚さ方向に直交する方向(基板f30の表面f30Aに沿う方向)に延びる段差f49が形成されている。そのため、連続している第1溝f44および第2溝f48のまとまりは、裏面f30B側へ向けて細くなる凸状になっている。側面f44Aが、完成したチップ抵抗器f1における各側面(側面f2C〜f2Fのそれぞれ)の粗面領域Sとなり、側面f48Aが、チップ抵抗器f1における各側面の筋状パターン領域Pとなり、段差f49が、チップ抵抗器f1における各側面の段差Nとなる。
ここで、エッチングによって第1溝f44を形成することによって、各側面f44Aおよび底面f44Bは、不規則パターンのざらざらした粗面になっている。一方、ダイシングソーf47によって第2溝f48を形成することによって、各側面f48Aには、ダイシングソーf47の研削跡をなす多数の筋が規則的なパターンで残っている。この筋は、側面f48Aをエッチングしたとしても完全に消すことができず、完成したチップ抵抗器f1では、前述した筋Vとなる(図131(a)参照)。
次いで、図140Dに示すようにマスクf65を用いたエッチングによって、絶縁膜f45を選択的に除去する。マスクf65では、絶縁膜f45において平面視で各パッド領域f22A(図139参照)に一致する部分に、開口f66が形成されている。これにより、エッチングによって、絶縁膜f45において開口f66と一致する部分が除去され、当該部分には、開口f25が形成される。これにより、絶縁膜f45は、開口f25において各パッド領域f22Aを露出させるように形成されたことになる。1つの半製品f50につき、開口f25は2つ形成される。
各半製品f50において、絶縁膜f45に2つの開口f25を形成した後に、抵抗測定装置(図示せず)のプローブf70を各開口f25のパッド領域f22Aに接触させて、素子f5の全体の抵抗値を検出する。そして、絶縁膜f45越しにレーザ光(図示せず)を任意のヒューズF(図132参照)に照射することによって、前述したトリミング対象領域Xの配線膜f22をレーザ光でトリミングして、当該ヒューズFを溶断する。このようにして、必要な抵抗値となるようにヒューズFを溶断(トリミング)することによって、前述したように、半製品f50(換言すれば、チップ抵抗器f1)全体の抵抗値を調整できる。このとき、絶縁膜f45が素子f5を覆うカバー膜となっているので、溶断の際に生じた破片などが素子f5に付着して短絡が生じることを防止できる。また、絶縁膜f45がヒューズF(抵抗体膜f21)を覆っていることから、レーザ光のエネルギーをヒューズFに蓄えてヒューズFを確実に溶断することができる。
その後、CVD法によって絶縁膜f45上にSiNを形成し、絶縁膜f45を厚くする。このとき、図140Eに示すように、第1溝f44および第2溝f48の内周面(前述した側面f44A、底面f44B、側面f48Aおよび底面f48B)の全域にも絶縁膜f45が形成される。そのため、絶縁膜f45は、前述した段差f49上にも形成されている。第1溝f44および第2溝f48のそれぞれの内周面における絶縁膜f45(図140Eに示された状態の絶縁膜f45)は、1000Å〜5000Å(ここでは、約3000Å)の厚さを有している。このとき、絶縁膜f45の一部は、各開口f25に入り込んで開口f25を塞いでいる。
その後、ポリイミドからなる感光性樹脂の液体を、基板f30に対して、絶縁膜f45の上からスプレー塗布して、図140Eに示すように感光性樹脂の樹脂膜f46を形成する。この際、当該液体が第1溝f44および第2溝f48内に入り込まないように、平面視で第1溝f44および第2溝f48だけを覆うパターンを有するマスク(図示せず)越しに、当該液体が基板f30に対して塗布される。その結果、当該液状の感光性樹脂は、基板f30上だけに形成され、基板f30上において、樹脂膜f46(樹脂膜)となる。表面f30A上の樹脂膜f46の表面f46Aは、表面f30Aに沿って平坦になっている。
なお、当該液体が第1溝f44および第2溝f48内に入り込んでいないので、第1溝f44および第2溝f48内には、樹脂膜f46が形成されていない。また、感光性樹脂の液体をスプレー塗布する以外に、当該液体をスピン塗布したり、感光性樹脂からなるシートを基板f30の表面f30Aに貼り付けたりすることによって、樹脂膜f46を形成してもよい。
次いで、樹脂膜f46に熱処理(キュア処理)を施す。これにより、樹脂膜f46の厚みが熱収縮するとともに、樹脂膜f46が硬化して膜質が安定する。
次いで、図140Fに示すように、樹脂膜f46をパターニングし、表面f30A上の樹脂膜f46において平面視で配線膜f22の各パッド領域f22A(開口f25)と一致する部分を選択的に除去する。具体的には、平面視で各パッド領域f22Aに整合(一致)するパターンの開口f61が形成されたマスクf62を用いて、樹脂膜f46を、当該パターンで露光して現像する。これにより、各パッド領域f22Aの上方で樹脂膜f46が分離されて開口f25が形成される。この際、樹脂膜f46において開口f25を縁取っている部分が熱収縮し、当該部分において開口f25を区画する区画面f46Bは、基板f30の厚さ方向に対して交差する傾斜面になる。これによって、開口f25は、前述したように、樹脂膜f46の表面f46A(樹脂膜f24の表面f24Cになる)に向かうのに従って広がった状態になる。
次いで、図示しないマスクを用いたRIEによって各パッド領域f22A上の絶縁膜f45が除去されることで、各開口f25が開放されてパッド領域f22Aが露出される。
次いで、無電解めっきによって、Ni、PdおよびAuを積層することで構成されたNi/Pd/Au積層膜を各開口f25におけるパッド領域f22A上に形成することによって、図140Gに示すように、パッド領域f22A上に第1接続電極f3および第2接続電極f4を形成する。
図142は、第1接続電極および第2接続電極の製造工程を説明するための図である。
詳しくは、図142を参照して、まず、パッド領域f22Aの表面が浄化されることで、当該表面の有機物(炭素のしみ等のスマットや油脂性の汚れも含む)が除去(脱脂)される(ステップS1)。次いで、当該表面の酸化膜が除去される(ステップS2)。次いで、当該表面においてジンケート処理が実施されて、当該表面における(配線膜f22の)AlがZnに置換される(ステップS3)。次いで、当該表面上のZnが硝酸等で剥離されて、パッド領域f22Aでは、新しいAlが露出される(ステップS4)。
次いで、パッド領域f22Aをめっき液に浸けることによって、パッド領域f22Aにおける新しいAlの表面にNiめっきが施される。これにより、めっき液中のNiが化学的に還元析出されて、当該表面にNi層f33が形成される(ステップS5)。
次いで、Ni層f33を別のめっき液に浸けることによって、当該Ni層f33の表面にPdめっきが施される。これにより、めっき液中のPdが化学的に還元析出されて、当該Ni層f33の表面にPd層f34が形成される(ステップS6)。
次いで、Pd層f34をさらに別のめっき液に浸けることによって、当該Pd層f34の表面にAuめっきが施される。これにより、めっき液中のAuが化学的に還元析出されて、当該Pd層f34の表面にAu層f35が形成される(ステップS7)。これによって、第1接続電極f3および第2接続電極f4が形成され、形成後の第1接続電極f3および第2接続電極f4を乾燥させると(ステップS8)、第1接続電極f3および第2接続電極f4の製造工程が完了する。なお、前後するステップの間には、半製品f50を水で洗浄する工程が適宜実施される。また、ジンケート処理は複数回実施されてもよい。
図140Gでは、各半製品f50において第1接続電極f3および第2接続電極f4が形成された後の状態を示している。第1接続電極f3および第2接続電極f4のそれぞれでは、表面f3A,f4Aが、樹脂膜f46の表面f46Aと面一になっている。また、樹脂膜f46において開口f25を区画する区画面f46Bが前述したように傾斜しているのに応じて、第1接続電極f3および第2接続電極f4のそれぞれでは、表面f3A,f4Aにおいて開口f25の縁側の端部が、基板f30の裏面f30B側へ湾曲している。そのため、第1接続電極f3および第2接続電極f4のそれぞれでは、Ni層f33、Pd層f34およびAu層f35のそれぞれにおける開口f25の縁側の端部が、基板f30の裏面f30B側へ湾曲している。
以上のように、第1接続電極f3および第2接続電極f4を無電解めっきによって形成するので、第1接続電極f3および第2接続電極f4を電解めっきによって形成する場合に比べて、第1接続電極f3および第2接続電極f4についての形成工程の工程数(たとえば、電解めっきで必要となるリソグラフィ工程やレジストマスクの剥離工程等)を削減してチップ抵抗器f1の生産性を向上できる。さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる第1接続電極f3および第2接続電極f4についての形成位置にずれが生じないので、第1接続電極f3および第2接続電極f4の形成位置精度を向上して歩留まりを向上できる。また、樹脂膜f24から露出されたパッド領域f22Aを無電解めっきすることによって、当該パッド領域f22A上だけに第1接続電極f3および第2接続電極f4を形成することができる。
また、電解めっきの場合には、めっき液にNiやSnが含有されている場合が一般的である。そのため、第1接続電極f3および第2接続電極f4の表面f3A,f4Aに残ったSnが酸化されることによって、第1接続電極f3および第2接続電極f4と実装基板f9の接続端子f88(図131(b)参照)との接続不良が生じ得るが、無電解めっきを用いる第6参考例では、そのような問題はない。
このように第1接続電極f3および第2接続電極f4が形成されてから、第1接続電極f3および第2接続電極f4間での通電検査が行われた後に、基板f30が裏面f30Bから研削される。
具体的には、図140Hに示すように、PET(ポリエチレンテレフタレート)からなる薄板状であって粘着面f72を有する支持テープf71が、粘着面f72において、各半製品f50における第1接続電極f3および第2接続電極f4側(つまり、表面f30A)に貼着される。これにより、各半製品f50が支持テープf71に支持される。ここで、支持テープf71として、たとえば、ラミネートテープを用いることができる。
各半製品f50が支持テープf71に支持された状態で、基板f30を裏面f30B側から研削する。研削によって、裏面f30Bが第2溝f48の底面f48B(図140G参照)に到達するまで基板f30が薄型化されると、隣り合う半製品f50を連結するものがなくなるので、第1溝f44および第2溝f48を境界として基板f30が分割され、半製品f50が個別に分離してチップ抵抗器f1の完成品となる。つまり、第1溝f44および第2溝f48(換言すれば、境界領域Z)において基板f30が切断(分断)され、これによって、個々のチップ抵抗器f1が切り出される。裏面f30Bを研削した後の基板f30(基板f2)の厚さは、150μm〜400μm(150μm以上400μm以下)である。
完成した各チップ抵抗器f1では、第1溝f44の側面f44Aをなしていた部分が、基板f2の側面f2C〜f2Fのいずれかの粗面領域Sとなり、第2溝f48の側面f48Aをなしていた部分が、基板f2の側面f2C〜f2Fのいずれかの筋状パターン領域Pとなり、側面f44Aと側面f48Aとの間の段差f49が、前述した段差Nとなる。そして、完成した各チップ抵抗器f1では、裏面f30Bが裏面f2Bとなる。つまり、前述したように第1溝f44および第2溝f48を形成する工程(図140Bおよび図140C参照)は、側面f2C〜f2Fを形成する工程に含まれる。また、絶縁膜f45がパッシベーション膜f23となり、樹脂膜f46が樹脂膜f24となる。
たとえば、エッチングによって形成された第1溝f44(図140B参照)の深さが一様でなくでも、ダイシングソーf47によって第2溝f48を形成すれば(図140C参照)、第1溝f44および第2溝f48の全体の深さ(基板f30の表面f30Aから第2溝f48の底までの深さ)は一様になる。そのため、基板f30の裏面f30Bを研削してチップ抵抗器f1を個片化するときに、基板f30から分離されるまでのチップ抵抗器f1間の時間差を少なくして各チップ抵抗器f1をほぼ同時に基板f30から分離することができる。これにより、先に分離されたチップ抵抗器f1が基板f30と衝突を繰り返すことによってチップ抵抗器f1にチッピングが生じるといった不具合を抑制できる。また、チップ抵抗器f1の表面f2A側の角部(コーナー部f11)は、エッチングで形成された第1溝f44によって区画されているので、コーナー部f11では、ダイシングソーf47によって区画される場合と比べて、チッピングが生じにくい。以上の結果、チップ抵抗器f1の個片化に際してチッピングを抑制でき、かつ個片化不良が生じることを回避できる。つまり、チップ抵抗器f1の表面f2A側におけるコーナー部f11(図131(a)参照)における形状のコントロールが可能となる。また、第1溝f44および第2溝f48の両方をエッチングによって形成する場合に比べて、チップ抵抗器f1の個片化にかかる時間を短縮して、チップ抵抗器f1の生産性を向上することもできる。
特に、個片化されたチップ抵抗器f1における基板f2の厚さが150μm〜400μmと比較的大きい場合には、エッチングだけで基板f30の表面f30Aから第2溝f48の底面f48Bまで到達する溝(図140C参照)を形成するのは困難であるし、時間がかかる。しかし、このような場合であっても、エッチングおよびダイシングソーf47によるダイシングを併用して第1溝f44および第2溝f48を形成してから基板f30の裏面f30Bを研削することによって、チップ抵抗器f1の個片化にかかる時間を短縮できる。よって、チップ抵抗器f1の生産性を向上することができる。
また、ダイシングによって第2溝f48を基板f30の裏面f30Bまで到達させてしまうと(第2溝f48が基板f30を貫通するようにすると)、完成したチップ抵抗器f1では、裏面f2Bと側面f2C〜f2Fとのコーナー部にチッピングが生じ得る。しかし、第6参考例のように第2溝f48が裏面f30Bまで到達しないようにハーフダイシングしてから(図140C参照)、裏面f30Bを研磨すれば、裏面f2Bと側面f2C〜f2Fとのコーナー部にチッピングが生じにくい。
また、エッチングだけで基板f30の表面f30Aから第2溝f48の底面f48Bまで到達する溝を形成すると、エッチングレートのばらつきによって、完成後の溝の側面は基板f2の厚さ方向に沿わず、溝の断面が矩形状になりにくい。つまり、溝の側面にばらつきが生じる。しかし、第6参考例のようにエッチングおよびダイシングを併用することによって、エッチングだけの場合に比べて、第1溝f44および第2溝f48の全体の溝側面(側面f44Aおよび側面f48Aのそれぞれ)におけるばらつきを低減して、当該溝側面を基板f2の厚さ方向に沿わせることができる。
また、ダイシングソーf47の幅Qが第1溝f44の幅Mよりも小さいので、ダイシングソーf47によって形成された第2溝f48の幅Qは、第1溝f44の幅Mよりも小さくなり、第2溝f48は、第1溝f44の内側に位置する(図140C参照)。そのため、ダイシングソーf47によって第2溝f48を形成するときに、ダイシングソーf47が第1溝f44の幅を広げてしまうことはない。よって、第1溝f44によって区画されるはずのチップ抵抗器f1の表面f2A側のコーナー部f11がダイシングソーf47によって区画されてしまってコーナー部f11にチッピングが生じることを確実に抑制できる。
なお、第2溝f48を形成してから裏面f30Bを研削することでチップ抵抗器f1を個片化しているが、第2溝f48を形成する前に、裏面f30Bを先に研削しておいてから、第2溝f48をダイシングで形成してもよい。また、基板f30を裏面f30B側から第2溝f48の底面f48Bまでエッチングすることによってチップ抵抗器f1を切り出すことも想定される。
以上のように、第1溝f44および第2溝f48を形成してから基板f30を裏面f30B側から研削すれば、基板f30に形成された複数のチップ部品領域Yを一斉に個々のチップ抵抗器f1(チップ部品)に分割できる(複数のチップ抵抗器f1の個片を一度に得ることができる)。よって、複数のチップ抵抗器f1の製造時間の短縮によってチップ抵抗器f1の生産性の向上を図ることができる。ちなみに、直径が8インチの基板f30を用いると50万個程度のチップ抵抗器f1を切り出すことができる。
つまり、チップ抵抗器f1のチップサイズが小さくても、このように先に第1溝f44および第2溝f48を形成しておいてから基板f30を裏面f30Bから研削することによって、チップ抵抗器f1を一度に個片化することができる。
また、エッチングによって第1溝f44を高精度に形成できるので、個々のチップ抵抗器f1において第1溝f44によって区画された側面f2C〜f2Fの粗面領域S側では、外形寸法精度の向上を図ることができる。特に、プラズマエッチングを用いれば、第1溝f44を一層高精度に形成できる。また、レジストパターンf41(図141参照)に応じて、第1溝f44の間隔を微細化できるので、隣り合う第1溝f44の間に形成されるチップ抵抗器f1の小型化を図ることができる。また、エッチングの場合には、チップ抵抗器f1の側面f2C〜f2Fの粗面領域Sにおいて隣り合うもの同士のコーナー部f11(図131(a)参照)にチッピングが生じることを低減でき、チップ抵抗器f1の外観の向上を図ることができる。
なお、完成したチップ抵抗器f1における基板f2の裏面f2Bを研磨やエッチングすることによって鏡面化して裏面f2Bを綺麗にしてもよい。
図140Hに示すように完成したチップ抵抗器f1は、支持テープf71から引き剥がされた後に、所定のスペースまで搬送されて当該スペースで保管される。
チップ抵抗器f1を実装基板f9(図131(b)参照)に実装する場合、自動実装機の吸着ノズルf91(図131(b)参照)にチップ抵抗器f1の裏面f2Bを吸着してから吸着ノズルf91を動かすことによって、チップ抵抗器f1を搬送する。このとき、吸着ノズルf91は、裏面f2Bの長手方向における略中央部分に吸着する。そして、図131(b)を参照して、チップ抵抗器f1を吸着した吸着ノズルf91を実装基板f9まで移動させる。実装基板f9には、チップ抵抗器f1の第1接続電極f3および第2接続電極f4に応じて、前述した1対の接続端子f88が設けられている。接続端子f88は、たとえば、Cuからなる。各接続端子f88の表面には、半田f13が当該表面から突出するように設けられている。
そこで、吸着ノズルf91を移動させて実装基板f9に押し付けることで、チップ抵抗器f1において、第1接続電極f3を一方の接続端子f88の半田f13に接触させ、第2接続電極f4を他方の接続端子f88の半田f13に接触させる。この状態で、半田f13を加熱すると、半田f13が溶融する。その後、半田f13が冷却されて固まると、第1接続電極f3と当該一方の接続端子f88とが半田f13を介して接合し、第2接続電極f4と当該他方の接続端子f88とが半田f13を介して接合し、実装基板f9へのチップ抵抗器f1の実装が完了する。
図143は、完成したチップ抵抗器をエンボスキャリアテープに収容する様子を説明するための模式図である。
一方、図140Hに示すように完成したチップ抵抗器f1を、図143に示すエンボスキャリアテープf92に収容する場合もある。
エンボスキャリアテープf92は、たとえば、ポリカーボネート樹脂等で形成されたテープ(帯状体)である。エンボスキャリアテープf92には、多数のポケットf93が、エンボスキャリアテープf92の長手方向に並ぶように形成されている。各ポケットf93は、エンボスキャリアテープf92の一方の面(裏面)へ窪む凹状の空間として区画されている。
完成したチップ抵抗器f1(図140H参照)をエンボスキャリアテープf92に収容する場合、搬送装置の吸着ノズルf91(図131(b)参照)にチップ抵抗器f1の裏面f2B(長手方向における略中央部分)を吸着してから吸着ノズルf91を動かすことによって、チップ抵抗器f1を支持テープf71から引き剥がす。そして、吸着ノズルf91をエンボスキャリアテープf92のポケットf93に対向する位置まで移動させる。このとき、吸着ノズルf91に吸着されたチップ抵抗器f1では、表面f2A側の第1接続電極f3および第2接続電極f4および樹脂膜f24がポケットf93に対向している。
ここで、チップ抵抗器f1をエンボスキャリアテープf92に収容する場合、エンボスキャリアテープf92は、平坦な支持台f95の上に載せられている。吸着ノズルf91をポケットf93側へ移動させて(太線矢印参照)、表面f2A側がポケットf93に対向した姿勢にあるチップ抵抗器f1を、ポケットf93内へ収容する。そして、チップ抵抗器f1の表面f2A側がポケットf93の底93Aに接触すると、エンボスキャリアテープf92に対するチップ抵抗器f1の収容が完了する。吸着ノズルf91を移動させることでチップ抵抗器f1の表面f2A側をポケットf93の底93Aに接触させるとき、表面f2A側の第1接続電極f3および第2接続電極f4および樹脂膜f24は、支持台f95によって支持された底93Aに対して押し付けられる。
エンボスキャリアテープf92に対するチップ抵抗器f1の収容が完了してから、エンボスキャリアテープf92の表面には、剥離カバーf94が貼り付けられ、各ポケットf93の内部が剥離カバーf94によって密閉される。これにより、各ポケットf93内に異物が侵入することが防止される。エンボスキャリアテープf92からチップ抵抗器f1を取り出す場合には、剥離カバーf94がエンボスキャリアテープf92から剥がされてポケットf93が開放される。その後、自動実装機によって、ポケットf93からチップ抵抗器f1が取り出されて、前述したように実装される。
このようにチップ抵抗器f1を実装する場合や、チップ抵抗器f1をエンボスキャリアテープf92に収容する場合や、さらにはチップ抵抗器f1に対して応力試験を行う場合において、チップ抵抗器f1の裏面f2B(長手方向における略中央部分)に力をかけて第1接続電極f3および第2接続電極f4を何か(「被接触部」ということにする)に押し付けようとすると、基板f2の表面f2Aに応力が作用する。なお、当該被接触部とは、チップ抵抗器f1を実装する場合には、実装基板f9であり、チップ抵抗器f1をエンボスキャリアテープf92へ収容する時には、支持台f95によって支持されたポケットf93の底93Aであり、応力試験時には、応力を受けるチップ抵抗器f1を支える支持面である。
この場合において、基板f2の表面f2Aにおける樹脂膜f24の高さH(図139参照)が、第1接続電極f3および第2接続電極f4のそれぞれの高さJ(図139参照)未満であって、第1接続電極f3および第2接続電極f4の表面f3A,f4Aが基板f2の表面f2Aから最も突出している(つまり、樹脂膜f24が薄い)チップ抵抗器f1が考えられる(後述する図144参照)。このようなチップ抵抗器f1は、表面f2A側では、前述した被接触部に対して第1接続電極f3および第2接続電極f4だけで接触(2点接触)するので、チップ抵抗器f1にかかる応力は、第1接続電極f3および第2接続電極f4のそれぞれと基板f2との接合部に集中する。これによって、チップ抵抗器f1の電気的特性が悪化する虞がある。さらには、当該応力によって、チップ抵抗器f1内(特に、基板f2の長手方向における略中央部分)に歪みが生じ、ひどい場合には当該略中央部分を起点として基板f2が割れてしまう虞がある。
しかしながら、第6参考例では、前述したように、樹脂膜f24の高さHは、第1接続電極f3および第2接続電極f4のそれぞれの高さJ以上となるように、樹脂膜f24が厚くなっている(図139参照)。よって、チップ抵抗器f1にかかる応力は、第1接続電極f3および第2接続電極f4だけでなく樹脂膜f24によっても受け止められる。つまり、チップ抵抗器f1において応力を受ける部分の面積を増大させることができるので、チップ抵抗器f1にかかる応力を分散できる。これにより、チップ抵抗器f1において第1接続電極f3および第2接続電極f4に対する応力の集中を抑制できる。特に、樹脂膜f24の表面f24Cによって、チップ抵抗器f1にかかる応力をより効果的に分散できる。これにより、チップ抵抗器f1に対する応力の集中を一層抑制できるので、チップ抵抗器f1の強度向上を図ることができる。その結果、実装時や耐久試験時やエンボスキャリアテープf92への収容時におけるチップ抵抗器f1の破壊を抑制できる。その結果、実装やエンボスキャリアテープf92への収容における歩留まりを向上させることができ、さらに、チップ抵抗器f1が壊れにくいことからチップ抵抗器f1の取扱い性を向上させることもできる。
次に、チップ抵抗器f1の変形例について説明する。図144〜図148は、第1〜第5変形例に係るチップ抵抗器の模式的な断面図である。第1〜第5変形例において、これまでチップ抵抗器f1で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。
第1接続電極f3および第2接続電極f4に関し、図139では、第1接続電極f3の表面f3Aおよび第2接続電極f4の表面f4Aが、樹脂膜f24の表面f24Cと面一になっている。実装時等にチップ抵抗器f1にかかる応力を分散することを考慮しないのであれば、図144に示す第1変形例のように、第1接続電極f3の表面f3Aおよび第2接続電極f4の表面f4Aは、基板f2の表面f2Aから離れる方向(図144では上方)へ向けて樹脂膜f24の表面f24Cよりも突出していてもよい。このとき、樹脂膜f24の高さHは、第1接続電極f3および第2接続電極f4のそれぞれの高さJよりも低くなる。
逆に、図139の場合よりも、実装時等にチップ抵抗器f1にかかる応力を分散したいのであれば、図145に示す第2変形例のように、樹脂膜f24の高さHを第1接続電極f3および第2接続電極f4のそれぞれの高さJよりも高くするとよい。これにより、樹脂膜f24が厚くなって、第1接続電極f3の表面f3Aおよび第2接続電極f4の表面f4Aが、樹脂膜f24の表面f24Cよりも、基板f2の表面f2A側(図144では下方)へずれる。この場合には、第1接続電極f3および第2接続電極f4が、樹脂膜f24の表面f24Cよりも基板f2側へ埋没した状態になっているので、前述した第1接続電極f3および第2接続電極f4における2点接触自体が発生しない。そのため、チップ抵抗器f1に対する応力の集中を一層抑制できる。ただし、第2変形例のチップ抵抗器f1を実装基板f9に実装する場合には、実装基板f9の各接続端子f88上の半田f13を、第1接続電極f3の表面f3Aおよび第2接続電極f4の表面f4Aに届くように厚くしておいて、第1接続電極f3および第2接続電極f4と半田f13との接続不良を予防しておく必要がある(図131(b)参照)。
また、基板f2の表面f2A上の絶縁層f20では、その端面f20A(平面視で表面f2Aの縁部f85と一致する部分)が、基板f2の厚さ方向(図139、図144および図145では上下方向)に延びているが、図146〜図148に示すように、傾斜していてもよい。詳しくは、絶縁層f20の端面f20Aは、基板f2の表面f2Aから絶縁層f20の表面へ近付くのに従って基板f2の内方へ向かうように傾斜している。このような端面f20Aに応じて、パッシベーション膜f23において当該端面f20Aを覆っている部分(前述した端部f23C)も、端面f20Aに沿って傾斜している。
図146〜図148に示す第3〜第5変形例のチップ抵抗器f1では、樹脂膜f24の縁24Aの位置に違いがある。
まず、図146に示す第3変形例のチップ抵抗器f1は、絶縁層f20の端面f20Aおよびパッシベーション膜f23の端部f23Cが傾斜している点以外では、図139のチップ抵抗器f1と同じである。そのため、平面視において、樹脂膜f24の縁24Aは、パッシベーション膜f23の側面被覆部f23Bと整合していて、側面被覆部f23Bの厚み分だけ、基板f2の表面f2Aの縁部f85(基板f2の表面f2A側の端縁)よりも外側に位置している。このように縁24Aを側面被覆部f23Bと整合させたければ、前述した樹脂膜f46を形成するために感光性樹脂の液体をスプレー塗布する際において(図140E参照)、図示しないマスクを用いて当該液体が第1溝f44および第2溝f48内に入り込まないようにしておく必要がある。または、当該液体が第1溝f44および第2溝f48内に入り込んだとしても、その後に樹脂膜f46をパターニングする際に(図140F参照)、マスクf62において平面視で第1溝f44および第2溝f48と一致する部分にも開口f61を形成しておくとよい。そうすれば、樹脂膜f46のパターニングによって、第1溝f44および第2溝f48内の樹脂膜f46を除去し、樹脂膜f24の縁24Aを側面被覆部f23Bと整合させることができる。
ここで、樹脂膜f24は、樹脂製であることから、衝撃によりクラックが生じるおそれが少ない。そのため、樹脂膜f24が、基板f2の表面f2A(特に、素子f5およびヒューズF)と、基板f2の表面f2Aの縁部f85とを衝撃から確実に保護できるので、耐衝撃性に優れたチップ抵抗器f1を提供することができる。
一方、図147に示す第4変形例のチップ抵抗器f1では、平面視において、樹脂膜f24の縁24Aは、パッシベーション膜f23の側面被覆部f23Bと整合しておらず、側面被覆部f23Bよりも内方、詳しくは、基板f2の表面f2Aの縁部f85よりも基板f2の内方に後退している。この場合にも、樹脂膜f24が、基板f2の表面f2A(特に、素子f5およびヒューズF)を衝撃から確実に保護できるので、耐衝撃性に優れたチップ抵抗器f1を提供することができる。樹脂膜f24の縁24Aを基板f2の内方に後退させるためには、樹脂膜f46をパターニングする際に、マスクf62において平面視で基板f2(基板f30)の縁部f85と重なる部分にも開口f61を形成しておくとよい(図140F参照)。そうすれば、樹脂膜f46のパターニングによって、平面視で基板f2(基板f30)の縁部f85と重なる領域の樹脂膜f46を除去し、結果として、樹脂膜f24の縁24Aを基板f2の内方に後退させることができる。
そして、図148に示す第5変形例のチップ抵抗器f1では、平面視において、樹脂膜f24の縁24Aは、パッシベーション膜f23の側面被覆部f23Bと整合していない。詳しくは、樹脂膜f24は、側面被覆部f23Bよりも外方に張り出していて、側面被覆部f23Bの全域を外から覆っている。つまり、第5変形例では、樹脂膜f24は、パッシベーション膜f23の表面被覆部f23Aおよび側面被覆部f23Bの両方を覆っている。この場合、樹脂膜f24が、基板f2の表面f2A(特に、素子f5およびヒューズF)と、基板f2の側面f2C〜f2Fとを衝撃から確実に保護できるので、耐衝撃性に優れたチップ抵抗器f1を提供することができる。樹脂膜f24が表面被覆部f23Aおよび側面被覆部f23Bの両方を覆いたいのであれば、前述した樹脂膜f46を形成するために感光性樹脂の液体をスプレー塗布する際において(図140E参照)、当該液体が第1溝f44および第2溝f48内に入り込んで側面被覆部f23Bに付着するようにすればよい。なお、前述したように当該液体をスピン塗布する場合には、当該液体が膜状にならずに第1溝f44および第2溝f48を完全に埋めてしまうので好ましくない。一方、感光性樹脂からなるシートを基板f30の表面f30Aに貼り付けたりすることで樹脂膜f46を形成する場合には、当該シートは第1溝f44および第2溝f48内に入り込めないから、側面被覆部f23Bの全域を覆うことができないので好ましくない。よって、樹脂膜f24が表面被覆部f23Aおよび側面被覆部f23Bの両方を覆うためには、感光性樹脂の液体をスプレー塗布するのが有効である。
以上、第6参考例の実施形態について説明してきたが、第6参考例はさらに他の形態で実施することもできる。たとえば、第6参考例のチップ部品の一例として、前述した実施形態では、チップ抵抗器f1を開示したが、第6参考例は、チップコンデンサやチップインダクタやチップダイオードといったチップ部品にも適用できる。以下では、チップコンデンサについて説明する。
図149は、第6参考例の他の実施形態に係るチップコンデンサの平面図である。図150は、図149の切断面線CL−CLから見た断面図である。図151は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。
これから述べるチップコンデンサf101において、前述したチップ抵抗器f1で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。チップコンデンサf101において、チップ抵抗器f1で説明した部分と同一の参照符号が付された部分は、特に言及しない限り、チップ抵抗器f1で説明した部分と同じ構成を有していて、チップ抵抗器f1で説明した部分と同じ作用効果を奏することができる。
図149を参照して、チップコンデンサf101は、チップ抵抗器f1と同様に、基板f2と、基板f2上(基板f2の表面f2A側)に配置された第1接続電極f3と、同じく基板f2上に配置された第2接続電極f4とを備えている。基板f2は、この実施形態では、平面視において矩形形状を有している。基板f2の長手方向両端部に第1接続電極f3および第2接続電極f4がそれぞれ配置されている。第1接続電極f3および第2接続電極f4は、この実施形態では、基板f2の短手方向に延びたほぼ矩形の平面形状を有している。基板f2の表面f2Aには、第1接続電極f3および第2接続電極f4の間のキャパシタ配置領域f105内に、複数のキャパシタ要素C1〜C9が配置されている。複数のキャパシタ要素C1〜C9は、前述した素子f5を構成する複数の素子要素(キャパシタ素子)であり、複数のヒューズユニットf107(前述したヒューズFに相当する)を介してそれぞれ第2接続電極f4に対して切り離し可能となるように電気的に接続されている。これらのキャパシタ要素C1〜C9によって構成された素子f5は、キャパシタ回路網になっている。
図150および図151に示されているように、基板f2の表面f2Aには絶縁層f20が形成されていて、絶縁層f20の表面に下部電極膜f111が形成されている。下部電極膜f111は、キャパシタ配置領域f105のほぼ全域にわたっている。さらに、下部電極膜f111は、第1接続電極f3の直下の領域にまで延びて形成されている。より具体的には、下部電極膜f111は、キャパシタ配置領域f105においてキャパシタ要素C1〜C9の共通の下部電極として機能するキャパシタ電極領域f111Aと、第1接続電極f3の直下に配置される外部電極引き出しのためのパッド領域f111B(パッド)とを有している。キャパシタ電極領域f111Aがキャパシタ配置領域f105に位置していて、パッド領域f111Bが第1接続電極f3の直下に位置して第1接続電極f3に接触している。
キャパシタ配置領域f105において下部電極膜f111(キャパシタ電極領域f111A)を覆って接するように容量膜(誘電体膜)f112が形成されている。容量膜f112は、キャパシタ電極領域f111A(キャパシタ配置領域f105)の全域にわたって形成されている。容量膜f112は、この実施形態では、さらにキャパシタ配置領域f105外の絶縁層f20を覆っている。
容量膜f112の上には、上部電極膜f113が容量膜f112に接するように形成されている。図149では、明瞭化のために、上部電極膜f113を着色して示してある。上部電極膜f113は、キャパシタ配置領域f105に位置するキャパシタ電極領域f113Aと、第2接続電極f4の直下に位置して第2接続電極f4に接触するパッド領域f113B(パッド)と、キャパシタ電極領域f113Aとパッド領域f113Bとの間に配置されたヒューズ領域f113Cとを有している。
キャパシタ電極領域f113Aにおいて、上部電極膜f113は、複数の電極膜部分(上部電極膜部分)f131〜f139に分割(分離)されている。この実施形態では、各電極膜部分f131〜f139は、いずれも矩形形状に形成されていて、ヒューズ領域f113Cから第1接続電極f3に向かって帯状に延びている。複数の電極膜部分f131〜f139は、複数種類の対向面積で、容量膜f112を挟んで(容量膜f112に接しつつ)下部電極膜f111に対向している。より具体的には、電極膜部分f131〜f139の下部電極膜f111に対する対向面積は、1:2:4:8:16:32:64:128:128となるように定められていてもよい。すなわち、複数の電極膜部分f131〜f139は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が2の等比数列をなすように設定された対向面積を有する複数の電極膜部分f131〜f138(またはf131〜f137,f139)を含む。これによって、各電極膜部分f131〜f139と容量膜f112を挟んで対向する下部電極膜f111と容量膜f112とによってそれぞれ構成される複数のキャパシタ要素C1〜C9は、互いに異なる容量値を有する複数のキャパシタ要素を含む。電極膜部分f131〜f139の対向面積の比が前述の通りである場合、キャパシタ要素C1〜C9の容量値の比は、当該対向面積の比と等しく、1:2:4:8:16:32:64:128:128となる。すなわち、複数のキャパシタ要素C1〜C9は、公比が2の等比数列をなすように容量値が設定された複数のキャパシタ要素C1〜C8(またはC1〜C7,C9)を含むことになる。
この実施形態では、電極膜部分f131〜135は、幅が等しく、長さの比を1:2:4:8:16に設定した帯状に形成されている。また、電極膜部分f135,f136,f137,f138,f139は、長さが等しく、幅の比を1:2:4:8:8に設定した帯状に形成されている。電極膜部分f135〜f139は、キャパシタ配置領域f105の第2接続電極f4側の端縁から第1接続電極f3側の端縁までの範囲に渡って延びて形成されており、電極膜部分f131〜f134は、それよりも短く形成されている。
パッド領域f113Bは、第2接続電極f4とほぼ相似形に形成されており、ほぼ矩形の平面形状を有している。図150に示すように、パッド領域f113Bにおける上部電極膜f113は、第2接続電極f4に接している。
ヒューズ領域f113Cは、パッド領域f113Bの一つの長辺(基板f2の周縁に対して内方側の長辺)に沿って配置されている。ヒューズ領域f113Cは、パッド領域f113Bの前記1つの長辺に沿って配列された複数のヒューズユニットf107を含む。
ヒューズユニットf107は、上部電極膜f113のパッド領域f113Bと同じ材料で一体的に形成されている。複数の電極膜部分f131〜f139は、1つまたは複数個のヒューズユニットf107と一体的に形成されていて、それらのヒューズユニットf107を介してパッド領域f113Bに接続され、このパッド領域f113Bを介して第2接続電極f4に電気的に接続されている。図149に示すように、面積の比較的小さな電極膜部分f131〜f136は、一つのヒューズユニットf107によってパッド領域f113Bに接続されており、面積の比較的大きな電極膜部分f137〜f139は複数個のヒューズユニットf107を介してパッド領域f113Bに接続されている。全てのヒューズユニットf107が用いられる必要はなく、この実施形態では、一部のヒューズユニットf107は未使用である。
ヒューズユニットf107は、パッド領域f113Bとの接続のための第1幅広部f107Aと、電極膜部分f131〜f139との接続のための第2幅広部f107Bと、第1および第2幅広部f107A,7Bの間を接続する幅狭部f107Cとを含む。幅狭部f107Cは、レーザ光によって切断(溶断)することができるように構成されている。それによって、電極膜部分f131〜f139のうち不要な電極膜部分を、ヒューズユニットf107の切断によって第1および第2接続電極f3,f4から電気的に切り離すことができる。
図149および図151では図示を省略したが、図150に表れている通り、上部電極膜f113の表面を含むチップコンデンサf101の表面は、前述したパッシベーション膜f23によって覆われている。パッシベーション膜f23は、たとえば窒化膜からなっていて、チップコンデンサf101の上面のみならず、基板f2の側面f2C〜f2Fまで延びて、側面f2C〜f2Fの全域をも覆うように形成されている。さらに、パッシベーション膜f23の上には、前述した樹脂膜f24が形成されている。
パッシベーション膜f23および樹脂膜f24は、チップコンデンサf101の表面を保護する保護膜である。これらには、第1接続電極f3および第2接続電極f4に対応する領域に、前述した開口f25がそれぞれ形成されている。開口f25はそれぞれ下部電極膜f111のパッド領域f111Bの一部の領域、上部電極膜f113のパッド領域f113Bの一部の領域を露出させるようにパッシベーション膜f23および樹脂膜f24を貫通している。さらに、この実施形態では、第1接続電極f3に対応した開口f25は、容量膜f112をも貫通している。
開口f25には、第1接続電極f3および第2接続電極f4がそれぞれ埋め込まれている。これにより、第1接続電極f3は下部電極膜f111のパッド領域f111Bに接合しており、第2接続電極f4は上部電極膜f113のパッド領域f113Bに接合している。この実施形態では、第1および第2外部電極f3,f4は、それぞれの表面f3A,f4Aが樹脂膜f24の表面f24Aと略面一になるように形成されている。チップ抵抗器f1と同様に、実装基板f9に対してチップコンデンサf101をフリップチップ接合することができる。
図152は、前記チップコンデンサの内部の電気的構成を示す回路図である。第1接続電極f3と第2接続電極f4との間に複数のキャパシタ要素C1〜C9が並列に接続されている。各キャパシタ要素C1〜C9と第2接続電極f4との間には、一つまたは複数のヒューズユニットf107でそれぞれ構成されたヒューズF1〜F9が直列に介装されている。
ヒューズF1〜F9が全て接続されているときは、チップコンデンサf101の容量値は、キャパシタ要素C1〜C9の容量値の総和に等しい。複数のヒューズF1〜F9から選択した1つまたは2つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサf101の容量値が減少する。
そこで、パッド領域f111B,f113Bの間の容量値(キャパシタ要素C1〜C9の総容量値)を測定し、その後に所望の容量値に応じてヒューズF1〜F9から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み(レーザトリミング)を行うことができる。とくに、キャパシタ要素C1〜C8の容量値が、公比2の等比数列をなすように設定されていれば、最小の容量値(当該等比数列の初項の値)であるキャパシタ要素C1の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。
たとえば、キャパシタ要素C1〜C9の容量値は次のように定められていてもよい。
C1=0.03125pF
C2=0.0625pF
C3=0.125pF
C4=0.25pF
C5=0.5pF
C6=1pF
C7=2pF
C8=4pF
C9=4pF
この場合、0.03125pFの最小合わせ込み精度でチップコンデンサf101の容量を微調整できる。また、ヒューズF1〜F9から切断すべきヒューズを適切に選択することで、10pF〜18pFの間の任意の容量値のチップコンデンサf101を提供することができる。
以上のように、この実施形態によれば、第1接続電極f3および第2接続電極f4の間に、ヒューズF1〜F9によって切り離し可能な複数のキャパシタ要素C1〜C9が設けられている。キャパシタ要素C1〜C9は、異なる容量値の複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。それによって、ヒューズF1〜F9から1つまたは複数のヒューズを選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるチップコンデンサf101を共通の設計で実現することができる。
チップコンデンサf101の各部の詳細について以下に説明を加える。
図149を参照して、基板f2は、たとえば平面視において0.3mm×0.15mm、0.4mm×0.2mmなどの矩形形状(好ましくは、0.4mm×0.2mm以下の大きさ)を有していてもよい。キャパシタ配置領域f105は、概ね、基板f2の短辺の長さに相当する一辺を有する正方形領域となる。基板f2の厚さは、150μm程度であってもよい。図150を参照して、基板f2は、たとえば、裏面側(キャパシタ要素C1〜C9が形成されていない表面)からの研削または研磨によって薄型化された基板であってもよい。基板f2の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。
絶縁層f20は、酸化シリコン膜等の酸化膜であってもよい。その膜厚は、500Å〜2000Å程度であってもよい。
下部電極膜f111は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。アルミニウム膜からなる下部電極膜f111は、スパッタ法によって形成することができる。上部電極膜f113も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。アルミニウム膜からなる上部電極膜f113は、スパッタ法によって形成することができる。上部電極膜f113のキャパシタ電極領域f113Aを電極膜部分f131〜f139に分割し、さらに、ヒューズ領域f113Cを複数のヒューズユニットf107に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。
容量膜f112は、たとえば窒化シリコン膜で構成することができ、その膜厚は500Å〜2000Å(たとえば1000Å)とすることができる。容量膜f112は、プラズマCVD(化学的気相成長)によって形成された窒化シリコン膜であってもよい。
パッシベーション膜f23は、たとえば窒化シリコン膜で構成することができ、たとえばプラズマCVD法によって形成できる。その膜厚は、8000Å程度とされてもよい。樹脂膜f24は、前述の通り、ポリイミド膜その他の樹脂膜で構成することができる。
第1および第2接続電極f3,f4は、たとえば、下部電極膜f111または上部電極膜f113に接するNi層f33と、このNi層f33上に積層したPd層f34と、そのPd層f34上に積層したAu層f35とを積層した積層構造膜からなっていてもよく、たとえば、無電解めっき法で形成することができる。Ni層f33は下部電極膜f111または上部電極膜f113に対する密着性の向上に寄与し、Pd層f34は上部電極膜または下部電極膜の材料と第1および第2接続電極f3,f4の最上層の金との相互拡散を抑制する拡散防止層として機能する。
このようなチップコンデンサf101の製造工程は、素子f5を形成した後のチップ抵抗器f1の製造工程と同じである。
チップコンデンサf101において素子f5(キャパシタ素子)を形成する場合には、まず、前述した基板f30(基板f2)の表面に、熱酸化法および/またはCVD法によって、酸化膜(たとえば酸化シリコン膜)からなる絶縁層f20が形成される。次に、たとえばスパッタ法によって、アルミニウム膜からなる下部電極膜f111が絶縁層f20の表面全域に形成される。下部電極膜f111の膜厚は8000Å程度とされてもよい。次に、その下部電極膜の表面に、下部電極膜f111の最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される。このレジストパターンをマスクとして、下部電極膜がエッチングされることにより、図149等に示したパターンの下部電極膜f111が得られる。下部電極膜f111のエッチングは、たとえば、反応性イオンエッチングによって行うことができる。
次に、たとえばプラズマCVD法によって、窒化シリコン膜等からなる容量膜f112が、下部電極膜f111上に形成される。下部電極膜f111が形成されていない領域では、絶縁層f20の表面に容量膜f112が形成されることになる。次いで、その容量膜f112の上に、上部電極膜f113が形成される。上部電極膜f113は、たとえばアルミニウム膜からなり、スパッタ法によって形成することができる。その膜厚は、8000Å程度とされてもよい。次いで、上部電極膜f113の表面に上部電極膜f113の最終形状に対応したレジストパターンがフォトリソグラフィによって形成される。このレジストパターンをマスクとしたエッチングにより、上部電極膜f113が、最終形状(図149等参照)にパターニングされる。それによって、上部電極膜f113は、キャパシタ電極領域f113Aに複数の電極膜部分f131〜f139に分割された部分を有し、ヒューズ領域f113Cに複数のヒューズユニットf107を有し、それらのヒューズユニットf107に接続されたパッド領域f113Bを有するパターンに整形される。上部電極膜f113が分割されることによって、電極膜部分f131〜f139の数に応じた複数のキャパシタ要素C1〜C9を形成することができる。上部電極膜f113のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウェットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。
以上によって、チップコンデンサf101における素子f5(キャパシタ要素C1〜C9やヒューズユニットf107)が形成される。素子f5が形成された後に、プラズマCVD法によって絶縁膜f45が、素子f5(上部電極膜f113、上部電極膜f113が形成されていない領域における容量膜f112)を全て覆うように形成される(図140A参照)。その後は、第1溝f44および第2溝f48が形成されてから(図140Bおよび図140C参照)、開口f25が形成される(図140D参照)。そして、開口f25から露出された上部電極膜f113のパッド領域f113Bと下部電極膜f111のパッド領域f111Bとにプローブf70を押し当てて、複数のキャパシタ要素C0〜C9の総容量値が測定される(図140D参照)。この測定された総容量値に基づき、目的とするチップコンデンサf101の容量値に応じて、切り離すべきキャパシタ要素、すなわち切断すべきヒューズが選択される。
この状態から、ヒューズユニットf107を溶断するためのレーザトリミングが行われる。すなわち、前記総容量値の測定結果に応じて選択されたヒューズを構成するヒューズユニットf107にレーザ光を当てて、そのヒューズユニットf107の幅狭部f107C(図149参照)が溶断される。これにより、対応するキャパシタ要素がパッド領域f113Bから切り離される。ヒューズユニットf107にレーザ光を当てるとき、カバー膜である絶縁膜f45の働きによって、ヒューズユニットf107の近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズユニットf107が溶断する。これにより、チップコンデンサf101の容量値を確実に目的の容量値とすることができる。
次に、たとえばプラズマCVD法によって、カバー膜(絶縁膜f45)上に窒化シリコン膜が堆積させられ、パッシベーション膜f23が形成される。前述のカバー膜は最終形態において、パッシベーション膜f23と一体化し、このパッシベーション膜f23の一部を構成する。ヒューズの切断後に形成されたパッシベーション膜f23は、ヒューズ溶断の際に同時に破壊されたカバー膜の開口内に入り込み、ヒューズユニットf107の切断面を覆って保護する。したがって、パッシベーション膜f23は、ヒューズユニットf107の切断箇所に異物が入り込んだり水分が侵入したりすることを防ぐ。これにより、信頼性の高いチップコンデンサf101を製造することができる。パッシベーション膜f23は、全体で、たとえば8000Å程度の膜厚を有するように形成されてもよい。
次に、前述した樹脂膜f46が形成される(図140E参照)。その後、樹脂膜f46やパッシベーション膜f23によって塞がれていた開口f25が開放され(図140F参照)、パッド領域f111Bおよびパッド領域f113Bが、開口f25を介して樹脂膜f46(樹脂膜f24)から露出される。その後、開口f25において樹脂膜f46から露出されたパッド領域f111B上およびパッド領域f113B上に、たとえば無電解めっき法によって、第1接続電極f3および第2接続電極f4が形成される(図140G参照)。
その後、チップ抵抗器f1の場合と同じように、基板f30を裏面f30Bから研削すると(図140H参照)、チップコンデンサf101の個片を切り出すことができる。
フォトリソグラフィ工程を利用した上部電極膜f113のパターニングでは、微小面積の電極膜部分f131〜f139を精度良く形成することができ、さらに微細なパターンのヒューズユニットf107を形成することができる。そして、上部電極膜f113のパターニングの後に、総容量値の測定を経て、切断すべきヒューズが決定される。その決定されたヒューズを切断することによって、所望の容量値に正確に合わせ込まれたチップコンデンサf101を得ることができる。つまり、このチップコンデンサf101では、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応することができる。換言すれば、容量値の異なる複数のキャパシタ要素C1〜C9を組み合わせることによって、様々な容量値のチップコンデンサf101を共通の設計で実現することができる。
以上、第6参考例のチップ部品(チップ抵抗器f1やチップコンデンサf101)について説明してきたが、第6参考例はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、チップ抵抗器f1の場合、複数の抵抗回路が公比r(0<r、r≠1)=2の等比数列をなす抵抗値を有する複数の抵抗回路を有している例を示したが、当該等比数列の公比は2以外の数であってもよい。また、チップコンデンサf101の場合にも、キャパシタ要素が公比r(0<r、r≠1)=2の等比数列をなす容量値を有する複数のキャパシタ要素を有している例を示したが、当該等比数列の公比は2以外の数であってもよい。
また、チップ抵抗器f1やチップコンデンサf101では、基板f2の表面に絶縁層f20が形成されているが、基板f2が絶縁性の基板であれば、絶縁層f20を省くこともできる。
また、チップコンデンサf101では、上部電極膜f113だけが複数の電極膜部分に分割されている構成を示したが、下部電極膜f111だけが複数の電極膜部分に分割されていたり、上部電極膜f113および下部電極膜f111が両方とも複数の電極膜部分に分割されていたりしてもよい。さらに、前述の実施形態では、上部電極膜または下部電極膜とヒューズユニットとが一体化されている例を示したが、上部電極膜または下部電極膜とは別の導体膜でヒューズユニットを形成してもよい。また、前述したチップコンデンサf101では、上部電極膜f113および下部電極膜f111を有する1層のキャパシタ構造が形成されているが、上部電極膜f113上に、容量膜を介して別の電極膜を積層することで、複数のキャパシタ構造が積層されてもよい。
チップコンデンサf101では、また、基板f2として導電性基板を用い、その導電性基板を下部電極として用い、導電性基板の表面に接するように容量膜f112を形成してもよい。この場合、導電性基板の裏面から一方の外部電極を引き出してもよい。
また、第6参考例を、チップインダクタに適用した場合、当該チップインダクタにおいて前述した基板f2上に形成された素子f5は、複数のインダクタ要素(素子要素)を含んだインダクタ回路網(インダクタ素子)を含む。この場合、素子f5は、基板f2の表面f2A上に形成された多層配線中に設けられていて、配線膜f22によって形成されている。このチップインダクタでは、一つまたは複数のヒューズFを選択して切断することにより、インダクタ回路網における複数のインダクタ要素の組み合わせパターンを任意のパターンとすることができるので、インダクタ回路網の電気的特性が様々なチップインダクタを共通の設計で実現することができる。
そして、第6参考例を、チップダイオードに適用した場合、当該チップダイオードにおいて前述した基板f2上に形成された素子f5は、複数のダイオード要素(素子要素)を含んだダイオード回路網(ダイオード素子)を含む。ダイオード素子は基板f2に形成されている。このチップダイオードでは、一つまたは複数のヒューズFを選択して切断することにより、ダイオード回路網における複数のダイオード要素の組み合わせパターンを任意のパターンとすることができるので、ダイオード回路網の電気的特性が様々なチップダイオードを共通の設計で実現することができる。
チップインダクタおよびチップダイオードのいずれにおいても、チップ抵抗器f1やチップコンデンサf101の場合と同じ作用効果を奏することができる。
また、前述した第1接続電極f3および第2接続電極f4において、Ni層f33とAu層f35との間に介装されていたPd層f34を省略することもできる。Ni層f33とAu層f35との接着性が良好なので、Au層f35に前述したピンホールができないのであれば、Pd層f34を省略しても構わない。
また、前述したようにエッチングによって第1溝f44を形成する際に用いるレジストパターンf41の開口f42の交差部分f43(図141参照)をラウンド形状にしておけば、完成したチップ部品では、基板f2の表面f2A側のコーナー部(粗面領域Sにおけるコーナー部)11をラウンド状に成形することができる。
また、チップ抵抗器f1において説明した変形例1〜5(図144〜図148)の構成は、チップコンデンサf101、チップインダクタおよびチップダイオードのいずれにおいても適用可能である。
図153は、第6参考例のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォンf201は、扁平な直方体形状の筐体f202の内部に電子部品を収納して構成されている。筐体f202は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が4つの側面で結合されている。筐体f202の一つの主面には、液晶パネルや有機ELパネル等で構成された表示パネルf203の表示面が露出している。表示パネルf203の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
表示パネルf203は、筐体f202の一つの主面の大部分を占める長方形形状に形成されている。表示パネルf203の一つの短辺に沿うように、操作ボタンf204が配置されている。この実施形態では、複数(3つ)の操作ボタンf204が表示パネルf203の短辺に沿って配列されている。使用者は、操作ボタンf204およびタッチパネルを操作することによって、スマートフォンf201に対する操作を行い、必要な機能を呼び出して実行させることができる。
表示パネルf203の別の一つの短辺の近傍には、スピーカf205が配置されている。スピーカf205は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタンf204の近くには、筐体f202の一つの側面にマイクロフォンf206が配置されている。マイクロフォンf206は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
図154は、筐体f202の内部に収容された電子回路アセンブリf210の構成を示す図解的な平面図である。電子回路アセンブリf210は、配線基板f211と、配線基板f211の実装面に実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子(IC)f212−f220と、複数のチップ部品とを含む。複数のICは、伝送処理ICf212、ワンセグTV受信ICf213、GPS受信ICf214、FMチューナICf215、電源ICf216、フラッシュメモリf217、マイクロコンピュータf218、電源ICf219およびベースバンドICf220を含む。複数のチップ部品(第6参考例のチップ部品に相当する)は、チップインダクタf221,f225,f235、チップ抵抗器f222,f224,f233、チップキャパシタf227,f230,f234、およびチップダイオードf228,f231を含む。
伝送処理ICf212は、表示パネルf203に対する表示制御信号を生成し、かつ表示パネルf203の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネルf203との接続のために、伝送処理ICf212には、フレキシブル配線f209が接続されている。
ワンセグTV受信ICf213は、ワンセグ放送(携帯機器を受信対象とする地上デジタルテレビ放送)の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグTV受信ICf213の近傍には、複数のチップインダクタf221と、複数のチップ抵抗器f222とが配置されている。ワンセグTV受信ICf213、チップインダクタf221およびチップ抵抗器f222は、ワンセグ放送受信回路f223を構成している。チップインダクタf221およびチップ抵抗器f222は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路f223に高精度な回路定数を与える。
GPS受信ICf214は、GPS衛星からの電波を受信してスマートフォンf201の位置情報を出力する電子回路を内蔵している。
FMチューナICf215は、その近傍において配線基板f211に実装された複数のチップ抵抗器f224および複数のチップインダクタf225とともに、FM放送受信回路f226を構成している。チップ抵抗器f224およびチップインダクタf225は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、FM放送受信回路f226に高精度な回路定数を与える。
電源ICf216の近傍には、複数のチップキャパシタf227および複数のチップダイオードf228が配線基板f211の実装面に実装されている。電源ICf216は、チップキャパシタf227およびチップダイオードf228とともに、電源回路f229を構成している。
フラッシュメモリf217は、オペレーティングシステムプログラム、スマートフォンf201の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
マイクロコンピュータf218は、CPU、ROMおよびRAMを内蔵しており、各種の演算処理を実行することにより、スマートフォンf201の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータf218の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源ICf219の近くには、複数のチップキャパシタf230および複数のチップダイオードf231が配線基板f211の実装面に実装されている。電源ICf219は、チップキャパシタf230およびチップダイオードf231とともに、電源回路f232を構成している。
ベースバンドICf220の近くには、複数のチップ抵抗器f233、複数のチップキャパシタf234、および複数のチップインダクタf235が、配線基板f211の実装面に実装されている。ベースバンドICf220は、チップ抵抗器f233、チップキャパシタf234およびチップインダクタf235とともに、ベースバンド通信回路f236を構成している。ベースバンド通信回路f236は、電話通信およびデータ通信のための通信機能を提供する。
このような構成によって、電源回路f229,f232によって適切に調整された電力が、伝送処理ICf212、GPS受信ICf214、ワンセグ放送受信回路f223、FM放送受信回路f226、ベースバンド通信回路f236、フラッシュメモリf217およびマイクロコンピュータf218に供給される。マイクロコンピュータf218は、伝送処理ICf212を介して入力される入力信号に応答して演算処理を行い、伝送処理ICf212から表示パネルf203に表示制御信号を出力して表示パネルf203に各種の表示を行わせる。
タッチパネルまたは操作ボタンf204の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路f223の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネルf203に出力し、受信された音声をスピーカf205から音響化させるための演算処理が、マイクロコンピュータf218によって実行される。
また、スマートフォンf201の位置情報が必要とされるときには、マイクロコンピュータf218は、GPS受信ICf214が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
さらに、タッチパネルまたは操作ボタンf204の操作によってFM放送受信指令が入力されると、マイクロコンピュータf218は、FM放送受信回路f226を起動し、受信された音声をスピーカf205から出力させるための演算処理を実行する。
フラッシュメモリf217は、通信によって取得したデータの記憶や、マイクロコンピュータf218の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータf218は、必要に応じて、フラッシュメモリf217に対してデータを書き込み、またフラッシュメモリf217からデータを読み出す。
電話通信またはデータ通信の機能は、ベースバンド通信回路f236によって実現される。マイクロコンピュータf218は、ベースバンド通信回路f236を制御して、音声またはデータを送受信するための処理を行う。
<第7参考例に係る発明>
(1)第7参考例に係る発明の特徴
たとえば、第7参考例に係る発明の特徴は、以下のG1〜G18である。
(G1)互いに対向する一対の長辺および互いに対向する一対の短辺を有する矩形の基板と、前記基板上に、前記一対の長辺のうちの第1長辺に沿って設けられた第1電極と、前記基板上に、前記一対の長辺のうちの第2長辺に沿って設けられた第2電極と、前記基板上に形成された抵抗体膜および前記抵抗体膜に接するように積層された配線膜を含み、前記第1電極および前記第2電極の間に形成された複数の抵抗回路と、前記第1電極および前記第2電極の間に形成され、前記複数の抵抗回路をそれぞれ接続する切断可能な複数のヒューズと、を含むことを特徴とする、チップ抵抗器。
この構成によれば、小サイズでも電極面積を大きくして放熱効率を高めることができる。そして、放熱効率が良いので、抵抗体の温度特性に起因する抵抗値の変動を抑制できる。よって、正確な抵抗値で小サイズのチップ抵抗値を実現できる。
従来構造では、小型化したときに、チップ抵抗器が高温になるので、過酷な温度サイクルに晒されるおそれがあり、それによって、温度サイクル耐性が悪くなるおそれがある。さらに、チップ抵抗器が高温となることによって、実装配線基板との間の半田が溶け出すおそれがあり、半田接合信頼性が悪くなるおそれがある。これらの問題は、いずれも、第7参考例によって解決される。
また、低抵抗のチップ抵抗器を実現しやすい。なぜなら、複数の抵抗回路における抵抗体膜の幅を広くでき、かつ、長さを短くできるからである。
(G2)前記第1電極および前記第2電極のうちの少なくとも一方は、対応する前記長辺の全範囲に沿って形成されていることを特徴とする、G1に記載のチップ抵抗器。
この構成によれば、基板の長手方向に沿って一対の電極が形成されており、しかも、各電極は基板の長辺全長に亘って伸びており、電極面積を大きくして、放熱特性のさらなる向上を図れる。
(G3)前記第1電極および前記第2電極のうちの少なくとも一方は、対応する前記長辺の全範囲に沿って連続して形成されていることを特徴とする、G2に記載のチップ抵抗器。
この構成によれば、小型のチップ抵抗器において、大きな電極を形成でき、正確な抵抗値で小サイズのチップ抵抗値を実現できる。
(G4)前記第1電極および前記第2電極のうちの少なくとも一方は、対応する前記長辺に沿って間隔を開けて配置された複数の電極部分を含むことを特徴とする、G2に記載のチップ抵抗器。
(G5)前記第1電極が、前記第1長辺に沿って配置された電極部分を含み、前記第2電極が、前記第2長辺に沿って間隔を開けて配置された複数の電極部分を含み、前記第1電極および前記第2電極の前記各電極部分は、前記短辺に沿う方向に見て重なり部分を有しないように配置されていることを特徴とする、G1またはG2に記載のチップ抵抗器。
G4およびG5の構成によれば、第1電極および第2電極は、チップ抵抗器の短辺方向に対向するから、それらの間隔が短い。そのため、実装基板に半田接合したときに、第1および第2電極間を半田が短絡してしまう可能性がある。そこで、長辺方向に関して第1電極および第2電極の配置をずらすことによって、問題を解消している。
(G6)前記長辺の長さが0.4mm以下であり、前記短辺の長さが0.2mm以下であることを特徴とする、G1〜G5のいずれか一項に記載のチップ抵抗器。
この構成によれば、小サイズでも電極面積を大きくして放熱効率を高めることができる。すなわち、小サイズでも放熱効率が良いので、機能素子の温度特性に起因する性能変動を抑制できる。よって、正確な特性で小サイズのチップ部品を実現できる。
(G7)前記第1電極および第2電極間の抵抗値が、1mΩ〜1GΩであることを特徴とする、G1〜G6のいずれか一項に記載のチップ抵抗器。
この構成によれば、低抵抗値で小型のチップ抵抗器を実現できる。
(G8)互いに対向する一対の長辺および互いに対向する一対の短辺を有する矩形の基板と、前記基板上に、前記一対の長辺のうちの第1長辺に沿って設けられた第1電極と、前記基板上に、前記一対の長辺のうちの第2長辺に沿って設けられた第2電極と、前記第1電極および第2電極で挟まれた前記基板の表面領域に形成された機能素子とを含むことを特徴とする、チップ部品。
(G9)前記第1電極および前記第2電極のうちの少なくとも一方は、対応する前記長辺の全範囲に沿って形成されていることを特徴とする、G8に記載のチップ部品。
(G10)前記第1電極および前記第2電極のうちの少なくとも一方は、対応する前記長辺の全範囲に沿って連続して形成されていることを特徴とする、G9に記載のチップ部品。
(G11)前記第1電極および前記第2電極の間に形成され、前記複数の抵抗回路をそれぞれ接続する切断可能な複数のヒューズと、前記機能素子がダイオードを含み、前記チップ部品がチップダイオードであることを特徴とする、G8〜G10のいずれか一項に記載のチップ部品。
(G12)前記機能素子がインダクタを含み、前記チップ部品がチップインダクタであることを特徴とする、G8〜G10のいずれか一項に記載のチップ部品。
(G13)前記機能素子がコンデンサを含み、前記チップ部品がチップコンデンサであることを特徴とする、G8〜G10のいずれか一項に記載のチップ部品。
(G14)前記第1電極および前記第2電極の間に形成され、前記機能素子を選択的に接続する切断可能な複数のヒューズを含むことを特徴とする、G8〜G13のいずれか一項に記載のチップ部品。
(G15)前記長辺の長さが0.4mm以下であり、前記短辺の長さが0.2mm以下であることを特徴とする、G8〜G14のいずれか一項に記載のチップ部品。
G8〜G15の構成によれば、小サイズでも電極面積を大きくして放熱効率を高めることができる。そして、放熱効率が良いので、機能素子の温度特性に起因する変動を抑制でき、特性の向上したチップ部品を提供することができる。
(G16)実装基板と、前記実装基板に実装されたG1〜7のいずれか一項に記載のチップ抵抗器またはG8〜G15のいずれか一項に記載のチップ部品と、を含むことを特徴とする、回路アッセンブリ。
(G17)前記実装基板が所定の曲げ方向に沿って曲げられるフレキシブル基板であり、前記フレキシブル基板の曲げ方向に直交する方向に前記一対の長辺を沿わせて前記チップ抵抗器またはチップ部品が前記実装基板に実装されていることを特徴とする、G16に記載の回路アッセンブリ。
G16およびG17の構成によれば、チップ抵抗器やチップ部品は、電極面積が大きいため、実装基板との接合面積が大きく、実装基板に強固に接合できる。そのため、実装基板とチップ抵抗器やチップ部品との熱膨張係数の差が生じても、接合部が剥がれにくい。また、接合部間の距離が短いので、チップ抵抗器にかかる曲げ応力が小さく、チップ抵抗器やチップ部品の破損も生じにくい。とくに、実装基板の曲げ方向に直交するようにチップ抵抗器やチップ部品の長辺を配置したとき、実装基板からチップ抵抗器やチップ部品に加わる曲げ応力が最小となる。さらに、抵抗素子や機能素子から電極までの距離が短いから放熱経路が短く、かつ電極面積が大きいので放熱面積が大きい。したがって、温度サイクルによるダメージを受けにくく、熱ストレスの少ない回路アッセンブリを提供できる。
(G18)筐体と、前記筐体に収容されたG16またはG17に記載の回路アッセンブリと、を含むことを特徴とする、電子機器。
この構成によれば、小型で高性能な電子機器を提供できる。
(2)第7参考例に係る発明の実施形態
以下には、第7参考例の実施の形態を、添付図面を参照して詳細に説明する。なお、図155〜図188で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。
(2−1)チップ抵抗器の実施形態の説明
図155(A)は、第7参考例の一実施形態に係るチップ抵抗器g10の外観構成を示す図解的な斜視図であり、図155(B)は、チップ抵抗器g10が基板上に実装された状態を示す側面図である。
図155(A)を参照して、第7参考例の一実施形態に係るチップ抵抗器g10は、基板g11上に形成された第1接続電極g12と、第2接続電極g13と、抵抗回路網g14とを備えている。基板g11は、平面視略長方形状の直方体形状で、一例として、長辺方向の長さL=0.3mm、短辺方向の幅W=0.15mm、厚みT=0.1mm程度の大きさの微少なチップである。基板g11は、平面視で角が面取りされた角ラウンド形状であってもよい。基板は、たとえばシリコン、ガラス、セラミック等で形成することができる。以下の実施形態では、基板g11がシリコン基板の場合を例にとって説明する。
基板g11上において、第1接続電極g12は基板g11の一方長辺g111に沿って設けられ、長辺g111方向に長手の矩形電極である。第2接続電極g13は、基板g11上の他方長辺g112に沿って設けられ、長辺g112方向に長手の矩形電極である。この実施形態の特徴は、このように一対の接続電極が、基板g11の一対の長辺g111、112に沿って形成されていることである。抵抗回路網g14は、基板g11上の第1接続電極g12と第2接続電極g13とで挟まれた中央領域(回路形成面または素子形成面)に設けられている。そして、抵抗回路網g14の一端側は第1接続電極g12に電気的に接続されており、抵抗回路網g14の他端側は第2接続電極g13に電気的に接続されている。これら第1接続電極g12、第2接続電極g13および抵抗回路網g14は、たとえば一例として、基板g11上に微細加工プロセスを用いて設けることができる。特に、後述するフォトリソグラフィプロセスを用いることにより、微細で正確なレイアウトパターンの抵抗回路網g14を形成することができる。
第1接続電極g12および第2接続電極g13は、それぞれ、外部接続電極として機能する。チップ抵抗器g10が回路基板g15に実装された状態においては、図155(B)に示すように、第1接続電極g12および第2接続電極g13が、それぞれ、回路基板g15の回路(図示せず)と半田により電気的かつ機械的に接続される。なお、外部接続電極として機能する第1接続電極g12および第2接続電極g13は、半田濡れ性の向上および信頼性の向上のために、少なくとも表面領域を金(Au)で形成するか、または表面に金メッキを施すことが望ましい。
図156は、チップ抵抗器g10の平面図であり、第1接続電極g12、第2接続電極g13および抵抗回路網g14の配置関係ならびに抵抗回路網g14の平面視の構成(レイアウトパターン)が示されている。
図156を参照して、チップ抵抗器g10は、基板g11上面の一方長辺g111に長辺が沿うように配置された平面視が長手で略矩形をした第1接続電極g12と、基板g11上面の他方長辺g112に長辺が沿うように配置された平面視が長手で略矩形をした第2接続電極g13と、第1接続電極g12および第2接続電極g13間の平面視矩形の領域に設けられた抵抗回路網g14とを含んでいる。
抵抗回路網g14には、基板g11上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体R(図156の例では、行方向(基板g11の幅(短手)方向)に沿って8個の単位抵抗体Rが配列され、列方向(基板g11の長手方向)に沿って44個の単位抵抗体Rが配列され、合計352個の単位抵抗体Rを含む構成)を有している。そして、これら多数個の単位抵抗体Rの1〜64個の所定の個数が導体膜C(導体膜Cは、好ましくはAl、AlSi、AlSiCu、またはAlCuなどのアルミニウム系金属で形成された配線膜)で電気的に接続されて、接続された単位抵抗体Rの数に応じた複数種類の抵抗回路が形成されている。
さらに、抵抗回路を抵抗回路網g14に電気的に組み込んだり、または、抵抗回路網g14から電気的に分離するために溶断可能な複数のヒューズF(好ましくは、導体膜Cと同じ材料であるAl、AlSi、AlSiCu、またはAlCuなどのアルミニウム系金属膜で形成された配線膜であり、以下、「ヒューズ」ともいう)が設けられている。複数のヒューズFは、第2接続電極g13の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズFおよび接続用導体膜、すなわち配線幕Cが隣接するように配列され、その配列方向が直線状になるように配置されている。
図157Aは、図156に示す抵抗回路網g14の一部分を拡大して描いた平面図であり、図157Bおよび図157Cは、それぞれ、抵抗回路網g14における単位抵抗体Rの構造を説明するために描いた長さ方向の縦断面図および幅方向の縦断面図である。
図157A、図157Bおよび図157Cを参照して、単位抵抗体Rの構成について説明をする。
基板g11の上面には絶縁層(SiO2)g19が形成され、絶縁層g19上に抵抗体膜g20が配置されている。抵抗体膜g20は、抵抗体膜g20は、NiCr、NiCrAl、NiCrSi、NiCrSiAl、TaN、TaSiO2、TiN、TiNO、およびTiSiONからなる群から選択した1種以上を含む材料からなる。抵抗体膜g20をこのような材料で形成することにより、フォトリソグラフィによる微細加工が可能になる。また、温度特性の影響により抵抗値が変化しにくい、正確な抵抗値のチップ抵抗器を作ることができる。この抵抗体膜g20は、第1接続電極g12と第2接続電極g13との間を平行に直線状に延びる複数本の抵抗体膜(以下「抵抗体膜ライン」という)とされており、抵抗体膜ラインg20は、ライン方向に所定の位置で切断されている場合がある。抵抗体膜ラインg20上には、導体膜片g21としてのたとえばアルミニウム膜が積層されている。各導体膜片g21は、抵抗体膜ラインg20上に、ライン方向に一定間隔Rを開けて積層されている。
この構成の抵抗体膜ラインg20および導体膜片g21の電気的特徴を回路記号で示すと、図158の通りである。すなわち、図158(A)に示すように、所定間隔Rの領域の抵抗体膜ラインg20部分が、それぞれ、一定の抵抗値rの単位抵抗体Rを形成している。導体膜片g21が積層された領域は、当該導体膜片g21で抵抗体膜ラインg20が短絡されている。よって、図158(B)に示す抵抗rの単位抵抗体Rの直列接続からなる抵抗回路が形成されている。
また、隣接する抵抗体膜ラインg20同士は抵抗体膜ラインg20および導体膜片g21で接続されているから、図157Aに示す抵抗回路網は、図158(C)に示す抵抗回路を構成している。
図157Bおよび図157Cに示す図解的な断面図において、参照番号g11は基板、g19は絶縁層としての二酸化シリコンSiO2層、g20は絶縁層g19上に形成された抵抗体膜、g21はアルミニウム(Al)の配線膜、g22は保護膜としてのSiN膜、g23は保護層としてのポリイミド層を示している。
抵抗体膜g20の材質は、上記のとおり、NiCr、NiCrAl、NiCrSi、NiCrSiAl、TaN、TaSiO2、TiN、TiNO、およびTiSiONからなる群から選択した1種以上を含む材料からなる。また、抵抗体膜g20 の膜厚は、300Å〜1μmであることが望ましい。抵抗体膜g20の膜厚をこの範囲とすれば、抵抗体膜g20の温度係数を50ppm/℃〜200ppm/℃に実現でき、温度特性の影響を受けにくいチップ抵抗器となるからである。
なお、抵抗体膜g20の温度係数は、1000ppm/℃未満であれば、実用上良好なチップ抵抗器を得られる。
さらに、抵抗体膜g20は、1μm〜1.5μmの線幅を有する線状要素を含む構造であることが望ましい。抵抗回路の微細化と良好な温度特性とを両立できるからである。
配線膜g21は、Alに換え、AlSi、AlSiCu、またはAlCuなどのアルミニウム系金属膜で形成されてもよい。配線膜g21(ヒューズFを含む)をこのようにアルミニウム系金属膜で形成することにより、プロセス加工精度の向上を図れる。
なお、かかる構成の抵抗回路網g14の製造プロセスについては、後に詳述する。
この実施形態では、基板g11上に形成された抵抗回路網g14に含まれる単位抵抗体Rは、抵抗体膜ラインg20と、抵抗体膜ラインg20上に、ライン方向に一定間隔をあけて積層された複数の導体膜片g21とを含み、導体膜片g21が積層されていない一定間隔R部分の抵抗体膜ラインg20が、1個の単位抵抗体Rを構成している。単位抵抗体Rを構成している抵抗体膜ラインg20は、その形状および大きさが全て等しい。よって、基板上に作り込んだ同形同大の抵抗体膜は、ほぼ同値になるという特性に基づき、基板g11上にマトリックス状に配列された多数個の単位抵抗体Rは、等しい抵抗値を有している。
抵抗体膜ラインg20上に積層された導体膜片g21は、単位抵抗体Rを形成するとともに、複数個の単位抵抗体Rを接続して抵抗回路を構成するための接続用配線膜の役目も果たしている。
図159(A)は、図156に示すチップ抵抗器g10の平面図の一部分を拡大して描いたヒューズFを含む領域の部分拡大平面図であり、図159(B)は、図159(A)のB−Bに沿う断面構造を示す図である。
図159(A)(B)に示すように、ヒューズFも、抵抗体膜g20上に積層された配線膜g21により形成されている。すなわち、単位抵抗体Rを形成する抵抗体膜ラインg20上に積層された導体膜片g21と同じレイヤーに、導体膜片g21と同じ金属材料であるアルミニウム(Al)により形成されている。なお、導体膜片g21は、前述したように、抵抗回路を形成するために、複数個の単位抵抗体Rを電気的に接続する接続用導体膜Cとしても用いられている。
つまり、抵抗体膜g20上に積層された同一レイヤーにおいて、単位抵抗体R形成用の配線膜、抵抗回路を形成するための接続用配線膜、抵抗回路網g14を構成するための接続用配線膜、ヒューズF、ならびに抵抗回路網g14を第1接続電極g12および第2接続電極g13に接続するための配線膜が、同一のアルミニウム系金属材料(たとえばアルミニウム)を用いて、同じ製造プロセス(たとえばスパッタリングおよびフォトリソグラフィプロセス)によって形成されている。これにより、このチップ抵抗器g10の製造プロセスが簡略化され、また、各種配線膜を共通のマスクを利用して同時に形成できる。さらに、抵抗体膜g20とのアライメント性も向上する。
図160は、図156に示す抵抗回路網g14における複数種類の抵抗回路を接続する接続用導体膜CおよびヒューズFの配列関係と、その接続用導体膜CおよびヒューズFに接続された複数種類の抵抗回路との接続関係を図解的に示す図である。
図160を参照して、第1接続電極g12には、抵抗回路網g14に含まれる基準抵抗回路R8の一端が接続されている。基準抵抗回路R8は、8個の単位抵抗体Rの直列接続からなり、その他端はヒューズF1に接続されている。
ヒューズF1と接続用導体膜C2とには、64個の単位抵抗体Rの直列接続からなる抵抗回路R64の一端および他端が接続されている。
接続用導体膜C2とヒューズF4とには、32個の単位抵抗体Rの直列接続からなる抵抗回路R32の一端および他端が接続されている。
ヒューズF4と接続用導体膜C5とには、32個の単位抵抗体Rの直列接続からなる抵抗回路体R32の一端および他端が接続されている。
接続用導体膜C5とヒューズF6とには、16個の単位抵抗体Rの直列接続からなる抵抗回路R16の一端および他端が接続されている。
ヒューズF7および接続用導体膜C9には、8個の単位抵抗体Rの直列接続からなる抵抗回路R8の一端および他端が接続されている。
接続用導体膜C9およびヒューズF10には、4個の単位抵抗体Rの直列接続からなる抵抗回路R4の一端および他端が接続されている。
ヒューズF11および接続用導体膜C12には、2個の単位抵抗体Rの直列接続からなる抵抗回路R2の一端および他端が接続されている。
接続用導体膜C12およびヒューズF13には、1個の単位抵抗体Rからなる抵抗回路体R1の一端および他端が接続されている。
ヒューズF13および接続用導体膜C15には、2個の単位抵抗体Rの並列接続からなる抵抗回路R/2の一端および他端が接続されている。
接続用導体膜C15およびヒューズF16には、4個の単位抵抗体Rの並列接続からなる抵抗回路R/4の一端および他端が接続されている。
ヒューズF16および接続用導体膜C18には、8個の単位抵抗体Rの並列接続からなる抵抗回路R/8の一端および他端が接続されている。
接続用導体膜C18およびヒューズF19には、16個の単位抵抗体Rの並列接続からなる抵抗回路R/16の一端および他端が接続されている。
ヒューズF19および接続用導体膜C22には、32個の単位抵抗体Rの並列接続からなる抵抗回路R/32が接続されている。
複数のヒューズFおよび接続用導体膜Cは、それぞれ、ヒューズF1、接続用導体膜C2、ヒューズF3、ヒューズF4、接続用導体膜C5、ヒューズF6、ヒューズF7、接続用導体膜C8、接続用導体膜C9、ヒューズF10、ヒューズF11、接続用導体膜C12、ヒューズF13、ヒューズF14、接続用導体膜C15、ヒューズF16、ヒューズF17、接続用導体膜C18、ヒューズF19、ヒューズF20、接続用導体膜C21、接続用導体膜C22が、直線状に配置されて直列に接続されている。各ヒューズFが溶断されると、ヒューズFに隣接接続された接続用導体膜Cとの間の電気的接続が遮断される構成である。
この構成を、電気回路図で示すと図161の通りである。すなわち、全てのヒューズFが溶断されていない状態では、抵抗回路網g14は、第1接続電極g12および第2接続電極g13間に設けられた8個の単位抵抗体Rの直列接続からなる基準抵抗回路R8(抵抗値8r)の抵抗回路を構成している。たとえば、1個の単位抵抗体Rの抵抗値rをr=80Ωとすれば、8r=640Ωの抵抗回路により、第1接続電極g12および第2接続電極g13が接続されたチップ抵抗器g10が構成されている。
そして、基準抵抗回路R8以外の複数種類の抵抗回路には、それぞれ、ヒューズFが並列的に接続され、各ヒューズFによりこれら複数種類の抵抗回路は短絡された状態となっている。つまり、基準抵抗回路R8には、12種類13個の抵抗回路R64〜R/32が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズFにより短絡されているので、電気的にみると、各抵抗回路は抵抗回路網g14に組み込まれてはいない。
この実施形態に係るチップ抵抗器g10は、要求される抵抗値に応じて、ヒューズFを選択的に、たとえばレーザー光で溶断する。それにより、並列的に接続されたヒューズFが溶断された抵抗回路は、抵抗回路網g14に組み込まれることになる。よって、抵抗回路網g14の全体の抵抗値を、溶断されたヒューズFに対応する抵抗回路が直列に接続されて組み込まれた抵抗値を有する抵抗回路網とすることができる。
換言すれば、この実施形態に係るチップ抵抗器g10は、複数種類の抵抗回路に対応して設けられたヒューズFを選択的に溶断することにより、複数種類の抵抗回路(たとえば、F1、F4、F13が溶断されると、抵抗回路R64、R32、R1の直列接続)を抵抗回路網に組み込むことができる。そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網g14の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器g10とすることができる。
また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Rが、直列に1個、2個、4個、8個、16個、32個、および64個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Rが並列に2個、4個、8個、16個、および32個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そして、これらがヒューズFで短絡された状態で直列に接続されている。よって、ヒューズFを選択的に溶断することにより、抵抗回路網g14全体の抵抗値を、小さな抵抗値から大きな抵抗値まで、広範囲の間で、任意の抵抗値に設定することができる。
図162は、第7参考例の他の実施形態に係るチップ抵抗器g30の平面図であり、第1接続電極g12、第2接続電極g13および抵抗回路網4の配置関係ならびに抵抗回路網g14の平面視の構成が示されている。
この実施形態においても、基板g11の一対の長辺沿いに、第1接続電極g12および第2接続電極g13が設けられている。
チップ抵抗器g30が、前述したチップ抵抗器g10と異なるところは、抵抗回路網g14における単位抵抗体Rの接続態様である。
すなわち、チップ抵抗器g30の抵抗回路網g14には、基板g11上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体R(図162の構成では、行方向(基板g11の短手(幅)方向)に沿って8個の単位抵抗体Rが配列され、列方向(基板g11の長手方向)に沿って44個の単位抵抗体Rが配列され、合計352個の単位抵抗体Rを含む構成)を有している。そして、これら多数個の単位抵抗体Rの1〜128個の所定個数が電気的に接続されて、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、回路網接続手段としての導体膜およびヒューズFにより並列態様で接続されている。複数のヒューズFは、第2接続電極g13の内側辺沿いに、配置領域が直線状になるように配列されており、ヒューズFが溶断されると、ヒューズFに接続された抵抗回路が抵抗回路網g14から電気的に分離される構成である。
なお、抵抗回路網g14を構成する多数個の単位抵抗体Rの材質および構造や、接続用導体膜、ヒューズFの材質および構造は、先に説明したチップ抵抗器g10における対応する部位の構造と同様であるから、ここでの説明については省略する。
図163は、図162に示す抵抗回路網における複数種類の抵抗回路の接続態様と、それらを接続するヒューズFの配列関係ならびにヒューズFに接続された複数種類の抵抗回路の接続関係を図解的に示す図である。
図163を参照して、第1接続電極g12には、抵抗回路網g14に含まれる基準抵抗回路R/16の一端が接続されている。基準抵抗回路R/16は、16個の単位抵抗体Rの並列接続からなり、その他端は残りの抵抗回路が接続される接続用導体膜Cに接続されている。 ヒューズF1と接続用導体膜Cとには、128個の単位抵抗体Rの直列接続からなる抵抗回路R128の一端および他端が接続されている。
ヒューズF5と接続用導体膜Cとには、64個の単位抵抗体Rの直列接続からなる抵抗回路R64の一端および他端が接続されている。
抵抗膜F6と接続用導体膜Cとには、32個の単位抵抗体Rの直列接続からなる抵抗回路R32の一端および他端が接続されている。
ヒューズF7と接続用導体膜Cとには、16個の単位抵抗体Rの直列接続からなる抵抗回路R16の一端および他端が接続されている。
ヒューズF8と接続用導体膜Cとには、8個の単位抵抗体Rの直列接続からなる抵抗回路R8の一端および他端が接続されている。
ヒューズF9と接続用導体膜Cとには、4個の単位抵抗体Rの直列接続からなる抵抗回路R4の一端および他端が接続されている。
ヒューズF10と接続用導体膜Cとには、2個の単位抵抗体Rの直列接続からなる抵抗回路R2の一端および他端が接続されている。
ヒューズF11と接続用導体膜Cとには、1個の単位抵抗体Rの直列接続からなる抵抗回路R1の一端および他端が接続されている。
ヒューズF12と接続用導体膜Cとには、2個の単位抵抗体Rの並列接続からなる抵抗回路R/2の一端および他端が接続されている。
ヒューズF13と接続用導体膜Cとには、4個の単位抵抗体Rの並列接続からなる抵抗回路R/4の一端および他端が接続されている。
ヒューズF14、F15、F16は電気的に接続されており、これらヒューズF14、F15、F16と接続用導体Cとには、8個の単位抵抗体Rの並列接続からなる抵抗回路R/8の一端および他端が接続されている。
ヒューズF17、F18、F19、F20、F21は電気的に接続されており、これらヒューズF17〜F21と接続用導体膜Cとには、16個の単位抵抗体Rの並列接続からなる抵抗回路R/16の一端および他端が接続されている。
ヒューズFは、ヒューズF1〜F21の21個備えられていて、これらは全て第2接続電極g13に接続されている。
かかる構成であるから、抵抗回路の一端が接続されたいずれかのヒューズFが溶断されると、そのヒューズFに一端が接続された抵抗回路は、抵抗回路網g14から電気的に切り離される。
図163の構成、すなわちチップ抵抗器g30に備えられた抵抗回路網g14の構成を、電気回路図で示すと図164の通りである。全てのヒューズFが溶断されていない状態では、抵抗回路網g14は、第1接続電極g14および第2接続電極g13間に、基準抵抗回路R/16と、12種類の抵抗回路R/16、R/8、R/4、R/2、R1、R2、R4、R8、R16、R32、R64、R128の並列接続回路との直列接続回路を構成している。
そして、基準抵抗回路R/16以外の12種類の抵抗回路には、それぞれ、ヒューズFが直列に接続されている。よって、この抵抗回路網g14を有するチップ抵抗器g30では、要求される抵抗値に応じて、ヒューズFを選択的に、たとえばレーザー光で溶断すれば、溶断されたヒューズFに対応する抵抗回路(ヒューズFが直列に接続された抵抗回路)は、抵抗回路網g14から電気的に分離され、チップ抵抗器g10の抵抗値を調整することができる。
換言すれば、この実施形態に係るチップ抵抗器g30も、複数種類の抵抗回路に対応して設けられたヒューズFを選択的に溶断することにより、複数種類の抵抗回路を抵抗回路網から電気的に分離することができる。そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網g14の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器g30とすることができる。
また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Rが、直列に1個、2個、4個、8個、16個、32個、64個および128個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Rが並列に2個、4個、8個、16個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の並列抵抗回路を備えている。よって、ヒューズFを選択的に溶断することにより、抵抗回路網g14全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値に設定することができる。
なお、図164に示す電気回路においては、基準抵抗回路R/16および、並列接続された抵抗回路のうち、抵抗値の小さな抵抗回路には、過電流が流れる傾向があり、抵抗設定時に、抵抗に流せる定格電流を大きく設計しなければならない。
そこで、電流を分散させるために、図164に示す電気回路を、図165(A)に示す電気回路構成となるように、抵抗回路網の接続構造を変更してもよい。すなわち、基準抵抗回路R/16を無くし、かつ、並列接続される抵抗回路は、最小の抵抗値をrとし、抵抗値rの抵抗単位体R1を複数組並列に接続した構成g140を含む回路に変えるのである。
図165(B)は、具体的な抵抗値を示した電気回路図であり、80Ωの単位抵抗体とヒューズFとの直列接続を複数組並列に接続した構成g140を含む回路とされている。これにより、流れる電流の分散を図ることができる。
図166は、第7参考例のさらに他の実施形態に係るチップ抵抗器に備えられる抵抗回路網g14の回路構成を電気回路図で示した図である。図166に示す抵抗回路網g14の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。
直列接続される複数種類の抵抗回路には、先の実施形態と同様、各抵抗回路毎に、並列にヒューズFが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズFで短絡状態とされている。従って、ヒューズFを溶断すると、そのヒューズFで短絡されていた抵抗回路が、抵抗回路網g14に電気的に組み込まれることになる。
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズFが接続されている。従って、ヒューズFを溶断することにより、ヒューズFが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。
かかる構成とすれば、たとえば、1kΩ以下の小抵抗は並列接続側で作り、1kΩ以上の抵抗回路を直列接続側で作ることができる。よって、数Ωの小抵抗から数MΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗回路網g14を用いて作ることができる。
また、より精度良く抵抗値を設定する場合は、要求抵抗値に近い直列接続側抵抗回路のヒューズFを予めカットしておけば、細かな抵抗値の調整を並列接続側の抵抗回路のヒューズFを溶断することにより行うことができ、所望の抵抗値への合わせ込みの精度が上がる。
図167は、10Ω〜1MΩの抵抗値を有するチップ抵抗器における抵抗回路網g14の具体的な構成例を示す電気回路図である。
図167に示す抵抗回路網g14も、ヒューズFで短絡された複数種類の抵抗回路の直列接続と、ヒューズFが直列接続された複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっている。
図167の抵抗回路によれば、並列接続側において、10〜1kΩの任意の抵抗値を、精度1%以内で設定できる。また、直列接続側の回路で、1k〜1MΩの任意の抵抗値を、精度1%以内で設定できる。直列接続側の回路を使用する場合は、所望の抵抗値に近い抵抗回路のヒューズFを予め溶断し、所望の抵抗値に合わせ込んでおくことで、より精度良く抵抗値を設定できるという利点がある。
なお、ヒューズFは、接続用導体膜Cと同一のレイヤーを用いる場合のみを説明したが、接続用導電膜C部分は、その上に更に別の導体膜を積層するようにし、導体膜の抵抗値を下げるようにしてもよい。また、抵抗体膜をなくして、接続用導体膜Cのみとしても良い。なお、この場合であっても、ヒューズFの上に導体膜を積層しなければ、ヒューズFの溶断性が悪くなることはない。
図168は、第7参考例のさらに他の実施形態に係るチップ抵抗器g90の要部構造を説明するための図解的な平面図である。
たとえば、前述したチップ抵抗器g10(図155、図156参照)や、チップ抵抗器g30(図162参照)では、抵抗回路を構成する抵抗体膜ラインg20と導体膜片g21の関係を平面視で表わすと、図168(A)に示す構成になっている。すなわち、図168(A)に示すように、所定間隔Rの領域の抵抗体膜ラインg20部分が、一定の抵抗値rの単位抵抗体Rを形成している。そして単位抵抗体Rの両側には導体膜片g21が積層され、当該導体膜片g21で抵抗体膜ラインg20が短絡されている。
ここで、前述したチップ抵抗器g10およびチップ抵抗器g30では、単位抵抗体Rを形成している抵抗体膜ラインg20部分の長さは、たとえば12μmであり、抵抗体膜ラインg20の幅は、たとえば1.5μmであり、単位抵抗(シート抵抗)は10Ω/□である。このため、単位抵抗体Rの抵抗値rは、r=80Ωである。
ところで、たとえば図155、図156に示すチップ抵抗器g10において、抵抗回路網g14の配置領域を拡げることなく、抵抗回路網g14の抵抗値を高めて、チップ抵抗器g10の高抵抗化を図りたいといった要望がある。
そこで、この実施形態に係るチップ抵抗器g90では、抵抗回路網g14のレイアウトを変更するとともに、抵抗回路網に含まれる抵抗回路を構成する単位抵抗体を、平面視において、図168(B)に示す形状および大きさとした。
図168(B)を参照して、抵抗体膜ラインg20は、幅1.5μmで直線状に延びるライン状の抵抗体膜ラインg20を含む。そして、抵抗体膜ラインg20において、所定間隔R′の抵抗体膜ラインg20部分が、一定の抵抗値r′の単位抵抗体R′を形成している。単位抵抗体R′の長さは、たとえば17μmにする。こうすれば、単位抵抗体R′の抵抗値r′は、図168(A)に示す単位抵抗体Rに比べて、ほぼ2倍のr′=160Ωの単位抵抗体とすることができる。
また、抵抗体膜ラインg20上に積層される導体膜片g21の長さは、図168(A)に示すものにおいても、(B)に示すものにおいても、同じ長さで構成することができる。それゆえ、抵抗回路網g14に含まれる抵抗回路を構成する各単位抵抗体R′のレイアウトパターンを変更し、単位抵抗体R′が直列状に接続できるレイアウトパターンとすることにより、チップ抵抗器g90は高抵抗化が実現されたものとなる。
図169は、第7参考例の他の実施形態に係るチップ抵抗器の電極の配置構成(レイアウト)を表わす平面図である。
図169(A)に示すチップ抵抗器g40は、基板g11上において、基板g11の一方長辺g111に沿って設けられ、長辺g111方向に長手の第1接続電極g12を有する。また、基板g11の他方長辺g112に沿って設けられ、長辺g112方向に長手の第2接続電極g13を有する。基板g11は、その幅Wが300μmで、その長さLが150μmである。基板g11上における第1接続電極g12および第2接続電極g13は、その幅Wが300μmで、その長さが50μmであるから、これら電極g12、13で挟まれた抵抗回路網形成領域g14は、その幅Wが300μm、その長さが50μmの長細い領域となっている。そして、長さ/幅(L/W)の割合は、0.17とされている。
この実施例のチップ抵抗器g40のように、基板g11上において、3分の1の領域を抵抗回路網形成領域g14とし、残り3分の2の領域を、抵抗回路網形成領域g14を挟むように配置された長手の電極g12、g13とすると、電極g12、g13の表面積を大きくでき、電極g12、g13と実装基板との接合面積を大きくできる。よって、熱ストレスに強いチップ抵抗器g40となる。
また、抵抗回路網形成領域g14を、電極g12、g13に挟まれた細長い領域とすることにより、その領域の長さLが短く、幅Wが広くなる。このため、抵抗回路網形成領域g14に形成される抵抗体膜の幅を広く、かつ長さを短くすることができ、低抵抗のチップ抵抗器g40を実現することができる。
図169(B)は、他の実施形態に係るチップ抵抗器g50の平面図である。このチップ抵抗器g50では、基板g11上が長さ方向に3等分されて3つの領域に分けられている。第1の領域g201には、第1接続電極g12が設けられ、第2の領域g202は、抵抗回路網形成領域g14とされ、第3の領域g203には、第2接続電極g13A、g13Bが形成されている。
第1接続電極g12は、基板g11の一方長辺g111に沿って設けられているが、一方長辺g111の全範囲にわたって設けられてはいない。一方長辺g111の中央部分を中心に延び、一方長辺g111の両端部分には第1接続電極g12は配置されていない。
第2接続電極g13A、g13Bは、他方長辺g112に沿って設けられているが、他方長辺g112に沿って間隔をあけて配置された2つの電極部分g13Aおよびg13Bを含んでいる。より具体的には、他方長辺g112の中央部分を除き、両端部分に沿って延びる2つの電極部分g13Aおよびg13Bを有する配置構造となっている。
また、第1接続電極g12および第2接続電極g13A、g13Bを基板g11の短辺方向に観察すると、第1接続電極g12と第2接続電極g13A、g13Bとは、重なり部分を有さないように配置されている。電極g12、g13A、g13Bをかかる配置構造としたことにより、チップ抵抗器g200を実装基板にはんだ接合したときに、第1接続電極g12および第2接続電極g13A、g13B間をはんだが短絡する可能性を回避できる。
第7参考例に係るチップ抵抗器における電極の配置構造は、図169(A)(B)に示すものに限定されない。たとえば、第1接続電極g12を一方長辺g111に沿って間隔をあけて配置された複数の電極部分を含む配置構造とし、第2接続電極g13も、他方長辺g112に沿って間隔をあけて配置された複数の電極部分を含む配置構造とする。そして、それら第1接続電極g12の複数の電極部分と、第2接続電極g13の複数の電極部分とが、短辺方向に見て、重なりを有しないように、つまり抵抗回路網形成領域g14を挟んで対向しないように、互い違いに配置された構成としたものでもよい。
また、図169(B)に示すチップ抵抗器g50において、第1の領域g201および第3の領域g203における電極を設けていない領域に、抵抗回路網を配置した構成としてもよい。かかる構成の場合、抵抗回路網の配置領域が増え、抵抗値の選択範囲を増やすことができる。あるいは、より高抵抗のチップ抵抗器を実現し易いといったメリットがある。
図170は、図155〜161を参照して説明したチップ抵抗器g10の製造工程の一例を示すフロー図である。次に、このフロー図の製造工程に従って、かつ、必要に応じて図155〜161を参照しつつ、チップ抵抗器g10の製造方法について詳細に説明をする。
ステップS1:まず、基板g11が所定の処理室に配置され、その表面に、たとえば熱酸化法によって、絶縁層g19としての二酸化シリコン(SiO2)層が形成される。
ステップS2:次に、たとえばスパッタ法によって、NiCr、NiCrAl、NiCrSi、NiCrSiAl、TaN、TaSiO2、TiN、TiNO、およびTiSiONからなる群から選択した1種以上を含む材料、たとえばTiN、TiONまたはTiSiONの抵抗体膜g20が絶縁層g19の表面全域に形成される。
ステップS3:次に、たとえばスパッタ法によって、抵抗体膜g20の表面全域にたとえばアルミニウム(Al)の配線膜g21が積層形成される。積層された抵抗体膜g20および配線膜g21の2層の膜の合計膜厚は8000Å程度とされてもよい。配線膜g21は、Alに換え、AlSi、AlSiCu、またはAlCuなどのアルミニウム系金属膜で形成されてもよい。配線膜g21を、Al、AlSi、AlSiCu、またはAlCuなどのアルミニウム系金属膜で形成することにより、プロセス加工精度の向上を図れる。
ステップS4:次に、フォトリソグラフィプロセスを用い、配線膜g21の表面に、抵抗回路網g14の平面視の構成(導体膜Cおよびヒューズ膜Fを含むレイアウトパターン)に対応したレジストパターンが形成される(第1レジストパターンの形成)。
ステップS5:そして、第1エッチング工程が行われる。すなわち、ステップS4で形成された第1レジストパターンをマスクとして、抵抗体膜g20および配線膜g21という積層された2層膜が、たとえば反応性イオンエッチング(RIE)によりエッチングされる。そして、エッチング後に第1レジストパターンは剥離される。
ステップS6:再び、フォトリソグラフィプロセスを用いて、第2レジストパターンが形成される。ステップS6で形成される第2レジストパターンは、抵抗体膜g20上に積層された配線膜g21を選択的に除去して、単位抵抗体R(図156で細いドットを付して示す領域)を形成するためのパターンである。
ステップS7:ステップS6で形成された第2レジストパターンをマスクとして、たとえばウェットエッチングにより、配線膜g21のみが選択的にエッチングされる(第2エッチング工程)。エッチング後、第2レジストパターンが剥離される。これにより、図156に示した抵抗回路網g14のレイアウトパターンが得られる。
ステップS8:この段階で、基板表面に形成された抵抗回路網g14の抵抗値(回路網g14全体の抵抗値)が測定される。この測定は、たとえばマルチプローブピンを図156に示す第1接続電極g12とつながる側の抵抗回路網g14の端部と、第2接続電極g13につながる側のヒューズ膜および抵抗回路網g14の端部とに接触させて測定する。この測定により、製造された抵抗回路網g14の初期状態における良否が判定できる。
ステップS9:次いで、基板g11の上に形成された抵抗回路網g14の全面を覆うように、たとえば窒化膜からなるカバー膜g22aが形成される。カバー膜g22aは、窒化膜(SiN膜)に換え、酸化膜(SiO2膜)であってもよい。このカバー膜g22aの形成は、プラズマCVD法によって行われてもよく、たとえば膜厚3000Å程度の窒化シリコン膜(SiN膜)が形成されてもよい。カバー膜g22aは、パターニングされた配線膜g21、抵抗体膜g20およびヒューズFを覆う。
ステップS10:この状態から、ヒューズFを選択的に溶断して、チップ抵抗器g10を所望の抵抗値に合わせ込むためのレーザートリミングが行われる。すなわち、図171(A)に示すように、ステップS8で行われた全抵抗値測定の測定結果に応じて選択されたヒューズFにレーザー光を当てて、そのヒューズFおよびその下に位置する抵抗体膜g20が溶断される。これにより、ヒューズFで短絡されていた対応する抵抗回路が抵抗回路網g14中に組み込まれ、抵抗回路網g14の抵抗値を所望の抵抗値に合わせ込むことができる。ヒューズFにレーザー光を当てるとき、カバー膜g22aの働きによって、ヒューズFの近傍にレーザー光のエネルギーが蓄積され、それによって、ヒューズFおよびその下層の抵抗体膜g20が溶断する。
ステップS11:次に、図171(B)に示すように、たとえばプラズマCVD法によって、カバー膜g22a上に窒化シリコン膜が堆積され、パッシベーション膜g22が形成される。前述のカバー膜g22aは、最終形態において、パッシベーション膜g22と一体化し、このパッシベーション膜g22の一部を構成する。ヒューズFおよびその下層の抵抗体膜g20の切断後に形成されたパッシベーション膜g22は、ヒューズFおよびその下層の抵抗体膜g20の溶断の際に同時に破壊されたカバー膜g22aの開口22b内に入り込み、ヒューズFおよびその下層の抵抗体膜g20の切断面を保護する。従って、パッシベーション膜g22は、ヒューズFの切断箇所に異物が入り込んだり水分が進入したりすることを防ぐ。パッシベーション膜g22は、全体で、たとえば1000〜20000Å程度の厚みであればよく、たとえば8000Å程度の膜厚を有するように形成されてもよい。
また、上述のように、パッシベーション膜g22はシリコン酸化膜であってもよい。
ステップS12:次いで、図171(C)に示すように、全面に樹脂膜g23が塗布される。樹脂膜g23としては、たとえば感光性のポリイミドの塗布膜g23が用いられる。
ステップS13:この樹脂膜g23に対して、前記第1接続電極g12、第2接続電極g13の開口に対応した領域に対する露光工程、およびその後の現像工程を行うことによって、フォトリソグラフィによる樹脂膜のパターニングを行うことができる。これにより、樹脂膜g23に第1接続電極g12および第2接続電極g13のためのパッド開口が形成される。
ステップS14:その後、樹脂膜g23を硬化するための熱処理(ポリイミドキュア)が行われ、熱処理によりポリイミド膜g23が安定化される。熱処理は、例えば170℃〜700℃程度の温度で行ってもよい。その結果、抵抗体(抵抗体膜g20およびパターニングされた配線膜g21)の特性が安定するというメリットもある。
ステップS15:次に、第1接続電極g12および第2接続電極g13を形成すべき位置に貫通孔を有するポリイミド膜g23をマスクとしてパッシベーション膜g22のエッチングが行われる。それによって、配線膜g21を第1接続電極g12の領域および第2接続電極g13の領域において露出させるパッド開口が形成される。パッシベーション膜g22のエッチングは、反応性イオンエッチング(RIE)によって行われてもよい。
ステップS16:2つのパッド開口から露出した配線膜g21にマルチプローブピンが接触され、チップ抵抗器の抵抗値が所望の抵抗値になっていることを確認するための抵抗値測定(アフター測定)が行われる。このように、アフター測定を行うこと、換言すれば、最初の測定(イニシャル測定)→ヒューズFの溶断(レーザーリペア)→アフター測定という一連の処理を行うことで、チップ抵抗器g10に対するトリミング処理能力が大幅に向上する。
ステップS17:2つのパッド開口内に、たとえば無電解めっき法によって、外部接続電極としての第1接続電極g12および第2接続電極g13を成長させる。
ステップS18:その後、基板表面に配列形成された多数個(たとえば50万個)の各チップ抵抗器を個々のチップ抵抗器g10に分離するために、フォトリソグラフィによって第3のレジストパターンが形成される。レジスト膜は基板表面において、各チップ抵抗器g10を保護すべく設けられ、各チップ抵抗器g10間がエッチングされるように形成される。
ステップS19:そしてプラズマダイシングが実行される。プラズマダイシングは、第3レジストパターンをマスクとしたエッチングであり、基板表面から所定深さの溝が、各チップ抵抗器g10の間に形成される。その後レジスト膜が剥離される。
ステップS20:そして、たとえば図172(A)に示すように、表面に保護テープ100が貼着される。
ステップS21:次いで、基板の裏面研削が行われて、チップ抵抗器は個々のチップ抵抗器g10に分離される(図172(A)(B))。
ステップS22:そして、図172(C)に示すように、裏面側にキャリアテープ(熱発泡シート)g200が貼られて、個々のチップ抵抗器に分離された多数個のチップ抵抗器g10は、キャリアテープg200上に配列された状態で保持される。一方で、表面に貼着された保護テープは取り除かれる(図172(D))。
ステップS23:熱発泡シートg200は、加熱されることによりその内部に含まれる熱発泡粒子201が膨らみ、それによりキャリアテープg200表面に接着されている各チップ抵抗器g10はキャリアテープg200から剥離されて個々に分離される(図172(E)(F))。
(2−2)チップコンデンサの実施形態の説明
図173は、第7参考例の他の実施形態に係るチップコンデンサg301の平面図であり、図174はその断面図であって、図173の切断面線CLXXIV−CLXXIVから見た切断面が示されている。
チップコンデンサg301は、基板g302と、基板g302上に配置された第1外部電極g303と、同じく基板g302上に配置された第2外部電極g304とを備えている。基板g302は、この実施形態では、平面視において四隅を面取りした矩形形状を有している。矩形形状は、例えば、0.3mm×0.15mm程度の寸法である。基板g302の短手方向両端部に第1外部電極g303および第2外部電極g304がそれぞれ配置されている。第1外部電極g303および第2外部電極g304は、この実施形態では、基板g302の長手方向に延びたほぼ矩形の長手平面形状を有し、基板g302の角に対応する各2箇所に面取り部を有している。
つまり、チップコンデンサg301においても、一対の長手電極g303、g304が備えられている。
基板g302上には、第1外部電極g303および第2外部電極g304の間のキャパシタ配置領域g305内に、複数のキャパシタ要素C1〜C9が配置されている。複数のキャパシタ要素C1〜C9は、複数のヒューズユニットg307を介してそれぞれ第1外部電極g303に電気的に接続されている。
図174に示されているように、基板g302の表面には絶縁膜g308が形成されていて、絶縁膜g308の表面に下部電極膜g311が形成されている。下部電極膜g311は、キャパシタ配置領域g305のほぼ全域にわたっているとともに、第2外部電極g304の直下の領域にまで延びて形成されている。より具体的には、下部電極膜g311は、キャパシタ要素C1〜C9の共通の下部電極として機能するキャパシタ電極領域g311Aと、外部電極引き出しのためのパッド領域g311Bとを有している。キャパシタ電極領域g311Aがキャパシタ配置領域g305に位置していて、パッド領域g311Bが第2外部電極g304の直下に位置している。
キャパシタ配置領域g305において下部電極膜g311(キャパシタ電極領域g311A)を覆うように容量膜(誘電体膜)g312が形成されている。容量膜g312は、キャパシタ電極領域g311Aの全域にわたって連続しており、この実施形態では、さらに第1外部電極g303の直下の領域にまで延び、キャパシタ配置領域g305外の絶縁膜g308を覆っている。
容量膜g312の上には、上部電極膜g313が形成されている。図173では、明瞭化のために、上部電極膜g313に細ドットを付して示してある。上部電極膜g313は、キャパシタ配置領域5に位置するキャパシタ電極領域g313Aと、第1外部電極g303の直下に位置するパッド領域g313Bと、パッド領域g313Bとキャパシタ電極領域g313Aとの間に配置されたヒューズ領域g313Cとを有している。
キャパシタ電極領域g313Aにおいて、上部電極膜g313は、複数の電極膜部分g131〜139に分割されている。この実施形態では、各電極膜部分g131〜g139は、いずれも矩形形状に形成されていて、ヒューズ領域g313Cから第2外部電極g304に向かって帯状に延びている。複数の電極膜部分g131〜g139は、複数種類の対向面積で、容量膜g312を挟んで下部電極膜g311に対向している。より具体的には、電極膜部分g131〜g139の下部電極膜g311に対する対向面積は、1:2:4:8:16:32:64:128:128となるように定められていてもよい。すなわち、複数の電極膜部分g131〜g139は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が2の等比数列をなすように設定された対向面積を有する複数の電極膜部分g131〜g138(またはg131〜g137,g139)を含む。これによって、各電極膜部分g131〜g139と容量膜g312を挟んで対向する下部電極膜g311とによってそれぞれ構成される複数のキャパシタ要素C1〜C9は、互いに異なる容量値を有する複数のキャパシタ要素を含む。電極膜部分g131〜g139の対向面積の比が前述の通りである場合、キャパシタ要素C1〜C9の容量値の比は、当該対向面積の比と等しく、1:2:4:8:16:32:64:128:128となる。すなわち、複数のキャパシタ要素C1〜C9は、公比が2の等比数列をなすように容量値が設定された複数のキャパシタ要素C1〜C8(またはC1〜C7,C9)を含むことになる。
この実施形態では、電極膜部分g131〜g135は、幅が等しく、長さの比を1:2:4:8:16に設定した帯状に形成されている。また、電極膜部分g135,g136,g137,g138,g139は、長さが等しく、幅の比を1:2:4:8:8に設定した帯状に形成されている。電極膜部分g135〜g139は、キャパシタ配置領域g305の第1外部電極g303側の端縁から第2外部電極g304側の端縁までの範囲に渡って延びて形成されており、電極膜部分g131〜g134は、それよりも短く形成されている。
パッド領域g313Bは、第1外部電極g3とほぼ相似形に形成されており、基板g302の角部に対応する2つの面取り部を有するほぼ矩形の平面形状を有している。このパッド領域g313Bの一つの長辺(基板g302の周縁に対して内方側の長辺)に沿ってヒューズ領域g313Cが配置されている。ヒューズ領域g313Cは、パッド領域g313Bの前記1つの長辺に沿って配列された複数のヒューズユニットg307を含む。ヒューズユニットg307は、上部電極膜g313のパッド領域g313Bと同じ材料で一体的に形成されている。複数の電極膜部分g131〜g139は、1つまたは複数個のヒューズユニットg307と一体的に形成されていて、それらのヒューズユニットg307を介してパッド領域g313Bに接続され、このパッド領域g313Bを介して第1外部電極g303に電気的に接続されている。面積の比較的小さな電極膜部分g131〜g136は、一つのヒューズユニットg307によってパッド領域g313Bに接続されており、面積の比較的大きな電極膜部分g137〜g139は複数個のヒューズユニットg307を介してパッド領域g313Bに接続されている。全てのヒューズユニットg307が用いられる必要はなく、この実施形態では、一部のヒューズユニットg307は未使用である。
ヒューズユニットg307は、パッド領域g313Bとの接続のための第1幅広部g307Aと電極膜部分g131〜g139との接続のための第2幅広部g307Bと、第1および第2幅広部g307A,g307Bの間を接続する幅狭部g307Cとを含む。幅狭部g307Cは、レーザ光によって切断(溶断)することができるように構成されている。それによって、電極膜部分g131〜139のうち不要な電極膜部分をヒューズユニットg307の切断によって第1および第2外部電極g303,g304から電気的に切り離すことができる。
図173では図示を省略したが、図174に表れている通り、上部電極膜g313の表面を含むチップコンデンサg301の表面はパッシベーション膜g309によって覆われている。パッシベーション膜g309は、たとえば窒化膜からなっていて、チップコンデンサg301の上面のみならず、基板g302の側面まで延びて、この側面をも覆うように形成されている。さらに、パッシベーション膜g309の上には、ポリイミド樹脂等からなる樹脂膜g310が形成されている。樹脂膜g310は、チップコンデンサg301の上面を覆い、さらに基板g302の側面に至って、当該側面上のパッシベーション膜g309を覆うように形成されている。
パッシベーション膜g309および樹脂膜g310は、チップコンデンサg301の表面を保護する保護膜である。これらには、第1外部電極g303および第2外部電極g304に対応する領域にパッド開口g321,g322がそれぞれ形成されている。パッド開口g321,g322はそれぞれ上部電極膜g313のパッド領域g313Bの一部の領域、下部電極膜g311のパッド領域g311Bの一部の領域を露出させるようにパッシベーション膜g309および樹脂膜g310を貫通している。さらに、この実施形態では、第2外部電極g304に対応したパッド開口g322は、容量膜g312をも貫通している。
パッド開口g321,g322には、第1外部電極g303および第2外部電極g304がそれぞれ埋め込まれている。これにより、第1外部電極g303は上部電極膜g313のパッド領域g313Bに接合しており、第2外部電極g304は下部電極膜g311のパッド領域g311Bに接合している。第1および第2外部電極g303,g304は、樹脂膜g310の表面から突出するように形成されている。これにより、実装基板に対してチップコンデンサg301をフリップチップ接合することができる。
図175は、チップコンデンサg301の内部の電気的構成を示す回路図である。第1外部電極g303と第2外部電極g304との間に複数のキャパシタ要素C1〜C9が並列に接続されている。各キャパシタ要素C1〜C9と第1外部電極g303との間には、一つまたは複数のヒューズユニットg307でそれぞれ構成されたヒューズF1〜F9が直列に介装されている。
ヒューズF1〜F9が全て接続されているときは、チップコンデンサg301の容量値は、キャパシタ要素C1〜C9の容量値の総和に等しい。複数のヒューズF1〜F9から選択した1つまたは2つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサg301の容量値が減少する。
そこで、パッド領域g311B,g313Bの間の容量値(キャパシタ要素C1〜C9の総容量値)を測定し、その後に所望の容量値に応じてヒューズF1〜F9から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み(レーザトリミング)を行うことができる。とくに、キャパシタ要素C1〜C8の容量値が、公比2の等比数列をなすように設定されていれば、最小の容量値(当該等比数列の初項の値)であるキャパシタ要素C1の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。
たとえば、キャパシタ要素C1〜C9の容量値は次のように定められていてもよい。
C1=0.03125pF
C2=0.0625pF
C3=0.125pF
C4=0.25pF
C5=0.5pF
C6=1pF
C7=2pF
C8=4pF
C9=4pF
この場合、0.03125pFの最小合わせ込み精度でチップコンデンサg301の容量を微調整できる。また、ヒューズF1〜F9から切断すべきヒューズを適切に選択することで、0.1pF〜10pFの間の任意の容量値のチップコンデンサg301を提供することができる。
以上のように、この実施形態によれば、第1外部電極g303および第2外部電極g304の間に、ヒューズF1〜F9によって切り離し可能な複数のキャパシタ要素C1〜C9が設けられている。キャパシタ要素C1〜C9は、異なる容量値の複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。それによって、ヒューズF1〜F9から1つまたは複数のヒューズを選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるチップコンデンサg301を提供できる。
チップコンデンサg301の各部の詳細について以下に説明を加える。
基板g302は、たとえば平面視において0.3mm×0.15mm、0.4mm×0.2mm、または0.2mm×0.1mmなどの矩形形状(好ましくは、0.4mm×0.2mm以下の大きさ)を有していてもよい。キャパシタ配置領域g305は、概ね、基板g302の長辺に沿って形成された一対の外部電極g303、g304に挟まれた長方形領域となる。基板g302の厚さは、150μm程度であってもよい。基板g302は、たとえば、裏面側(キャパシタ要素C1〜C9が形成されていない表面)からの研削または研磨によって薄型化された基板であってもよい。基板g302の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。
絶縁膜g308は、酸化シリコン膜等の酸化膜であってもよい。その膜厚は、500Å〜2000Å程度であってもよい。
下部電極膜g311は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。アルミニウム膜からなる下部電極膜g311は、スパッタ法によって形成することができる。上部電極膜g313も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。アルミニウム膜からなる上部電極膜g313は、スパッタ法によって形成することができる。上部電極膜g313のキャパシタ電極領域g313Aを電極膜部分g131〜g139に分割し、かつヒューズ領域g313Cを複数のヒューズユニットg307に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。
容量膜g312は、たとえば窒化シリコン膜で構成することができ、その膜厚は500Å〜2000Å(たとえば1000Å)とすることができる。容量膜g312は、プラズマCVD(化学的気相成長)によって形成された窒化シリコン膜であってもよい。
パッシベーション膜g309は、たとえば窒化シリコン膜で構成することができ、たとえばプラズマCVD法によって形成できる。その膜厚は、8000Å程度とされてもよい。樹脂膜g310は、前述の通り、ポリイミド膜その他の樹脂膜で構成することができる。
第1および第2外部電極g303,g304は、たとえば、下部電極膜g311または上部電極膜g313に接するニッケル層と、このニッケル層上に積層したパラジウム層と、そのパラジウム層上に積層した金層とを積層した積層構造膜からなっていてもよく、たとえば、めっき法(より具体的には無電解めっき法)で形成することができる。ニッケル層は下部電極膜g311または上部電極膜g313に対する密着性の向上に寄与し、パラジウム層は上部電極膜または下部電極膜の材料と第1および第2外部電極g303,g304の最上層の金との相互拡散を抑制する拡散防止層として機能する。
図176は、チップコンデンサg301の製造工程の一例を説明するための流れ図である。基板g302として、比抵抗が100Ω・cm以上の半導体基板を準備する。次いで、基板g302の表面に、熱酸化法および/またはCVD法によって、酸化膜(たとえば酸化シリコン膜)からなる絶縁膜g308が形成される(ステップS1)。次に、たとえばスパッタ法によって、アルミニウム膜からなる下部電極膜g311が絶縁膜g308の表面全域に形成される(ステップS2)。下部電極膜g311の膜厚は8000Å程度とされてもよい。次に、その下部電極膜の表面に、下部電極膜g311の最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される(ステップS3)。このレジストパターンをマスクとして、下部電極膜がエッチングされることにより、図173等に示したパターンの下部電極膜g311が得られる(ステップS4)。下部電極膜g311のエッチングは、たとえば、反応性イオンエッチングによって行うことができる。
次に、たとえばプラズマCVD法によって、窒化シリコン膜等からなる容量膜g312が、下部電極膜g311上に形成される(ステップS5)。下部電極膜g311が形成されていない領域では、絶縁膜g308の表面に容量膜g312が形成されることになる。次いで、その容量膜g312の上に、上部電極膜g313が形成される(ステップS6)。上部電極膜g313は、たとえばアルミニウム膜からなり、スパッタ法によって形成することができる。その膜厚は、8000Å程度とされてもよい。次いで、上部電極膜g313の表面に上部電極膜g313の最終形状に対応したレジストパターンがフォトリソグラフィによって形成される(ステップS7)。このレジストパターンをマスクとしたエッチングにより、上部電極膜g313が、最終形状(図173等参照)にパターニングされる(ステップS8)。それによって、上部電極膜g313は、キャパシタ電極領域g313Aに複数の電極膜部分g131〜g139を有し、ヒューズ領域g313Cに複数のヒューズユニットg307を有し、それらのヒューズユニットg307に接続されたパッド領域g313Bを有するパターンに整形される。上部電極膜g313のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウェットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。
この後、上部電極膜g313のパッド領域g313Bと下部電極膜g311のパッド領域g311Bとに検査用プローブを押し当てて、複数のキャパシタ要素C1〜C9の総容量値が測定される(ステップS9)。この測定された総容量値に基づき、目的とするチップコンデンサg301の容量値に応じて、切り離すべきキャパシタ要素、すなわち切断すべきヒューズが選択される(ステップS10)。
次いで、図177Aに示すように、基板g302上の全面にたとえば窒化膜からなるカバー膜g326が形成される(ステップS11)。このカバー膜g326の形成は、プラズマCVD法によって行われてもよく、たとえば膜厚3000Å程度の窒化シリコン膜が形成されてもよい。カバー膜g326は、パターニングされた上部電極膜g313を覆い、上部電極膜g313が形成されていない領域では容量膜g312を覆う。カバー膜g326は、ヒューズ領域g313Cにおいてはヒューズユニットg307を覆うことになる。
この状態から、ヒューズユニットg307を溶断するためのレーザトリミングが行われる(ステップS12)。すなわち、図177Bに示すように、前記総容量値の測定結果に応じて選択されたヒューズを構成するヒューズユニットg307にレーザ光g327を当てて、そのヒューズユニットg307の幅狭部g307Cが溶断される。これにより、対応するキャパシタ要素がパッド領域g313Bから切り離される。ヒューズユニットg307にレーザ光g327を当てるとき、カバー膜g326の働きによって、ヒューズユニットg307の近傍にレーザ光g327のエネルギーが蓄積され、それによって、ヒューズユニットg307が溶断する。
次に、図177Cに示すように、たとえばプラズマCVD法によって、カバー膜g326上に窒化シリコン膜が堆積させられ、パッシベーション膜g309が形成される(ステップS13)。前述のカバー膜g326は最終形態において、パッシベーション膜g309と一体化し、このパッシベーション膜g309の一部を構成する。ヒューズの切断後に形成されたパッシベーション膜g309は、ヒューズ溶断の際に同時に破壊されたカバー膜g326の開口内に入り込み、ヒューズユニットg307の切断面を保護する。したがって、パッシベーション膜g309は、ヒューズユニットg307の切断箇所に異物が入り込んだり水分が侵入したりすることを防ぐ。パッシベーション膜g309は、全体で、たとえば8000Å程度の膜厚を有するように形成されてもよい。
次に、第1および第2外部電極g303,g304を形成すべき位置に貫通孔を有するレジストパターンがパッシベーション膜g309上に形成される(ステップS14)。このレジストパターンをマスクとしてパッシベーション膜g309のエッチングが行われる。それによって、下部電極膜g311をパッド領域g311Bにおいて露出させるパッド開口と、上部電極膜g313をパッド領域g313Bにおいて露出させるパッド開口とが形成されることになる(ステップS15)。パッシベーション膜g309のエッチングは、反応性イオンエッチングによって行われてもよい。パッシベーション膜g309のエッチングの際に、同じく窒化膜で形成されている容量膜g312も開口することになり、それによって、下部電極膜g311のパッド領域g311Bが露出することになる。
次いで、全面に樹脂膜が塗布される(ステップS16)。樹脂膜としては、たとえば感光性のポリイミドの塗布膜が用いられる。この樹脂膜に対して、前記パッド開口に対応した領域に対する露光工程、およびその後の現像工程を行うことによって、フォトリソグラフィによる樹脂膜のパターニングを行うことができる(ステップS17)。これにより、樹脂膜g310およびパッシベーション膜g309を貫通したパッド開口g321,g322が形成される。その後、樹脂膜を硬化するための熱処理(キュア処理)が行われ(ステップS18)、さらに、パッド開口g321,g322内に、たとえば無電解めっき法によって、第1外部電極g303および第2外部電極g304が成長させられる(ステップS19)。こうして、図173等に示す構造のチップコンデンサg301が得られる。
フォトリソグラフィ工程を利用した上部電極膜g313のパターニングでは、微小面積の電極膜部分g131〜g139を精度良く形成することができ、さらに微細なパターンのヒューズユニットg307を形成することができる。そして、上部電極膜g313のパターニングの後に、総容量値の測定を経て、切断すべきヒューズが決定される。その決定されたヒューズを切断することによって、所望の容量値に正確に合わせ込まれたチップコンデンサg301を得ることができる。
そして、その後は、各チップコンデンサg301が、元基板から分離され、個々のチップコンデンサg301が得られる。
(2−3)チップダイオードの実施形態の説明
図178は、第7参考例の他の一実施形態に係るチップダイオードg401の斜視図であり、図179はその平面図であり、図180は、図179のCLXXX−CLXXX線でとった断面図である。さらに、図181は、図179のCLXXXI−CLXXXIでとった断面図である。
チップダイオードg401は、p+型の半導体基板g402(たとえばシリコン基板)と、半導体基板g402に形成された複数のダイオードセルD1〜D4と、これらの複数のダイオードセルD1〜D4を並列に接続するカソード電極g403およびアノード電極g404とを含む。半導体基板g402は、一対の主面g402a,g402bと、その一対の主面g402a,g402bと直交する複数の側面g402cとを含み、前記一対の主面g402a,g402bのうちの一方(主面g402a)が素子形成面とされている。以下、この主面g402aを「素子形成面g402a」という。素子形成面g402aは、平面視において矩形に形成されており、たとえば、長手方向の長さLが0.4mm程度、短手方向の長さWが0.2mm程度であってもよい。また、チップダイオードg401の全体の厚さTは0.1mm程度であってもよい。
素子形成面g402aの短手方向の両端部に、カソード電極g403の外部接続電極g403Bと、アノード電極g404の外部接続電極g404Bとが配置されている。これらの外部接続電極g403B,g404Bは、図示のように、素子形成面g402aの長手方向に沿った長手電極とされていて、これら外部接続電極g403B、g404Bの間の素子形成面g402aに、ダイオードセル領域g407が設けられている。
素子形成面g402aの一つの長辺(この実施形態ではカソード側外部接続電極g403Bに近い長辺)に連なる一つの側面g402cには、半導体基板g402の厚さ方向に延びて切り欠かれた複数の凹部7(たとえば最大4つの凹部)が形成されている。各凹部7は、この実施形態では、半導体基板g402の厚さ方向の全域にわたって延びている。各凹部7は、平面視において、素子形成面g402aの一短辺から内方に窪んでおり、この実施形態では、素子形成面g402aの内方に向かって幅狭となる台形形状を有している。むろん、この平面形状は一例であり、矩形形状であってもよいし、三角形形状であってもよいし、部分円状(たとえば円弧形状)等の凹湾曲形状であってもよい。
凹部7は、チップダイオードg401の向き(チップ方向)を表す。より具体的には、凹部7は、カソード側外部接続電極g403Bの位置を表すカソードマークを提供している。これにより、チップダイオードg401の実装時に、その外観によって極性を把握できる構造となっている。また、凹部7は、チップコンデンサg401の極性方向に加え、型名、製造年月日その他の情報を表示するための標印としても機能してもよい。
半導体基板g402は、4つの側面g402cのうち互いに隣接する一対の側面の交差部に対応する四隅に4つのコーナー部g409を有している。この4つのコーナー部g409は、この実施形態では、ラウンド形状に整形されている。コーナー部g409は、素子形成面g402aの法線方向から見た平面視において、外側に凸の滑らかな湾曲面をなしている。これにより、チップダイオードg401の製造工程や実装時におけるチッピングを抑制できる構造となっている。
ダイオードセル領域g407は、この実施形態では、矩形に形成されている。ダイオードセル領域g407内に、複数のダイオードセルD1〜D4が配置されている。複数のダイオードセルD1〜D4は、この実施形態では4個設けられており、半導体基板g402の長手方向および短手方向に沿って、マトリックス状に等間隔で二次元配列されている。
図182は、カソード電極g403およびアノード電極g404ならびにその上に形成された構成を取り除いて、半導体基板g402の表面(素子形成面g402a)の構造を示す平面図である。ダイオードセルD1〜D4の各領域内には、それぞれ、p+型の半導体基板g402の表層領域にn+型領域g410が形成されている。n+型領域g410は、個々のダイオードセル毎に分離されている。これにより、ダイオードセルD1〜D4は、ダイオードセル毎に分離されたpn接合領域g411をそれぞれ有している。
複数のダイオードセルD1〜D4は、この実施形態では等しい大きさおよび等しい形状、具体的には矩形形状に形成されており、各ダイオードセルの矩形領域内に、多角形形状のn+型領域g410が形成されている。この実施形態では、n+型領域g410は、正八角形に形成されており、ダイオードセルD1〜D4の矩形領域を形成する4辺にそれぞれ沿う4つの辺と、ダイオードセルD1〜D4の矩形領域の4つの角部にそれぞれ対向する別の4つの辺とを有している。
図180および図181に示されているように、半導体基板g402の素子形成面g402aには、酸化膜等からなる絶縁膜g415(図179では図示省略)が形成されている。絶縁膜g415には、ダイオードセルD1〜D4のそれぞれのn+型領域g410の表面を露出させるコンタクト孔g416(カソードコンタクト孔)と、素子形成面g402aを露出させるコンタクト孔g417(アノードコンタクト孔)とが形成されている。絶縁膜g415の表面には、カソード電極g403およびアノード電極g404が形成されている。カソード電極g403は、絶縁膜g415の表面に形成されたカソード電極膜g403Aと、カソード電極膜g403Aに接合された外部接続電極g403Bとを含む。カソード電極膜g403Aは、複数のダイオードセルD1,D3に接続された引き出し電極L1と、複数のダイオードD2,D4に接続された引き出し電極L2と、引き出し電極L1,L2(カソード引き出し電極)と一体的に形成されたカソードパッドg405とを有している。カソードパッドg405は、素子形成面g402aの一端部に矩形に形成されている。このカソードパッドg405に外部接続電極g403Bが接続されている。このようにして、外部接続電極g403Bは、引き出し電極L1,L2に共通に接続されている。カソードパッドg405および外部接続電極g403Bは、カソード電極g403の外部接続部(カソード外部接続部)を構成している。
アノード電極g404は、絶縁膜g415の表面に形成されたアノード電極膜g404Aと、アノード電極膜g404Aに接合された外部接続電極g404Bとを含む。アノード電極膜g404Aは、p+型半導体基板g402に接続されており、素子形成面g402aの一端部付近にアノードパッドg406を有している。アノードパッドg406は、アノード電極膜g404Aにおいて素子形成面g402aの一端部に配置された領域からなる。このアノードパッドg406に外部接続電極g404Bが接続されている。アノードパッドg406および外部接続電極g404Bは、アノード電極g404の外部接続部(アノード外部接続部)を構成している。アノード電極膜g404Aにおいて、アノードパッドg406以外の領域は、アノードコンタクト孔g417から引き出されたアノード引き出し電極である。
引き出し電極L1は、絶縁膜g415の表面からダイオードセルD1,D3のコンタクト孔g416内に入り込み、各コンタクト孔g416内でダイオードセルD1,D3の各n+型領域g10にオーミック接触している。引き出し電極L1において、コンタクト孔g416内でダイオードセルD1,D3に接続されている部分は、セル接続部C1,C3を構成している。同様に、引き出し電極L2は、絶縁膜g415の表面からダイオードセルD2,D4のコンタクト孔g416内に入り込み、各コンタクト孔g416内でダイオードセルD2,D4の各n+型領域g410にオーミック接触している。引き出し電極L2において、コンタクト孔g416内でダイオードセルD2,D4に接続されている部分は、セル接続部C2,C4を構成している。アノード電極膜g404Aは、絶縁膜g415の表面からコンタクト孔g417の内方へと延びており、コンタクト孔g417内でp+型の半導体基板g402にオーミック接触している。カソード電極膜g403Aおよびアノード電極膜g404Aは、この実施形態では、同じ材料からなっている。
電極膜としては、この実施形態では、AlSi膜を用いている。AlSi膜を用いると、半導体基板g402の表面にp+型領域を設けることなく、アノード電極膜g404Aをp+型の半導体基板g402にオーミック接触させることができる。すなわち、アノード電極膜g404Aをp+型の半導体基板g402に直接接触させてオーミック接合を形成できる。したがって、p+型領域を形成するための工程を省くことができる。
カソード電極膜g403Aとアノード電極膜g404Aとの間は、スリットg418によって分離されている。引き出し電極L1は、ダイオードセルD1からダイオードセルD3を通ってカソードパッドg405に至る直線に沿って直線状に形成されている。同様に、引き出し電極L2は、ダイオードセルD2からダイオードセルD4を通ってカソードパッドg405に至る直線に沿って直線状に形成されている。引き出し電極L1,L2は、n+型領域g410からカソードパッドg405まで間の至るところで一様な幅W1,W2をそれぞれ有しており、それらの幅W1,W2は、セル接続部C1,C2,C3,C4の幅よりも広い。セル接続部C1〜C4の幅は、引き出し電極L1,L2の引き出し方向に直交する方向の長さによって定義される。引き出し電極L1,L2の先端部は、n+型領域g410の平面形状と整合するように整形されている。引き出し電極L1,L2の基端部は、カソードパッドg405に接続されている。スリットg418は、引き出し電極L1,L2を縁取るように形成されている。一方、アノード電極膜g404Aは、ほぼ一定の幅のスリットg418に対応した間隔を開けて、カソード電極膜g403Aを取り囲むように、絶縁膜g415の表面に形成されている。アノード電極膜g404Aは、素子形成面g402aの長手方向に沿って延びる櫛歯状部分と、矩形領域からなるアノードパッドg406とを一体的に有している。
カソード電極膜g403Aおよびアノード電極膜g404Aは、たとえば窒化膜からなるパッシベーション膜g420(図179では図示省略)によって覆われており、さらにパッシベーション膜g420の上にはポリイミド等の樹脂膜g421が形成されている。パッシベーション膜g420および樹脂膜g421を貫通するように、カソードパッドg405を露出させるパッド開口g422と、アノードパッドg406を露出させるパッド開口g423とが形成されている。パッド開口g422,g423に外部接続電極g403B,g404Bがそれぞれ埋め込まれている。パッシベーション膜g420および樹脂膜g421は、保護膜を構成しており、引き出し電極L1,L2およびpn接合領域g411への水分の浸入を抑制または防止するとともに、外部からの衝撃等を吸収し、チップダイオードg401の耐久性の向上に寄与している。
外部接続電極g403B,g404Bは、樹脂膜g421の表面よりも低い位置(半導体基板g402に近い位置)に表面を有していてもよいし、樹脂膜g421の表面から突出していて、樹脂膜g421よりも高い位置(半導体基板g402から遠い位置)に表面を有していてもよい。図180には、外部接続電極g403B,g404Bが樹脂膜g421の表面から突出している例を示す。外部接続電極g403B,g404Bは、たとえば、電極膜g403A,g404Aに接するNi膜と、その上に形成されたPd膜と、その上に形成されたAu膜とを有するNi/Pd/Au積層膜からなっていてもよい。このような積層膜は、めっき法によって形成することができる。
各ダイオードセルD1〜D4では、p型の半導体基板g402とn+型領域g410との間にpn接合領域g411が形成されており、したがって、それぞれpn接合ダイオードが形成されている。そして、複数のダイオードセルD1〜D4のn+型領域g410がカソード電極g403に共通に接続され、ダイオードセルD1〜D4の共通のp型領域であるp+型の半導体基板g402がアノード電極g404に共通に接続されている。これによって、半導体基板g402上に形成された複数のダイオードセルD1〜D4は、すべて並列に接続されている。
図183は、チップダイオードg401の内部の電気的構造を示す電気回路図である。ダイオードセルD1〜D4によってそれぞれ構成されるpn接合ダイオードは、カソード側がカソード電極g403によって共通接続され、アノード側がアノード電極g404によって共通接続されることによって、全て並列に接続されており、これによって、全体として1つのダイオードとして機能する。
この実施形態の構成によれば、チップダイオードg401は複数のダイオードセルD1〜D4を有しており、各ダイオードセルD1〜D4がpn接合領域g411を有している。pn接合領域g411は、ダイオードセルD1〜D4毎に分離されている。そのため、チップダイオードg401は、pn接合領域g411の周囲長、すなわち、半導体基板g402におけるn+型領域g410の周囲長の合計(総延長)が長くなる。これにより、pn接合領域g411の近傍における電界の集中を回避し、その分散を図ることができるので、ESD耐量の向上を図ることができる。すなわち、チップダイオードg401を小型に形成する場合であっても、pn接合領域g411の総周囲長を大きくすることができるから、チップダイオードg401の小型化とESD耐量の確保とを両立することができる。
この実施形態では、半導体基板g402のカソード側外部接続電極g403Bに近い長辺に陰極方向を表す凹部7が形成されているので、半導体基板g402の裏面(素子形成面g402aとは反対側の主面)に、カソードマークを標印する必要がない。凹部7は、チップダイオードg401をウエハ(元基板)から切り出すための加工を行うときに同時に形成しておくことができる。また、チップダイオードg401のサイズが微小で、標印が困難な場合にも凹部7を形成して、カソードの方向を表示できる。したがって、標印のための工程を省くことができ、かつ微小サイズのチップダイオードg401に対してもカソードマークを付与できる。
図184は、チップダイオードg401の製造工程の一例を説明するための工程図である。また、図185Aおよび図185Bは、図184の製造工程途中の構成を示す断面図であり、図180に対応する切断面を示す。
まず、半導体基板g402の元基板としてのp+型半導体ウエハWが用意される。半導体ウエハWの表面は素子形成面であり、半導体基板g402の素子形成面g402aに対応している。素子形成面には、複数のチップダイオードg401に対応した複数のチップダイオード領域g401aが、マトリクス状に配列されて設定されている。隣接するチップダイオード領域g401aの間には、境界領域が設けられている。境界領域は、ほぼ一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。半導体ウエハWに対して必要な工程を行った後に、境界領域に沿って半導体ウエハWを切り離すことにより、複数のチップダイオードg401が得られる。
半導体ウエハWに対して実行される工程の一例は、次のとおりである。
まず、p+型半導体ウエハWの素子形成面に、熱酸化膜やCVD酸化膜等の絶縁膜g415(たとえば8000Å〜8600Åの厚さ)が形成され(S1)、その上にレジストマスクが形成される(S2)。このレジストマスクを用いたエッチングによって、n+型領域g410に対応する開口が絶縁膜g415に形成される(S3)。さらに、レジストマスクを剥離した後に、絶縁膜g415に形成された開口から露出する半導体ウエハWの表層部にn型不純物が導入される(S4)。n型不純物の導入は、n型不純物としての燐を表面に堆積させる工程(いわゆるリンデポ)によって行われてもよいし、n型不純物イオン(たとえば燐イオン)の注入によって行われてもよい。リンデポとは、半導体ウエハWを拡散炉内に搬入し、拡散路内でPOCl3ガスを流して行う熱処理によって、絶縁膜g415の開口内で露出する半導体ウエハWの表面に燐を堆積させる処理である。必要に応じて絶縁膜g415を厚膜化(たとえばCVD酸化膜形成により1200Å程度厚膜化)した後(S5)、半導体ウエハWに導入された不純物イオンを活性化するための熱処理(ドライブ)が行われる(S6)。これにより、半導体ウエハWの表層部にn+型領域g410が形成される。
次いで、コンタクト孔g416,g417に整合する開口を有するさらに別のレジストマスクが絶縁膜g415の上に形成される(S7)。このレジストマスクを介するエッチングによって、絶縁膜g415にコンタクト孔g416,g417が形成される(S8)、その後、レジストマスクが剥離される。
次いで、たとえばスパッタリングによって、カソード電極g403およびアノード電極g404を構成する電極膜が絶縁膜g415上に形成される(S9)。この実施形態では、AlSiからなる電極膜(たとえば厚さ10000Å)が形成される。そして、この電極膜上に、スリットg418に対応する開口パターンを有する別のレジストマスクが形成され(S10)、このレジストマスクを介するエッチング(たとえば反応性イオンエッチング)によって、電極膜にスリットg418が形成される(S11)。スリットg418の幅は、3μm程度であってもよい。これにより、前記電極膜が、カソード電極膜g403Aおよびアノード電極膜g404Aに分離される。
次いで、レジスト膜を剥離した後、たとえばCVD法によって窒化膜等のパッシベーション膜g420が形成され(S12)、さらにポリイミド等を塗布することにより樹脂膜g421が形成される(S13)。たとえば、感光性を付与したポリイミドが塗布され、パッド開口g423,g424に対応するパターンで露光した後、そのポリイミド膜が現像される(ステップS14)。これにより、パッド開口g423,g424に対応した開口を有する樹脂膜g421が形成される。その後、必要に応じて、樹脂膜をキュアするための熱処理が行われる(S15)。そして、樹脂膜g421をマスクとしたドライエッチング(たとえば反応性イオンエッチング)によって、パッシベーション膜g420にパッド開口g422,g423が形成される(S16)。その後、パッド開口g422,g423内に外部接続電極g403B,g404Bが形成される(S17)。外部接続電極g403B,g404Bの形成は、めっき(好ましくは無電解めっき)によって行うことができる。
次いで、境界領域に整合する格子状の開口を有するレジストマスクg83(図185A参照)が形成される(S18)。このレジストマスクg83を介してプラズマエッチングが行われ、それによって、図185Aに示すように、半導体ウエハWがその素子形成面から所定の深さまでエッチングされる。これによって、境界領域g8に沿って、切断用の溝g81が形成される(S19)。レジストマスクg83が剥離された後、図185Bに示すように、半導体ウエハWが裏面Wbから、溝g81の底部に到達するまで研削される(S20)。これによって、複数のチップダイオード領域g401aが個片化され、前述の構造のチップダイオードg401を得ることができる。
以上、第7参考例の実施形態として、チップ抵抗器、チップコンデンサおよびチップダイオードについて説明したが、第7参考例は、チップ抵抗器、チップコンデンサおよびチップダイオード以外のチップ部品に対しても適用することが可能である。
たとえば、他のチップ部品の例として、チップインダクタを例示することができる。チップインダクタは、たとえば基板上に多層配線構造を有し、多層配線構造内にインダクタ(コイル)およびそれに関連する配線を有する部品で、多層配線構造内の任意のインダクタがヒューズにより回路に組み込まれたり、回路から切り離されたりできる構成のものであり、一対の接続用電極が外部に露出している。かかるチップインダクタにおいても、接続用電極を、第7参考例による長手電極とすることにより、実装に適し、取り扱い易いチップインダクタ(チップ部品)とすることができる。
図186は、第7参考例の一実施形態に係る回路アセンブリの構成例を示す図解的な斜視図である。
図186に示す回路アセンブリg90は、フレキシブル基板g91と、フレキシブル基板g91上に実装されたチップ抵抗器g10を含む。フレキシブル基板g91は、矢印A1方向に曲げられるように配置される。チップ抵抗器g10は、フレキシブル基板g91の曲げ方向A1に直交する矢印A2方向に、基板g11の長辺を沿わせて実装されている。フレキシブル基板g9は、矢印A2方向には湾曲されない。よって、チップ抵抗器g10の長辺方向に長手の第1接続電極g12および第2接続電極g13は、フレキシブル基板g91の表面にはんだで強固に接合される。そして、チップ抵抗器g10の長辺方向にはフレキシブル基板g91には曲げが生じないので、チップ抵抗器g10は、フレキシブル基板g91から剥がれたり分離したりする恐れがない。
また、フレキシブル基板g9に矢印A1方向の曲げが加えられたとしても、この方向はチップ抵抗器g10の短辺方向であり、その寸法が短い。よって、フレキシブル基板g91の曲げ(湾曲)が実装されたチップ抵抗器g10に与える悪影響は殆どない。フレキシブル基板g91上に実装されたチップ抵抗器g10は、第1接続電極g12および第2接続電極g13が基板g11の短辺方向に対向しており、それらの間隔が短い。そのため、フレキシブル基板g91が矢印A1方向に曲げられたとしても、チップ抵抗器g10にかかる曲げ応力が小さく、チップ抵抗器g10の破損は生じにくい。
なお、上記のチップ抵抗器g10の実装形態を、次のように変更してもよい。すなわち、フレキシブル基板上にチップ抵抗器g10を実装する際、フレキシブル基板の曲げたくない方向と、チップ抵抗器g10の接続電極の長手方向とを一致させてもよい。この場合は、実装したチップ抵抗器g10の長手電極の作用により、フレキシブル基板が曲がりにくくなり、所期の目的が達成できるという効果がある。
上記の説明は、フレキシブル基板へのチップ抵抗器g10の実装を例にとって説明したが、第7参考例の他のチップ部品、すなわちチップコンデンサ、チップダイオード、チップインダクタの場合の実装構造にも同様に適用できる。図187は、第7参考例のチップ抵抗器が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。
スマートフォンg201は、扁平な直方体形状の筐体g202の内部に電子部品を収納して構成されている。筐体g202は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が4つの側面で結合されている。筐体g202の一つの主面には、液晶パネルや有機ELパネル等で構成された表示パネルg203の表示面が露出している。表示パネルg203の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
表示パネルg203は、筐体g202の一つの主面の大部分を占める長方形形状に形成されている。表示パネルg203の一つの短辺に沿うように、操作ボタンg204が配置されている。この実施形態では、複数(3つ)の操作ボタンg204が表示パネルg203の短辺に沿って配列されている。使用者は、操作ボタンg204およびタッチパネルを操作することによって、スマートフォンg201に対する操作を行い、必要な機能を呼び出して実行させることができる。
表示パネルg203の別の一つの短辺の近傍には、スピーカg205が配置されている。スピーカg205は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタンg204の近くには、筐体g202の一つの側面にマイクロフォンg206が配置されている。マイクロフォンg206は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
図188は、筐体g202の内部に収容された電子回路アセンブリg210の構成を示す図解的な平面図である。
電子回路アセンブリg210は、配線基板g211と、配線基板g211の実装面に実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子(IC)g212−g220と、複数のチップ部品とを含む。複数のICは、伝送処理ICg212、ワンセグTV受信ICg213、GPS受信ICg214、FMチューナICg215、電源ICg216、フラッシュメモリg217、マイクロコンピュータg218、電源ICg219およびベースバンドICg220を含む。複数のチップ部品は、チップインダクタg221,g225,g235、チップ抵抗器g222,g224,g233、チップキャパシタg227,g230,g234、およびチップダイオードg228,g231を含む。これらチップ部品は、第7参考例に係る構成のものを用いることができる。
伝送処理ICg212は、表示パネルg203に対する表示制御信号を生成し、かつ表示パネルg203の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネルg203との接続のために、伝送処理ICg212には、フレキシブル配線209が接続されている。
ワンセグTV受信ICg213は、ワンセグ放送(携帯機器を受信対象とする地上デジタルテレビ放送)の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグTV受信ICg213の近傍には、複数のチップインダクタg221と、複数のチップ抵抗器g222とが配置されている。ワンセグTV受信ICg213、チップインダクタg221およびチップ抵抗器g222は、ワンセグ放送受信回路g223を構成している。チップインダクタg221およびチップ抵抗器g222は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路g223に高精度な回路定数を与える。
GPS受信ICg214は、GPS衛星からの電波を受信してスマートフォンg201の位置情報を出力する電子回路を内蔵している。
FMチューナICg215は、その近傍において配線基板g211に実装された複数のチップ抵抗器g224および複数のチップインダクタg225とともに、FM放送受信回路g226を構成している。チップ抵抗器g224およびチップインダクタg225は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、FM放送受信回路g226に高精度な回路定数を与える。
電源ICg216の近傍には、複数のチップキャパシタg227および複数のチップダイオードg228が配線基板g211の実装面に実装されている。電源ICg216は、チップキャパシタg227およびチップダイオードg228とともに、電源回路g229を構成している。 フラッシュメモリg217は、オペレーティングシステムプログラム、スマートフォンg201の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
マイクロコンピュータg218は、CPU、ROMおよびRAMを内蔵しており、各種の演算処理を実行することにより、スマートフォンg201の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータg218の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源ICg219の近くには、複数のチップキャパシタg230および複数のチップダイオードg231が配線基板g211の実装面に実装されている。電源ICg219は、チップキャパシタg230およびチップダイオードg231とともに、電源回路g232を構成している。
ベースバンドICg220の近くには、複数のチップ抵抗器g233、複数のチップキャパシタg234、および複数のチップインダクタg235が、配線基板g211の実装面に実装されている。ベースバンドICg220は、チップ抵抗器g233、チップキャパシタg234およびチップインダクタg235とともに、ベースバンド通信回路g236を構成している。ベースバンド通信回路g236は、電話通信およびデータ通信のための通信機能を提供する。
このような構成によって、電源回路g229,232によって適切に調整された電力が、伝送処理ICg212、GPS受信ICg214、ワンセグ放送受信回路g223、FM放送受信回路g226、ベースバンド通信回路g236、フラッシュメモリg217およびマイクロコンピュータg218に供給される。マイクロコンピュータg218は、伝送処理ICg212を介して入力される入力信号に応答して演算処理を行い、伝送処理ICg212から表示パネルg203に表示制御信号を出力して表示パネルg203に各種の表示を行わせる。
タッチパネルまたは操作ボタンg204の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路g223の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネルg203に出力し、受信された音声をスピーカg205から音響化させるための演算処理が、マイクロコンピュータg218によって実行される。
また、スマートフォンg201の位置情報が必要とされるときには、マイクロコンピュータg218は、GPS受信ICg214が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
さらに、タッチパネルまたは操作ボタンg204の操作によってFM放送受信指令が入力されると、マイクロコンピュータg218は、FM放送受信回路g226を起動し、受信された音声をスピーカg205から出力させるための演算処理を実行する。
フラッシュメモリg217は、通信によって取得したデータの記憶や、マイクロコンピュータg218の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータg218は、必要に応じて、フラッシュメモリg217に対してデータを書き込み、またフラッシュメモリg217からデータを読み出す。
電話通信またはデータ通信の機能は、ベースバンド通信回路g236によって実現される。マイクロコンピュータg218は、ベースバンド通信回路g236を制御して、音声またはデータを送受信するための処理を行う。