JP6525173B2

JP6525173B2 - センサ装置

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Inventors: 恭英高▲瀬▼; 松谷　康之; 康之松谷
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Description

本発明は、アナログ入力信号と予測フィルタから出力される予測値との差分を加算器によって演算し、この差分を量子化器によって量子化してアナログ入力信号をデジタル信号に変換するＡ／Ｄ変換器を備えるセンサ装置に関するものである。

従来、この種のＡ／Ｄ変換器としては、例えば、特許文献１に開示されたオーバーサンプリング型Ａ／Ｄ変換器がある。このオーバーサンプリング型Ａ／Ｄ変換器は、Δ（デルタ）変調を行うΔ変調器と、ΔΣ（デルタシグマ）変調を行うΔΣ変調器とを併用した混合型変調器であり、Δ変調による入力信号と予測値との差分に対して、ΔΣ変調を行う。

図１（ａ）はΔ変調器１の構成を示す。量子化器２の出力は遅延器３によって１サンプリング時間遅らせられ、予測フィルタ４によって積分されて予測値として加算器５へ出力される。加算器５は入力信号と予測値との差分を演算し、量子化器２へ出力する。量子化器２は、サンプリングクロックが入力される毎にしきい値の値に応じて入力信号を符号化する。また、同図（ｂ）はΔΣ変調器１１の構成を示す。ΔΣ変調器１１は、量子化器２の出力を１サンプリング時間遅延させた信号と入力信号との差分を加算器５によって演算する。この差分は、積分器６によって離散時間積分されることで、高い周波数領域で量子化雑音スペクトラムが増加する形にノイズシェーピングされて、量子化器２によって量子化される。同図（ｃ）は混合型変調器１２の構成を示す。混合型変調器１２は、量子化器２の出力が遅延器３で遅延させられた信号を予測フィルタ４によって積分することで予測値を生成し、加算器５で入力信号と予測値との差分を演算する。そして、この差分に対して、上記のΔΣ変調を行う。つまり、加算器７で、量子化器２の出力を遅延器３によって遅延させた信号と加算器５の出力との差分を演算し、この差分を積分器６によってノイズシェーピングして、量子化器２によって量子化する。

このような混合型変調器１２は、Δ変調器１の長所とΔΣ変調器１１の長所とを併せ持ち、Δ変調によって入力電圧範囲を広げると共に、ΔΣ変調によって量子化雑音を高域側へ追いやって、必要とされる信号帯域における量子化雑音を低減する。

特開２００３−３１８７３６号公報

上記従来のＡ／Ｄ変換器を備えるセンサ装置では、加算器５の入力インピーダンスを入力信号源の出力インピーダンスよりも十分高くとらなければならない。このため、容量性の電荷出力素子を入力信号源とした場合、電荷出力素子自身のインピーダンスが高いため、電荷出力素子と加算器５との間にインピーダンス変換回路を設ける必要がある。

また、容量性の電荷出力素子の出力を検出するためには、積分器６において電荷の複製、加算のためにアンプが必要となるが、このアンプを駆動するためにＡ／Ｄ変換器の消費電力が大きくなってしまう。

本発明はこのような課題を解決するためになされたもので、
アナログ入力信号と予測値との差分を演算する加算器と、加算器から出力される差分を量子化してアナログ入力信号をデジタル信号に変換して出力する量子化器と、量子化器から出力されるデジタル信号から予測値を生成し加算器へ出力するデジタル予測フィルタとからなるＡ／Ｄ変換器を備え、
加算器が、容量性電荷出力素子とコンデンサとの直列回路からなる容量型加算器によって構成され、容量性電荷出力素子とコンデンサとの接続点が量子化器の入力に接続されるセンサ装置を構成した。

本構成によれば、量子化器の出力からデジタル予測フィルタによって予測値が生成され、加算器でアナログ入力信号と予測値との差分が演算される。この差分は量子化器によって量子化されて符号化されるため、アナログ入力信号は、加算器と量子化器とデジタル予測フィルタとからなるＡ／Ｄ変換器によってΔ変調されて、デジタル信号に変換される。本構成のセンサ装置では、アナログ入力信号と予測値との差分を演算する加算器が、入力信号源である容量性電荷出力素子とコンデンサとの直列回路からなる容量型加算器によって構成され、容量性電荷出力素子自身の有する容量成分が容量型加算器を構成する容量の一部に用いられる。このため、容量性電荷出力素子がアナログ入力信号と予測値との差分を演算する加算器の一部を構成し、容量性電荷出力素子の出力そのものが増幅されることなく用いられて、容量型加算器における加算演算が行われる。したがって、Ａ／Ｄ変換器の入力に設けられる加算器と、入力信号源であるインピーダンスの高い容量性電荷出力素子との間に、従来のようにインピーダンス変換回路を設ける必要が無くなり、アンプも不要であるため、Δ変調を行うＡ／Ｄ変換器を備えるセンサ装置を低消費電力化および小型化して提供することが出来る。

また、本発明は、複数のコンデンサが並列に接続され、デジタル予測フィルタが、各コンデンサへの印加電圧を選択してコンデンサによって前記接続点にかかる電圧値を予測値に応じたアナログ電圧値にＤ／Ａ変換することを特徴とする。

本構成によれば、デジタル予測フィルタから出力される予測値は、容量型加算器を構成する各コンデンサへの印加電圧がデジタル予測フィルタによって予測値に応じて選択されることで、デジタル値からアナログ電圧値に変換される。このため、容量型加算器において、容量性電荷出力素子が出力するアナログ信号電圧値とデジタル予測フィルタから出力される予測値との加算演算が行えるようになる。

また、本発明は、各コンデンサへの印加電圧の選択が、各コンデンサに接続される各スイッチの切り替え制御を、前記接続点の電圧を上昇させるタイミングに遅れて前記接続点の電圧を低下させるタイミングが到来する各制御信号を各スイッチへ与えることで行われることを特徴とする。

容量性電荷出力素子とコンデンサとの接続点には、寄生ダイオードがつくことがある。例えば、寄生ダイオードのアノードがグラウンドに、カソードが前記接続点に、それぞれ接続されている場合を考える。また、各スイッチの切り替え制御について、制御信号がハイレベルのときに前記接続点の電圧が上がり、ローレベルのときに前記接続点の電圧が下がるとする。この場合、各コンデンサに接続される各スイッチの切り替え制御を、立ち上がりタイミングと立ち下がりタイミングとが同じ各制御信号を各スイッチへ与えることで行うと、各制御信号の生成タイミングによっては、制御信号の立ち下がりタイミングが他の制御信号の立ち上がりタイミングより早くなり、前記接続点に負のグリッチが発生する。負のグリッチが発生すると、寄生ダイオードに順方向の電圧が印加されて寄生ダイオードが導通することになり、容量型加算器に蓄えられた電荷が失われて、容量型加算器の加算演算に誤差が生じる。しかし、本構成によれば、各コンデンサに接続される各スイッチの切り替え制御を、立ち上がりタイミングに遅れて立ち下がりタイミングが到来する各制御信号を各スイッチへ与えることで行うため、制御信号の立ち下がりタイミングには他の制御信号の立ち上がりタイミングが過ぎ、前記接続点に生じるグリッチは負の側には生じずに必ず正の側に生じる。このため、寄生ダイオードには順方向電圧がかからなくなり、寄生ダイオードが導通して容量型加算器に蓄えられた電荷が失われることはなくなる。この結果、容量型加算器における加算演算に誤差が生じることはなくなる。

また、本発明は、容量性電荷出力素子および前記接続点間または前記接続点および量子化器間に接続される抵抗を備えることを特徴とする。

本構成によれば、容量性電荷出力素子において意図せずに大きな電荷が発生した場合に、容量性電荷出力素子および前記接続点間に接続される抵抗によって、大きな電流の容量型加算器への流入が防げるため、容量型加算器を保護することが出来る。

また、本発明は、容量型加算器が受動素子で構成されたループフィルタ、例えば、ラグリードフィルタを備えることを特徴とする。

本構成によれば、容量性電荷出力素子とコンデンサとで構成される容量型加算器によってアナログ入力信号と予測値との差分が演算され、この差分がループフィルタによって積分される。量子化器は積分された差分を量子化するので、Δ変調とΔΣ変調とを併用した混合型変調が行われ、信号対量子化雑音比（ＳＱＮＲ）を改善することが出来る。このループフィルタは受動素子で構成され、しかも、容量型加算器に一体化されるため、従来のように入力信号を積分器で複製するために必要となるアンプが不要になり、混合型変調を行うＡ／Ｄ変換器を備えるセンサ装置を低消費電力化および小型化して提供することが出来る。

上記ラグリードフィルタは、例えば、容量性電荷出力素子および前記接続点間に接続される抵抗と、前記接続点および前記コンデンサ間に接続される抵抗と、前記接続点および前記コンデンサ間に接続される抵抗とデジタル予測フィルタとの間に接続される前記コンデンサと、前記量子化器の入力端子および基準電圧間に接続される抵抗とコンデンサの直列回路とから構成される。

また、上記ラグリードフィルタは、例えば、前記接続点および量子化器間に接続される抵抗と、前記接続点およびデジタル予測フィルタ間に接続される前記コンデンサと、前記量子化器の入力端子および基準電圧間に接続される抵抗とコンデンサの直列回路とから構成される。

ラグリードフィルタの前者の上記構成における、容量性電荷出力素子および前記接続点間に接続される抵抗と、前記接続点および前記コンデンサ間に接続される抵抗との２つの抵抗は、ラグリードフィルタの後者の上記構成によれば、前記接続点および量子化器間に接続される１つの抵抗にまとめることが出来る。したがって、ラグリードフィルタの後者の上記構成によれば、前者の上記構成に比べて抵抗の数を減らすことが出来、部品の実装面積を縮小することが出来る。

また、本発明は、量子化器がコンパレータから構成され、コンパレータにおける一対の入力端子の一方の入力端子および基準電圧間に接続される前記直列回路と、一対の入力端子の他方の入力端子および基準電圧間に接続される、前記直列回路と同じインピーダンスを有する抵抗とコンデンサの直列回路とを備えることを特徴とする。

本構成によれば、量子化器を構成するコンパレータにおける一対の各入力端子には、同じインピーダンスを有する抵抗とコンデンサの直列回路がそれぞれ基準電圧との間に平衡に接続される。このため、量子化器の一対の各入力端子に同じノイズが乗った場合、量子化器を構成するコンパレータの一対の入力信号に対する差動動作によってノイズを除去することが出来る。

また、本発明は、前記一対の入力端子をそれぞれ基準電圧に接続するスイッチを備えることを特徴とする。

本構成によれば、Ａ／Ｄ変換器を構成する回路が正常に動作する範囲を超えた電荷が容量型加算器に流入した際などに、スイッチを導通させて量子化器の一対の入力端子をそれぞれ基準電圧に接続して、容量型加算器に溜まった電荷をスイッチを介して放電させることで、回路をリセットすることが出来る。

また、本発明は、容量性電荷出力素子の両端子間を短絡するスイッチを備えることを特徴とする。

本構成によれば、容量性電荷出力素子に大きな電荷が発生した場合に、容量性電荷出力素子の両端子間をスイッチによって短絡することで、容量性電荷出力素子をリセットすることが出来る。このため、センサ装置の出力の安定性を高めることが出来る。

本発明によれば、インピーダンス変換回路を設ける必要がなく、また、アンプが不要で小型で低消費電力の、Δ変調または混合型変調を行うＡ／Ｄ変換器を備えるセンサ装置を提供することが出来る。

（ａ）はΔ変調器の構成を示すブロック回路図、（ｂ）はΔΣ変調器の構成を示すブロック回路図、（ｃ）はΔ変調器とΔΣ変調器とを併用した混合型変調器の構成を示すブロック回路図である。本発明の第１の実施の形態によるセンサ装置の概略構成を示す回路図である。本発明の第２の実施の形態によるセンサ装置の概略構成を示す回路図である。（ａ）は、本発明の第３の実施の形態によるセンサ装置の概略構成、（ｂ）は、第３の実施の形態の変形例によるセンサ装置の概略構成を示す回路図である。（ａ）は、本発明の第４の実施の形態によるセンサ装置の概略構成、（ｂ）は、第４の実施の形態の変形例によるセンサ装置の概略構成を示す回路図である。本発明の第４の実施の形態の第２変形例によるセンサ装置の概略構成を示す回路図である。本発明の第５の実施の形態によるセンサ装置の概略構成を示す回路図である。本発明の第６の実施の形態によるセンサ装置の概略構成を示す回路図である。本発明の第７の実施の形態によるセンサ装置の概略構成を示す回路図である。（ａ）は、本発明の第８の実施の形態によるセンサ装置の概略構成を示す回路図、（ｂ）は、（ａ）に示すセンサ装置を構成するパターン依存遅延器の構成を示す回路図、（ｃ）は、（ｂ）に示すパターン依存遅延器を構成する遅延回路の構成を示す回路図である。（ａ）は、第１〜第７の実施の形態による各センサ装置における各スイッチへ与えられるパルス信号および量子化器に入力される電圧のタイミングチャート図、（ｂ）は、第８の実施の形態によるセンサ装置における各スイッチへ与えられるパルス信号および量子化器に入力される電圧のタイミングチャート図である。

次に、本発明のセンサ装置を実施するための形態について、説明する。

図２は、本発明の第１の実施の形態によるセンサ装置２１Ａの概略構成を示す回路図である。

センサ装置２１Ａは、センサとして容量性の電荷出力素子２２を備え、電荷出力素子２２に生じる電荷によって形成されるアナログ入力信号をデジタル信号ｄoutに変換する。このような容量性の電荷出力素子２としては、例えば、素子の温度変化による焦電効果によって電荷を生じる焦電型赤外センサや、圧電素子に応力を加えると応力に比例した電荷を生じる圧電セラミックス型圧力・振動・衝撃センサなどがある。

電荷出力素子２２とコンデンサ２３との直列回路は容量型加算器２４を構成し、電荷出力素子２２とコンデンサ２３との接続点Ｑが量子化器２７の入力に接続されている。コンデンサ２３は、並列に接続された複数のコンデンサ２３ａ，２３ｂ，…２３ｎによって構成される。容量型加算器２４は、電荷出力素子２２に生じるアナログ入力信号と、デジタル予測フィルタ２５から出力される予測値との差分を演算する。すなわち、容量型加算器２４は、電荷出力素子２２に生じるアナログ入力信号電圧値と、デジタル予測フィルタ２５から出力される、反転された予測値に応じたアナログ電圧値とを、電荷出力素子２２およびコンデンサ２３の各容量が蓄える電荷に応じて加算することで、アナログ入力信号と予測値との差分を演算する。

予測値に応じたアナログ電圧値は、デジタル予測フィルタ２５が、各コンデンサ２３ａ，２３ｂ，…２３ｎへの印加電圧を選択して、コンデンサ２３によって接続点Ｑにかかる電圧値をデジタルの予測値に応じたアナログの電圧値へＤ／Ａ変換することで、得られる。各コンデンサ２３ａ，２３ｂ，…２３ｎとデジタル予測フィルタ２５との間にはスイッチ２６ａ，２６ｂ，…２６ｎが設けられており、スイッチ２６ａ，２６ｂ，…２６ｎの切り替えにより、各コンデンサ２３ａ，２３ｂ，…２３ｎの接続点Ｑと反対側の端子には、Ｖrefp電圧またはＶrefn電圧が印加される。Ｖrefp電圧は例えば１[Ｖ]に設定され、Ｖrefn電圧は例えば０[Ｖ]に設定される。また、各コンデンサ２３ａ，２３ｂ，…２３ｎの容量値は、２^０×Ｃ[Ｆ]，２^０×Ｃ[Ｆ]，２^１×Ｃ[Ｆ]，…２^ｎ×Ｃ[Ｆ]に設定される。したがって、デジタル予測フィルタ２５が、自身が演算したデジタル値の予測値に応じて各スイッチ２６ａ，２６ｂ，…２６ｎの切替状態を制御することで、各コンデンサ２３ａ，２３ｂ，…２３ｎへの印加電圧は、各コンデンサ２３ａ，２３ｂ，…２３ｎの合成電圧値が予測値に応じたアナログ電圧値になるように、選択される。

量子化器２７は、容量型加算器２４から出力される差分を、サンプリングクロックclkが入力される毎に量子化して符号化し、アナログ入力信号をデジタル信号ｄoutに変換して出力する。デジタル予測フィルタ２５は、量子化器２７から出力されるデジタル信号ｄoutからデジタルの予測値を生成し、容量型加算器２４へ出力する。

このような第１の実施の形態によるセンサ装置２１Ａによれば、量子化器２７の出力からデジタル予測フィルタ２５によって予測値が生成され、容量型加算器２４で、電荷出力素子２２に生じるアナログ入力信号と予測値との差分が演算される。この差分は量子化器２７によって量子化されて符号化されるため、アナログ入力信号は、容量型加算器２４と量子化器２７とデジタル予測フィルタ２５とからなるＡ／Ｄ変換器によってΔ変調されて、デジタル信号ｄoutに変換される。

本実施形態のセンサ装置２１Ａでは、アナログ入力信号と予測値との差分を演算する加算器が、入力信号源である容量性電荷出力素子２２とコンデンサ２３との直列回路からなる容量型加算器２４によって構成され、容量性電荷出力素子２２自身の有する容量成分が容量型加算器２４を構成する容量の一部に用いられる。このため、容量性電荷出力素子２２が、アナログ入力信号と予測値との差分を演算する加算器の一部を構成し、容量性電荷出力素子２２の出力そのものが増幅されることなく用いられて、容量型加算器２４における加算演算が行われる。したがって、Ａ／Ｄ変換器の入力に設けられる加算器と、入力信号源であるインピーダンスの高い容量性電荷出力素子２２との間に、従来のようにインピーダンス変換回路を設ける必要が無くなり、アンプも不要であるため、Δ変調を行うＡ／Ｄ変換器を備えるセンサ装置２１Ａを低消費電力化および小型化して提供することが出来る。

また、本実施形態のセンサ装置２１Ａによれば、デジタル予測フィルタ２５から出力される予測値は、容量型加算器２４を構成する各コンデンサ２３ａ，２３ｂ，…２３ｎへの印加電圧がデジタル予測フィルタ２５によって予測値に応じて選択されることで、デジタル値からアナログ電圧値に変換される。このため、容量型加算器２４において、容量性電荷出力素子２２が出力するアナログ信号電圧値とデジタル予測フィルタ２５から出力される予測値との加算演算が行えるようになる。

図３は、本発明の第２の実施の形態によるセンサ装置２１Ｂの概略構成を示す回路図である。なお、同図において図２と同一または相当する部分には同一符号を付してその説明は省略する。

第２の実施の形態によるセンサ装置２１Ｂは、容量性電荷出力素子２２が抵抗Ｒ１を介して接続点Ｑに接続される点だけが、第１の実施の形態によるセンサ装置２１Ａと相違する。

この第２の実施の形態によるセンサ装置２１Ｂによれば、容量性電荷出力素子２２において意図せずに大きな電荷が発生した場合に、抵抗Ｒ１によって、大きな電流の容量型加算器２４への流入が防げるため、容量型加算器２４を保護することが出来るという効果が奏される。

図４（ａ）は、本発明の第３の実施の形態によるセンサ装置２１Ｃの概略構成を示す回路図である。なお、同図において図３と同一または相当する部分には同一符号を付してその説明は省略する。

第３の実施の形態によるセンサ装置２１Ｃは、各コンデンサ２３ａ，２３ｂ，…２３ｎにそれぞれ直列に抵抗Ｒａ，Ｒｂ，…Ｒｎが接続され、容量型加算器２４が受動素子で構成されたループフィルタを備える点だけが、第２の実施の形態によるセンサ装置２１Ｂと相違する。抵抗Ｒ１と、各コンデンサ２３ａ，２３ｂ，…２３ｎおよび各抵抗Ｒａ，Ｒｂ，…Ｒｎとは、ラグリードフィルタの一部を構成し、これがループフィルタとして働く。また、抵抗Ｒ１は、ラグリードフィルタの一部を構成するのと同時に、第２の実施の形態によるセンサ内蔵Ａ／Ｄ変換器２１Ｂと同様に、大きな電流の流入を防いで、容量型加算器２４を保護する。

第３の実施の形態によるセンサ装置２１Ｃによれば、容量性電荷出力素子２２とコンデンサ２３とで構成される容量型加算器２４によってアナログ入力信号と予測値との差分が演算され、この差分がループフィルタによって積分されて、ΔΣ変調器と同様にノイズシェーピングされる。量子化器２７は積分された差分を量子化するので、Δ変調とΔΣ変調とを併用した混合型変調が行われ、信号対量子化雑音比（ＳＱＮＲ）を改善することが出来る。このループフィルタは抵抗素子とコンデンサ素子との受動素子で構成され、しかも、容量型加算器２４に一体化されるため、従来のように入力信号を積分器６（図１参照）で複製するために必要となるアンプが不要になり、混合型変調を行うＡ／Ｄ変換器を備えるセンサ装置２１Ｃを低消費電力化および小型化して提供することが出来る。

図４（ｂ）は、第３の実施の形態の変形例によるセンサ装置２１Ｃ’の概略構成を示す回路図である。なお、同図において図４（ａ）と同一または相当する部分には同一符号を付してその説明は省略する。

この変形例によるセンサ装置２１Ｃ’は、コンデンサ２３に直列に抵抗Ｒａが接続される点だけが、第３の実施の形態によるセンサ装置２１Ｃと相違する。抵抗Ｒ１と、各コンデンサ２３ａ，２３ｂ，…２３ｎおよび抵抗Ｒａとは、ラグリードフィルタの一部を構成し、これがループフィルタとして働く。

この変形例によるセンサ装置２１Ｃ’によっても、容量性電荷出力素子２２とコンデンサ２３とで構成される容量型加算器２４によってアナログ入力信号と予測値との差分が演算され、この差分がループフィルタによって積分されるので、Δ変調とΔΣ変調とを併用した混合型変調が行われ、第３の実施の形態によるセンサ装置２１Ｃと同様な作用効果が奏される。

図５（ａ）は、本発明の第４の実施の形態によるセンサ装置２１Ｄの概略構成を示す回路図である。なお、同図において図４（ａ）と同一または相当する部分には同一符号を付してその説明は省略する。

第４の実施の形態によるセンサ装置２１Ｄは、接続点Ｑに、抵抗Ｒ２とコンデンサ２８との直列回路が接続され、この直列回路が接地されている点だけが、第３の実施の形態によるセンサ装置２１Ｃと相違する。抵抗Ｒ１と、各コンデンサ２３ａ，２３ｂ，…２３ｎおよび各抵抗Ｒａ，Ｒｂ，…Ｒｎと、上記の直列回路を構成する抵抗Ｒ２およびコンデンサ２８とはラグリードフィルタを構成する。

第４の実施の形態によるセンサ装置２１Ｄでは、上記のラグリードフィルタがループフィルタとして作用する。このため、第４の実施の形態によるセンサ装置２１Ｄによっても、混合型変調が行われ、信号対量子化雑音比を改善することが出来る。

図５（ｂ）は、第４の実施の形態の変形例によるセンサ装置２１Ｄ’の概略構成を示す回路図である。なお、同図において図５（ａ）と同一または相当する部分には同一符号を付してその説明は省略する。

この変形例によるセンサ装置２１Ｄ’は、コンデンサ２３に直列に抵抗Ｒａが接続される点だけが、第４の実施の形態によるセンサ装置２１Ｄと相違する。抵抗Ｒ１と、コンデンサ２３および抵抗Ｒａと、抵抗Ｒ２およびコンデンサ２８の直列回路とはラグリードフィルタを構成する。

この変形例によるセンサ装置２１Ｄ’によっても、上記のラグリードフィルタがループフィルタとして作用するので、第４の実施の形態によるセンサ装置２１Ｄと同様な作用効果が奏される。

図６は、第４の実施の形態の第２変形例によるセンサ装置２１Ｄ’’の概略構成を示す回路図である。なお、同図において図５（ｂ）と同一または相当する部分には同一符号を付してその説明は省略する。

この第２変形例によるセンサ装置２１Ｄ’’は、図５（ｂ）に示す変形例によるセンサ装置２１Ｄ’における、容量性電荷出力素子２２および接続点Ｑ間に接続される抵抗Ｒ１と、接続点Ｑおよびコンデンサ２３間に接続される抵抗Ｒａとの２つの抵抗が、接続点Ｑおよび量子化器２７間に接続される１つの抵抗Ｒ３にまとめられている点だけが、変形例によるセンサ装置２１Ｄ’と相違する。コンデンサ２３と、抵抗Ｒ３と、量子化器２７の入力端子および接地電圧間に接続される抵抗Ｒ２およびコンデンサ２８の直列回路とは、ラグリードフィルタを構成する。この第２変形例によるセンサ装置２１Ｄ’’によっても、上記のラグリードフィルタがループフィルタとして作用するので、第４の実施の形態によるセンサ装置２１Ｄと同様な作用効果が奏される。さらに、この第２変形例によるセンサ装置２１Ｄ’’によれば、変形例によるセンサ装置２１Ｄ’に比べて抵抗の数を減らすことが出来、部品の実装面積を縮小することが出来る。

図７は、本発明の第５の実施の形態によるセンサ装置２１Ｅの概略構成を示す回路図である。なお、同図において図６と同一または相当する部分には同一符号を付してその説明は省略する。

この第５の実施の形態によるセンサ装置２１Ｅは、量子化器２７’がコンパレータから構成され、このコンパレータにおける一対の入力端子の一方の入力端子および基準電圧である接地電圧間に、抵抗Ｒ２とコンデンサ２８の直列回路が接続され、一対の入力端子の他方の入力端子および接地電圧間に、抵抗Ｒ４とコンデンサ３０の直列回路が接続される点だけが、図６に示す第４の実施の形態の第２変形例によるセンサ装置２１Ｄ’’と相違する。抵抗Ｒ２とコンデンサ２８の直列回路と、抵抗Ｒ４とコンデンサ３０の直列回路とは、同じインピーダンスを有する。

この第５の実施の形態によるセンサ装置２１Ｅによっても、第４の実施の形態の第２変形例によるセンサ装置２１Ｄ’’と同様な作用効果が奏される。さらに、この第５の実施の形態によるセンサ装置２１Ｅによれば、量子化器２７’を構成するコンパレータにおける一対の各入力端子には、同じインピーダンスを有する、抵抗Ｒ２とコンデンサ２８の直列回路、および抵抗Ｒ４とコンデンサ３０の直列回路がそれぞれ接地電圧との間に平衡に接続される。このため、量子化器２７’の一対の各入力端子に同じノイズが乗った場合、量子化器２７’を構成するコンパレータの一対の入力信号に対する差動動作によってノイズを除去することが出来る。

図８は、本発明の第６の実施の形態によるセンサ装置２１Ｆの概略構成を示す回路図である。なお、同図において図７と同一または相当する部分には同一符号を付してその説明は省略する。

この第６の実施の形態によるセンサ装置２１Ｆは、量子化器２７’を構成するコンパレータの一対の入力端子をそれぞれ接地電圧に接続するスイッチ３１，３２を、抵抗Ｒ２とコンデンサ２８の直列回路、および抵抗Ｒ４とコンデンサ３０の直列回路のそれぞれに並列に備える点だけが、図７に示す第５の実施の形態によるセンサ装置２１Ｅと相違する。

この第６の実施の形態によるセンサ装置２１Ｆによっても、第５の実施の形態によるセンサ装置２１Ｅと同様な作用効果が奏される。さらに、この第６の実施の形態によるセンサ装置２１Ｆによれば、Ａ／Ｄ変換器を構成する回路が正常に動作する範囲を超えた電荷が容量型加算器２４に流入した際や、センサ装置２１Ｆの使用開始時などに、スイッチ３１，３２を導通させて量子化器２７’の一対の入力端子をそれぞれ接地電圧に接続して、容量型加算器２４に溜まった電荷をスイッチ３１，３２を介して放電させることで、回路をリセットすることが出来る。

なお、本実施の形態では、スイッチ３１，３２を、抵抗Ｒ２とコンデンサ２８の直列回路および抵抗Ｒ４とコンデンサ３０の直列回路のそれぞれに並列に備えるが、コンデンサ２８およびコンデンサ３０のそれぞれに並列に備えるように構成してもよい。この構成によっても上記の実施形態と同様な作用効果が奏される。

図９は、本発明の第７の実施の形態によるセンサ装置２１Ｇの概略構成を示す回路図である。なお、同図において図２と同一または相当する部分には同一符号を付してその説明は省略する。

第７の実施の形態によるセンサ装置２１Ｇは、容量性電荷出力素子２２の両端子間を短絡するスイッチ２９を備える点だけが、第１の実施の形態によるセンサ装置２１Ａと相違する。

第７の実施の形態によるセンサ装置２１Ｇによれば、容量性電荷出力素子２２に大きな電荷が発生した場合に、容量性電荷出力素子２２の両端子間をスイッチ２９によって短絡することで、容量性電荷出力素子２２を任意のタイミングでリセットすることが出来る。このため、センサ装置２１Ｅの出力の安定性を高めることが出来る。また、上述した第２，第３，第４，第５，第６の各実施の形態および変形例によるセンサ装置２１Ｂ，２１Ｃ，２１Ｃ’，２１Ｄ，２１Ｄ’，２１Ｄ’’，２１Ｅ，２１Ｆおいても、容量性電荷出力素子２２の両端子間にこのスイッチ２９を同様に設けることで、この第７の実施の形態によるセンサ装置２１Ｇと同様な作用効果が奏される。

図１０（ａ）は、本発明の第８の実施の形態によるセンサ装置２１Ｈの概略構成を示す回路図である。なお、同図において図９と同一または相当する部分には同一符号を付してその説明は省略する。

この第８の実施の形態によるセンサ装置２１Ｈは、予測フィルタ２５およびスイッチ２６ａ，２６ｂ，…２６ｎ間にパターン依存遅延器３３を備える点だけが、図９に示す第７の実施の形態によるセンサ装置２１Ｇと相違する。第１〜第７の実施の形態によるセンサ装置２１Ａ〜２１Ｇにおける、予測フィルタ２５の予測値に応じたアナログ電圧値への変換は、各コンデンサ２３ａ，２３ｂ，…２３ｎに接続される各スイッチ２６ａ，２６ｂ，…２６ｎへ、図１１（ａ）に示すようなパルス信号Ｄａ，Ｄｂ，…Ｄｎを制御信号として与え、各スイッチ２６ａ，２６ｂ，…２６ｎを切り替え制御することで、行われる。パルス信号Ｄａ，Ｄｂ，…Ｄｎがハイレベルのときには容量性電荷出力素子２２とコンデンサ２３との接続点Ｑの電圧は上昇し、ローレベルのときには接続点Ｑの電圧は低下する。パターン依存遅延器３３は、各パルス信号Ｄａ，Ｄｂ，…Ｄｎを、図１１（ｂ）に示すように、立ち上がりタイミングＴｕに遅れて立ち下がりタイミングＴｄが到来するように変換して、各スイッチ２６ａ，２６ｂ，…２６ｎへ与える。この第８の実施の形態によるセンサ装置２１Ｈにおける、予測フィルタ２５による各コンデンサ２３ａ，２３ｂ，…２３ｎへの印加電圧の選択は、このように変換された各パルス信号Ｄａ，Ｄｂ，…Ｄｎが各スイッチ２６ａ，２６ｂ，…２６ｎへ与えられて、行われる。

スイッチ２９の両端子間には、図１０（ａ）に示すように、寄生ダイオード３７がつくことがある。この寄生ダイオード３７は、アノードがグラウンドに、カソードが接続点Ｑにそれぞれ接続され、接続点Ｑに向かって順方向に寄生する。また、容量性電荷出力素子２２を除いた回路部分をＩＣ（集積回路）化してセンサ装置２１Ｈを形成し、接続点ＱにつながるＩＣの端子に不図示のＥＳＤ(Electro Static Discharge) 保護素子を接続した場合などにも、同様な寄生ダイオード３７が接続点Ｑにつくことがある。

このような場合、各コンデンサ２３ａ，２３ｂ，…２３ｎに接続される各スイッチ２６ａ，２６ｂ，…２６ｎの切り替え制御を、図１１（ａ）に示すような、立ち上がりタイミングと立ち下がりタイミングとが同じ各パルス信号Ｄａ，Ｄｂ，…Ｄｎを各スイッチ２６ａ，２６ｂ，…２６ｎへ与えることで行うと、各パルス信号Ｄａ，Ｄｂ，…Ｄｎの生成タイミングによっては、例えば、パルス信号Ｄａの立ち下がりタイミングＴｄが、これに反転する他のパルス信号Ｄｂの立ち上がりタイミングＴｕよりわずかに早くなり、接続点Ｑの電圧Ｖｘに図１１（ａ）に示すような負のグリッチＮが発生することがある。負のグリッチＮが発生して電圧Ｖｘが０[Ｖ]を大きく下回ると、寄生ダイオード３７に順方向の電圧が印加されて寄生ダイオード３７が導通することになり、容量型加算器２４に蓄えられた電荷が失われて、容量型加算器２４の加算演算に誤差が生じる。

しかし、この第８の実施の形態によるセンサ装置２１Ｈの構成によれば、各コンデンサ２３ａ，２３ｂ，…２３ｎに接続される各スイッチ２６ａ，２６ｂ，…２６ｎの切り替え制御を、図１１（ｂ）に示すような、立ち上がりタイミングＴｕに遅れて立ち下がりタイミングＴｄが到来する各パルス信号Ｄａ，Ｄｂ，…Ｄｎを制御信号として各スイッチ２６ａ，２６ｂ，…２６ｎへ与えることで行う。したがって、パルス信号Ｄａの立ち下がりタイミングＴｄには他のパルス信号Ｄｂの立ち上がりタイミングＴｕが過ぎ、量子化器２７の入力に生じるグリッチは、図１１（ｂ）に示す接続点Ｑにおける電圧Ｖｘのように、負の側には生じずに必ず正の側に生じる。このため、寄生ダイオード３７には順方向電圧がかからなくなり、寄生ダイオード３７が導通して容量型加算器２４に蓄えられた電荷が失われることはなくなる。この結果、容量型加算器２４における加算演算に誤差が生じることはなくなる。

パターン依存遅延器３３は、例えば、図１０（ｂ）に示すように、ＯＲ回路３４の一入力に入る信号を遅延回路３５によって遅延させることで、構成される。遅延回路３５は、例えば、図１０（ｃ）に示すように、インバータ３６を偶数個直列に接続することで、構成される。このようにパターン依存遅延器３３を構成することで、各パルス信号Ｄａ，Ｄｂ，…Ｄｎのハイレベルからローレベルへの立ち下がり時には、遅延回路３５によってＯＲ回路３４の一入力に入力される信号のハイレベル時間が遅延されて、ＯＲ回路３４の出力がローレベルに落ちるまでの時間が遅延される。したがって、この遅延により、図１１（ｂ）に示すような、立ち上がりタイミングＴｕに遅れて立ち下がりタイミングＴｄが到来する各パルス信号Ｄａ，Ｄｂ，…Ｄｎを生成することが出来る。一方、各パルス信号Ｄａ，Ｄｂ，…Ｄｎのローレベルからハイレベルへの立ち上がり時には、遅延回路３５によってＯＲ回路３４の一入力に入力される信号のローレベル時間が遅延されるが、ＯＲ回路３４の他入力に入力される信号は遅延されないため、ＯＲ回路３４の出力に現れる信号は、立ち上がりタイミングが遅れることなく、直ちにローレベルからハイレベルに変化する。

上述した第１，第２，第３，第４，第５，第６の各実施の形態および変形例によるセンサ装置２１Ａ，２１Ｂ，２１Ｃ，２１Ｃ’，２１Ｄ，２１Ｄ’，２１Ｄ’’，２１Ｅ，２１Ｆおいても、予測フィルタ２５およびスイッチ２６ａ，２６ｂ，…２６ｎ間にパターン依存遅延器３３を同様に設けることで、この第８の実施の形態によるセンサ装置２１Ｈと同様な作用効果が奏される。

上記の各実施の形態および変形例によるセンサ装置２１Ａ〜２１Ｈは、容量性電荷出力素子２２を焦電型赤外センサとした場合には人感センサとして利用され、容量性電荷出力素子２２を圧力・振動・衝撃センサとした場合には、工業分野の様々な場面における圧力・振動・衝撃の測定センサに利用される。

２１Ａ，２１Ｂ，２１Ｃ，２１Ｃ’，２１Ｄ，２１Ｄ’，２１Ｄ’’，２１Ｅ，２１Ｆ，２１Ｇ，２１Ｈ…センサ装置
２２…容量性電荷出力素子
２３（２３ａ，２３ｂ，…２３ｎ），２８，３０…コンデンサ
２４…容量型加算器
２５…デジタル予測フィルタ
２６ａ，２６ｂ，…２６ｎ、２９，３１，３２…スイッチ
２７，２７’…量子化器
３３…パターン依存遅延器
３４…ＯＲ回路
３５…遅延回路
３６…インバータ
３７…寄生ダイオード
Ｒａ，Ｒｂ，…Ｒｎ、Ｒ１，Ｒ２，Ｒ３，Ｒ４…抵抗
Ｑ…接続点
Ｖｘ…接続点Ｑの電圧

Claims

アナログ入力信号と予測値との差分を演算する加算器と、前記加算器から出力される前記差分を量子化してアナログ入力信号をデジタル信号に変換して出力する量子化器と、前記量子化器から出力されるデジタル信号から前記予測値を生成し前記加算器へ出力するデジタル予測フィルタとからなるＡ／Ｄ変換器を備え、
前記加算器は、容量性電荷出力素子とコンデンサとの直列回路からなる容量型加算器によって構成され、前記容量性電荷出力素子とコンデンサとの接続点が前記量子化器の入力に接続されるセンサ装置。
前記コンデンサは複数が並列に接続され、前記デジタル予測フィルタは、各前記コンデンサへの印加電圧を選択して前記コンデンサによって前記接続点にかかる電圧値を前記予測値に応じたアナログ電圧値にＤ／Ａ変換することを特徴とする請求項１に記載のセンサ装置。
各前記コンデンサへの印加電圧の選択は、各前記コンデンサに接続される各スイッチの切り替え制御を、前記接続点の電圧を上昇させるタイミングに遅れて前記接続点の電圧を低下させるタイミングが到来する各制御信号を各前記スイッチへ与えることで行われることを特徴とする請求項２に記載のセンサ装置。
前記容量性電荷出力素子および前記接続点間または前記接続点および前記量子化器間に接続される抵抗を備えることを特徴とする請求項１から請求項３のいずれか１項に記載のセンサ装置。
前記容量型加算器は受動素子で構成されたループフィルタを備えることを特徴とする請求項１から請求項４のいずれか１項に記載のセンサ装置。
前記ループフィルタはラグリードフィルタであることを特徴とする請求項５に記載のセンサ装置。
前記ラグリードフィルタは、前記容量性電荷出力素子および前記接続点間に接続される抵抗と、前記接続点および前記コンデンサ間に接続される抵抗と、前記接続点および前記コンデンサ間に接続される抵抗と前記デジタル予測フィルタとの間に接続される前記コンデンサと、前記量子化器の入力端子および基準電圧間に接続される抵抗とコンデンサの直列回路とから構成されることを特徴とする請求項６に記載のセンサ装置。
前記ラグリードフィルタは、前記接続点および前記量子化器間に接続される抵抗と、前記接続点および前記デジタル予測フィルタ間に接続される前記コンデンサと、前記量子化器の入力端子および基準電圧間に接続される抵抗とコンデンサの直列回路とから構成されることを特徴とする請求項６に記載のセンサ装置。
前記量子化器はコンパレータから構成され、前記コンパレータにおける一対の入力端子の一方の入力端子および基準電圧間に接続される前記直列回路と、前記一対の入力端子の他方の入力端子および基準電圧間に接続される、前記直列回路と同じインピーダンスを有する抵抗とコンデンサの直列回路とを備えることを特徴とする請求項７または請求項８に記載のセンサ装置。
前記一対の入力端子をそれぞれ基準電圧に接続するスイッチを備えることを特徴とする請求項９に記載のセンサ装置。
前記容量性電荷出力素子の両端子間を短絡するスイッチを備えることを特徴とする請求項１から請求項１０のいずれか１項に記載のセンサ装置。