KR101759390B1 - 전자 측정 회로 - Google Patents

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이엠. 마이크로일레크트로닉-마린 쏘시에떼 아노님
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Abstract

전자 측정 회로
본 발명은 물리적 파라미터를 측정하기 위한 전자 측정 회로에 관한 것이다. 회로는: 고정 전극 및 2 개의 커패시터들 (C1, C2) 에 공통인 공통 전극을 각각 포함하는 2 개의 차동 장착 커패시터들 (C1, C2) 을 포함하는 측정 센서 (1) 를 포함하며, 공통 전극은 물리적 파라미터가 측정되는 경우 각각의 커패시터 (C1, C2) 의 정전용량 값을 변경하기 위해 2 개의 커패시터들 (C1, C2) 의 각각의 고정 전극에 대해 이동가능하도록 배열된다. 회로는 측정 센서 (1) 로부터 수신되는 전하를 적분하기 위해 공통 전극에 연결되고 공통 전극에 교대로 연결되도록 배열된 2 개의 적분기들을 포함하는 제 1 적분기 유닛 (5); 제 1 적분기 유닛 (5) 으로부터 수신되는 전하를 적분하기 위해 제 1 적분기 유닛 (5) 에 접속된 제 2 적분기 유닛 (7); 제 2 적분기 유닛 (7) 으로부터의 아날로그 출력 값들을 비교하기 위한 비교기 (9); 2 개의 커패시터들에 걸쳐 상이한 전압 값들을 스위칭하기 위해 측정 센서 (1) 에 연결된 스위치 회로 (3); 및 스위치 회로 (3) 의 동작을 제어하기 위해 스위치 회로 (3) 에 비교기 (9) 의 디지털 출력 신호 (y) 를 공급하기 위한 피드백 회로 (11) 를 더 포함한다.

Description

전자 측정 회로{ELECTRONIC MEASUREMENT CIRCUIT}
본 발명은 물리적 파라미터를 측정하기 위한 측정 회로들의 분야에 관한 것이다. 좀더 구체적으로, 본 발명은 정전용량 센서를 포함하는 측정 회로들에 관한 것이다. 본 발명은 또한 물리적 파라미터를 측정하는 대응하는 방법, 및 컴퓨터 프로그램 제품에 관한 것이다.
물리적 파라미터를 측정하는데 이용되는 정전용량 센서들은 2 개의 고정 전극들 사이에 탄력있게 홀딩되는 전기자의 일부분을 형성하는 이동식 공통 전극을 포함할 수도 있다. 이러한 공통 전극은, 예를 들어, 인가된 힘의 결과로서 고정 전극들 중 하나 또는 다른 하나의 방향으로 소정의 거리를 이동할 수 있다. 비동작 상태에서, 공통 전극은 2 개의 고정 전극들로부터 거의 동일한 거리에 있으며, 이는 2 개의 커패시터들에 대한 동일한 정전용량 값들을 정의한다. 예를 들어, 인가된 힘의 결과로서, 공통 전극이 이동하는 경우, 각각의 커패시터의 정전용량 값은 서로의 정전용량 값에 역비례하여 달라진다. 정전용량 센서의 전자 인터페이스 회로는 따라서 2 개의 커패시터들의 정전용량들에서의 변동에 의존하여 전압의 형태로 출력 신호를 제공하도록 배열된다. 이러한 종류의 정전용량 센서는, 예를 들어, 가속도 값들을 측정하는데 이용될 수 있다.
전기 인터페이스 회로는 측정 센서로부터 신호를 프로세싱하기 위해 측정 센서에 연결된다. 미국 특허 제 8,429,981 B2 호에 설명된 것과 같은 종래의 인터페이스 회로들은 정전용량 측정 센서들의 정전용량들을 사전-충전하기 (pre-charge) 위한 입력으로서 전압을 제공하기 위해 디지털 대 아날로그 변환기 (digital-to-analogue converter; DAC) 를 이용한다. 이러한 DAC 의 해상도는 측정 회로의 디지털 출력의 해상도에 직접적으로 관련된다. 예를 들어, 10 비트 해상도 출력은 인터페이스 회로의 피드백 회로에서 10 비트 해상도 DAC 를 필요로 한다. 종래의 기법들은 (예를 들어, 10 비트 해상도까지) 저 해상도 출력에 있어서 매우 효율적일 수도 있다. 그러나, DAC 의 정확도에 내재한 일부 선형성 문제들은 이러한 해상도를 넘는 것으로 보인다. 또한, 기존의 해결책들에서, 반복적인 사전-충전 페이즈는 측정 센서 정전용량들을 사전-충전하는 것을 필요로 한다. 그러나, 이러한 사전충전 페이즈의 단점은 이러한 페이즈 동안에 측정 신호가 발생되지 않으며, 한편 일부 에너지가 커패시터들을 충전하는데 이용된다는 것이다.
미국 특허 출원 제 2007/0247171 A1 호는 가변 정전용량을 갖는 1 개 또는 2 개의 커패시터들의 전자 인터페이스 회로를 설명한다. 상기 인터페이스 회로는 2 개의 입력들을 갖는 차동 적분 증폭기, 제 1 페이즈에서 상이한 전압들로 각각의 커패시터를 충전하고 (charge) 제 2 페이즈에서 각각의 커패시터의 고정 전극을 하나의 각각의 입력에 연결하기 위한 스위칭 회로를 포함한다. 각각의 커패시터는 제 3 페이즈에서 상이한 역전압들에 의해 바이어싱되고, 각각의 커패시터의 고정 전극은 제 4 페이즈에서 증폭기의 각각의 입력에 연결된다. 커패시터들의 공통 전극은 접지에 연결된다. 증폭기로부터의 2 개의 출력 신호들은 스위칭된 커패시터 회로를 제어하기 위해 비교기에서 비교된다. 상기 전자 인터페이스 회로의 동작은 출력에서 측정된 값을 획득하기까지 상대적으로 오래 걸리고, 커패시터들의 여기 (excitation) 가 대칭적인 방식으로 수행되며, 이는 결점들이다.
미국 특허 출원 제 2010/0231237 A1 호는 물리적 파라미터를 측정하기 위한 정전용량 센서를 갖는 전자 회로를 설명한다. 센서는 차동적으로 장착된 2 개의 커패시터들을 포함하며, 2 개의 커패시터들의 공통 전극은 전하 전송 증폭기의 하나의 입력에 연결된다. 적분기는 전하 전송 증폭기의 출력에 연결되고 동적 비교기에 의해 제어된다. 적분기의 측정된 출력은 동작의 제 1 페이즈에서 여기 유닛을 통해 커패시터들의 고정 전극들에 인가될 수 있다. 제 2 페이즈에서, 커패시터들의 고정 전극들은 여기 유닛을 통해 2 개의 상이한 전압들에 의해 바이어싱된다. 전자 회로의 출력에서 최종 측정된 값을 획득하기 위해 여러 개의 측정 사이클들을 갖는 것이 필요하며, 이는 결점이다.
미국 특허 출원 제 2007/0236373 A1 호에서는, 오직 차동 커패시터의 정전용량 신호 변화를 디지털 신호들로 변환시키기 위한 회로만을 설명한다. 상이한 커패시터들이 적분 증폭기의 입력에 연결될 수 있으며, 적분 증폭기에는 비교기가 뒤따른다.
측정 센서들로서 정전용량 센서들을 이용하는 측정 회로들의 동작 또는 구조와 관련하여 위에서 식별된 문제들을 극복하는 것이 본 발명의 목적이다.
본 발명의 제 1 양상에 따르면, 청구항 1 에서 언급된 바와 같은 전자 측정 회로가 제공된다. 본 발명의 일 실시예에 따르면, 물리적 파라미터를 측정하기 위한 전자 측정 회로는, - 고정 전극 및 공통 전극을 각각 포함하는 2 개의 차동 장착 커패시터들을 포함하는 측정 센서로서, 상기 공통 전극은 상기 2 개의 커패시터들에 대해 공통이며, 상기 물리적 파라미터가 측정되는 경우 각각의 커패시터의 정전용량 값을 변경하기 위해 상기 2 개의 커패시터들의 각각의 고정 전극에 대해 이동가능하도록 배열되는, 상기 측정 센서; - 상기 측정 센서로부터 수신되는 전하를 적분하기 위해 상기 공통 전극에 연결되고, 2 개의 스위치들을 통해 상기 공통 전극에 교대로 연결되도록 배열된 2 개의 적분기들을 포함하는 제 1 적분기 유닛; - 상기 제 1 적분기 유닛으로부터 수신되는 전하를 적분하기 위해 연결된 적어도 하나의 중간 적분기 유닛으로서, 상기 중간 적분기 유닛 또는 각각의 중간 적분기 유닛은 상기 제 1 적분기 유닛의 2 개의 적분기들로부터 교대로 전하를 적분하도록 배열된 2 개의 적분기들을 포함하는, 상기 적어도 하나의 중간 적분기 유닛; 상기 중간 적분기 유닛 또는 상기 적어도 하나의 중간 적분기 유닛 중 마지막 중간 적분기 유닛의 2 개의 적분기들로부터의 아날로그 출력 값들을 비교하기 위한 비교기; - 상기 2 개의 커패시터들에 걸쳐 상이한 전압 값들을 스위칭하기 위해 상기 측정 센서에 연결되고, 그리고 모든 피드백 신호 사이클에 대한 리셋 페이즈 없이 각각의 커패시터에 대한 제 1 전압 천이와, 상기 제 1 전압 천이와 반대인 각각의 커패시터에 대한 제 2 전압 천이가 상기 제 1 전압 천이에 후속하여 동작하도록 의도되는 스위치 회로; 및 - 상기 스위치 회로의 동작을 제어하기 위해 상기 스위치 회로에 상기 비교기의 디지털 출력 신호를 공급하기 (feeding) 위한 피드백 회로를 포함할 수 있다. 또한, 상기 제 1 적분기 유닛 및 상기 적어도 하나의 중간 적분기 유닛은 직렬로 연결될 수 있다. 또한, 상기 제 1 적분기 유닛 및 상기 적어도 하나의 중간 적분기 유닛은 교대로 동작가능하게 배열된 2 개의 스위치들에 의해 연결될 수 있다. 또한, 적분기 유닛들의 각각은 하나의 증폭기 및 대칭적 적분기로서 연결된 2 개의 적분기 커패시터들을 포함할 수 있다. 또한, 추가적인 커패시터들에 걸쳐 상이한 전압 값들을 스위칭하는 것을 허용하도록 전압 스위치 회로에 스위치들에 의해 연결된 적어도 2 개의 상기 추가적인 커패시터들을 포함하는 정전용량 오프셋 트리밍 회로를 더 포함할 수 있다. 또한, 상기 정전용량 오프셋 트리밍 회로는 상기 제 1 적분기 유닛에 연결될 수 있다. 또한, 센서 측정 값을 획득하기 위해 상기 비교기에 연결된 데시메이션 유닛을 더 포함할 수 있다.
제안된 새로운 해결책은 추후에 설명되는 바와 같은 데시메이션 (decimation) 후에 고 해상도 출력 신호가 획득되는 이점을 갖는다. 제안된 해결책은 또한 적용된 대칭적 구조 덕분에 고 선형성을 제공한다. 측정 회로의 정상 동작 동안에 가상 접지에 중앙 전극을 연결하는 것이 또한 가능하다. 중앙 노드 (커패시터들 양자 모두의 공통 전극) 에서의 이러한 가상 접지 덕분에, 신호는 기생 정전용량에 더 이상 의존하지 않는데, 즉, 신호는 중앙 기생 정전용량에 의해 악영향을 받지 않는다. 또한, 비교기로부터의 피드백 신호의 주어진 값 동안에 센서 커패시터들에 걸친 모든 전압 천이 (transition) 들은 효과적인 측정 출력 신호/향상된 해상도를 발생시키는데 이용된다.
본 발명의 제 2 양상에 따르면, 청구항 8 항에 언급된 바와 같은 물리적 파라미터를 측정하는 방법이 제공된다. 본 발명의 일 실시예에 따르면, 2 개의 차동 장착 커패시터들을 포함하는 측정 센서를 포함하는 전자 측정 회로에 의한 물리적 파라미터를 측정하는 방법은, 상기 2 개의 차동 장착 커패시터들은 고정 전극 및 공통 전극을 각각 포함하고, 상기 공통 전극은 상기 커패시터들 양자 모두에 대해 공통이며, 상기 물리적 파라미터가 측정되는 경우 각각의 커패시터의 정전용량 값을 변경하기 위해 상기 2 개의 커패시터들의 각각의 고정 전극에 대해 이동가능하도록 배열되고, 상기 방법은, - 상기 측정 센서로부터 수신되는 전하를 적분하는 상기 공통 전극에 접속된 제 1 적분기 유닛으로서, 상기 제 1 적분기 유닛은 상기 공통 전극에 교대로 연결되고 2 개의 스위치들을 통해 교대로 상기 전하의 적분을 수행하는 2 개의 적분기들을 포함하는, 상기 제 1 적분기 유닛; - 상기 제 1 적분기 유닛으로부터 수신되는 전하를 적분하도록 연결된 적어도 하나의 중간 적분기 유닛으로서, 상기 중간 적분기 유닛 또는 각각의 중간 적분기 유닛은 상기 제 1 적분기 유닛의 2 개의 적분기들로부터의 상기 전하의 적분을 교대로 수행하는 2 개의 적분기들을 포함하는, 상기 적어도 하나의 중간 적분기 유닛; - 상기 중간 적분기 유닛 또는 상기 적어도 하나의 중간 적분기 유닛 중 마지막 중간 적분기 유닛의 2 개의 적분기들로부터의 아날로그 출력 값들을 포함하는 비교기; - 상기 측정 센서에 연결된 스위치 회로에 상기 비교기의 디지털 출력 신호를 공급하는 피드백 회로; 및 - 수신된 상기 디지털 출력 신호의 함수로서 상기 2 개의 커패시터들에 걸친 전압을 변화시키고, 그리고 모든 피드백 신호 사이클에 대한 리셋 페이즈 없이 각각의 커패시터에 대한 제 1 전압 천이와, 상기 제 1 전압 천이와 반대인 각각의 커패시터에 대한 제 2 전압 천이가 상기 제 1 전압 천이에 후속하여 동작하도록 의도되는 상기 스위치 회로를 포함할 수 있다. 또한, 상기 2 개의 커패시터들에 걸친 전압은 적어도 3 개의 상이한 전압 값들 사이에서 스위칭될 수 있다. 또한, 상기 전압 값들 중 하나의 전압 값은 실질적으로 제로이고, 상기 전압 값들 중 하나의 전압 값은 최대 전압을 나타내며, 상기 전압 값들 중 하나의 전압 값은 제로와 상기 최대 전압 값 사이일 수 있다. 또한, 상기 비교기 출력 신호의 하나의 값은, 상기 제 1 적분기 유닛의 2 개의 적분기들의 각각으로 하여금, 상기 2 개의 커패시터들 사이의 전하의 차이를 교대로 적분하게 할 수 있다. 또한, 상기 비교기 출력 신호의 하나의 값은 제 1 전압 값에서 제 2 전압 값으로 그리고 다시 제 1 전압 값으로 상기 2 개의 커패시터들의 각각에 걸친 전압을 변화시킬 수 있다. 또한, 상기 커패시터들 중 하나의 커패시터에 걸친 전압 값은 상기 제 2 전압 값으로 스위칭되는 경우, 상기 다른 커패시터에 걸친 전압 값은 제 3 전압 값으로 스위칭될 수 있다. 또한, 상기 공통 전극은 상기 측정 회로의 동작 동안에 실질적으로 일정한 전위에 있을 수 있다. 또한, 상기 제 1 적분기 유닛은 2 개의 스위치들에 의해 상기 측정 센서에 연결되고, 상기 2 개의 스위치들의 동작은 상기 스위치 회로의 동작과 동기화될 수 있다.
본 발명의 다른 양상들은 본원에 첨부된 종속 청구항들에서 언급된다.
본 발명의 다른 피쳐들 및 이점들은, 첨부된 도면들을 참조하여, 다음의 비제한적인 예시적인 실시형태의 설명으로부터 자명해질 것이며, 여기서:
도 1 은 본 발명의 일 양상에 따른 2 차 전자 측정 회로를 도시하는 블록도이다;
도 2 는 2 개의 가능한 값들을 갖는 디지털 피드백 신호들에 대한 도 1 및 도 3 의 회로들에서의 측정 센서 커패시터들의 전압 스위칭을 도시하는 도면이다;
도 3 은 본 발명의 일 양상에 따른 3 차 전자 측정 회로를 도시하는 블록도이다; 그리고
도 4 는 도 1 의 회로를 도시하고 오프셋/이득 트리밍 구조를 더 포함하는 블록도이다.
본 발명의 일 실시형태가 첨부된 도면들을 참조하여 이제 상세히 설명될 것이다. 상이한 도면들에서 보이는 동일하거나 대응하는 기능적 엘리먼트 및 구조적 엘리먼트에는 동일한 도면 번호들이 할당된다.
도 1 에 도시된 측정 회로 또는 시스템은 커패시터들 (C1 및 C2) 을 포함하는 측정 센서 (1), 스위치 회로 (3), 제 1 적분기 (integrator) 회로 또는 유닛 (5), 제 2 적분기 회로 또는 유닛 (7) (중간 적분기 유닛), 비교기 (9), 및 피드백 회로 (11) 로 구성된다. 출력 신호 (y) 의 샘플링 레이트를 감소시키기 위해 배열되는 데시메이션 (decimation) 유닛 (13) 이 또한 도시된다. 실제 측정 결과는 데시메이션 후에 출력 신호로 주어지고 통상적으로 14 비트의 비트열이라는 것이 유의되어야 한다. 스위치 회로 (3) 는 Vref, Vdd, 및 Vss 전압 소스들에 의해 커패시터들 (C1 및 C2) 의 충전 또는 방전을 가능하게 하며, 여기서 Vss 는 접지 또는 0 V 이며, Vdd 는 측정 회로에 인가가능한 최대 전압이고, Vref 는 Vss 과 Vdd 사이의 전압 값이다. 이러한 커패시터들 양자 모두는 이러한 커패시터들에 걸친 전압이 Vref 인 경우에 방전된다. 제 1 적분기 회로 (5) 에서, 차동 전하 적분기는 제 1 상부 브랜치 적분기 커패시터 (Ci1p), 제 1 증폭기 (amp1), 및 제 1 하부 브랜치 적분기 커패시터 (Ci1m) 로 구성된다. 도시된 차동 전하 적분기는 대칭적 적분기이고 증폭기 (amp1) 를 이용하여 2 개의 커패시터들 (Ci1) 에 의해 전하 (charge) 들을 적분한다. 이러한 적분기는 상부 브랜치 스위치 (Tp) 및 하부 브랜치 스위치 (Tm) 에 의해 노드 (M) 에 연결된다.
제 1 적분기 회로 (5) 는 도 1 에 도시된 바와 같이 추가적인 스위치들에 의해 제 2 적분기 회로 (7) 에 연결된다. 제 2 적분기 회로 (7) 에서의 적분기는 제 2 상부 브랜치 적분기 커패시터 (Ci2p), 제 2 하부 브랜치 적분기 커패시터 (Ci2m), 및 제 2 증폭기 (amp2) 로 구성된다. 이러한 적분기는 또한 대칭적으로 스위칭되는 적분기이고 교대로 커패시터들 (Ci2p, Ci2m) 및 증폭기 (amp2) 를 이용하여 제 1 적분기 회로 (5) 로부터 수신되는 전하를 적분한다 (integrate). 커패시터들 (Cs2p, Cs2m, 및 Cf2) 이 또한 도시되며, 이는 또한 전하들의 적분을 수행하도록 적분기를 돕는다. 전압 소스들 (Vrefh 및 Vrefl) 은 적분기의 동작을 위해 필요한 전압들을 제공한다. 제 2 적분기 회로 (7) 는 이 예에서 비교기 (9) 에 직접적으로 연결되고, 제 2 적분기 회로 (7) 로부터의 아날로그 출력 신호들은 비교기 (9) 에 공급되도록 (feed) 배열된다. 비교기 (9) 는 제 2 적분기 회로 (7) 로부터 수신되는 2 개의 아날로그 입력 신호들을 비교하기 위해 배열된다. 비교에 기초하여, 비교기 출력 신호는 양의 또는 음의 값을 갖거나, 1 또는 0 과 같다. 비교기의 출력은 이러한 측정 회로의 이진 출력 신호 (y) 를 준다. 따라서, 비교기 (9) 는 또한 아날로그 대 디지털 변환기로서 동작하는 것으로 고려될 수 있다. 비교기 출력 신호는 그 다음에 추후에 보다 상세히 설명될 바와 같이 스위칭 동작을 제어하기 위해 스위치 회로 (3) 에 피드백 신호 라인 (11) 을 통해 공급되도록 배열된다. 신호 (y) 의 값은 적분될 전하가 양인지 또는 음인지 여부, 즉, 적분이 측정 구조의 상부 브랜치에 의해 또는 측정 구조의 하부 브랜치에 의해 행해지는지 여부를 결정한다. 설명된 회로가 전하들을 적분하는 방식 때문에, 도 1 에서의 회로는 2 차 시그마 델타 구조인 것으로 고려될 수 있다.
신호 (y) 의 값이 양인 경우, 양의 피드백이 스위치 회로 (3) 에 인가되고, 이 예에서는 다음의 2 개의 천이들의 시퀀스가 역시 도 2 에 도시된 바와 같은 커패시터들 (C1 및 C2) 에 인가된다:
- 제 1 천이: V1 에서의 전위가 Vref 에서 Vdd 로 스위칭되며 한편 V2 에서의 전위는 Vref 에서 Vss 로 스위칭되고, 스위치 (Tp) 는 C1 에 저장된 전하 및 C2 에 저장된 전하의 차이가 제 1 상부 브랜치 적분기 커패시터 (Ci1p) 로 전송되도록 활성화되거나 폐쇄된다. 주어진 시간 기간 후에 스위치 (Tp) 는 개방된다.
- 제 2 천이: V1 에서의 전위가 Vdd 에서 Vref 로 스위칭되며 한편 V2 에서의 전위가 Vss 에서 Vref 로 스위칭되고, 스위치 (Tm) 는 C1 에 저장된 전하와 C2 에 저장된 전하의 차이가 제 1 하부 브랜치 적분기 커패시터 (Ci1m) 로 전송되도록 활성화되거나 폐쇄된다. 주어진 시간 기간 후에 스위치 (Tm) 는 개방된다.
신호 (y) 의 값이 음인 경우, 음의 피드백이 스위치 회로 (3) 에 인가되고, 이 예에서는, 도 2 에 또한 도시된 바와 같이 다음의 2 개의 천이들의 시퀀스가 인가된다:
- 제 1 천이: V1 에서의 전위가 Vref 에서 Vss 로 스위칭되며 한편 V2 에서의 전위는 Vref 에서 Vdd 로 스위칭되고, 스위치 (Tm) 는 C1 에 저장된 전하 및 C2 에 저장된 전하의 차이가 제 1 하부 브랜치 적분기 커패시터 (Ci1m) 로 전송되도록 활성화되거나 폐쇄된다. 주어진 시간 기간 후에 스위치 (Tm) 는 개방된다.
- 제 2 천이: V1 에서의 전위가 Vss 에서 Vref 로 스위칭되며 한편 V2 에서의 전위가 Vdd 에서 Vref 로 스위칭되고, 스위치 (Tp) 는 C1 에 저장된 전하와 C2 에 저장된 전하의 차이가 제 1 하부 브랜치 적분기 커패시터 (Ci1p) 로 전송되도록 활성화되거나 폐쇄된다. 주어진 시간 기간 후에 스위치 (Tp) 는 개방된다.
본 발명에 따르면, 적분기들은 모든 전압 천이 동안에, 즉, 커패시터들 (C1 및/또는 C2) 에 걸친 전압이 하나의 값에서 다른 값으로 상승하거나 떨어지는 경우에 전하를 적분하도록 배열된다. 그러나, 전압 값이 일정하게 있는 경우 적분은 일어나지 않는다. 스위치들 (Tp 및 Tm) 의 동작은 바람직하게는 스위치 회로 (3) 의 동작과 동기화된다. 스위치 회로에서, 전압 스위치 주파수는, 예를 들어, 100 kHz 와 1000 kHz 사이일 수도 있다. 전압 스위치 주파수는 바람직하게는 측정 회로의 동작 동안에 일정하다. 전하의 적분은 교대로 측정 회로의 상부 브랜치의 적분기들과 하부 브랜치의 적분기들에서 행해진다. 다시 말해, 스위치 (Tp) 가 폐쇄되는 경우, 스위치 (Tm) 가 개방되고, 그 반대의 경우도 마찬가지이다.
본 실시형태에 따르면, 초기화 페이즈 동안에, Vcm 이 제 2 적분기 회로 (7) 에 연결되는 경우, 공통 노드 (M) 가 Vref 에 직접적으로 연결되고, 회로의 정상 동작 동안에 노드 (M) 는 증폭기 (amp1) 를 통해 가상 접지 (Vref) 에 연결된 채로 있고 따라서 실질적으로 일정한 전위로 있는다. 이러한 속성은 노드 (M) 와 접지 사이의 기생 정전용량의 제거를 가능하게 한다. 따라서, 전송된 전하에 대응하는 신호는 나중에 기생 정전용량에 의해 영향을 받지 않는다.
정전용량 감지를 위한 2 차 아날로그 프런트 엔드 (front end) 의 동작이 도 1 을 참조하여 위에서 설명되었다. 용어 2 차 구조는 본원에서 2 개의 적분기 회로들을 갖는 구조를 지칭하는 것으로 이해된다. 그러나, 보다 높은 차원들의 구조들을 이용하여 측정 회로를 구현하는 것이 가능하다. 사실, 측정 구조에서 적분기 회로들의 개수가 많을수록, 더 많은 양자화 노이즈가 감소될 수 있다.
도 3 은 정전용량 감지를 위한 3 차 아날로그 프런트 엔트의 경우인, 다른 측정 회로를 도시하는 블록도이다. 알 수 있는 바와 같이, 회로는 도 3 의 회로가 제 3 적분기 회로 (15) 를 더 포함하는 것을 제외하고 도 1 에 도시된 회로와 유사하며, 제 3 적분기 회로 (15) 의 구조는 제 2 적분기 회로 (7) 의 구조와 동일하다. 이러한 제 3 적분기는 또한 대칭적으로 스위칭되는 적분기이고 교대로 커패시터들 (Ci3p, Ci3m) 및 증폭기 (amp3) 를 이용하여 제 2 적분기 회로 (7) 로부터 수신되는 전하를 적분한다. 커패시터들 (Cs3p, Cs3m, 및 Cf3) 이 또한 도시되며, 이는 또한 전하들의 적분을 수행하도록 적분기를 돕는다. 상술된 천이들은 또한 도 3 의 회로 또는 보다 고차원의 임의의 다른 측정 회로에 인가된다.
상술되고 도 2 에서 도시된 커패시터들 (C1 및 C2) 에 걸친 전압 변동들은 출력 신호 (y) 의 값에 따라 전하 (Q) 의 Ci1p, Ci1m 로의 그리고 Ci1p, Ci1m 에서 다른 적분기들의 커패시터들로의 전송 및 노드들 (Vi1p 및 Vi1m) 에서의 전압 적분을 유도한다. 사실, 전하 (Q) 의 전송은 다음과 같이 (스위치 (Tp) 를 통해) 상부 또는 양의 브랜치에서 정의된다:
신호 (y) 의 값이 양인 경우 제 1 천이는, 예를 들어, +1: Q = dQ1 + dQ2 이며, 여기서 dQ1 = C1·(Vref - Vref) - C1·(Vref - Vdd) 이고, dQ2 = C2·(Vref - Vref) - C2·(Vref - Vss), Vref = Vdd/2 + Vmax 이며, 여기서 dQ1 및 dQ2 는 각각 커패시터들 (C1 및 C2) 에서의 저장된 전하 또는 표면 전하의 변화의 레이트이고, Vmax 는 시스템의 민감도를 진정시키는 자유도를 설명한다 (데시메이션/(C1-C2) 후의 출력 신호). 따라서, Q = -C1·(-Vdd/2 + Vmax) - C2·(Vdd/2 + Vmax) 또는 Q = (C1 - C2)·Vdd/2 - Vmax·(C1 + C2) 이다.
신호 (y) 의 값이 음인 경우 제 2 천이는, 예를 들어, -1: Q = dQ1 + dQ2 이며, 여기서 dQ1 = C1·(Vref - Vref) - C1·(Vss - Vref) 이고 dQ2 = C2·(Vref - Vref) - C2·(Vdd - Vref), Vref = Vdd/2 + Vmax 이다. 따라서, Q = C1·(Vdd/2 + Vmax) + C2·(-Vdd/2 - Vmax) 또는 Q = (C1 - C2)·Vdd/2 + Vmax·(C1 + C2) 이다.
　그 결과, 다음의 수식이 획득된다:
　Vi1p(n+1) = Q/Ci1p = ((C1 - C2)/Ci1p)·Vdd/2 - Vmax·((C1 + C2)/Ci1p)·y + Vi1p(n)　
위의 등식에서, 변수 (n) 는 주어진 상태를 지칭한다. Vi1m 에서의 전압은 Vi1p 에서의 전압의 대칭적 노드 전압이고, 그 등식은:
　Vi1m(n+1) = Q/Ci1m = -((C1 - C2)/Ci1m)·Vdd/2 + Vmax·((C1 + C2)/Ci1m)·y - Vi1m(n) 이다.
　위의 측정 회로들에서, 오버샘플링 레이트가 증가되는 경우, 양자화 노이즈가 감소될 수 있고 동시에 데시메이션 후의 유효 비트들의 개수가 증가된다. 예를 들어, 데시메이션 후의 유효 비트들의 개수가 14 인 경우, 설명된 2 차 구조에서, 오버샘플링 레이트는 88 일 것이며, 한편 설명된 3 차 구조에 있어서는, 오버샘플링 레이트가 24 일 것이다. 오버샘플링 레이트는 fs/(2·B) 에 의해 주어지며, 여기서 fs 는 샘플링 주파수이고 B 는 대역폭이다. 설명된 구조들에서, 데시메이션 후의 출력 신호는 인수만큼 증대되고 주어진 인수만큼 지연된 C1 과 C2 사이의 정전용량 차이이다. 적분기 회로들을 많을수록, 출력 신호가 더 많이 지연된다.
도 4 는 도 1 의 2 차 구성을 도시하나, 스위치들을 통해 시스템의 나머지 부분, 이 예에서 제 1 적분기 회로 (5) 에 연결되는 정전용량 오프셋 트리밍 회로 (25) 을 더 포함한다. 제안된 시스템에 내장된 제안된 트리밍 기법은 2 개의 오프셋 커패시터들 (Coffset) 덕분에 C1 과 C2 의 정전용량들 사이의 이득의 트리밍과 오프셋의 트리밍을 수반한다. 커패시터들 (Coffset) 의 정전용량 값들은 예를 들어 10 비트 상에 코딩될 수도 있으며, 이는 높은 선형 제약들을 요구하지 않는다. 전압 (Vref) 은 오프셋을 생성할 제 1 상부/하부 브랜치 적분기 커패시터들 (Ci1p, Ci1m) 에 주입되는 전하를 수정하도록 배열되고, 이러한 방식으로, 오프셋이 이득에서 독립적이 된다. 제 1 적분기 회로 (5) 에 주입되는 전하의 양은 도 4 에 도시된 6 개의 전압 스위치들의 스위칭에 의존한다.
상술된 측정 회로들은 여러 가지 방식들로 수정될 수 있다. 예를 들어, 측정 회로의 차수는 보다 많은 적분기 회로들을 포함하도록 증가될 수 있거나, 다중 비트 양자화기가 이용될 수도 있다. 다중 비트 구조는 다중레벨 양자화기를 이용하여 그리고 하나의 피드백 신호 사이클 동안에, 즉, 피드백 신호의 하나의 값에 대해 여러 번의 (예를 들어, 2 번을 초과하는) 천이들을 이용하여 달성될 수 있다. 구조에서의 경미한 수정들과 상관없이, 2 개의 고정 전극들에 의해 중앙 전극 또는 이동 질량에 인가되는 평균 정전력은 제로이다. 또한, 측정 회로의 대칭적 구조 덕분에, 모든 피드백 신호 사이클에 대한 리셋 페이즈가 필요없다. 사실, 본 발명에서, 2 번의 천이들 후에, C1 및 C2 에 걸친 전압은 다시 Vref 로 스위칭되며, 이는 초기 상태에 대응한다.
도면들과 앞서의 설명에서 본 발명이 상세히 예시되고 설명되었지만, 이러한 예시 및 설명은 예증적이거나 또는 예시적인 것이며 제한적인 것이 아니고, 본 발명은 개시된 실시형태에 제한되지 않는다. 도면들, 개시물들, 및 첨부된 청구항들의 연구에 기초하여, 청구한 발명을 이행하는 경우, 당업자들에 의해, 다른 실시형태들 및 변형예들이 이해되고 달성될 수 있다.
청구항들에서, 단어 "포함하는" 은 다른 엘리먼트들 또는 단계들을 배제하지 않고, 부정 관사 "하나의 (a)", 또는 "한 (an)" 은 복수를 배제하지 않는다. 상이한 피쳐들이 서로 상이한 종속항에서 인용된다는 단순한 사실은 피쳐들의 조합이 유익하게 사용될 수 없다는 것을 나타내는 것은 아니다. 청구항들에서의 임의의 참조 부호들은 본 발명의 범위에서 제한하는 것으로 해석되어서는 안된다.

Claims (15)

  1. 물리적 파라미터를 측정하기 위한 전자 측정 회로로서,
    - 고정 전극 및 공통 전극을 각각 포함하는 2 개의 차동 장착 커패시터들 (C1, C2) 을 포함하는 측정 센서 (1) 로서, 상기 공통 전극은 상기 2 개의 커패시터들 (C1, C2) 에 대해 공통이며, 상기 물리적 파라미터가 측정되는 경우 각각의 커패시터 (C1, C2) 의 정전용량 값을 변경하기 위해 상기 2 개의 커패시터들 (C1, C2) 의 각각의 고정 전극에 대해 이동가능하도록 배열되는, 상기 측정 센서 (1);
    - 상기 측정 센서 (1) 로부터 수신되는 전하를 적분하기 위해 상기 공통 전극에 연결되고, 2 개의 스위치들 (Tp; Tm) 을 통해 상기 공통 전극에 교대로 연결되도록 배열된 2 개의 적분기들을 포함하는 제 1 적분기 유닛 (5);
    - 상기 제 1 적분기 유닛 (5) 으로부터 수신되는 전하를 적분하기 위해 연결된 적어도 하나의 중간 적분기 유닛 (7) 으로서, 상기 중간 적분기 유닛 (7) 또는 각각의 중간 적분기 유닛 (7) 은 상기 제 1 적분기 유닛 (5) 의 2 개의 적분기들로부터 교대로 전하를 적분하도록 배열된 2 개의 적분기들을 포함하는, 상기 적어도 하나의 중간 적분기 유닛 (7);
    - 상기 중간 적분기 유닛 (7) 또는 상기 적어도 하나의 중간 적분기 유닛 (7) 중 마지막 중간 적분기 유닛의 2 개의 적분기들로부터의 아날로그 출력 값들을 비교하기 위한 비교기 (9);
    - 상기 2 개의 커패시터들 (C1, C2) 에 걸쳐 상이한 전압 값들을 스위칭하기 위해 상기 측정 센서 (1) 에 연결되고, 그리고 모든 피드백 신호 사이클에 대한 리셋 페이즈 없이 각각의 커패시터 (C1, C2) 에 대한 제 1 전압 천이와, 상기 제 1 전압 천이와 반대인 각각의 커패시터 (C1, C2) 에 대한 제 2 전압 천이가 상기 제 1 전압 천이에 후속하여 동작하도록 의도되는 스위치 회로 (3); 및
    - 상기 스위치 회로 (3) 의 동작을 제어하기 위해 상기 스위치 회로 (3) 에 상기 비교기 (9) 의 디지털 출력 신호 (y) 를 공급하기 (feeding) 위한 피드백 회로 (11) 를 포함하는, 물리적 파라미터를 측정하기 위한 전자 측정 회로.
  2. 제 1 항에 있어서,
    상기 제 1 적분기 유닛 (5) 및 상기 적어도 하나의 중간 적분기 유닛 (7) 은 직렬로 연결되는, 물리적 파라미터를 측정하기 위한 전자 측정 회로.
  3. 제 2 항에 있어서,
    상기 제 1 적분기 유닛 (5) 및 상기 적어도 하나의 중간 적분기 유닛 (7) 은 교대로 동작가능하게 배열된 2 개의 스위치들에 의해 연결되는, 물리적 파라미터를 측정하기 위한 전자 측정 회로.
  4. 제 1 항에 있어서,
    적분기 유닛들 (5, 7, 15) 의 각각은 하나의 증폭기 (amp1, amp2, amp3) 및 대칭적 적분기로서 연결된 2 개의 적분기 커패시터들 (Ci1p, Ci1m, Ci2p, Ci2m, Ci3p, Ci3m) 을 포함하는, 물리적 파라미터를 측정하기 위한 전자 측정 회로.
  5. 제 1 항에 있어서,
    추가적인 커패시터들 (Coffset) 에 걸쳐 상이한 전압 값들을 스위칭하는 것을 허용하도록 전압 스위치 회로에 스위치들에 의해 연결된 적어도 2 개의 상기 추가적인 커패시터들 (Coffset) 을 포함하는 정전용량 오프셋 트리밍 회로 (25) 를 더 포함하는, 물리적 파라미터를 측정하기 위한 전자 측정 회로.
  6. 제 5 항에 있어서,
    상기 정전용량 오프셋 트리밍 회로는 상기 제 1 적분기 유닛 (5) 에 연결되는, 물리적 파라미터를 측정하기 위한 전자 측정 회로.
  7. 제 1 항에 있어서,
    센서 측정 값을 획득하기 위해 상기 비교기 (9) 에 연결된 데시메이션 유닛 (13) 을 더 포함하는, 물리적 파라미터를 측정하기 위한 전자 측정 회로.
  8. 2 개의 차동 장착 커패시터들 (C1, C2) 을 포함하는 측정 센서 (1) 를 포함하는 전자 측정 회로에 의한 물리적 파라미터를 측정하는 방법으로서,
    상기 2 개의 차동 장착 커패시터들 (C1, C2) 은 고정 전극 및 공통 전극을 각각 포함하고, 상기 공통 전극은 상기 커패시터들 (C1, C2) 양자 모두에 대해 공통이며, 상기 물리적 파라미터가 측정되는 경우 각각의 커패시터 (C1, C2) 의 정전용량 값을 변경하기 위해 상기 2 개의 커패시터들 (C1, C2) 의 각각의 고정 전극에 대해 이동가능하도록 배열되고,
    상기 방법은,
    - 상기 측정 센서 (1) 로부터 수신되는 전하를 적분하는 상기 공통 전극에 연결된 제 1 적분기 유닛 (5) 으로서, 상기 제 1 적분기 유닛 (5) 은 상기 공통 전극에 교대로 연결되고 2 개의 스위치들 (Tp; Tm) 을 통해 교대로 상기 전하의 적분을 수행하는 2 개의 적분기들을 포함하는, 상기 제 1 적분기 유닛 (5);
    - 상기 제 1 적분기 유닛 (5) 으로부터 수신되는 전하를 적분하도록 연결된 적어도 하나의 중간 적분기 유닛 (7) 으로서, 상기 중간 적분기 유닛 (7) 또는 각각의 중간 적분기 유닛 (7) 은 상기 제 1 적분기 유닛 (5) 의 2 개의 적분기들로부터의 상기 전하의 적분을 교대로 수행하는 2 개의 적분기들을 포함하는, 상기 적어도 하나의 중간 적분기 유닛 (7);
    - 상기 중간 적분기 유닛 (7) 또는 상기 적어도 하나의 중간 적분기 유닛 (7) 중 마지막 중간 적분기 유닛의 2 개의 적분기들로부터의 아날로그 출력 값들을 포함하는 비교기 (9);
    - 상기 측정 센서 (1) 에 연결된 스위치 회로 (3) 에 상기 비교기 (9) 의 디지털 출력 신호 (y) 를 공급하는 피드백 회로 (11); 및
    - 수신된 상기 디지털 출력 신호 (y) 의 함수로서 상기 2 개의 커패시터들 (C1, C2) 에 걸친 전압을 변화시키고, 그리고 모든 피드백 신호 사이클에 대한 리셋 페이즈 없이 각각의 커패시터 (C1, C2) 에 대한 제 1 전압 천이와, 상기 제 1 전압 천이와 반대인 각각의 커패시터 (C1, C2) 에 대한 제 2 전압 천이가 상기 제 1 전압 천이에 후속하여 동작하도록 의도되는 상기 스위치 회로 (3) 를 포함하는, 전자 측정 회로에 의한 물리적 파라미터를 측정하는 방법.
  9. 제 8 항에 있어서,
    상기 2 개의 커패시터들 (C1, C2) 에 걸친 전압은 적어도 3 개의 상이한 전압 값들 (Vss, Vdd, Vref) 사이에서 스위칭되는, 전자 측정 회로에 의한 물리적 파라미터를 측정하는 방법.
  10. 제 9 항에 있어서,
    상기 전압 값들 중 하나의 전압 값은 제로이고, 상기 전압 값들 중 하나의 전압 값은 최대 전압을 나타내며, 상기 전압 값들 중 하나의 전압 값은 제로와 상기 최대 전압 값 사이인, 전자 측정 회로에 의한 물리적 파라미터를 측정하는 방법.
  11. 제 8 항에 있어서,
    상기 디지털 출력 신호 (y) 의 하나의 값은, 상기 제 1 적분기 유닛 (5) 의 2 개의 적분기들의 각각으로 하여금, 상기 2 개의 커패시터들 (C1, C2) 사이의 전하의 차이를 교대로 적분하게 하는, 전자 측정 회로에 의한 물리적 파라미터를 측정하는 방법.
  12. 제 9 항에 있어서,
    상기 디지털 출력 신호 (y) 의 하나의 값은 제 1 전압 값 (Vref) 에서 제 2 전압 값 (Vdd, Vss) 으로 그리고 다시 제 1 전압 값 (Vref) 으로 상기 2 개의 커패시터들 (C1, C2) 의 각각에 걸친 전압을 변화시키는, 전자 측정 회로에 의한 물리적 파라미터를 측정하는 방법.
  13. 제 12 항에 있어서,
    상기 커패시터들 (C1, C2) 중 하나의 커패시터에 걸친 전압 값은 상기 제 2 전압 값 (Vdd, Vss) 으로 스위칭되는 경우, 상기 커패시터들 (C1, C2) 중 다른 커패시터에 걸친 전압 값은 제 3 전압 값 (Vdd, Vss) 으로 스위칭되는, 전자 측정 회로에 의한 물리적 파라미터를 측정하는 방법.
  14. 제 8 항에 있어서,
    상기 공통 전극은 상기 측정 회로의 동작 동안에 일정한 전위에 있는, 전자 측정 회로에 의한 물리적 파라미터를 측정하는 방법.
  15. 제 8 항에 있어서,
    상기 제 1 적분기 유닛 (5) 은 2 개의 스위치들 (Tp, Tm) 에 의해 상기 측정 센서 (1) 에 연결되고, 상기 2 개의 스위치들 (Tp, Tm) 의 동작은 상기 스위치 회로 (3) 의 동작과 동기화되는, 전자 측정 회로에 의한 물리적 파라미터를 측정하는 방법.
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