JP6498787B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来より、p型半導体基板ではなく、n型半導体基板を用いた半導体装置(例えば、縦型構造のMOSFET[metal-oxide-semiconductor field effect transistor]を有するローサイドスイッチIC)が種々のアプリケーションで用いられている。
なお、上記に関連する従来技術の一例としては、特許文献1や特許文献2を挙げることができる。
特開2011−239242号公報 特開平6−104440号公報
図9は、半導体装置の従来構造(課題の理解に必要となる最小限の構成要素のみ)を模式的に示す縦断面図である。本図の半導体装置Aは、n型半導体基板A1と、n型半導体基板A1に形成されたp型ウェルA2と、p型ウェルA2に形成されたn型半導体領域A3とを有する。なお、本構造の半導体装置Aには、n型半導体基板A1をエミッタとし、p型ウェルA2をベースとし、n型半導体領域A3をコレクタとする寄生トランジスタQA(=npn型バイポーラトランジスタ)が付随する。
ここでは、n型半導体基板A1が出力端子OUTに接続されており、p型ウェルA2が接地端子GNDに接続されており、n型半導体領域A3が制御端子INに接続されている場合を考える。
この場合、出力端子OUTが接地端子GNDよりも低電位になると、寄生トランジスタQAのベース・エミッタ間が順バイアスとなるので、寄生トランジスタQAがオンし、制御端子INから寄生トランジスタQAを介して出力端子OUTに至る経路で電流IAが流れる。その結果、制御端子INに入力される制御電圧が低下してしまうので、半導体装置Aの動作に支障を来たすおそれがあった。
上記の理由から、n型半導体基板A1を用いた半導体装置Aは、出力端子OUTが接地端子GNDよりも低電位となり得るアプリケーション(例えば出力端子OUTに誘導性負荷が外部接続されるアプリケーション)に適用することができなかった。
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、n型半導体基板が負電位となっても動作に支障を来たすことのない半導体装置を提供することを目的とする。
本明細書中に開示されている半導体装置は、出力端子に接続されたn型半導体基板と、前記n型半導体基板に形成された第1p型ウェルと、前記第1p型ウェルに形成されて制御端子に接続された第1n型半導体領域と、前記第1p型ウェルと接地端子との間に接続された電位分離部と、を有し、前記電位分離部は、前記出力端子が前記接地端子よりも高電位であるときには前記第1p型ウェルと前記接地端子を同電位とし、前記出力端子が前記接地端子よりも低電位であるときには前記第1p型ウェルと前記出力端子を同電位とする構成(第1の構成)とされている。
上記第1の構成から成る半導体装置において、前記電位分離部は、前記n型半導体基板に形成されて前記接地端子に接続された第2p型ウェルと、前記第2p型ウェルに形成された第2n型半導体領域と、を有し、前記第1p型ウェルと前記第2n型半導体領域は、共通の抵抗を介して前記接地端子に接続されている構成(第2の構成)にするとよい。
また、本明細書中に開示されている半導体装置は、出力端子に接続されたn型半導体基板と、前記n型半導体基板に形成された第1p型ウェルと、前記第1p型ウェルに形成されて制御端子に接続された第1n型半導体領域と、前記第1p型ウェルと接地端子との間に接続された電位分離部と、を有し、前記電位分離部は、前記n型半導体基板に形成されて前記接地端子に接続された第2p型ウェルと、前記第2p型ウェルに形成された第2n型半導体領域と、を有し、前記第1p型ウェルと前記第2n型半導体領域は、共通の抵抗を介して前記接地端子に接続されている構成(第3の構成)とされている。
上記第2または第3の構成から成る半導体装置は、前記抵抗を外付けするための外部端子をさらに有する構成(第4の構成)にするとよい。
上記第2〜第4いずれかの構成から成る半導体装置において、前記第2n型半導体領域は、前記第2p型ウェルに形成されたダミーPMOSFETのバックゲートに相当するものである構成(第5の構成)にするとよい。
上記第1〜第5いずれかの構成から成る半導体装置は、前記出力端子と前記接地端子との間に接続されており前記制御端子から入力される制御電圧に応じてオン/オフされる縦型構造の出力トランジスタと、前記制御電圧を電源として動作する制御部と、をさらに有し、前記第1p型ウェルと前記第1n型半導体領域は、いずれも前記制御部の構成要素である構成(第6の構成)にするとよい。
上記第6の構成から成る半導体装置において、前記制御部は、前記制御端子と前記出力トランジスタのゲートとの間に接続されたPMOSFETと、前記出力トランジスタのゲートと前記接地端子との間に接続されたNMOSFETと、を含み、前記第1p型ウェルは、前記NMOSFETのバックゲートに相当し、前記第1n型半導体領域は、前記PMOSFETのバックゲートに相当する構成(第7の構成)にするとよい。
また、本明細書中に開示されている電子機器は、上記第1〜第7いずれかの構成から成る半導体装置と、前記半導体装置の制御端子に制御電圧を供給するマイコンと、前記半導体装置の出力端子に外付けされる負荷と、を有する構成(第8の構成)とされている。
上記第8の構成から成る電子機器において、前記負荷は、誘導性負荷である構成(第9の構成)にするとよい。
上記第9の構成から成る電子機器において、前記半導体装置は、ローサイドスイッチIC、スイッチング電源IC、または、モータドライバICである構成(第10の構成)にするとよい。
また、本明細書中に開示されている車両は、上記第10の構成から成る電子機器と、前記電子機器に電力を供給するバッテリと、を有する構成(第11の構成)とされている。
本明細書中に開示されている発明によれば、n型半導体基板が負電位となっても動作に支障を来たすことのない半導体装置を提供することが可能となる。
半導体装置の基本構造を模式的に示す縦断面図 ローサイドスイッチICへの適用例を示すアプリケーション図 半導体装置の第1構造例を模式的に示す縦断面図 負出力時の挙動を示す波形図 制御部と電位分離部の一具体例を示す回路図 半導体装置の第2構造例を模式的に示す縦断面図 電位分離部の一変形例を示す回路図 車両の一構成例を示す外観図 半導体装置の従来構造を模式的に示す縦断面図
<基本構造>
図1は、半導体装置の基本構造(発明の理解に必要となる最小限の構成要素のみ)を模式的に示す縦断面図である。本図の半導体装置10は、出力端子OUTに接続されたn型半導体基板11と、n型半導体基板11に形成されたp型ウェル12と、p型ウェル12に形成されて制御端子INに接続されたn型半導体領域13と、p型ウェル12と接地端子GNDとの間に接続された電位分離部14と、を有する。
電位分離部14は、n型半導体基板11に形成されて接地端子GNDに接続されたp型ウェル14aと、p型ウェル14aに形成されたn型半導体領域14bと、を有する。p型ウェル12とn型半導体領域14bは、共通の抵抗14cを介して接地端子GNDに接続されている。以下では、p型ウェル12のノード電圧をGND_refと表記する。
また、本図の半導体装置10には、寄生トランジスタQ1及びQ2が付随する。寄生トランジスタQ1は、n型半導体基板11をエミッタとし、p型ウェル12をベースとし、n型半導体領域13をコレクタとするnpn型バイポーラトランジスタである。一方、寄生トランジスタQ2は、n型半導体基板11をエミッタとし、p型ウェル14aをベースとし、n型半導体領域14bをコレクタとするnpn型バイポーラトランジスタである。
まず、出力端子OUTが接地端子GNDよりも高電位である場合を考える。この場合には、寄生トランジスタQ2のベース・エミッタ間が逆バイアスとなるので、寄生トランジスタQ2はオンしない。従って、接地端子GNDから抵抗14c及び寄生トランジスタQ2を介して出力端子OUTに至る経路で電流I2が流れることはない。
その結果、p型ウェル12が接地端子GNDと同電位(GND_ref=GND)になるので、寄生トランジスタQ1のベース・エミッタ間も逆バイアスとなる。従って、寄生トランジスタQ1もオンしないので、制御端子INから寄生トランジスタQ1を介して出力端子OUTに至る経路で電流I1が流れることはない。
次に、出力端子OUTが接地端子GNDよりも低電位である場合を考える。この場合、寄生トランジスタQ2のベース・エミッタ間が順バイアスとなるので、寄生トランジスタQ2がオンし、接地端子GNDから抵抗14c及び寄生トランジスタQ2を介して出力端子OUTに至る経路で電流I2が流れる。
その結果、寄生トランジスタQ2が飽和した後には、p型ウェル12が出力端子OUTと同電位(GND_ref=OUT)になるので、寄生トランジスタQ1のベース・エミッタ間には電位差が生じなくなる。従って、寄生トランジスタQ1はオンしないので、制御端子INから寄生トランジスタQ1を介して出力端子OUTに至る経路で電流I1が流れることはない。
つまり、電位分離部14は、出力端子OUTが接地端子GNDよりも高電位であるときにはp型ウェル12と接地端子GNDを同電位とし、出力端子OUTが接地端子GNDよりも低電位であるときにはp型ウェル12と出力端子OUTを同電位とするように働く。
このように、電位分離部14を用いてp型ウェル12のノード電圧GND_refを適宜切り替える本構造であれば、p型ウェル12が接地端子GNDに直結されていた従来構造(先出の図9を参照)と異なり、n型半導体基板11が負電位(OUT<GND)となっても、寄生トランジスタQ1がオンしなくなる。従って、制御端子INの電圧低下を防止することができるので、半導体装置10の正常動作を維持することが可能となる。
なお、p型ウェル12とp型ウェル14aは、相互間の導通がないように十分な距離を隔てて配置することが望ましい。或いは、p型ウェル12とp型ウェル14aとの間に、素子分離領域(コレクタウォールや絶縁トレンチなど)を配置してもよい。このような配置を行うことにより、n型半導体基板11をエミッタとし、p型ウェル14aをベースとし、n型半導体領域13をコレクタとする寄生トランジスタが形成されることはない。すなわち、制御端子INから寄生トランジスタQ2のコレクタに回り込むような経路で電流I2が流れることはない。
また、抵抗14cの抵抗値については、寄生トランジスタQ2の電流能力に応じて必要十分な大きさに適宜調整することが望ましい。より具体的に述べると、寄生トランジスタQ2の電流能力が高いほど抵抗14cの抵抗値を小さく設定し、寄生トランジスタQ2の電流能力が低いほど抵抗14cの抵抗値を大きく設定すればよい。ただし、抵抗14cの抵抗値を大きく設定し過ぎると、ノード電圧GND_refにノイズが重畳しやすくなる点には留意が必要である。
<ローサイドスイッチIC>
図2は、ローサイドスイッチICへの適用例を示すアプリケーション図である。本図に例示した電子機器1は、半導体装置100と、これに外付けされるマイコンM1、負荷Z1、及び、抵抗R1を有する。
半導体装置100は、いわゆるローサイドスイッチICとして機能するものであり、出力トランジスタ110と、制御部120と、電位分離部130を集積化して成る。また、半導体装置100は、外部との電気的な接続を確立する手段として、制御端子INと、出力端子OUT(=負荷接続端子)と、接地端子GNDを有する。
制御端子INには、マイコンM1から抵抗R1(例えば数百Ω)を介して制御電圧Vg(例えば0Vと5Vとの間でパルス駆動される矩形波電圧)が入力されている。出力端子OUTと電源ラインとの間には、負荷Z1が外付けされている。接地端子GNDは、接地ラインに接続されている。
出力トランジスタ110は、出力端子OUTと接地端子GNDの間に接続されており、制御電圧Vgに応じて負荷Z1と接地ラインとの間を導通/遮断するローサイドスイッチ(本図ではNMOSFET)である。出力トランジスタ110のドレインは、出力端子OUTに接続されている。出力トランジスタ110のソースとバックゲートは、いずれも接地端子GNDに接続されている。出力トランジスタ110のゲートは、制御端子IN(=制御電圧Vgの印加端)に接続されている。出力トランジスタ110は、制御電圧Vgがハイレベルであるときにオンし、制御電圧Vgがローレベルであるときにオフする。
出力トランジスタ110には、そのオン/オフに応じたドレイン電流Idが流れる。本明細書中では、ドレイン電流Idの正負極性について、出力端子OUTから出力トランジスタ110を介して接地端子GNDに向けて流れる方向を正(Id>0)とし、逆に、接地端子GNDから出力トランジスタ110を介して出力端子OUTに向けて流れる方向を負(Id<0)として定義する。
なお、出力トランジスタ110のドレイン電圧Vdは、正のドレイン電流Idが流れているときに正電圧(Vd>0、すなわち、OUT>GND)となり、負のドレイン電流Idが流れているときに負電圧(Vd<0、すなわち、OUT<GND)となる。例えば、負荷Z1として誘導性負荷が外付けされている場合には、出力トランジスタ110に負のドレイン電流Idが流れ得るので、ドレイン電圧Vdが負電圧となる可能性がある。
制御部120は、制御端子INと接地端子GNDとの間に接続されており、制御電圧Vgを電源として動作するアナログコントローラである。すなわち、制御部120は、制御電圧Vgがハイレベルであるとき(=出力トランジスタ110のオン期間)にのみ動作して、制御電圧Vgがローレベルであるときは動作を停止する。
電位分離部130は、制御部120が形成されるp型ウェル121(図3を参照)と接地端子GNDとの間に接続されており、出力端子OUTが接地端子GNDよりも高電位であるときにはp型ウェル121と接地端子GNDを同電位(GND_ref=GND)とし、出力端子OUTが接地端子GNDよりも低電位であるときにはp型ウェル121と出力端子OUTを同電位(GND_ref=OUT)とする。すなわち、電位分離部130は、図1の電位分離部14に相当する。
なお、本図では、図示を簡単とするために、制御端子INと出力トランジスタ110のゲートとの間が直結されている構成を例示したが、半導体装置100の構成はこれに限定されるものではなく、例えば、図2で括弧を付して示したように、制御端子INと出力トランジスタ110との間に、制御端子INに印加される制御電圧Vgが所定値に達するまでオフするスイッチ及び抵抗を設けてもよい。その場合、厳密に言うと、制御端子INとトランジスタ110のゲートは別ノードとなり、延いては、制御端子INに印加される制御電圧Vgとトランジスタ110のゲート電圧も別電圧となる。
図3は、半導体装置100の第1構造例を模式的に示す縦断面図である。本図の半導体装置100は、n型半導体基板101上に、出力トランジスタ110、制御部120、及び、電位分離部130を集積化して成る。なお、図示の便宜上、各構成要素のサイズ(厚さや幅など)は、実際と異なっている場合がある。
まず、n型半導体基板101について説明する。n型半導体基板101は、その土台としてn型基板層101aを含む。n型基板層101aの表面には、n型エピタキシャル成長層101bが全面に亘って形成されている。n型基板層101bの裏面には、基板電極101cが全面に亘って形成されている。基板電極101cは、出力トランジスタ110のドレインとして、出力端子OUTに接続されている。なお、n型半導体基板101は、図1のn型半導体基板11に相当する。
次に、出力トランジスタ110について説明する。出力トランジスタ110の形成領域において、n型半導体基板101には、p型ウェル111が形成されている。p型ウェル111には、その表面からn型エピタキシャル成長層101bに至るトレンチゲート112が形成されている。トレンチゲート112は、その内壁面がゲート酸化膜で被覆されており、その内部にゲートポリシリコンが充填されている。p型ウェル111の表面近傍において、トレンチゲート112の周囲には、高濃度n型半導体領域113が形成されており、さらに、高濃度n型半導体領域113の周囲には、高濃度p型半導体領域114が形成されている。トレンチゲート112は、制御端子IN(=制御電圧Vgの印加端)に接続されている。高濃度n型半導体領域113と高濃度p型半導体領域114は、いずれも接地端子GNDに接続されている。
上記縦型構造の出力トランジスタ110では、高濃度n型半導体領域113がソースとして機能し、n型半導体基板101がドレインとして機能し、トレンチゲート112がゲートとして機能し、p型ウェル111(及びそのコンタクトに相当する高濃度p型半導体領域114)がバックゲートとして機能する。
なお、本図では、図示の便宜上、出力トランジスタ110が単一のセルで形成されている例を挙げたが、出力トランジスタ110の構造はこれに限定されるものではなく、多数の単位セルを並列接続して一つの出力トランジスタ110を形成してもよい。特に、トレンチゲート型の出力トランジスタ110であれば、単位セルを微細化することができるので、出力トランジスタ110の低オン抵抗化(数十mΩ)を実現することが可能である。
次に、制御部120について説明する。制御部120の形成領域において、n型半導体基板101には、p型ウェル121が形成されている。p型ウェル121には、低濃度n型半導体領域122と、低濃度p型半導体領域123と、高濃度p型半導体領域124が形成されている。低濃度n型半導体領域122には、高濃度n型半導体領域125が形成されている。低濃度p型半導体領域123には、高濃度n型半導体領域126と、高濃度p型半導体領域127が形成されている。高濃度n型半導体領域125及び126は、いずれも制御端子INに接続されている。また、高濃度p型半導体領域124と高濃度p型半導体領域127は、いずれも抵抗135を介して接地端子GNDに接続されている。
なお、上記の構成要素121〜127は、制御部120を形成する複数の構成要素のうち、図1の基本構造と対応関係にある部分のみを抽出したものである。より具体的に述べると、p型ウェル121(及びそのコンタクトに相当する高濃度p型半導体領域124)は、図1のp型ウェル12に相当する。また、低濃度p型半導体領域123(及びそのコンタクトに相当する高濃度p型半導体領域124)もこれに準ずる。一方、低濃度n型半導体領域122(及びそのコンタクトに相当する高濃度n型半導体領域125)は、図1のn型半導体領域13に相当する。また、高濃度n型半導体領域126もこれに準ずる。
このように、図1のp型ウェル12とn型半導体領域13は、いずれも制御部120の構成要素として実装されている。
次に、電位分離部130について説明する。電位分離部130の形成領域において、n型半導体基板101には、p型ウェル131が形成されている。p型ウェル131には、低濃度n型半導体領域132と、高濃度p型半導体領域133が形成されている。低濃度n型半導体領域132には、高濃度n型半導体領域134が形成されている。高濃度p型半導体領域133は、接地端子GNDに直接接続されている。一方、高濃度n型半導体領域134は、抵抗135を介して接地端子GNDに接続されている。
なお、上記の構成要素131〜135は、電位分離部130を形成する複数の構成要素のうち、図1の基本構造と対応関係にある部分のみを抽出したものである。より具体的に述べると、p型ウェル131(及びそのコンタクトに相当する高濃度p型半導体領域133)は、図1のp型ウェル14aに相当する。一方、低濃度n型半導体領域132(及びそのコンタクトに相当する高濃度n型半導体領域134)は、図1のn型半導体領域14bに相当する。また、抵抗135は、図1の抵抗14cに相当する。
さらに、本図の半導体装置100には、先述の基本構造(図1)と同じく、寄生トランジスタQ11及びQ12が付随する。寄生トランジスタQ11は、n型半導体基板101をエミッタとし、p型ウェル121をベースとし、低濃度n型半導体領域122をコレクタとするnpn型バイポーラトランジスタである。一方、寄生トランジスタQ12は、n型半導体基板101をエミッタとし、p型ウェル131をベースとし、低濃度n型半導体領域132をコレクタとするnpn型バイポーラトランジスタである。
まず、出力端子OUTが接地端子GNDよりも高電位である場合を考える。この場合には、寄生トランジスタQ12のベース・エミッタ間が逆バイアスとなるので、寄生トランジスタQ12はオンしない。従って、接地端子GNDから抵抗135及び寄生トランジスタQ12を介して出力端子OUTに至る経路で電流I12が流れることはない。
その結果、p型ウェル121が接地端子GNDと同電位(GND_ref=GND)になるので、寄生トランジスタQ11のベース・エミッタ間も逆バイアスとなる。従って、寄生トランジスタQ11もオンしないので、制御端子INから寄生トランジスタQ11を介して出力端子OUTに至る経路で電流I11が流れることはない。
次に、出力端子OUTが接地端子GNDよりも低電位である場合を考える。この場合、寄生トランジスタQ12のベース・エミッタ間が順バイアスとなるので、寄生トランジスタQ12がオンし、接地端子GNDから抵抗135及び寄生トランジスタQ12を介して出力端子OUTに至る経路で電流I12が流れる。
その結果、寄生トランジスタQ12の飽和後は、p型ウェル121が出力端子OUTと同電位(GND_ref=OUT)になるので、寄生トランジスタQ11のベース・エミッタ間には電位差が生じなくなる。従って、寄生トランジスタQ11はオンしないので、制御端子INから寄生トランジスタQ11を介して出力端子OUTに至る経路で電流I11が流れることはない。
つまり、電位分離部130は、基本構造(図1)の電位分離部14と同じく、出力端子OUTが接地端子GNDよりも高電位であるときにはp型ウェル121と接地端子GNDを同電位とし、出力端子OUTが接地端子GNDよりも低電位であるときにはp型ウェル121と出力端子OUTを同電位とするように働く。
図4は、半導体装置100の負出力時(OUT<GND)における挙動を示す波形図であり、上から順に、制御電圧Vg、ドレイン電圧Vd、及び、ドレイン電流Idがそれぞれ描写されている。なお、制御電圧Vgについて、実線は電位分離部130を有する場合の挙動を示しており、破線は電位分離部130を有しない場合の挙動を示している。
出力トランジスタ110に負のドレイン電流Idが流れると、ドレイン電圧Vdが負電圧となる。このとき、電位分離部130を有しない場合には、制御端子INから寄生トランジスタQ11を介して出力端子OUTに至る経路で電流I11が流れる。なお、制御端子INに接続されるマイコンM1は、一般に、制御電圧Vgのドライブ能力(電流能力)が低い。そのため、制御端子INから寄生トランジスタQ11を介して電流I11が引き込まれると、制御電圧Vgが大きく低下してしまい、半導体装置100の動作に支障を来たすおそれがある。
一方、電位分離部130を有する場合には、ドレイン電圧Vdが負電圧となっても、寄生トランジスタQ11がオンすることはないので、制御端子INの電圧低下を防止することが可能となり、延いては、半導体装置100の正常動作を維持することが可能となる。
このように、半導体装置100であれば、出力端子OUTが接地端子GNDよりも低電位となり得るアプリケーションにも何ら支障なく適用することができるので、その汎用性(=負荷Z1を選択する際の自由度)を高めることが可能となる。
なお、寄生トランジスタQ11の直流電流増幅率hFEは、正の温度特性を持つので、温度Taが高いほど大きい電流I11が流れやすくなり、制御電圧Vgが低下しやすくなる。これを鑑みると、高温環境下(例えばTa=160℃)での高い動作信頼性が要求されるアプリケーション(例えば電子機器1が車載用途である場合)では、電位分離部130による寄生トランジスタQ11のオン防止機能が極めて重要になると言える。
図5は、制御部120と電位分離部130の一具体例を示す回路図である。本構成例の制御部120は、PMOSFET210と、NMOSFET220と、抵抗230及び240と、コンパレータ250と、を含む。PMOSFET210のソースとバックゲートは、いずれも制御端子INに接続されている。PMOSFET210のゲートとNMOSFET220のゲートは、いずれもコンパレータ250の出力端(=比較信号S1の印加端)に接続されている。PMOSFET210のドレインとNMOSFET220のドレインは、いずれも出力信号S2の出力端に接続されている。NMOSFET220のソースは、接地端子GNDに直接接続されている。NMOSFET220のバックゲートは、電位分離部130を介して接地端子GNDに接続されている。
抵抗230及び240(各抵抗値:R230及びR240)は、制御端子INと接地端子GNDの間に直列接続されており、相互間の接続ノードから分圧電圧V1(={R240/(R230+R240)}×Vg)を出力する。
コンパレータ250は、制御電圧Vgを電源として動作し、非反転入力端(+)に入力される分圧電圧V1と、反転入力端(−)に入力される所定の閾値電圧V2を比較して、比較信号S1を出力する。比較信号S1は、分圧電圧V1が閾値電圧V2よりも低いときにローレベルとなり、分圧電圧V1が閾値電圧V2よりも高いときにハイレベルとなる。
比較信号S1がハイレベルであるときには、PMOSFET210がオフしてNMOSFET220がオンするので、出力信号S2がローレベル(=GND)となる。一方、比較信号S1がローレベルであるときには、PMOSFET210がオンしてNMOSFET220がオフするので、出力信号S2がハイレベル(=Vg)となる。このように、PMOSFET210とNMOSFET220は、比較信号S1を論理反転させて出力信号S2を生成するインバータ出力段として機能する。なお、出力信号S2は、例えば、半導体装置100に含まれる内部回路のパワーオンリセット信号として用いることができる。
一方、本構成例の電位分離部130は、抵抗135と、p型ウェル131に形成されたPMOSFET136と、を含む。抵抗135の第1端と、PMOSFET136のソース、ドレイン、ゲート、及び、バックゲートは、いずれもNMOSFET220のバックゲート(=ノード電圧GND_refの印加端)に接続されている。一方、p型ウェル131と抵抗135の第2端は、いずれも接地端子GNDに接続されている。
図6は、半導体装置100の第2構造例を模式的に示す縦断面図である。本図では、先述の第1構造例(図3)をベースとしつつ、図5の具体的な構成要素(PMOSFET210及びNMOSFET220、並びに、ダミーPMOSFET136)を実装したときの縦構造例が描写されている。そこで、第1構造例と同様の構成要素については、図3と同一の符号を付すことで重複した説明を割愛し、以下では、第2構造例の特徴部分について重点的な説明を行うことにする。
まず、制御部120について説明する。制御部120の形成領域において、低濃度n型半導体領域122には、PMOSFET210が形成されている。具体的に述べると、低濃度n型半導体領域122には、先述の高濃度n型半導体領域125以外に、高濃度p型半導体領域210S及び210Dが形成されている。また、高濃度p型半導体領域210Sと高濃度p型半導体領域210Dとの間に挟まれたチャネル領域上には、ゲート電極210Gが形成されている。
高濃度p型半導体領域210Sは、PMOSFET210のソースに相当し、制御端子INに接続されている。高濃度p型半導体領域210Dは、PMOSFET210のドレインに相当し、出力信号S2の印加端に接続されている。ゲート電極210Gは、比較信号S1の印加端に接続されている。低濃度n型半導体領域122は、PMOSFET210のバックゲートに相当し、高濃度n型半導体領域125を介して制御端子INに接続されている。
また、制御部120の形成領域において、低濃度p型半導体領域123には、NMOSFET220が形成されている。より具体的に述べると、低濃度p型半導体領域123には、先述の高濃度p型半導体領域127以外に、高濃度n型半導体領域220D及び220Sが形成されている。また、高濃度n型半導体領域220Dと高濃度n型半導体領域220Sとの間に挟まれたチャネル領域上には、ゲート電極220Gが形成されている。
高濃度n型半導体領域220Dは、NMOSFET220のドレインに相当し、出力信号S2の印加端に接続されている。高濃度n型半導体領域220Sは、NMOSFET220のソースに相当し、接地端子GNDに接続されている。ゲート電極220Gは、比較信号S1の印加端に接続されている。低濃度p型半導体領域123(及びこれと同電位のp型ウェル121)は、NMOSFET220のバックゲートに相当し、高濃度p型半導体領域127及び124を介してノード電圧GND_refの印加端に接続されている。
なお、p型ウェル121のコンタクトに相当する高濃度p型半導体領域124は、低濃度n型半導体領域122と低濃度p型半導体領域123の周りを取り囲むように、p型ウェル121の周縁部に複数設けることが望ましい。
次に、電位分離部130について説明する。電位分離部130の形成領域において、低濃度n型半導体領域132には、ダミーPMOSFET136が形成されている。より具体的に述べると、低濃度n型半導体領域132には、先述の高濃度n型半導体領域134以外に、高濃度p型半導体領域136S及び136Dが形成されている。また、高濃度p型半導体領域136Sと高濃度p型半導体領域136Dとの間に挟まれたチャネル領域上には、ゲート電極136Gが形成されている。
高濃度p型半導体領域136S及び136Dは、それぞれ、ダミーPMOSFET136のソース及びドレインに相当する。また、低濃度n型半導体領域132(及びそのコンタクトである高濃度n型半導体領域134)は、ダミーPMOSFET136のバックゲートに相当する。なお、高濃度p型半導体領域136S及び136D、高濃度n型半導体領域134、並びに、ゲート電極136Gは、いずれも共通の抵抗135を介して接地端子GNDに接続されている。すなわち、ダミーPMOSFET136は、その全ての端子が短絡されているので、トランジスタとしては何ら機能しない。
このように、低濃度n型半導体領域132としてダミーPMOSFET136のバックゲートを流用する構成であれば、電位分離部130の実装に際して、特殊な素子形成プロセスを必要とせず、PMOSFETの形成プロセスをそのまま利用することができる。
なお、第2構造例の半導体装置100においても、電位分離部130は、第1構造例と何ら変わりなく、出力端子OUTが接地端子GNDよりも高電位であるときにはp型ウェル121と接地端子GNDを同電位とし、出力端子OUTが接地端子GNDよりも低電位であるときにはp型ウェル121と出力端子OUTを同電位とするように働く。
従って、ドレイン電圧Vdが負電圧となっても、寄生トランジスタQ11がオンすることはないので、制御端子INの電圧低下を防止することが可能となり、延いては、半導体装置100の正常動作を維持することが可能となる。
図7は、電位分離部130の一変形例を示す回路図である。本変形例の電位分離部130は、基本的に図5の構成と同様であるが、抵抗135が外付けとされている点に特徴を有する。より具体的に述べると、半導体装置100は、抵抗135を外付けするための抵抗接続端子EXを有しており、抵抗135は、抵抗接続端子EXと接地端子GNDとの間に外付けされている。なお、抵抗接続端子EXは、半導体装置100の内部において、ノード電圧GND_refの印加端に接続されている。
本変形例によれば、寄生トランジスタQ12の電流能力に応じて、抵抗135の抵抗値を必要十分な大きさに適宜調整することが容易となる。ただし、抵抗値の調整手法については、必ずしもこれに限定されるものではなく、例えば、半導体装置100に内蔵された抵抗135の抵抗値をレーザトリミングなどにより適宜調整することも可能である。
<車両>
図8は、車両Xの一構成例を示す外観図である。本構成例の車両Xは、不図示のバッテリと、バッテリから電力の供給を受けて動作する種々の電子機器X11〜X18と、を搭載している。なお、本図における電子機器X11〜X18の搭載位置については、図示の便宜上、実際とは異なる場合がある。
電子機器X11は、エンジンに関連する制御(インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など)を行うエンジンコントロールユニットである。
電子機器X12は、HID[high intensity discharged lamp]やDRL[daytime running lamp]などの点消灯制御を行うランプコントロールユニットである。
電子機器X13は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
電子機器X14は、車両Xの運動に関連する制御(ABS[anti-lock brake system]制御、EPS[electric power steering]制御、電子サスペンション制御など)を行うボディコントロールユニットである。
電子機器X15は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
電子機器X16は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー(ショックアブソーバー)、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Xに組み込まれている電子機器である。
電子機器X17は、車載A/V[audio/visual]機器、カーナビゲーションシステム、及び、ETC[electronic toll collection system]など、ユーザオプション品として任意で車両Xに装着される電子機器である。
電子機器X18は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
なお、先に説明した半導体装置10及び100は、電子機器X11〜X18のいずれにも組み込むことが可能である。
<その他の変形例>
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本明細書中に開示されている発明は、n型半導体基板に対して負電圧が印加され得る半導体装置全般(ローサイドスイッチIC、スイッチング電源IC、ないしは、モータドライバICなど)に利用することが可能である。
1 電子機器
10 半導体装置
11 n型半導体基板
12 p型ウェル
13 n型半導体領域
14 電位分離部
14a p型ウェル
14b n型半導体領域
14c 抵抗
100 半導体装置
101 n型半導体基板
101a n型基板層
101b n型エピタキシャル成長層
101c 基板電極
110 出力トランジスタ
111 p型ウェル
112 トレンチゲート
113 高濃度n型半導体領域
114 高濃度p型半導体領域
120 制御部
121 p型ウェル
122 低濃度n型半導体領域
123 低濃度p型半導体領域
124、127 高濃度p型半導体領域
125、126 高濃度n型半導体領域
130 電位分離部
131 p型ウェル
132 低濃度n型半導体領域
133 高濃度p型半導体領域
134 高濃度n型半導体領域
135 抵抗
136 ダミーPMOSFET
136S 高濃度p型半導体領域(ソース)
136D 高濃度p型半導体領域(ドレイン)
136G ゲート電極(ゲート)
210 PMOSFET
210S 高濃度p型半導体領域(ソース)
210D 高濃度p型半導体領域(ドレイン)
210G ゲート電極(ゲート)
220 NMOSFET
220S 高濃度n型半導体領域(ソース)
220D 高濃度n型半導体領域(ドレイン)
220G ゲート電極(ゲート)
230 コンパレータ
240、250 抵抗
IN 制御端子
OUT 出力端子(負荷接続端子)
GND 接地端子
EX 抵抗接続端子
Q1、Q2、Q11、Q12 寄生トランジスタ
M1 マイコン
R1 抵抗
Z1 負荷
X 車両
X11〜X18 電子機器

Claims (11)

  1. 出力端子に接続されたn型半導体基板と、
    前記n型半導体基板に形成された第1p型ウェルと、
    前記第1p型ウェルに形成されて制御端子に接続された第1n型半導体領域と、
    前記第1p型ウェルと接地端子との間に接続された電位分離部と、
    を有し、
    前記電位分離部は、前記出力端子が前記接地端子よりも高電位であるときには前記第1p型ウェルと前記接地端子を同電位とし、前記出力端子が前記接地端子よりも低電位であるときには前記第1p型ウェルと前記出力端子を同電位とする、
    半導体装置であって、
    前記電位分離部は、
    前記n型半導体基板に形成されて前記接地端子に接続された第2p型ウェルと、
    前記第2p型ウェルに形成された第2n型半導体領域と、
    を有し、
    前記第1p型ウェルと前記第2n型半導体領域は、共通の抵抗を介して前記接地端子に接続されている、
    ことを特徴とする半導体装置。
  2. 出力端子に接続されたn型半導体基板と、
    前記n型半導体基板に形成された第1p型ウェルと、
    前記第1p型ウェルに形成されて制御端子に接続された第1n型半導体領域と、
    前記第1p型ウェルと接地端子との間に接続された電位分離部と、
    を有し、
    前記電位分離部は、
    前記n型半導体基板に形成されて前記接地端子に接続された第2p型ウェルと、
    前記第2p型ウェルに形成された第2n型半導体領域と、
    を有し、
    前記第1p型ウェルと前記第2n型半導体領域は、共通の抵抗を介して前記接地端子に接続されている、
    ことを特徴とする半導体装置。
  3. 前記抵抗を外付けするための外部端子をさらに有することを特徴とする請求項または請求項に記載の半導体装置。
  4. 前記第2n型半導体領域は、前記第2p型ウェルに形成されたダミーPMOSFETのバックゲートに相当することを特徴とする請求項1〜請求項のいずれか一項に記載の半導体装置。
  5. 前記出力端子と前記接地端子との間に接続されており前記制御端子から入力される制御電圧に応じてオン/オフされる縦型構造の出力トランジスタと、
    前記制御電圧を電源として動作する制御部と、
    をさらに有し、
    前記第1p型ウェルと前記第1n型半導体領域は、いずれも前記制御部の構成要素であることを特徴とする請求項1〜請求項のいずれか一項に記載の半導体装置。
  6. 前記制御部は、
    前記制御端子と前記出力トランジスタのゲートとの間に接続されたPMOSFETと、
    前記出力トランジスタのゲートと前記接地端子との間に接続されたNMOSFETと、
    を含み、
    前記第1p型ウェルは、前記NMOSFETのバックゲートに相当し、
    前記第1n型半導体領域は、前記PMOSFETのバックゲートに相当する、
    ことを特徴とする請求項に記載の半導体装置。
  7. 出力端子に接続されたn型半導体基板と、
    前記n型半導体基板に形成された第1p型ウェルと、
    前記第1p型ウェルに形成されて制御端子に接続された第1n型半導体領域と、
    前記第1p型ウェルと接地端子との間に接続された電位分離部と、
    を有し、
    前記電位分離部は、前記出力端子が前記接地端子よりも高電位であるときには前記第1p型ウェルと前記接地端子を同電位とし、前記出力端子が前記接地端子よりも低電位であるときには前記第1p型ウェルと前記出力端子を同電位とする、
    半導体装置であって、
    前記出力端子と前記接地端子との間に接続されており前記制御端子から入力される制御電圧に応じてオン/オフされる縦型構造の出力トランジスタと、
    前記制御電圧を電源として動作する制御部と、
    をさらに有し、
    前記第1p型ウェルと前記第1n型半導体領域は、いずれも前記制御部の構成要素であって、
    前記制御部は、
    前記制御端子と前記出力トランジスタのゲートとの間に接続されたPMOSFETと、
    前記出力トランジスタのゲートと前記接地端子との間に接続されたNMOSFETと、
    を含み、
    前記第1p型ウェルは、前記NMOSFETのバックゲートに相当し、
    前記第1n型半導体領域は、前記PMOSFETのバックゲートに相当する、
    ことを特徴とする半導体装置。
  8. 請求項1〜請求項7のいずれか一項に記載の半導体装置と、
    前記半導体装置の制御端子に制御電圧を供給するマイコンと、
    前記半導体装置の出力端子に外付けされる負荷と、
    を有することを特徴とする電子機器。
  9. 前記負荷は、誘導性負荷であることを特徴とする請求項8に記載の電子機器。
  10. 前記半導体装置は、ローサイドスイッチIC、スイッチング電源IC、または、モータドライバICであることを特徴とする請求項9に記載の電子機器。
  11. 請求項10に記載の電子機器と、
    前記電子機器に電力を供給するバッテリと、
    を有することを特徴とする車両。
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