JP6386133B2 - ラップアラウンド接点集積方式 - Google Patents

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Description

本出願は、２０１６年５月２６日に出願された米国の仮特許出願、出願番号６２／３４１，８０７に関連し、その優先権を主張するものであり、その全内容は参照によって、本出願に組み込まれる。
本発明は半導体製造及び半導体装置の分野に関し、より具体的には、接点形成中の側壁保護を含むラップアラウンド接点集積方式に関する。
金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の現在及び将来の世代は、同時に金属−半導体接触抵抗を最適化する間に、寄生容量の厳密な制御を必要とする。ＦｉｎＦＥＴ構造において、接触面積を最大化することは、フィンの周りをラッピングする接点を生成することにより、又は、ファセットされたエピタキシャル接点を成長させ、その後、ファセットされたエピタキシャル接点の周りに金属をラッピングすることにより達成される。超薄型トランジスタ本体構造、例えばＦｉｎＦＥＴ及び完全に空乏化したシリコン・オン・インシュレータ（ＦＤＳＯＩ）の採用は、ロジック製造のための問題を悪化させている。ＦｉｎＦＥＴ構造の接触抵抗を低減するために、デバイス製造業者は、増加した面積で金属−半導体接触を可能にするラップアラウンド接点（ＷＡＣ）構造を考察している。
本発明の実施形態は、接点形成中の側壁保護を含むラップアラウンド接点集積方式を提供する。一実施形態によれば、基板処理方法は、第１誘電膜内の隆起した接点と、第１誘電膜上の第２誘電膜と、を含む基板を提供するステップであって、第２誘電膜は、側壁及び底部を有する凹状フィーチャを隆起した接点の上方に備える、ステップを含む。方法は更に、凹状フィーチャの側壁及び底部にコンフォーマル膜を堆積するステップと、第１異方性エッチングプロセス中に、底部からコンフォーマル膜を除去するステップであって、残ったコンフォーマル膜は側壁上の保護膜を形成し、凹状フィーチャの幅を確定する、ステップと、隆起した接点を収容する空洞を形成するステップであって、空洞の幅は凹状フィーチャの幅より大きい、ステップと、を含む。
一実施形態によれば、基板処理方法は、第１誘電膜内の隆起した接点と、第１誘電膜上の第２誘電膜と、を含む基板を提供するステップであって、第２誘電膜は、側壁及び底部を有する凹状フィーチャを隆起接点の上方に備える、ステップを含む。方法は、側壁上及び底部上にコンフォーマル金属酸化物膜を堆積するステップと、第１異方性エッチングプロセス中に底部からコンフォーマル膜を除去するステップであって、残ったコンフォーマル膜は側壁上の保護膜を形成し、凹状フィーチャの幅を確定する、ステップと、第２異方性のエッチングプロセスを使用して隆起した接点まで凹状フィーチャを拡張するステップと、等方性エッチングプロセスにおいて、隆起した接点を収容する空洞を形成するステップであって、空洞の幅は凹状フィーチャの幅よりも大きい、ステップと、凹状フィーチャ及び空洞を金属で充填するステップと、を含む。
一実施例によれば、第１誘電膜の空洞内の隆起した接点を含む基板及び第１誘電膜上の第２誘電膜を含む半導体デバイスであって、第２誘電膜は、隆起した接点の上方に、側壁を有する凹状フィーチャと、凹状フィーチャの幅を確定する側壁上の保護膜と、空洞及び凹状フィーチャを充填する金属とを備え、空洞の幅は凹状フィーチャの幅よりも大きい、半導体デバイスが記載されている。
添付の図面に関連して考慮されるときに、以下の詳細な説明を参照することで、同じものがよりよく理解されるように、本発明のより完全な理解及びその効果の多くが容易に得られるであろう。
本発明の一実施例による基板処理する方法のためのプロセスフロー図である。 図２Ａ−２Ｇは、本発明の一実施形態による基板を処理する方法を断面図によって、模式的に示す図である。
図１は、本発明の一実施形態による、基板を処理する方法のためのプロセスフロー１であり、図２Ａ−２Ｇは本発明の一実施例による基板を処理する方法を断面図によって、模式的に図式的に示す。方法は、１００において、第１誘電膜２００内の隆起した接点２１６及び第１誘電膜２００上の第２誘電膜２０２を含む基板を提供するステップを含み、第２誘電膜２０２は、側壁２０１及び底部２０３を有する凹状フィーチャ２０４を隆起した接点２１６の上方に有する。基板は、第１誘電膜２００上にエッチングストップ層２１２及び第１誘電膜２００の下に誘電膜２１８を更に含む。エッチングストップ層２１２は、凹状フィーチャ２０４の形成中に、エッチングを終了させるために用いることができる。エッチングストップ層２１２は、例えば、高比誘電率材料、シリコン窒化物、シリコン酸化物、カーボン又はシリコンを含むことができる。
凹状フィーチャ２０４は、例えば、２００ナノメートル未満、１００ナノメートル未満、５０ナノメートル未満、２５ナノメートル未満、２０ナノメートル未満又は１０ナノメートル未満の幅２０７を有することができる。他の実施例において、凹状フィーチャ２０４は、５ナノメートルと１０ナノメートルの間、１０ナノメートルと２０ナノメートルの間、２０ナノメートルと５０ナノメートルの間、５０ナノメートルと１００ナノメートルの間、１００ナノメートルと２００ナノメートルの間、１０ナノメートルと５０ナノメートルの間、又は、１０ナノメートルと１００ナノメートルの間の幅２０７を有することができる。幅２０７は、クリティカルディメンジョン（critical dimension）（ＣＤ）と呼ばれることもできる。凹状フィーチャ２０４は、例えば、２５ナノメートル、５０ナノメートル、１００ナノメートル、２００ナノメートル、又は、２００ナノメートルを超える深さを有することができる。いくつかの実施例において、第１誘電膜２００は、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、高比誘電率材料、低比誘電率材料又は超低比誘電率材料を含むことができる。いくつかの実施例において、第２誘電膜２０２は、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、高比誘電率材料、低比誘電率材料又は超低比誘電率材料を含むことができる。一実施例では、隆起した接点は、ＳｉＧｅ又はＳｉＣを含む。
第２誘電膜２０２内の凹状フィーチャ２０４は、周知のリソグラフィ及びエッチングプロセスを使用して形成されることができる。図２Ａには示されていないが、パターン化されたマスク層は、フィールド領域２１１上にあり、凹状フィーチャ２０４の開口を確定する。
プロセスフロー１は、１０２において、コンフォーマル膜２０８を側壁２０１上及び底部２０３上に堆積させるステップを更に含む。これは、図２Ｂに図式的に示される。一実施形態によれば、コンフォーマル膜２０８は、分子層蒸着（ＡＬＤ）によって、堆積できる。ＡＬＤは、原子レベルの厚さ調節及び優れたコンフォーマル性を有する非常に薄い膜を、高度に（advanced）隆起したフィーチャ及び凹状のフィーチャの上に堆積させることができる。一実施形態によれば、コンフォーマル膜２０８は、金属酸化物膜を含むことができる。金属酸化物膜は、高比誘電率膜でありえる。一実施例では、金属酸化物膜は、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ａｌ２Ｏ３及びそれらの組み合わせからなるグループから選択されることができる。しかしながら、他の金属酸化物膜が、用いられることもできる。他の実施形態では、コンフォーマル膜２０８は、金属酸化物膜、金属窒化物膜、金属酸化窒化物膜、金属ケイ酸塩膜及びそれらの組み合わせからなるグループから選択されることができる。
一実施例において、コンフォーマル膜２０８は金属酸化物膜を含み、金属酸化物膜は、ＡＬＤを使用して、ａ）基板を収容するプロセスチャンバ内に金属含有前駆体をパルシングするステップ、ｂ）プロセスチャンバを不活性ガスでパージングするステップ、ｃ）プロセスチャンバ内に酸素含有前駆体をパージングするステップ、ｄ）プロセスチャンバを不活性ガスでパージングするステップ、及び、ａ）−ｄ）を少なくとも１回繰り返すステップ、により堆積される。
コンフォーマル膜２０８の厚さは、ａ）凹状フィーチャ２０４から残留物を除去するために行われるクリーニングプロセスの間、及び／又は、ｂ）エッチングストップ層２１２及び第１誘電膜２００のエッチングの間、側壁２０１のエッチングに対する十分な保護を提供するように選択されることができる。いくつかの実施例において、コンフォーマル膜２０８の厚さは、１０ナノメートル以下、５ナノメートル以下、４ナノメートル以下、１ナノメートルと２ナノメートルの間、２ナノメートルと４ナノメートルの間、４ナノメートルと６ナノメートルの間、６ナノメートルと８ナノメートルの間、又は、２ナノメートルと６ナノメートルの間、でありえる。側壁２０１上のコンフォーマル膜２０８の存在は、凹状フィーチャ２０４の幅２０７を幅２０９に低下させる。しかしながら、コンフォーマル膜２０８はほんの数ｎｍの厚さなので、幅の変化は比較的小さくできる。
プロセスフロー１は、１０４で、第１異方性エッチングプロセスにおいて、底部２０３からコンフォーマル膜２０８を除去するステップを更に含む。ここで、残ったコンフォーマル膜は、凹状フィーチャ２０４の側壁２０１上に保護膜２１４を形成する。これは、図２Ｃに概略的に示される。第１異方性のエッチングプロセスは、指向性のドライエッチングプロセスを利用することができ、従って、側壁２０１からより高速で、フィールド領域２１１及び底部２０３からコンフォーマル膜２０８をエッチングする。一実施例において、第１異方性のエッチングプロセスは、デジタル・エッチングプロセス又はプラズマ強化型原子層エッチング（ＰＥＡＬＥ）を含むことができる。一実施形態によれば、第１異方性エッチングプロセスは、ＢＣｌ３ガスとプラズマ励起アルゴンガスへの交互曝露を含むことができる。第１異方性のエッチングプロセスは、底部２０３からコンフォーマル膜２０８を除去した後に、第１誘電薄膜２００内で凹部２０５を形成する。これは、図２Ｃに概略的に示される。
方法は、第２異方性エッチングプロセスを用いて、第１誘電膜２００内の隆起した接点２１６まで凹状フィーチャ２０４を拡張するステップを更に含む。保護膜２１４は、第２異方性エッチングプロセス中の側壁２１０のエッチングを防止し又は抑制するために十分な厚さ及びエッチング耐性を有し、クリティカルディメンジョンの損失を防止する。
プロセスフロー１は、１０６で、等方性エッチングプロセスにおいて、隆起した接点２１６を収容する空洞２１０を形成するステップを更に含み、ここで、空洞２１０の幅２１１は凹状フィーチャ２０４の幅２０９より大きい。これは、図２Ｅに概略的に示される。一実施例において、等方性エッチング過程は、熱原子層エッチング（ＡＬＥ）を含むことができる。
一実施形態によれば、方法は、バリア層２２０を凹状フィーチャ２０４の保護膜２１４上に、及び、空洞２１０の表面に堆積させるステップを更に含むことができる。一実施例において、バリア層２２０は、Ｔｉ層、ＴｉＮ層又はＴｉ層とＴｉＮ層の両方を含むことができる。これは、図２Ｆに概略的に示される。
一実施形態によれば、方法は、更に、凹状フィーチャ及び空洞２１０を金属２２２で充填するステップを含み、隆起した接点２１６の周囲をラッピングする。金属は、例えば、タングステン（Ｗ）及び銅（Ｃｕ）からなる群から選択されることができる。これは、図２Ｇに概略的に示される。
一実施形態によれば、バリア層を堆積させ、凹状フィーチャを金属２２で充填する前に、保護膜２１４は凹状フィーチャ２０４から除去され得る。一実施形態によれば、保護膜２１４は、ＢＣｌ３ガス及びプラズマ励起アルゴンガスへの曝露を使用して除去されることができる。
接点形成中の側壁保護を含むラップアラウンド接点集積方式が、種々の実施形態において、開示された。本発明の実施形態の前述の説明は、例示および説明のために提示されたものである。開示された正確な形態を網羅すること又は本発明を開示された正確な形態に限定することを意図するものではない。この説明および以下の特許請求の範囲は、説明のためだけに使用される用語を含み、限定するものとして解釈されるべきではない。当業者であれば、上記教示に照らして多くの修正および変形が可能であることを理解できる。当業者は、図面に示された様々な構成要素の様々な均等な組み合わせおよび置換を認識するであろう。したがって、本発明の範囲は、この詳細な説明によって、ではなく、添付の特許請求の範囲により限定されることが意図される。

Claims (19)

  1. 基板処理方法であって、
    第１誘電膜内において隆起した接点及び前記第１誘電膜上の第２誘電膜を含む基板を提供するステップであって、前記第２誘電膜は、側壁及び底部を有する凹状フィーチャを前記隆起した接点の上方に備え、前記隆起した接点は、前記第１誘電膜の下に埋設されている、ステップと、
    前記凹状フィーチャの前記側壁上及び前記底部上にコンフォーマル膜を堆積するステップと、
    第１異方性エッチングプロセスにおいて、前記底部から前記コンフォーマル膜を除去するステップであって、残りの前記コンフォーマル膜は前記側壁上に保護膜を形成し、前記凹状フィーチャの幅を確定する、ステップと、
    第２異方性エッチングプロセスを使用して、前記第１誘電膜の前記隆起した接点まで前記凹状フィーチャを拡張し、前記隆起した接点を露出させるステップと、
    等方性エッチングプロセスにおいて、前記隆起した接点を収容する空洞を形成するステップであって、前記空洞の幅は前記凹状フィーチャの幅より大きい、ステップと、
    を含む方法。
  2. さらに、前記凹状フィーチャ内及び前記空洞内にバリア層を堆積するステップを含む、
    請求項１記載の方法。
  3. 前記バリア層は、Ｔｉ層、ＴｉＮ層又はＴｉ層とＴｉＮ層の両方を含む、
    請求項２記載の方法。
  4. さらに、前記凹状フィーチャ及び前記空洞を金属で充填するステップを含む、
    請求項１記載の方法。
  5. 前記金属は、タングステン（Ｗ）及び銅（Ｃｕ）を含むグループから選択される、
    請求項４記載の方法。
  6. さらに、前記充填するステップの前に、前記凹状フィーチャから前記保護膜を除去するステップを含む、
    請求項４記載の方法。
  7. 前記第１誘電膜、第２誘電膜又は前記第１誘電膜と第２誘電膜の両方は、ＳｉＯ２を含む、
    請求項１記載の方法。
  8. 前記コンフォーマル膜は、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ａｌ２Ｏ３及びそれらの組み合わせからなるグループから選択される金属酸化物膜を含む、
    請求項１記載の方法。
  9. 前記コンフォーマル膜は、金属酸化物膜、金属窒化物膜、金属酸化窒化物膜、金属ケイ酸塩膜及びそれらの組み合わせからなるグループから選択される、
    請求項１記載の方法。
  10. 前記隆起した接点はＳｉＧｅ又はＳｉＣを含む、
    請求項１記載の方法。
  11. 基板処理方法であって、
    第１誘電膜内において隆起した接点及び前記第１誘電膜上の第２誘電膜を含む基板を提供するステップであって、前記第２誘電膜は、側壁及び底部を有する凹状フィーチャを前記隆起した接点の上方に備え、前記隆起した接点は、前記第１誘電膜の下に埋設されている、ステップと、
    前記側壁上及び前記底部上にコンフォーマル膜を堆積するステップと、
    第１異方性エッチングプロセスにおいて、前記底部から前記コンフォーマル膜を除去するステップであって、残りの前記コンフォーマル膜は前記側壁上に保護膜を形成し、前記凹状フィーチャの幅を確定する、ステップと、
    第２異方性のエッチングプロセスを使用して前記隆起した接点まで前記凹状フィーチャを拡張し、前記隆起した接点を露出させるステップと、
    等方性エッチングプロセスにおいて、前記隆起した接点を収容する空洞を形成するステップであって、前記空洞の幅は前記凹状フィーチャの幅より大きい、ステップと、
    前記凹状フィーチャ及び前記空洞を金属で充填するステップと、
    を備える方法。
  12. 半導体装置であって、
    第１誘電膜内の空洞内において隆起した接点及び前記第１誘電膜上の第２誘電膜を含む基板であって、前記第２誘電膜は、側壁を有する凹状フィーチャを前記隆起した接点の上方に備える、基板と、
    前記凹状フィーチャの幅を確定する、前記側壁上の保護膜と、
    前記空洞及び前記凹状フィーチャを充填する金属であって、前記空洞の幅は前記凹状フィーチャの幅より大きい、金属と、
    を備える、半導体装置。
  13. さらに、前記凹状フィーチャ内及び前記空洞内のバリア層を備える、
    請求項１２記載の半導体装置。
  14. 前記バリア層は、Ｔｉ層、ＴｉＮ層又はＴｉ層とＴｉＮ層の両方を含む、
    請求項１３記載の半導体装置。
  15. 金属は、タングステン（Ｗ）又は銅（Ｃｕ）より成るグループから選択される、
    請求項１２記載の半導体装置。
  16. 前記第１誘電膜、第２誘電膜又は前記第１誘電膜と第２誘電膜の両方は、ＳｉＯ２を含む、
    請求項１２記載の半導体装置。
  17. 前記保護膜は、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ａｌ２Ｏ３及びそれらの組み合わせからなるグループから選択される金属酸化物膜を含む、
    請求項１２記載の半導体装置。
  18. 前記保護膜は、金属酸化物膜、金属窒化物膜、金属酸化窒化物膜、金属ケイ酸塩膜及びそれらの組み合わせからなるグループから選択される、
    請求項１２記載の半導体装置。
  19. 前記隆起した接点は、ＳｉＧｅ又はＳｉＣを含む、
    請求項１２記載の半導体装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11121027B2 (en) * 2017-12-08 2021-09-14 Tokyo Electron Limited High aspect ratio via etch using atomic layer deposition protection layer
US10832954B2 (en) * 2019-03-25 2020-11-10 International Business Machines Corporation Forming a reliable wrap-around contact without source/drain sacrificial regions
KR20210027643A (ko) 2019-08-30 2021-03-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법
EP4002437B1 (en) * 2020-09-22 2023-08-02 Changxin Memory Technologies, Inc. Method of forming a contact window structure

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4707218A (en) 1986-10-28 1987-11-17 International Business Machines Corporation Lithographic image size reduction
US4943539A (en) * 1989-05-09 1990-07-24 Motorola, Inc. Process for making a multilayer metallization structure
JP2739846B2 (ja) 1995-07-28 1998-04-15 日本電気株式会社 半導体装置の製造方法
TW313696B (en) * 1996-12-18 1997-08-21 Vanguard Int Semiconduct Corp Method of forming contact window
JP2001156170A (ja) 1999-11-30 2001-06-08 Sony Corp 多層配線の製造方法
US20030064585A1 (en) 2001-09-28 2003-04-03 Yider Wu Manufacture of semiconductor device with spacing narrower than lithography limit
US20060049132A1 (en) 2004-09-07 2006-03-09 Nanya Technology Corporation Etchant composition and the use thereof
EP1650796A3 (fr) * 2004-10-20 2010-12-08 STMicroelectronics (Crolles 2) SAS Procédé de prise de contact sur une région d'un circuit intégré, en particulier sur les électrodes d'un transistor
US7648871B2 (en) 2005-10-21 2010-01-19 International Business Machines Corporation Field effect transistors (FETS) with inverted source/drain metallic contacts, and method of fabricating same
KR100827529B1 (ko) 2007-04-17 2008-05-06 주식회사 하이닉스반도체 다중채널을 갖는 반도체 소자 및 그의 제조 방법
JP2009032794A (ja) 2007-07-25 2009-02-12 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US7671394B2 (en) 2007-10-17 2010-03-02 International Business Machines Corporation Embedded trench capacitor having a high-k node dielectric and a metallic inner electrode
US20090286402A1 (en) 2008-05-13 2009-11-19 Applied Materials, Inc Method for critical dimension shrink using conformal pecvd films
US8421139B2 (en) 2010-04-07 2013-04-16 International Business Machines Corporation Structure and method to integrate embedded DRAM with finfet
US20130115778A1 (en) 2011-11-04 2013-05-09 Applied Materials, Inc. Dry Etch Processes
TWI441281B (zh) 2012-04-12 2014-06-11 Ind Tech Res Inst 具有矽穿孔之雙重鑲嵌結構及其製造方法
US9147576B2 (en) * 2014-01-23 2015-09-29 International Business Machines Corporation Gate contact with vertical isolation from source-drain
DE102014202845A1 (de) 2014-02-17 2015-08-20 Robert Bosch Gmbh Verfahren zum Strukturieren eines Schichtaufbaus aus zwei Halbleiterschichten und mikromechanisches Bauteil
US9343569B2 (en) * 2014-05-21 2016-05-17 International Business Machines Corporation Vertical compound semiconductor field effect transistor on a group IV semiconductor substrate
US9508858B2 (en) 2014-11-18 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Contacts for highly scaled transistors
US9837304B2 (en) 2015-06-24 2017-12-05 Tokyo Electron Limited Sidewall protection scheme for contact formation

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