JP6313082B2 - 炭化珪素装置および炭化珪素装置の形成方法 - Google Patents

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Description

関連出願の相互参照
本出願は2013年3月26日出願の米国特許出願第13/850,374号明細書の一部継続出願である。
本実施形態は炭化珪素技術に関し、特に炭化珪素装置および炭化珪素装置の形成方法に関する。
炭化珪素装置は大きなバンドギャップにより高い破壊電界強度を含む。この破壊電界強度は、熱成長二酸化珪素における最大許容電界強度と同様に高い。炭化珪素装置の半導体表面では(例えば、エッジ終端においては)、少なくともパッシベーション層の高応力を表す非常に高い電界が発生する可能性がある。例えば、1.5MV/cmを越える範囲の電界が炭化珪素装置実施形態のエッジ領域において発生する可能性があり、したがってポリイミドのような良好な降伏耐性(>3MV/cm)を有する材料を有するパッシベーションが必要とされ得る。しかし、ポリイミドパッシベーションは、炭化珪素の腐食を引き起こし得る湿気を集積し得る。
したがって、高電界と湿気とを考慮するパッシベーションが炭化珪素装置の破壊挙動(breakdown behavior)と長期信頼性にとって重要である。
一実施形態による炭化珪素装置は、炭化珪素基板、無機パッシベーション層構造、成形材料層を含む。無機パッシベーション層構造は横方向に炭化珪素基板の主面を少なくとも部分的に覆い、成形材料層は無機パッシベーション層構造に隣接して配置される。
炭化珪素表面を保護するために無機パッシベーション構造を使用することにより、成形材料層と直接接触するために電界を十分に低減することができ、炭化珪素表面と湿気集積性材料(moisture gathering material)(例えば、ポリイミド)との接触を回避することができる。このようにして、炭化珪素装置の破壊挙動と長期信頼性を改善することができる。
いくつかの実施形態は、炭化珪素基板と、横方向に炭化珪素基板の主面を少なくとも部分的に覆う無機パッシベーション層構造とを含む炭化珪素装置に関する。炭化珪素基板と無機パッシベーション層は、炭化珪素基板の少なくとも1つの領域が少なくとも2.3MV/cmの電界を含む一方で炭化珪素基板に対向して配置された無機パッシベーション層構造の表面における電界が500kV/cmより小さくなるように構成される。
無機パッシベーション構造を炭化珪素基板内の電界低減策と組み合わせて使用することにより、少なくとも2.3MV/cmの電界が炭化珪素基板内に発生するが、無機パッシベーション構造の外面における電界を500kV/cm未満に低減することができる。このようにして、ポリイミドより良好な耐湿性を有するポリイミド以外の様々な有機材料を、無機パッシベーション構造の上の追加パッシベーション層に利用することができる。または、成形材料は、無機パッシベーション構造に隣接して実現することができる。炭化珪素装置の破壊挙動と長期信頼性を改善し得る。
いくつかの実施形態では、炭化珪素基板は、第1の導電型を含むエピタキシャル炭化珪素層と、エピタキシャル炭化珪素層内に配置された第2の導電型を含む埋め込み横方向炭化珪素エッジ終端領域とを含む。埋め込み横方向炭化珪素エッジ終端領域は第1の導電型を含む炭化珪素表面層により覆われる。
埋め込み横方向炭化珪素エッジ終端領域により、炭化珪素装置の動作中に発生する電界を炭化珪素装置のエッジ方向に低減することができる。さらに、埋め込み横方向炭化珪素エッジ終端領域は、炭化珪素表面層の下に埋め込み横方向炭化珪素エッジ終端領域を埋め込むことにより、劣化から(例えば、酸化から)保護されることができる。このようにして、高い温度安定性および/または耐湿性を実現することができ、破壊挙動および/または長期信頼性の改善をもたらす。さらに、エッジ方向の炭化珪素装置の表面における電界を炭化珪素表面層により低減することができる。
いくつかの実施形態は、埋め込み横方向炭化珪素エッジ終端領域と炭化珪素表面層とのpn接合の空乏領域が炭化珪素装置の少なくとも所定の状態において埋め込み横方向炭化珪素エッジ終端領域に対向する炭化珪素表面層の表面まで少なくともある時点で延びるように厚さを含む埋め込み横方向炭化珪素エッジ終端領域に関する。このようにして、炭化珪素表面層を通る漏れ電流を回避することができるまたは低く保つことができる。
いくつかの実施形態は、横方向に炭化珪素基板の主面を少なくとも部分的に覆う無機パッシベーション層構造を形成する工程と、無機パッシベーション層構造に隣接して成形材料層を形成する工程とを含む炭化珪素装置の形成方法に関する。
このようにして、改善された破壊挙動と長期信頼性を有する炭化珪素装置を少ない労力で提供することができる。
いくつかの実施形態では、炭化珪素装置の形成方法はさらに、第1の導電型を有するエピタキシャル炭化珪素層を形成する工程とエピタキシャル炭化珪素層内に配置される第2の導電型を有する埋め込み横方向炭化珪素エッジ終端領域を作製する工程とを少なくとも含む。埋め込み横方向炭化珪素エッジ終端領域は第1の導電型を含む炭化珪素表面層により覆われるように形成される。
本提案方法は埋め込みエッジ終端の製作を可能にする。埋め込み横方向炭化珪素エッジ終端領域により、炭化珪素装置の動作中に発生する電界を炭化珪素装置のエッジ方向に低減することができる。さらに、埋め込み横方向炭化珪素エッジ終端領域は、炭化珪素表面層の下に埋め込み横方向炭化珪素エッジ終端領域を埋め込むことにより、劣化から(例えば、酸化から)保護されることができる。このようにして、高い温度安定性および/または耐湿性を実現することができ、破壊挙動および/または長期信頼性を改善する。さらに、炭化珪素装置の表面における電界を炭化珪素表面層により低減することができる。
いくつかの実施形態では、埋め込み横方向炭化珪素エッジ終端領域の製作は、埋め込み横方向炭化珪素エッジ終端領域がエピタキシャル炭化珪素層の炭化珪素表面層により覆われるように、炭化珪素表面層を表すエピタキシャル炭化珪素層の表面領域を通してエピタキシャル炭化珪素層内に第2の導電型のイオンを注入する工程を含む。このようにして、埋込層を少ない労力で実現することができる。
いくつかの別の実施形態は、埋め込み横方向炭化珪素エッジ終端領域がエピタキシャル炭化珪素層の表面で露出されるようにエピタキシャル炭化珪素層の表面領域内に第2の導電型のイオンを注入する工程を含む埋め込み横方向炭化珪素エッジ終端領域の製作に関する。さらに、炭化珪素表面層は、埋め込み横方向炭化珪素エッジ終端領域が炭化珪素表面層により覆われるようにエピタキシャル炭化珪素層の上にエピタキシャル的に堆積される。このようにして、埋め込み横方向炭化珪素エッジ終端領域のエッジにおける注入イオンの炭化珪素表面層内へのスミアを回避することができる。さらに、炭化珪素表面層をほぼ任意の厚さで実現することができる。さらに、炭化珪素表面層のドーピング濃度は、広範囲にかつ、埋め込み横方向炭化珪素エッジ終端領域を含むエピタキシャル炭化珪素層のドーピング濃度とは独立に選択することができる。
装置および/または方法のいくつかの実施形態が単に一例として以下の添付図面を参照して説明される。
炭化珪素装置の概略断面を示す。 図1Aに示す炭化珪素装置の概略上面図を示す。 炭化珪素装置の形成工程を示す概略断面を示す。 炭化珪素装置の形成工程を示す概略断面を示す。 炭化珪素装置の形成工程を示す概略断面を示す。 炭化珪素装置の形成工程を示す概略断面を示す。 炭化珪素装置の一部の概略断面を示す。 図2A−Bは、炭化珪素装置の概略断面を示す。 炭化珪素装置のエッジ領域の概略断面を示す。 図4A−Cは、炭化珪素装置の概略断面を示す。 炭化珪素装置の概略断面を示す。 図5Aに示す炭化珪素装置の概略上面図を示す。 炭化珪素装置の製作方法のフローチャートを示す。
次に、様々な例示的実施形態について、いくつかの例示的実施形態を示す添付図面を参照してより完全に説明する。添付図面では、線、層、および/または領域の太さまたは厚さは明確化のために誇張されることがある。
したがって、例示的実施形態は様々な修正および代替形態が可能であるが、添付図面では一例として示され、本明細書において詳細に説明することになる。しかし、開示された特定の形式に例示的実施形態を限定する意図は無く、逆に、例示的実施形態は本発明の範囲に入るすべての修正形態、均等物、および代替形態をカバーするということを理解すべきである。同様な数字は添付図面説明を通して同様な要素を指す。
要素が別の要素に「接続された」または「結合された」として参照される場合、要素は他の要素に直接接続または結合される可能性がある、または介在要素が存在し得るということが理解される。対照的に、要素が別の要素に「直接接続された」または「直接結合された」として言及される場合、存在する介在要素は無い。要素間の関係を説明するために使用される他の語句は、同様な方法(例えば、「間」対「間に直接」、「隣接」対「直接隣接」など)で解釈されるべきである。
本明細書で使用される専門用語は、特定の実施形態だけを説明する目的のためだけであって、例示的実施形態を制限するようには意図されていない。本明細書で使用されるように、文脈が明示しない限り単数形の定冠詞と不定冠詞は複数形も同様に含むように意図されている。本明細書で使用される場合、用語「含む(comprises)」、「含んでいる(comprising)」、「有する(includes)」および/または「有している(including)」は、記載された機能、完全体、工程、動作、要素、および/または部品の存在を明示するが、1つまたは複数の他の機能、完全体、工程、動作、要素、部品、および/またはこれらのグループの存在または追加を排除するものではないということもさらに理解されることになる。
特記しない限り、本明細書で使用されるすべて用語(技術的および科学的用語を含む)は、例示的実施形態が属する技術分野の当業者により一般的に理解される意味と同じ意味を有している。用語(例えば、通常使用される辞書に定義されるもの)は関連技術の文脈内のそれらの意味と一致する意味を有すると解釈されるべきであり、本明細書で明示的にそのように定義されない限り理想化されたまたは過度に形式的な意味で解釈されることはないということがさらに理解される。
図1Aと図1Bに、一実施形態による炭化珪素装置100の概略図を示す。炭化珪素装置100は、炭化珪素基板110、無機パッシベーション層構造120、成形材料層130を含む。無機パッシベーション層構造120は横方向に炭化珪素基板110の主面112を少なくとも部分的に覆い、成形材料層130は無機パッシベーション層構造120に隣接して配置される。
炭化珪素表面112を保護するための無機パッシベーション構造120を使用することにより、成形材料層130と直接接触する電界を十分に低減することができ、炭化珪素表面112と湿気集積性材料(例えば、ポリイミド)との接触を回避することができる。このようにして、炭化珪素装置100の破壊挙動と長期信頼性を改善することができる。
炭化珪素基板100は少なくとも主として(例えば、50%を越える、70%を越える、または90%を越える)炭化珪素を含む炭化珪素に基づく半導体基板であり得る。炭化珪素基板は、炭化珪素装置100のタイプ(例えば、ショットキーダイオード、マージピン(merged pin)ショットキーダイオード、pnダイオード、バイポーラトランジスタ、電界効果トランジスタ、金属酸化物半導体トランジスタ、または接合電界効果トランジスタ)に応じた構成(例えば、エピタキシャル層配置およびドーピングに関する)を含み得る。
炭化珪素装置100の主面112は、炭化珪素層の上の金属層、絶縁層またはパッシベーション層(例えば、無機パッシベーション層構造)方向の炭化珪素装置100の炭化珪素基板110の表面であり得る。炭化珪素装置100のほぼ垂直エッジ面(例えば、炭化珪素装置の炭化珪素基板を他から分離することから生じる)と比較して、炭化珪素装置100の主面112はほぼ水平面であり得る。炭化珪素装置100の主面112は、ほぼ一様な面であり(例えば、製造工程による炭化珪素層の凸凹を無視し)得る。主面112は、炭化珪素基板の能動領域(例えば、炭化珪素装置の電気的機能を実現するために使用される炭化珪素構造の半導体領域)の少なくとも一部を金属層に接続する(例えば、ボンディングパッドを実装するまたは能動領域をボンディングパッドに接続する)ための界面であり得る。さらに、炭化珪素基板は主面に対向する裏面(例えば、裏面コンタクトの実装に使用される)を含み得る。
層の横方向拡大または延長は、炭化珪素装置110の主面112に平行な延長であり得る。
換言すれば、炭化珪素装置110の主面112は、炭化珪素と、炭化珪素の上の絶縁層、金属層、またはパッシベーション層との界面であり得る。相対的に、炭化珪素装置100のエッジは基本的に、炭化珪素装置100の主面112に垂直な面である。
この定義を考慮すると、炭化珪素装置100の層は基本的にまたは主に2つの横方向に広がってもよく、横方向に対し垂直に測定される厚さを含む。
無機パッシベーション層構造120は主として無機材料(例えば、50%を越える、70%を越える、または90%を越える、または排他的に無機的材料(例えば、酸化珪素または窒化珪素))を含み得る。無機パッシベーション層構造120は、炭化珪素装置110の主面112の上に配置された1つまたは複数の無機パッシベーション層を含み得る。無機パッシベーション層は例えば、酸化珪素層(例えば、主としてSiOを含む)、窒化珪素層(例えば、主としてSiを含む)、または酸窒化珪素層(例えば、主としてSiO含む)であり得る。例えば、無機パッシベーション層構造120は酸窒化珪素層、または第1層(例えば、酸化珪素)と第2の層(例えば、窒化珪素)の組み合わせだけを含み得る。または、無機パッシベーション層構造120はさらに無機層を含み得る。例えば、窒化珪素層は成形材料層130に隣接して構成され得、酸化珪素層は炭化珪素基板110に隣接して配置され得る(またはその逆)。
無機パッシベーション層構造120は、成形材料層130方向の電界を低減し、主面112の少なくとも一部を湿気から保護する。
無機パッシベーション層構造120の厚さは例えば、炭化珪素装置100のタイプおよび/または炭化珪素装置100により扱われる電圧に応じて広範囲に選択され得る。
無機パッシベーション層構造120は、成形材料層130に接触する無機パッシベーション層構造120の表面における電界が炭化珪素装置の能動状態において500kV/cm未満(または1MV/cm未満、700kV/cm未満、または400kV/cm未満)となるように、厚さおよび/または積層構造を含み得る。このようにして、電界は、無機パッシベーション層構造120に接触して成形材料層130を実現するために十分に低減される。または、炭化珪素基板110はまた、主面112方向の電界を低減するための構造(例えば、エッジ終端構造)を含み得る。換言すれば、無機パッシベーション層構造120と組み合わされた炭化珪素基板110は、成形材料層130に接触する無機パッシベーション層構造120の表面における電界が炭化珪素装置100の能動状態において500kV/cm未満(または1MV/cm未満、700kV/cm未満、または400kV/cm未満)となるように構成され得る。電界は、炭化珪素基板110に対向して配置された無機パッシベーション層構造120の少なくとも50%表面、少なくとも80%表面、または全表面にわたって500kV/cm未満であり得る。
例えば、無機パッシベーション層構造120は、2μm〜10μm(または2.5μm〜5μm、または3μm〜4μm)の厚さを含み得る。例えば、無機パッシベーション層構造120は、2μm〜3.5μm(例えば、2.7μm)の厚さの酸化珪素層と500nm〜1μm(例えば、800nm)の厚さの窒化珪素層とを含み得る。
炭化珪素装置100の能動状態は、炭化珪素装置100が通常または目的動作条件下で最大全電流を供給するまたは定格電流(例えば、装置の仕様による)を供給する状態であり得る。定格電流は、例えば、装置により到達されるべき寿命の50%を越える(または70%を越える、または90%を越える)間能動状態において装置が供給することができる電流であり得る。または、炭化珪素装置100の能動状態は、炭化珪素基板の少なくとも一部が少なくとも2.3MV/cmの(または、3MV/cmを越える、2MV/cmを越える、1.5MV/cmを越える)電界を含む、または最大阻止電圧が炭化珪素装置100に印加される状態であり得る。
成形材料層130は、炭化珪素装置100の炭化珪素ダイ(例えば、炭化珪素基板、金属層、絶縁層、および/またはパッシベーション層)を覆う成形材料または軟質鋳造材料(soft casting material)の層であり得る。成形材料層130は例えば、エポキシ樹脂、シリカ、またはシリカゲルのうちの少なくとも1つを少なくとも主として含み得る。
成形材料層130は、炭化珪素基板110の主面112に沿った(例えば、無機パッシベーション層構造、金属層、または炭化珪素基板の主面を覆わない遮断領域(interrupted area)の無い)横方向非構造化層(laterally unstructured layer)であり得る。換言すれば、成形材料層は、少なくとも炭化珪素基板110の(例えば、炭化珪素装置を外部装置に接続するためのボンディングワイヤまたはリードフレームとしての電気的接続を無視する)主面112全体に沿って延び得る。さらに、成形材料層130は任意選択的に、図1Aに示すように炭化珪素基板110の垂直エッジに沿って延び得る。
成形材料層130は無機パッシベーション層構造120に隣接して配置される。無機パッシベーション層構造120は、成形材料層130方向の炭化珪素装置100の炭化珪素ダイの最後の無機層であり得る。換言すれば、成形材料層130は無機パッシベーション層構造120と直接接触し得る。成形材料層130と無機パッシベーション層構造120間の追加層(例えば、ポリイミド)は必要でないかもしれない。換言すれば、成形材料層130は、間に有機材料層(特にポリイミド材料)を有しない無機パッシベーション層構造120に隣接して配置され得る。このようにして、炭化珪素装置100の湿気に対する耐性を改善することができる。
無機パッシベーション層構造120は例えば、炭化珪素基板110の上の炭化珪素基板110または金属層が図1Aと図1Bに示すように無機パッシベーション層構造120により覆われない少なくとも1つの遮断領域を含み得る。このようにして、炭化珪素基板110の接触領域または炭化珪素基板110の接触領域を接続する金属層を、外部装置(例えば、ボンディングワイヤまたはリードフレームにより)に接続することができる。それにもかかわらず、少なくとも1つの遮断領域は成形材料層130により覆われ得る(例えば、炭化珪素装置を外部装置に接続するためのボンディングワイヤまたはリードフレームとしての電気的接続は無視する)。換言すれば、無機パッシベーション層構造120は少なくとも1つの遮断領域を含み得る。炭化珪素基板110の主面は、無機パッシベーション層構造120の少なくとも1つの遮断領域内の無機パッシベーション層構造120により覆われない。さらに、成形材料層130は無機パッシベーション層構造120の遮断領域を貫通し得る。このようにして、炭化珪素装置100を外部装置に接続することができる。例えば、炭化珪素基板110の主面112全体は、無機パッシベーション層構造120(例えば、エッジ領域における)または金属層(例えば、能動領域における)のいずれかにより覆われ得る。
無機パッシベーション層構造120は任意数の遮断領域を含み得る。例えば、無機パッシベーション層構造120は、1つまたは複数の外部装置の異なる外部コンタクトまたは電位(例えば、電界効果トランジスタのゲートとソース、またはバイポーラトランジスタのコレクタとベース)に接続される電気的接触毎に遮断領域を含み得る。
炭化珪素装置のタイプに応じて、高電界が炭化珪素基板110の主面112の様々な領域において発生し得る。例えば、炭化珪素基板110のエッジ近くの領域(例えば、裏面電極またはコンタクトを有する装置における)または炭化珪素基板の表面のpn接合の近傍の領域は炭化珪素装置の能動状態において高電界を含み得る。このような領域は、電界が成形材料層130方向に低減されるように、無機パッシベーション層構造120により覆われ得る。
例えば、炭化珪素基板110は、炭化珪素基板110のエッジにおいて炭化珪素基板110の能動領域を囲むエッジ領域を含む。無機パッシベーション層構造120は、少なくともエッジ領域内の炭化珪素基板110と成形材料層130に接触して配置され得る。換言すれば、無機パッシベーション層構造120は、炭化珪素基板110のエッジ領域において炭化珪素基板110と成形材料層130との間に直接配置され得る。
炭化珪素基板110の能動領域(またはセル領域)は例えば、炭化珪素基板110の能動状態において炭化珪素装置100を流れる電流の50%超(または70%超、80%超、または90%超)を含む、生じる、または供給する炭化珪素基板110上に横方向に広がる領域であり得る、または炭化珪素基板110の主機能(例えば、トランジスタ、ダイオードまたは回路)を提供し得る。
上述の1つまたは複数の態様に対して任意選択的に、追加的に、またはその代わりに、炭化珪素基板110は、危険に晒された領域(例えば、エッジ領域)内の電界を低減する手段を含み得る。例えば、炭化珪素基板110は、炭化珪素基板110のエッジ領域内に、接合終端延長領域、または1つまたは複数の反対導電型のリング構造を含み得る。
例えば、炭化珪素基板110は、炭化珪素基板110のエッジにおける炭化珪素基板110の能動領域を囲むエッジ領域を含み得る。さらに、炭化珪素基板110は、主として(例えば、占有体積の50%を越える、70%を越えるまたは90%を越える)第1の導電型を有するエピタキシャル炭化珪素層と、炭化珪素基板110の能動領域を囲むエッジ領域内に配置された少なくとも1つのエッジ終端領域とを含み得る。エッジ終端領域は第2の導電型を有し得る。このようにして、エッジ領域内の電界は、薄い厚さを有する無機パッシベーション層構造120が十分となり得るように、炭化珪素基板110の主面方向に低減されることができる。
第1の導電型は、pドーピング(例えば、エピタクシープロセス中にアルミニウムイオンまたはホウ素イオンを取り入れることにより生じる)またはnドーピング(例えば、エピタクシープロセス中に窒素イオン、燐イオン、または砒素イオンを取り入れることにより生じる)である可能性がある。したがって、第2の導電型は反対のnドーピングまたはpドーピングを示す。換言すれば、第1の導電型はnドーピングを示してもよく、第2の導電型がpドーピング示してもよく、またはその逆でもよい。
図1C〜1Fに、一実施形態による、接合終端延長領域を有する炭化珪素基板110の上に無機パッシベーション層構造を形成する工程の概略図を示す。
炭化珪素基板110(例えば、形成すべき炭化珪素装置のドリフト層)は、炭化珪素基板110の能動領域への電気的接触を実現する金属層140により炭化珪素基板110の能動領域方向に覆われる。さらに、炭化珪素基板110は、金属層140(例えば、金属被膜)のエッジにおいて横方向に配置された炭化珪素基板110の主面に接合終端延長領域114を含む。この構造の上に、酸化珪素層122が図1Cにより示すように堆積される。これに、図1Dにより示すように窒化珪素層124の堆積が続く。酸化珪素層122と窒化珪素層124は無機パッシベーション層構造を表す。
加えて、図1Eにより示すように、窒化珪素層124が金属層140の上で覆われないようにポリイミド膜126が堆積され構築される。構築されたポリイミド膜126は、無機パッシベーション層構造を構築するためのマスクとして使用される。換言すれば、窒化珪素層124と酸化珪素層122は、図1Fにより示すように、ポリイミド膜126により覆われない領域において除去される。
その後、ポリイミド膜126は除去され、ダイは、成形材料層が無機パッシベーション層構造に隣接して配置されるように、成形材料層により成形される。
図1C〜1Fは、硬質パッシベーションを堆積し構築する処理の一例を示す。
図1Gに、一実施形態による、炭化珪素装置190の一部の概略断面を示す。炭化珪素装置190の実施形態は図1Aに示す実施形態と同様である。加えて、炭化珪素基板110は、炭化珪素基板110の能動領域に電気的接触を実現する金属層140(例えば、アルミニウムエッジ)により炭化珪素基板110の能動領域方向に覆われる。この構造の上に、無機パッシベーション層構造を表す酸化珪素層122(例えば、非ドープケイ酸塩ガラス)と窒化珪素層124が堆積される。
図1Gに示す例は、炭化珪素ダイオードのアノードエッジにおける硬質パッシベーション積層(例えば、2.7μm非ドープケイ酸塩ガラスと800nm窒化珪素)を示し得る。
図2Aは、一実施形態による炭化珪素装置200の断面図の概略図を示す。炭化珪素装置200の実施形態は図1Aに示す実施形態と同様である。加えて、炭化珪素基板は、第1の導電型を含むエピタキシャル炭化珪素層210と、エピタキシャル炭化珪素層210内に配置された第2の導電型を含む埋め込み横方向炭化珪素エッジ終端領域220とを含む。さらに、埋め込み横方向炭化珪素エッジ終端領域220は第1の導電型を含む炭化珪素表面層230により覆われる。
さらに、無機パッシベーション層構造と成形材料層が炭化珪素基板の上に配置される(図示せず)。
埋め込み横方向炭化珪素エッジ終端領域220により、動作状態の電界は破壊挙動が改善され得るように炭化珪素装置のエッジ方向に低減される。さらに、埋め込み横方向炭化珪素エッジ終端領域220の酸化は、埋め込み横方向炭化珪素エッジ終端領域220を炭化珪素表面層230で覆うことにより回避することができる。加えて、炭化珪素表面層230の酸化が回避され得る。このようにして、破壊挙動および/または長期信頼性を著しく改善することができる。さらに、炭化珪素装置の表面における電界を炭化珪素表面層により低減することができる。
エピタキシャル炭化珪素層210は、炭化珪素基板材料上にエピタキシャル成長され得る、キャリヤ基板に接着または取り付けられ得る、または基板材料無しに設けられ得る。
エピタキシャル炭化珪素層210は、pドーピング(例えば、エピタクシープロセス中にアルミニウムイオンまたはホウ素イオンを取り入れることにより生じる)またはnドーピング(例えば、エピタクシープロセス中に窒素イオン、燐イオンまたは砒素イオンを取り入れることにより生じる)である可能性がある第1の導電型を含む。
埋め込み横方向炭化珪素エッジ終端領域220はエピタキシャル炭化珪素層210内に作製される。この領域は、炭化珪素装置200のエッジに向かって横方向に延び、エッジ終端構造の少なくとも一部分を表す。この領域220は例えば炭化珪素表面層230の下の埋め込みである。このことは、埋め込み横方向炭化珪素エッジ終端領域220が炭化珪素装置の主面に露出されないことを意味する。
埋め込み横方向炭化珪素エッジ終端領域220は、エピタキシャル炭化珪素層210内の第2の導電型を含むより大きな注入領域の一部であり得る。換言すれば、埋め込み横方向炭化珪素エッジ終端領域220は、炭化珪素装置のエッジ近く(例えば、200μmより近く、100μmより近く、50μmより近く、20μmより近くであり、これは炭化珪素装置のタイプまたは炭化珪素装置により占有されるダイ面積に依存し得る)にある注入領域の一部であり得る。換言すれば、第2の導電型を含む注入領域は、炭化珪素表面層230により覆われた炭化珪素装置のエッジ近くに配置される外側端を含むエピタキシャル炭化珪素層210内に配置され得る。注入領域のこの外側端は埋め込み横方向炭化珪素エッジ終端領域220を表すまたは形成し得る。または、埋め込み横方向炭化珪素エッジ終端領域220は、第1の導電型を含む炭化珪素により囲まれる炭化珪素装置200のエッジの近傍(例えば、200μmより近く、100μmより近く、50μmより近く、20μmより近くであり、これは炭化珪素装置のタイプに依存し得る)に位置する限定注入領域であり得る。
埋め込み横方向炭化珪素エッジ終端領域220は、埋め込み横方向炭化珪素エッジ終端領域220が炭化珪素装置200の主面に露出されないように炭化珪素表面層220により覆われる。換言すれば、炭化珪素表面層230は、炭化珪素装置200の主面における埋め込み横方向炭化珪素エッジ終端領域220の露出が防止されるように、埋め込み横方向炭化珪素エッジ終端領域220の上に配置される。
換言すれば、炭化珪素表面層230は炭化珪素装置200の上部の非半導体層方向に終端を形成し得る。
上述の1つまたは複数の態様に対して任意選択的に、追加的に、またはその代わりに、炭化珪素表面層は、少なくとも炭化珪素装置のエッジ近くの埋め込み横方向炭化珪素エッジ終端領域220の外側端(例えば、炭化珪素装置の断面図では他端よりエッジに近い埋め込み横方向炭化珪素エッジ終端領域の外側端)から炭化珪素装置の能動領域まで横方向に延長し得、一方、能動領域は炭化珪素表面層230により残されたままとなる。換言すれば、炭化珪素表面層230は、炭化珪素装置200のエッジ近くの埋め込み横方向炭化珪素エッジ終端領域220を覆うが、能動領域が炭化珪素装置200または炭化珪素材料の主面で露出されるように、能動領域を開放状態で残す。このようにして、能動領域は、(例えば、金属コンタクトおよび/または炭化珪素装置の配線を実現するための)上部金属層、絶縁層またはパッシベーション層にアクセス可能である。
炭化珪素装置200の能動領域は、エッジ領域により囲まれた炭化珪素装置200のダイ上の中央領域であり得る。炭化珪素装置200の能動領域は、炭化珪素装置200の電気的機能を実現するための炭化珪素装置200の一部領域であり得る。エッジ領域の幅は、炭化珪素装置200の阻止電圧、機能、および/またはダイサイズに依存し得る。
さらに、上述の1つまたは複数の態様に対し任意選択的に、その代りに、または追加的に、埋め込み横方向炭化珪素エッジ終端領域220は横方向に、炭化珪素装置のエッジ近くに位置する少なくとも1つの外側端が第1の導電型を有する炭化珪素により囲まれるように、炭化珪素装置のエッジに対して所定の距離で終わり得る。換言すれば、炭化珪素装置200のエッジにおける埋め込み横方向炭化珪素エッジ終端領域220の露出は、埋め込み横方向炭化珪素エッジ終端領域220を炭化珪素装置のエッジに対して所定の横方向距離で実現することにより、炭化珪素装置のエッジに向かって横方向に回避され得る。このようにして、埋め込み横方向炭化珪素エッジ終端領域220は、埋め込み横方向炭化珪素エッジ終端領域220および/または炭化珪素表面層230が環境的損傷から保護されるように、炭化珪素表面層230とエピタキシャル炭化珪素層210により完全に囲まれ得る。炭化珪素装置200のエッジに対する所定距離は、炭化珪素装置200のサイズと機能に応じて変わり得る。例えば、所定距離は5μm〜200μm、5μm〜50μm、または10μm〜30μmであり得る。
埋め込み横方向炭化珪素エッジ終端領域220は様々な方法で実現または作製されることができる。例えば、埋め込み横方向炭化珪素エッジ終端領域220は、注入領域が、注入に使用されるイオンのエネルギー分布に応じた深さおよび厚さでエピタキシャル炭化珪素層210内に形成されるように、エピタキシャル炭化珪素層210の表面を通る(例えば、注入をマスクするために使用される注入マスクにより確定される炭化珪素装置の表面の一部を通る)高エネルギー注入により作製され得る。換言すれば、炭化珪素表面層230はエピタキシャル炭化珪素層210の一部であり得(例えば、図2Aに示すように)、埋め込み横方向炭化珪素エッジ終端領域220は、その結果の炭化珪素表面層220を表すエピタキシャル炭化珪素層210の表面領域を通してエピタキシャル炭化珪素層210中に第2の導電型のイオンを注入することにより作製される注入領域であり得る。このようにして、埋め込み横方向炭化珪素エッジ終端領域220を少ない労力と少ない製造工程数で実現することができる。
または、埋め込み横方向炭化珪素エッジ終端領域220は、エピタキシャル炭化珪素層210の表面領域中にイオンを注入し、エピタキシャル炭化珪素層210の上に炭化珪素表面層230をエピタキシャル的に堆積させることにより作製され得る。表面領域は、エピタキシャル炭化珪素層210の表面にあるエピタキシャル炭化珪素層210の一部であり得る。換言すれば、炭化珪素表面層230は、埋め込み横方向炭化珪素エッジ終端領域220を有するエピタキシャル炭化珪素層210の上に堆積されたエピタキシャル層であり得る。このようにして、埋め込み横方向炭化珪素エッジ終端領域220のエッジにおける注入領域のスミア(例えば、注入マスクのエッジプロファイルの影響による)を回避することができるおよび/または炭化珪素表面層230の厚さを広範囲に変えることができる。
または、第1の導電型のイオンは、炭化珪素表面層230が形成されるように、埋め込み横方向炭化珪素エッジ終端領域220より高いドーピング濃度でエピタキシャル炭化珪素層210の表面領域中に注入され得る。
上述の1つまたは複数の態様に対して任意選択的に、追加的に、またはその代わりに、埋め込み横方向炭化珪素エッジ終端領域220は、横方向ドーピングを変えることにより実現することができる。換言すれば、埋め込み横方向炭化珪素エッジ終端領域220は可変横方向ドーピング濃度を含み得る。可変ドーピング濃度は炭化珪素装置のエッジ方向に減少し得る。減少は段階的にまたは連続的に実現され得る。さらに換言すると、埋め込み横方向炭化珪素エッジ終端領域220は、第1のドーピング濃度を有する第1の領域と第2のドーピング濃度を有する第2の領域を含み得、第1の領域は第2の領域より炭化珪素装置200のエッジに近く、第1のドーピング濃度は第2のドーピング濃度より低い。このようにして、炭化珪素装置200のエッジ方向の電界の強度をさらに低減し、改善された破壊挙動および/または長期信頼性をもたらすことができる。
上述の1つまたは複数の態様に対し任意選択的に、その代りに、または追加的に、埋め込み横方向炭化珪素エッジ終端領域220は炭化珪素装置の能動領域を囲み得る(例えば、上面から見て、または横方向に、または炭化珪素装置のエッジに沿って)。換言すれば、埋め込み横方向炭化珪素エッジ終端領域220は、炭化珪素装置200の能動領域を囲む炭化珪素装置200のエッジ領域(例えば、炭化珪素装置のエッジから中心方向に5μm〜500μm、10μm〜500μm、15μm〜200μm、または50μm〜200μm)内に配置され得る。このようにして、電界強度を炭化珪素装置200のエッジ全体に沿って低く保つことができる。または、埋め込み横方向炭化珪素エッジ終端領域220は、炭化珪素装置200の動作状態において高電界を含むエッジの領域に沿ってだけ実現され得る。
例えば、埋め込み横方向炭化珪素エッジ終端領域220は、200nm〜5μm(または400nm〜2μm、500nm〜1μm、または600nm〜800nm)の厚さを含み得る。換言すれば、埋め込み横方向炭化珪素エッジ終端領域220の厚さは、広い範囲で選択することができ、炭化珪素装置の所望の機能(例えば、ダイオード、トランジスタ)に適合化され得る。
例えば、層の厚さは、層の厚さが製造問題により若干変化し得るので、平均厚であり得る。例えば、埋め込み横方向炭化珪素エッジ終端領域220の厚さは、炭化珪素表面層230方向のpn接合と、エピタキシャル炭化珪素層210方向の埋め込み横方向炭化珪素エッジ終端領域220の反対側のpn接合との間で測定され得る。同様に、炭化珪素表面層230の厚さは、埋め込み横方向炭化珪素エッジ終端領域220に対するpn接合と炭化珪素表面層230の反対(例えば、露出)面との間で測定され得る。例えば、炭化珪素表面層は20nm〜2μm(または50nm〜200nm、50nm〜1500nm、200nm〜1000nm、または600nm〜1μm)の厚さを含む。炭化珪素表面層の厚さは例えば、エピタキシャル炭化珪素層210の表面領域を通してエピタキシャル炭化珪素層中に第2の導電型のイオンを注入することにより埋め込み横方向炭化珪素エッジ終端領域220を作製した結果の炭化珪素表面層230について50nm〜200nmであり得る。または、炭化珪素表面層230の厚さは例えば、埋め込み横方向炭化珪素エッジ終端領域220を含むエピタキシャル炭化珪素層210の上にエピタキシャル層を堆積させることにより作製される炭化珪素表面層230について600nm〜1μmであり得る。
上述の1つまたは複数の態様に対して任意選択的に、追加的に、またはその代わりに、複数の埋め込み横方向炭化珪素エッジ終端領域が作製され得る(例えば、pリング、リング状領域、点状、のこぎり歯状、波状領域)。このようにして、破壊挙動および/または長期信頼性を改善し得る。
上述の1つまたは複数の態様に対して任意選択的に、追加的に、またはその代わりに、埋め込み横方向炭化珪素エッジ終端領域220および/または炭化珪素表面層230のドーピング濃度だけでなく、埋め込み横方向炭化珪素エッジ終端領域220および/または炭化珪素表面層230の厚さも、自由電荷キャリヤが除去された少なくとも1つの領域を炭化珪素表面層230が含むように、選択され得る。このような一例を図2Bに示す。図2Bは、一実施形態による炭化珪素装置250の概略図を示す。炭化珪素表面層230は、埋め込み横方向炭化珪素エッジ終端領域220と炭化珪素表面層230とのpn接合の空乏領域222(点線により示される)が、炭化珪素装置250の所定の状態(例えば、炭化珪素装置のオフ状態またはオン状態、または炭化珪素装置に印加される電位が無いまたはフローティング状態接続)において、埋め込み横方向炭化珪素エッジ終端領域220と反対の炭化珪素表面層230の表面まで(例えば、主面まで)少なくともある時点で延びるように、厚さとドーピング濃度を含む。
このようにして、炭化珪素表面層230(例えば、炭化珪素装置のエッジにおける任意選択的に示された金属コンタクト240とエピタキシャル炭化珪素層210との間)を通る漏れ電流を回避するまたは著しく低減することができる。任意選択的に、炭化珪素表面層230は、空乏領域が炭化珪素表面層230全体を貫通するように、(例えば、埋め込み横方向炭化珪素エッジ終端領域だけでなく)厚さとドーピング濃度も含む。換言すれば、炭化珪素表面層230および/または埋め込み横方向炭化珪素エッジ終端領域220の厚さおよび/またはドーピング濃度は、完成した炭化珪素表面層230から自由電荷キャリヤが除去される(例えば、空乏領域に典型的な自由電荷キャリヤ密度を無視する)ように、選択され得る。
例えば、空乏領域222の十分な拡張は、埋め込み横方向炭化珪素エッジ終端領域220のドーピング濃度に応じて炭化珪素表面層230の適切な厚さとドーピング濃度を選択することにより得られる。さらに、埋め込み横方向炭化珪素エッジ終端領域220の厚さは例えば炭化珪素表面層230の厚さより厚くてもよい。
任意選択的に、炭化珪素装置200は、図2Bに示すように炭化珪素装置200の能動領域の上(例えば、エピタキシアル炭化珪素層の上)に金属コンタクト240を含む。このようにして、炭化珪素ショットキーダイオードを実現することができる。例示的に、エピタキシャル炭化珪素層210と炭化珪素表面層230はnドーピングを含み、埋め込み横方向炭化珪素エッジ終端領域220はpドーピングを含み得る。埋め込み横方向炭化珪素エッジ終端領域220は炭化珪素装置250の能動領域を囲み得る(例えば、炭化珪素装置の上面から見て)。さらに、炭化珪素表面層230は、埋め込み横方向炭化珪素エッジ終端領域220に沿った炭化珪素装置200のエッジから炭化珪素装置250のエッジにおける端部に対向する埋め込み横方向炭化珪素エッジ終端領域220のエッジまで延び得る。したがって、炭化珪素表面層230はまた、炭化珪素装置200の能動領域を囲み、金属コンタクト240との接続のために能動領域を開放状態のままにする。この例では、エピタキシャル炭化珪素層210は炭化珪素基板材料250の上に配置されるnドリフト層を表す。
さらに、無機パッシベーション層構造と成形材料層が炭化珪素基板の上に配置される(図示せず)。
図3は、一実施形態による埋め込みp領域を有する炭化珪素エッジ終端の概略図を示す。炭化珪素装置300の実施形態は図2Aに示す実施形態と同様である。示された炭化珪素エッジ終端は炭化珪素装置300のエッジ領域を表す。炭化珪素装置300は、少なくともこのエッジ領域に、高nドープ炭化珪素基板350と、続いて、特定の炭化珪素装置300(例えば、ショットキーダイオード、マージピンショットキーダイオード、pnダイオード、バイポーラトランジスタ、電界効果トランジスタ、金属酸化物半導体トランジスタ、または接合電界効果トランジスタ)および/または炭化珪素装置300の電圧クラスに調節されたnドープ炭化珪素ドリフト層310とを含む。エピタキシャル炭化珪素層310は、埋め込み横方向炭化珪素エッジ終端領域を表すエッジ終端のpドープ炭化珪素領域320を含む。埋め込み横方向炭化珪素エッジ終端領域320は、炭化珪素表面層を表すnドープ炭化珪素層330により覆われる。炭化珪素表面層330は炭化珪素装置300の主面において露出される。無機パッシベーション層構造360が炭化珪素表面層330の上に実現される。埋め込み横方向炭化珪素エッジ終端領域320は横方向に、炭化珪素装置300のエッジ302に対して所定の距離で終わる。埋め込み横方向炭化珪素エッジ終端領域320は、能動チップ領域304(または炭化珪素装置の能動領域)方向にさらに延びる大きな注入領域の一部であり得る。炭化珪素表面層330は横方向に、炭化珪素装置300のエッジ302に対して所定の距離(例えば、埋め込み横方向炭化珪素エッジ終端領域の所定の距離未満)で終わる、または炭化珪素装置のエッジ302まで延びる、または埋め込み横方向炭化珪素エッジ終端領域320と同じ炭化珪素装置300のエッジ302に対し所定の距離で終わる。この例では、埋め込み横方向炭化珪素エッジ終端領域320は炭化珪素表面層330より厚い厚さを含む。
図3に示すエッジ終端は、上述の1つまたは複数の態様(例えば、図1A〜1G)に対応する1つまたは複数の任意選択的および追加的特徴を含み得る。
いくつかの実施形態は、nドーピングと、エピタキシャル炭化珪素層内に配置されるpドーピングを含む埋め込み横方向炭化珪素エッジ終端領域とを含む炭化珪素装置に関する。埋め込み横方向炭化珪素エッジ終端領域はnドーピングを含む炭化珪素表面層により覆われる。埋め込み横方向炭化珪素エッジ終端領域は600nm〜800nmの厚さを含み、炭化珪素表面層は50nm〜200nmまたは600nm〜1μmの厚さを含む。
炭化珪素装置は、上述の1つまたは複数の態様に対応する1つまたは複数の追加の任意選択的特徴を含み得る。
いくつかの実施形態では、炭化珪素装置はショットキーダイオード、マージピンショットキーダイオード、pnダイオード、バイポーラトランジスタ、電界効果トランジスタ、金属酸化物半導体トランジスタまたは接合電界効果トランジスタを含む。換言すれば、炭化珪素装置は、ショットキーダイオード、マージピンショットキーダイオード、pnダイオード、バイポーラトランジスタ、電界効果トランジスタ、金属酸化物半導体トランジスタ、または接合電界効果トランジスタ、またはこれらの素子の1つまたは複数を含む電気回路であり得る。
図4A〜4Cは、一実施形態による炭化珪素装置の一部の概略断面を示す。炭化珪素装置400の実施形態は図2Bに示す実施形態と同様である。加えて、成形材料層430だけでなく酸化珪素層422と窒化珪素層424も含む無機パッシベーション層構造が炭化珪素基板の上に配置される。さらに、2つ以上の埋め込み横方向炭化珪素エッジ終端領域220(例えば、ガードリングを表す)が炭化珪素基板のエピタキシャル炭化珪素層210内に実現される。さらなる詳細と態様について、上記実施形態(例えば、図1A〜1Gと図2B)に関連して説明する。
図4A〜4Cは例えば、エッジ終端を有する炭化珪素ショットキーダイオードの炭化珪素基板内の異なるドーパント分布の領域を示し得る。この例では、エッジ終端は、ガードリング220、第2のエピタキシャル層230のカバー、硬質パッシベーション(無機パッシベーション層構造)を含む。このようにして、例えば650V、1200V、および/または1700Vの阻止電圧を有するダイオードが実現され得る。硬質パッシベーションの表面における400kV/cmの範囲の電界強度を、エッジ終端の組み合わせにより達成することができる。
炭化珪素基板材料250は例えば、約2.7e18cm−3のドーピング濃度を有するnドーピングを含んでもよく、エピタキシャル炭化珪素層210は約1e17cm−3のドーピング濃度を有するnドーピングを含んでもよく、炭化珪素表面層230は約5.6e15cm−3のドーピング濃度を有するnドーピングを含んでもよく、ガードリング220は約2.2e18cm−3のドーピング濃度を有するpドーピングを含み得んでもよい。
図4Aは650V炭化珪素ショットキーダイオードのエッジ終端の例を示し、図4Bは1200V炭化珪素ショットキーダイオードのエッジ終端の例を示し、図4Cは1700V炭化珪素ショットキーダイオードのエッジ終端の例を示す(例えば、エッジ終端は、ガードリング、第2のエピタクシーEpi2カバー、硬質パッシベーションを含む)。
図5Aと5Bは、一実施形態による炭化珪素装置500の概略図を示す。炭化珪素装置500は、炭化珪素基板510と、横方向に炭化珪素基板510の主面512を少なくとも部分的に覆う無機パッシベーション層構造520とを含む。炭化珪素基板510と無機パッシベーション層520は、炭化珪素基板510の少なくとも一領域が少なくとも2.3MV/cmの電界を含む一方で、炭化珪素基板510に対向して配置された無機パッシベーション層構造520の表面522における電界が500kV/cm未満となるように、構成される。
炭化珪素基板510内の電界低減策と組み合わせて無機パッシベーション構造520を使用することにより、無機パッシベーション構造520の外面522における電界は、少なくとも2.3MV/cmの電界が炭化珪素基板510内に発生する一方で、500kV/cm未満に低減することができる。このようにして、ポリイミドより良好な耐湿性を有するポリイミド以外の様々な有機材料を、無機パッシベーション構造の上の追加パッシベーション層に使用することができる。または、成形材料を無機パッシベーション構造520に隣接して実現することができる。このようにして、炭化珪素装置500の破壊挙動と長期信頼性を改善することができる。
炭化珪素基板510に対向して配置された無機パッシベーション層構造520の表面512は、炭化珪素装置500の炭化珪素ダイを覆う成形材料方向の最後の無機材料層の表面であり得る。電界は、炭化珪素基板510に対向して配置された無機パッシベーション層構造520の少なくとも50%表面、少なくとも80%表面、または全表面にわたって500kV/cm未満であり得る。
炭化珪素装置500は、上述(例えば、図1A〜1G)の概念または1つまたは複数の実施形態に関連して説明した1つまたは複数の任意選択的および追加的特徴を含み得る。
図6は、横方向に炭化珪素基板の主面を少なくとも部分的に覆う無機パッシベーション層構造を形成する工程610と、無機パッシベーション層構造に隣接して成形材料層を形成する工程620とを含む炭化珪素装置の形成方法600のフローチャートを示す。
このようにして、改善された破壊挙動と長期信頼性を有する炭化珪素装置を少ない労力で提供することができる。
さらに、方法600は、上述の1つまたは複数の態様に対応する1つまたは複数の任意選択的、追加的、または代替的行為を含み得る。
例えば、方法600は、第1の導電型を含む炭化珪素基板のエピタキシャル炭化珪素層を形成する工程と、第2の導電型を含みエピタキシャル炭化珪素層内に配置される埋め込み横方向炭化珪素エッジ終端領域を形成する工程とをさらに含み得る。埋め込み横方向炭化珪素エッジ終端領域は、第1の導電型を含む炭化珪素表面層により覆われるように形成される。
このようにして、上述の特性と特徴を有する炭化珪素装置を少ない労力で製造することができる。
炭化珪素表面層の下の埋め込み横方向炭化珪素エッジ終端領域は様々な方法で製造され得る。例えば、埋め込み横方向炭化珪素エッジ終端領域の作製は、埋め込み横方向炭化珪素エッジ終端領域がエピタキシャル炭化珪素層の炭化珪素表面層により覆われるように、炭化珪素表面層を表すエピタキシャル炭化珪素層の表面領域を通して(例えば、注入をマスクするために使用される注入マスクにより確定された炭化珪素装置の表面の一部を通して)エピタキシャル炭化珪素層中に第2の導電型のイオンを注入する工程を含み得る。換言すれば、埋め込み横方向炭化珪素エッジ終端領域は、第1の導電型を含む薄いエピタキシャル炭化珪素層が注入領域の上に残るように、エピタキシャル炭化珪素層の深さまでの高エネルギーのイオン注入により作製され得る。この残り層は炭化珪素表面層を形成する。例えば、50Kevを越える、100KeVを越える、または200KeVを越える平均エネルギーを有するイオンが、エピタキシャル炭化珪素層内の埋め込み横方向炭化珪素エッジ終端領域を作製するために使用され得る。さらに、イオンのエネルギー分布は、ドーピング濃度が所定の方法で深さと共に変化するように選択することができる。例えば、ドーピング濃度は最大値まで深さにつれて増加し、その後減少し得る。または、ほぼ箱または長方形分布を生じるほぼ一定の(例えば、エッジ効果を無視し、20%、10%、または5%未満の偏差を無視する)ドーピング濃度が作製され得る。
さらに、任意選択的に、炭化珪素表面層の厚さは、炭化珪素表面層上に炭化珪素を堆積させる(例えば、エピタキシャルにより)ことにより増加させることができる。
または、埋め込み横方向炭化珪素エッジ終端領域は、埋め込み横方向炭化珪素エッジ終端層がエピタキシャル炭化珪素層の表面において露出されるように、エピタキシャル炭化珪素層の表面領域中に第2の導電型のイオンを注入することにより作製され得る。さらに、炭化珪素表面層は、埋め込み横方向炭化珪素エッジ終端領域が炭化珪素表面層により覆われるように、エピタキシャル炭化珪素層の上にエピタキシャル的に堆積され得る。換言すれば、埋め込み横方向炭化珪素エッジ終端領域は低エネルギーイオンで注入され、エピタキシャル炭化珪素層の表面に位置するまたは表面近くの注入領域を生じ得る。その後、埋め込み横方向炭化珪素エッジ終端領域は炭化珪素表面層を堆積させることにより埋め込まれる。
このようにして、埋め込み横方向炭化珪素エッジ終端領域のエッジにおける注入イオンの炭化珪素表面層中へのスミアを回避することができる。さらに、炭化珪素表面層をほぼ任意の厚さで実現することができる。さらに、炭化珪素表面層のドーピング濃度は、広範囲に、かつ埋め込み横方向炭化珪素エッジ終端領域を含むエピタキシャル炭化珪素層のドーピング濃度とは独立に選択することができる。
エピタキシャル炭化珪素層の上の炭化珪素表面層の堆積の代わりに、第1の導電型を有するイオンは、エピタキシャル炭化珪素層の表面に露出される薄層が第1の導電型を含む炭化珪素表面層に変換されるように、埋め込み横方向炭化珪素エッジ終端領域より低いエネルギー(例えば、平均値または最大エネルギー)で注入することができる。換言すれば、エピタキシャル炭化珪素層の深い表面領域(例えば、炭化珪素表面層の表面領域と比較し)中に第2の導電型のイオンを注入した後、第1の導電型のイオンは、炭化珪素表面層が埋め込み横方向炭化珪素エッジ終端領域の上に得られるように、エピタキシャル炭化珪素層の浅い(例えば、埋め込み横方向炭化珪素エッジ終端領域の深い表面領域より薄い)表面領域中に注入されることができる。同イオンは、イオンの注入前の浅い表面領域内の埋め込み横方向炭化珪素エッジ終端領域の(例えば、最大または平均)ドーピング濃度より高いドーピング濃度で浅い表面領域に注入される。このようにして、埋め込みエッジ終端領域を、追加のエピタキシアルプロセス無しに得ることができる。したがって、信頼できるエッジ終端を少ない労力で得ることができる。
任意選択的に、代替的に、または追加的に、炭化珪素表面層内のドーピング濃度を別の注入により増加することができる。換言すれば、方法600はさらに、炭化珪素表面層がエピタキシャル炭化珪素層より高いドーピング濃度を含むように炭化珪素表面層中に第1の導電型のイオンを注入する工程を含み得る。このようにして、炭化珪素表面層のドーピング濃度を広範囲に選択することができる。
任意選択的に、代替的に、または追加的に、方法600はさらに、炭化珪素装置の能動領域において炭化珪素表面層(例えば、炭化珪素装置の全面にわたって堆積されていれば)を除去する工程を含み得る。このようにして、能動領域は、炭化珪素装置の電気的機能に使用される電気的構造のための、または炭化珪素装置の能動領域内の1つまたは複数の領域と炭化珪素ダイ上またはその上の金属コンタクトまたは金属層とを接続するための別の注入を利用し得る。
本提案方法は上述のすべての種類の半導体装置の製造に使用され得る。したがって、上述の態様と詳細は、このような炭化珪素装置を製造するための方法に関して適用可能または実施可能である。
いくつかの実施形態は、ポリイミドの無いエッジ終端を有する炭化珪素電力装置に関する。埋め込みエッジ終端(例えば、pエッジ終端上の厚い低ドープn層)と、多重ガードリング手法と、厚い硬質パッシベーション層積層との組み合わせを実施することにより、軟質鋳造化合物(soft casting compound)(例えば、モジュール)または成形材料(例えば、個別素子)の降伏耐性を越えないように硬質パッシベーションの表面における最大発生電界を低減することができる。この場合、ポリイミドパッシベーションの実施を控えることができ、ポリイミドパッシベーションに関連する局所湿気蓄積のリスクを回避することができる。または、ポリイミドと比較して低い降伏耐性だけでなく低い水受容性も有しうる他のパッシベーション材料を使用し得る。例えば、製造工程の温度要件に準拠し高い降伏耐性と低い湿気受容性とを有するパッシベーション材料を使用し得る。加えて、これらの材料は良好に構成することができ、炭化珪素および/または電力金属被膜上に十分に付着し得る。
一態様によると、チップ表面における電界強度は例えば、追加のポリイミドパッシベーションが不要となるように、炭化珪素半導体表面における電界最小化と無機硬質パッシベーションの実施とにより低減される。
炭化珪素装置(例えばダイオード、JFET(接合電界効果トランジスタ)またはMOSFET(金属酸化物半導体トランジスタ))のタイプに応じて、埋め込みエッジ終端と硬質パッシベーションとを少ない追加処理労力で実施するために様々なプロセスシーケンスを使用し得る。
例えば、第2のエピタキシャル層の形成(例えば、約850nm)は炭化珪素JFETの製作のために既に含まれている。この場合、レイアウトは、第2のエピタキシャル層が接合終端延長領域(JTE:junction termination extention region)内に残り、JTE注入が第2のエピタキシャル層の堆積前に既に行われるように生成され得る。第2のエピタキシャル層の厚さとドーピングは例えば、阻止電圧が印加された場合に、その結果のn表面チャネルが空乏化され、寄生漏れ電流経路が回避されるように、JTEの幅とドーピングに対して調整され得る。
または、トレンチの底の電気的シールドのために深く注入されたp構造を有するトレンチMOSFETに関しては、埋め込みpエッジ終端を形成するための深い注入がまた使用され得る。任意選択的に、p注入の外側端部の領域内の不要な電界ピーク(マスク角度効果)を抑制するために表面における別の局所n注入が行われ得る。
さらに、MPS(マージピンショットキー:merged pin Schottky)またはショットキーダイオードに関しては、例えば追加の第2のエピタキシャル層または深いエッジ注入が実施され得る。
すべてのタイプの装置に関し、硬質パッシベーションは例えば、全体の厚さが400kV/cm未満の表面電界を低減するのに十分となるように、堆積され得る。例えば、硬質パッシベーション(無機パッシベーション層構造)は、湿気シーリングを実施するために、厚い二酸化珪素SiO(例えば、電源用金属のエッジのような装置の構造エッジが面取りまたは平坦化されるように、2〜4μm堆積される)と表面における窒化珪素Si層との積層を含み得る。硬質パッシベーション積層の構造化は例えば、乾式化学または乾式および湿式化学の組み合わせ(例えば、乾式窒化物そしてその後湿式酸化物)により実施することができる。
酸化物層の堆積は、エッジに発生するクラックを確実に埋めるためにdep−etch−dep(堆積−エッチング−堆積)プロセスにより、リフロー処理により、またはSin−On−process(酸化珪素プロセス)により実施され得る。その後、窒化珪素は平坦化された表面上に堆積され、乾式または乾式/湿式化学エッチングされる。窒化珪素層が乾式化学的にエッチングされ、酸化物層が湿式化学的にエッチングされれば、酸化物の横方向退避と窒化珪素の傾斜としたがって非ドープケイ酸塩ガラス(USG:undoped silicate glass)の被覆とを得ることができ、湿気に対する追加保護をもたらす。フォトリソグラフィ的に構成可能な材料(例えば、感光性レジスト)または硬質マスク(例えば、多結晶シリコン)は乾式および湿式化学的エッチングのマスクとし使用され得る。後者の場合、多結晶シリコンは乾式化学エッチングによりフォトリソグラフィ的に構成可能な材料により構成され得る。多結晶シリコンは例えば、窒化珪素とUSGに関する高選択性を含み、厚い硬質パッシベーションを構成するために使用され得る。
酸化物/窒化物の積層シーケンスは最大エッチング可能積層厚に到達するまで任意に続けられ得る。例えば、一連の酸化物/窒化物/酸化物/窒化物を実現することができる。積層内の層厚は自由に選択可能であり互いに独立であり得るが、表面における要求湿気頑強性および電界プロファイルに応じて選択され得る。
湿気に対する追加保護を得ることも可能であり、注入とベークアウト行為後および第1の金属層の堆積前ならば、オーブン窒化物および/またはオーブン酸化物の積層(TEOS、テトラエチルオルトシリケート)が接合終端延長部(JTE)の領域内に堆積される。この積層は上述の乾式および湿式化学方法により構成することができる。その後、金属層を堆積し、続いて硬質パッシベーションを表出させることができる。
いくつかの実施形態は、高エネルギーイオン注入またはnエピタクシーにより埋め込み接合終端延長部を実現することによる炭化珪素装置(SiC装置)のエッジ終端に関する。このようにして、HO頑強性SiCチップ(水頑強性炭化珪素装置)を提供することができる。換言すれば、例えば炭化珪素電力半導体装置の湿気耐性エッジ終端を提供することができる。
バイポーラ接合終端の原理または横方向ドーピングの変化に基づく炭化珪素エッジ終端と比較して、特定の条件(例えば、高い湿気または温度変動)と通常電気的負荷に晒されるパッシベーション層との界面におけるpドープ炭化珪素領域の劣化を、上記概念により回避することができる。特に、pドープエッジ領域における炭化珪素の酸化(陽極酸化)により発生する劣化を回避することができる。このようにして、電界制御のためにエッジにおいて挿入されたドーピング量が消耗(酸化により)されることを保護することができる。この消耗は装置の公称電圧未満電圧における破壊的降伏を生じ得る。また、クラック形成の、水に対する低気密性の、極めて重要なプロセス互換性の、および/または酸化物または窒化物被覆と共に発生し得るような降伏電圧ドリフトを生じ移動性イオンの集積に対する脆弱性のリスクを、提案概念を利用することにより低減または回避することができる。
このような炭化珪素装置のエッジ終端は、nドープ領域が上述の劣化影響を回避するためにエッジ終端の表面(例えば特に、電界強度が増加する領域内)に形成されるように、構成することができる。
例えば、可能な方法は、使用されるpドープ領域が炭化珪素表面下に埋め込まれるようにバイポーラ接合終端の寸法を決めることである。特に炭化珪素ベース装置において、これは、アクセプタとして動作する原子を、表面に対し十分な距離に位置する範囲の端を生じる注入エネルギーで注入することにより実現することができる。本提案方式は、アクセプタとして可能なドーパントが実質的には炭化珪素中に拡散しないので、容易に実施することができる。相対的に、例えば、珪素は可能なアクセプタ材料に対する高拡散定数を含む。
注入エネルギーは例えば、50keV、100KeV、または200KeVを越え得る。また、いくつかのエネルギーおよび異なるドーズ量による実施は、このようなエッジ終端がその有効性を改善することを可能にし得る。例えば、ドーズ量は最初に深さとともに増加し、次に、再び減少し得る。または、ドーズ量はまた、深さとともに減少し得る。
図3に一実施形態を示す。バイポーラ接合終端−エッジ終端の代わりにまた、横方向におけるpドーピングの連続的減少またはpドーピングの階段状減少のいずれかを実現する横方向ドーピングエッジ終端の変形形態が使用され得る(提案概念に追加的に)。または、複数の埋め込み横方向炭化珪素エッジ終端領域を作製することにより横方向ドーピングの同様な変形形態(例えば、pリング、リング状領域、点状、鋸歯状、波状領域)を実現することができる。
さらに、ドナーとして動作可能なドーパントによる追加の注入が、そうでなければ装置に必要なエピタキシャル層により確定され得る表面近傍nドーピングを増加するために、実施され得る。この接続では、ドナーの侵入は、注入エネルギーの適切な選択によるアクセプタの侵入より著しく低くなり得る。または、基本的に拡散は通常高温工程下で発生し得ないので、表面にドリフト層ドーピングを含む特定装置に使用されるエピタキシャル炭化珪素ウエハの上に薄いnドープエピタキシャル層を堆積し得る。このエピタキシャル層の厚さとドーピングは、適切なnドープ層が一方では劣化影響の所望の回避を可能にするために他方ではチップの能動領域内のp領域の過剰ドーピング(炭化珪素装置の主電気的機能を実現するために使用される)が後で実現できるようにするために埋め込みpドープ領域と半導体表面との間に残るように、見積もられ得る。任意選択的に、チップの能動領域内のこの追加のエピタキシャル層は、エッジ領域内だけに残るように、エッチングバックされることができる。
いくつかの実施形態では、nドープ表面層は、この層の結果のクロス伝導度が炭化珪素装置の遮断の場合または遮断状態において無視できる漏れ電流だけに寄与する限り、これらの層の電荷キャリヤが少なくとも局所的に取り除かれるように、見積もられ得る。
提案のエッジ終端は、nドープ炭化珪素半導体内に埋め込まれたpドープ領域に基づき得る。このようにして、(製造のための)対応方法だけでなく対応構造も実現することができる。このような構造は、pドープ炭化珪素が高表面電界強度の領域内で起こり得る酸化に直接露出される表面部分となることを回避し得る。
実施形態はさらに、コンピュータプログラムがコンピュータまたはプロセッサ上で実行される場合、上記方法の1つを行うためのプログラムコードを有するコンピュータプログラムを提供し得る。当業者は、プログラムされたコンピュータにより様々な上記方法の工程を行い得るということを容易に認識するだろう。本明細書では、いくつかの実施形態はまた、機械またはコンピュータ可読であり、かつ前記上記方法の工程のいくつかまたはすべてを行う前記命令のコンピュータ実行可能またはコンピュータ実行可能プログラムをコード化するプログラム記憶装置(例えば、ディジタルデータ記憶媒体)をカバーするように意図される。プログラム記憶装置は、例えばディジタルメモリ、磁気ディスクおよび磁気テープなどの磁気記憶媒体、ハードディスク駆動装置、または光学的読み取り可能ディジタルデータ記憶媒体であり得る。実施形態はまた、上記方法の前記工程を実行するようにプログラムされたコンピュータ、または上記方法の前記工程を実行するようにプログラムされた(フィールド)プログラマブルロジックアレイ(F)(PLA)、または(フィールド)プログラマブルゲートアレイ(F)(PGA)をカバーするように意図される。
本明細書と添付図面は本開示の原理を単に例示するだけである。したがって、当業者は本開示に明示的に記載および示されなかったとしても本発明の原理を具現しその精神と範囲に含まれる様々な構成を考案することができるだろうということが理解される。さらに、本開示に列挙されたすべての例は、本技術をさらに進めるために、読者が本発明の原理と本発明者により寄与された概念とを理解するのを支援する教授目的のためだけであることを主として明示的に意図されており、このような具体的に列挙された例と条件に限定するものではないものと解釈すべきである。さらに、本開示の原理、態様、および実施形態だけでなくその具体例についても本明細書において列挙するすべての記述はそれらの均等物を包含するように意図されている。
(ある機能を行う)「手段」として示された機能ブロックはそれぞれ、ある機能を行うように適合化された回路を含む機能ブロックとして理解すべきである。したがって「何かのための手段」もまた、「何かに適合化されたまたは何かに好適な手段」と理解され得る。したがって、ある機能を行うように適合化された手段は、このような手段が前記機能を(所定の時点で)必然的に行うことを意味しない。
「手段」、「センサ信号供給手段」「送信信号生成手段」などとして表記された任意の機能ブロックを含む添付図面に示された様々な要素の機能は、適切なソフトウェアに関連付けられたソフトウェアを実行することができるハードウェアだけでなく「信号供給器」、「信号処理装置」「プロセッサ」、「制御装置」などの専用ハードウェアを利用して提供され得る。さらに、「手段」として本明細書に記載された任意のエンティティは、「1つまたは複数のモジュール」、「1つまたは複数の装置」、「1つまたは複数のユニット」などとして実現され得る。プロセッサにより提供される場合、機能は、単一の専用プロセッサにより、単一の共用プロセッサにより、またはそのいくつかが共有され得る複数の個々のプロセッサにより提供され得る。さらに、用語「プロセッサ」または「制御装置」の明示的な使用は、ソフトウェアを実行することができるハードウェアを排他的に参照するように解釈さるべきではなく、デジタル信号プロセッサ(DSP)ハードウェア、ネットワークプロセッサ、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)、ソフトウェアを格納するための読み取り専用メモリ(ROM)、ランダムアクセスメモリ(RAM)、および不揮発性記憶装置を限定するものではないが暗黙的に含み得る。他のハードウェア、従来のおよび/または慣習的なものも含まれ得る。
本明細書の任意のブロック図は本発明の原理を具現する例示的回路の概念図を表すということが当業者により理解されるべきである。同様に、任意のフローチャート、フローダイアグラム、状態遷移図、擬似コードなどはコンピュータ読み取り可能媒体内に実質的に表されしたがってコンピュータまたはプロセッサ(このようなコンピュータまたはプロセッサが明示的に示されても示されなくても)により実行され得る様々な処理を表すということが理解される。
さらに、以下の特許請求の範囲は、本明細書内の「発明を実施するための形態」に組み込まれ、各請求項はそのまま別個の実施形態として有効であり得る。各請求項はそれぞれ別個の実施形態としてそのまま有効であり得る。従属請求項は特許請求の範囲において1つまたは複数の請求項との特定の組合せに言及しうるが他の実施形態もまた従属請求項の他の各従属請求項の主題との組合せを含み得るということに留意すべきである。このような組合せは、特定の組合せが意図されていないということが明示されない限り、本明細書において提案されている。さらに、請求項の特徴は、この請求項が任意の他の独立請求項に依存して直接なされなかったとしても、この任意の他の独立請求項に対する請求項の特徴を含むように意図されている。
本明細書または特許請求の範囲に開示された方法はこれらの方法のそれぞれの工程のそれぞれを行うための手段を有する装置により実施され得るということにさらに留意すべきである。
さらに、本明細書または特許請求の範囲に開示された複数の工程または機能の開示は特定の順序であると解釈しなくてもよいということを理解すべきである。したがって、複数の工程または機能の開示は、このような工程または機能が技術的理由のために互いに交換可能でない限り、これらを特定の順序に限定することはない。さらに、いくつかの実施形態では、単一工程は複数の副工程を含み得るまたは複数の副工程に分解され得る。このような副工程は、明示的に除外されない限り、この単一工程の開示に含まれ得、この単一工程の開示の一部であり得る。
また、本願は以下に記載する態様を含む。
(態様1)
炭化珪素基板と、
横方向に前記炭化珪素基板の主面を少なくとも部分的に覆う無機パッシベーション層構造と、
前記無機パッシベーション層構造に隣接する成形材料層とを含む炭化珪素装置。
(態様2)
前記炭化珪素基板と前記無機パッシベーション層構造は、前記成形材料層に接触する前記無機パッシベーション層構造の表面における電界が前記炭化珪素装置の能動状態において500kV/cmより低くなるように構成される、態様1に記載の炭化珪素装置。
(態様3)
前記炭化珪素基板は、少なくとも1つの領域において、前記炭化珪素装置の能動状態において2.3MV/cmの電界を少なくとも含むように構成される、態様2に記載の炭化珪素装置。
(態様4)
前記成形材料層は前記炭化珪素基板の少なくとも主面全体に沿って延びる、態様1に記載の炭化珪素装置。
(態様5)
前記成形材料層は、エポキシ樹脂、シリカ、またはシリカゲルのうちの少なくとも1つを少なくとも主に含む、態様1に記載の炭化珪素装置。
(態様6)
前記成形材料層は、間にポリミイド材料の無い前記無機パッシベーション層構造に隣接して配置される、態様1に記載の炭化珪素装置。
(態様7)
前記無機パッシベーション層構造は少なくとも1つの遮断領域を含み、前記炭化珪素基板の前記主面は前記無機パッシベーション層構造の前記遮断領域内では前記無機パッシベーション層構造により覆われておらず、前記成形材料層は前記無機パッシベーション層構造の前記遮断領域を貫通する、態様1に記載の炭化珪素装置。
(態様8)
前記無機パッシベーション層構造は少なくとも1つの第1層と第2層を含み、前記第1層は酸化珪素を少なくとも主として含み、前記第2層は窒化珪素を少なくとも主として含む、態様1に記載の炭化珪素装置。
(態様9)
前記第2層は前記成形材料層に隣接して配置される、態様7に記載の炭化珪素装置。
(態様10)
前記炭化珪素基板は前記炭化珪素基板のエッジにおいて前記炭化珪素基板の能動領域を囲むエッジ領域を含み、前記無機パッシベーション層構造は、少なくとも前記エッジ領域内の前記炭化珪素基板と前記成形材料層に接触して配置される、態様1に記載の炭化珪素装置。
(態様11)
前記炭化珪素基板は前記炭化珪素基板のエッジにおいて前記炭化珪素基板の能動領域を囲むエッジ領域を含み、前記炭化珪素基板は、主として第1の導電型と、前記炭化珪素基板の前記能動領域を囲む前記エッジ領域内に位置する少なくとも1つのエッジ終端領域とを有するエピタキシャル炭化珪素層を含み、前記エッジ終端領域は第2の導電型を有する、態様1に記載の炭化珪素装置。
(態様12)
前記炭化珪素基板は、第1の導電型と、前記エピタキシャル炭化珪素層内に位置する第2の導電型を有する埋め込み横方向炭化珪素エッジ終端領域とを有するエピタキシャル炭化珪素層を含み、前記埋め込み横方向炭化珪素エッジ終端領域は前記第1の導電型を含む炭化珪素表面層により覆われる、態様1に記載の炭化珪素装置。
(態様13)
前記炭化珪素表面層は、前記埋め込み横方向炭化珪素エッジ終端領域と前記炭化珪素表面層との間のpn接合の空乏領域が前記炭化珪素装置の少なくとも所定の状態において前記埋め込み横方向炭化珪素エッジ終端領域と反対の前記炭化珪素表面層の表面まで少なくともある時点で延びるように、厚さとドーピング濃度を含む、態様12に記載の炭化珪素装置。
(態様14)
前記炭化珪素表面層は前記エピタキシャル炭化珪素層の一部であり、前記埋め込み横方向炭化珪素エッジ終端領域は、前記炭化珪素表面層に相当する前記エピタキシャル炭化珪素層の表面領域を通して前記エピタキシャル炭化珪素層中に前記第2の導電型のイオンを注入することにより作製される注入領域である、態様12に記載の炭化珪素装置。
(態様15)
前記炭化珪素表面層は前記埋め込み横方向炭化珪素エッジ終端領域を含む前記エピタキシャル炭化珪素層の上に堆積されるエピタキシャル層である、態様12に記載の炭化珪素装置。
(態様16)
前記炭化珪素表面層は前記炭化珪素装置のエッジ近くの前記埋め込み横方向炭化珪素エッジ終端領域の外側端から前記炭化珪素装置の能動領域まで横方向に延び、前記能動領域は前記炭化珪素表面層に覆わずに残される、態様12に記載の炭化珪素装置。
(態様17)
炭化珪素基板と、
横方向に前記炭化珪素基板の主面を少なくとも部分的に覆う無機パッシベーション層構造とを含む炭化珪素装置であって、
前記炭化珪素基板と前記無機パッシベーション層は、前記炭化珪素基板に対向して位置する前記無機パッシベーション層構造の表面における電界が500kV/cmより低くなる一方で前記炭化珪素基板の少なくとも1つの領域が少なくとも2.3MV/cmの電界を含むように、構成される、炭化珪素装置。
(態様18)
前記炭化珪素装置は、ショットキーダイオード、マージピンショットキーダイオード、pnダイオード、バイポーラトランジスタ、電界効果トランジスタ、金属酸化物半導体トランジスタ、または接合電界効果トランジスタを含む、態様1に記載の炭化珪素装置。
(態様19)
横方向に炭化珪素基板の主面を少なくとも部分的に覆う無機パッシベーション層構造を形成する工程と、
前記無機パッシベーション層構造に隣接して成形材料層を形成する工程と、を含む炭化珪素装置の形成方法。
(態様20)
少なくとも、第1の導電型を含む炭化珪素構造のエピタキシャル炭化珪素層を形成する工程と、前記エピタキシャル炭化珪素層内に位置する第2の導電型を含む埋め込み横方向炭化珪素エッジ終端領域を形成する工程とをさらに含み、
前記埋め込み横方向炭化珪素エッジ終端領域は前記第1の導電型を含む炭化珪素表面層により覆われるように形成される、態様19に記載の方法。
100 炭化珪素装置
110 炭化珪素基板
112 主面
114 接合終端延長領域
120 無機パッシベーション層構造
122 酸化珪素層
124 窒化珪素層
126 ポリイミド
130 成形材料層
140 金属層
190 炭化珪素装置
200 炭化珪素装置
210 エピタキシャル炭化珪素層
220 埋め込み横方向炭化珪素エッジ終端領域
222 空乏領域
230 炭化珪素表面層
240 金属コンタクト
250 炭化珪素装置、炭化珪素基板材料
300 炭化珪素装置
302 エッジ
304 能動チップ領域
310 nドープ炭化珪素ドリフト層
320 pドープ炭化珪素領域
330 炭化珪素表面層
350 高nドープ炭化珪素基板
360 無機パッシベーション層構造
400 炭化珪素装置
422 酸化珪素層
424 窒化珪素層
430 成形材料層
500 炭化珪素装置
510 炭化珪素基板
512 主面
520 無機パッシベーション層構造
522 表面
600 炭化珪素装置の形成方法
610 無機パッシベーション層構造形成工程
620 成形材料層形成工程



Claims (15)

  1. 炭化珪素基板と、
    横方向に前記炭化珪素基板の主面を少なくとも部分的に覆う無機パッシベーション層構造と、
    前記無機パッシベーション層構造に隣接する成形材料層とを含む炭化珪素装置であって
    前記無機パッシベーション層構造は少なくとも1つの遮断領域を含み、前記炭化珪素基板の前記主面は前記無機パッシベーション層構造の前記遮断領域内では前記無機パッシベーション層構造により覆われておらず、前記成形材料層は前記無機パッシベーション層構造の前記遮断領域を貫通し、
    炭化珪素基板の少なくとも1つの領域が少なくとも2.3MV/cmの電界を含む一方で、炭化珪素基板に対して配置された無機パッシベーション構造の表面における電界が、炭化珪素装置の特定の能動状態、換言すれば、炭化珪素装置が通常または目的動作条件下で最大全電流を供給するまたは定格電流を供給する状態(定格電流とは、当該定格電流について、装置により到達されるべき寿命の50%を越える間、能動状態において装置が供給することができる電流のことをいう。)において、500kV/cmより低くなるように構成される、
    炭化珪素装置。
  2. 前記成形材料層は前記炭化珪素基板の少なくとも主面全体に沿って延びる、請求項1に記載の炭化珪素装置。
  3. 前記成形材料層は、エポキシ樹脂、シリカ、またはシリカゲルのうちの少なくとも1つを少なくとも主に含む、請求項1に記載の炭化珪素装置。
  4. 前記成形材料層は、間にポリイミド材料の無い前記無機パッシベーション層構造に隣接して配置される、請求項1に記載の炭化珪素装置。
  5. 前記無機パッシベーション層構造は少なくとも1つの第1層と第2層を含み、前記第1層は酸化珪素を少なくとも主として含み、前記第2層は窒化珪素を少なくとも主として含む、請求項1に記載の炭化珪素装置。
  6. 前記第2層は前記成形材料層に隣接して配置される、請求項5記載の炭化珪素装置。
  7. 前記炭化珪素基板は前記炭化珪素基板のエッジにおいて前記炭化珪素基板の能動領域を囲むエッジ領域を含み、前記無機パッシベーション層構造は、少なくとも前記エッジ領域内の前記炭化珪素基板と前記成形材料層に接触して配置される、請求項1に記載の炭化珪素装置。
  8. 前記炭化珪素基板は前記炭化珪素基板のエッジにおいて前記炭化珪素基板の能動領域を囲むエッジ領域を含み、前記炭化珪素基板は、主として第1の導電型と、前記炭化珪素基板の前記能動領域を囲む前記エッジ領域内に位置する少なくとも1つのエッジ終端領域とを有するエピタキシャル炭化珪素層を含み、前記エッジ終端領域は第2の導電型を有する、請求項1に記載の炭化珪素装置。
  9. 前記炭化珪素基板は、第1の導電型と、前記エピタキシャル炭化珪素層内に位置する第2の導電型を有する埋め込み横方向炭化珪素エッジ終端領域とを有するエピタキシャル炭化珪素層を含み、前記埋め込み横方向炭化珪素エッジ終端領域は前記第1の導電型を含む炭化珪素表面層により覆われる、請求項8に記載の炭化珪素装置。
  10. 前記炭化珪素表面層は前記エピタキシャル炭化珪素層の一部であり、前記埋め込み横方向炭化珪素エッジ終端領域は、前記炭化珪素表面層に相当する前記エピタキシャル炭化珪素層の表面領域を通して前記エピタキシャル炭化珪素層中に前記第2の導電型のイオンを注入することにより作製される注入領域である、請求項9に記載の炭化珪素装置。
  11. 前記炭化珪素表面層は前記埋め込み横方向炭化珪素エッジ終端領域を含む前記エピタキシャル炭化珪素層の上に堆積されるエピタキシャル層である、請求項9に記載の炭化珪素装置。
  12. 前記炭化珪素表面層は前記炭化珪素装置のエッジ近くの前記埋め込み横方向炭化珪素エッジ終端領域の外側端から前記炭化珪素装置の能動領域まで横方向に延び、前記能動領域は前記炭化珪素表面層に覆わずに残される、請求項9に記載の炭化珪素装置。
  13. 前記炭化珪素装置は、ショットキーダイオード、マージピンショットキーダイオード、pnダイオード、バイポーラトランジスタ、電界効果トランジスタ、金属酸化物半導体トランジスタ、または接合電界効果トランジスタを含む、請求項1に記載の炭化珪素装置。
  14. 横方向に炭化珪素基板の主面を少なくとも部分的に覆う無機パッシベーション層構造を形成する工程と、
    前記無機パッシベーション層構造に隣接して成形材料層を形成する工程と、を含む炭化珪素装置の形成方法であって、
    前記無機パッシベーション層構造は少なくとも1つの遮断領域を含み、前記炭化珪素基板の前記主面は前記無機パッシベーション層構造の前記遮断領域内では前記無機パッシベーション層構造により覆われておらず、前記成形材料層は前記無機パッシベーション層構造の前記遮断領域を貫通し、
    炭化珪素基板の少なくとも1つの領域が少なくとも2.3MV/cmの電界を含む一方で、炭化珪素基板に対して配置された無機パッシベーション構造の表面における電界が、炭化珪素装置の特定の能動状態、換言すれば、炭化珪素装置が通常または目的動作条件下で最大全電流を供給するまたは定格電流を供給する状態(定格電流とは、当該定格電流について、装置により到達されるべき寿命の50%を越える間、能動状態において装置が供給することができる電流のことをいう。)において、500kV/cmより低くなるように構成される、方法。
  15. 少なくとも、第1の導電型を含む炭化珪素構造のエピタキシャル炭化珪素層を形成する工程と、前記エピタキシャル炭化珪素層内に位置する第2の導電型を含む埋め込み横方向炭化珪素エッジ終端領域を形成する工程とをさらに含み、
    前記埋め込み横方向炭化珪素エッジ終端領域は前記第1の導電型を含む炭化珪素表面層により覆われるように形成される、請求項14に記載の方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9991399B2 (en) * 2012-10-04 2018-06-05 Cree, Inc. Passivation structure for semiconductor devices
US9035322B2 (en) * 2013-03-26 2015-05-19 Infineon Technologies Ag Silicon carbide device and a method for manufacturing a silicon carbide device
US9257511B2 (en) 2013-03-26 2016-02-09 Infineon Technologies Ag Silicon carbide device and a method for forming a silicon carbide device
JP6274968B2 (ja) * 2014-05-16 2018-02-07 ローム株式会社 半導体装置
US10297666B2 (en) * 2015-04-14 2019-05-21 Mitsubishi Electric Corporation Semiconductor device with a well region
JP2019091731A (ja) * 2016-03-10 2019-06-13 株式会社日立製作所 パワー半導体モジュール、並びにそれに搭載されるSiC半導体素子およびその製造方法
US9704949B1 (en) * 2016-06-30 2017-07-11 General Electric Company Active area designs for charge-balanced diodes
EP3285290B1 (en) * 2016-08-15 2019-03-06 ABB Schweiz AG Power semiconductor device and method for manufacturing such a power semiconductor device
JP6809324B2 (ja) * 2017-03-22 2021-01-06 豊田合成株式会社 半導体装置
US10297557B2 (en) 2017-06-30 2019-05-21 Sanken Electric Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
CN109545842B (zh) * 2018-11-23 2022-07-05 北京国联万众半导体科技有限公司 碳化硅器件终端结构及其制作方法
EP3823034A1 (en) * 2019-11-12 2021-05-19 Infineon Technologies AG High voltage semiconductor device with step topography passivation layer stack
WO2023026803A1 (ja) * 2021-08-25 2023-03-02 住友電気工業株式会社 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5322802A (en) * 1993-01-25 1994-06-21 North Carolina State University At Raleigh Method of fabricating silicon carbide field effect transistor
DE19548443A1 (de) 1995-12-22 1997-06-26 Siemens Ag Halbleiteranordnung zur Strombegrenzung
DE19726678A1 (de) 1997-06-24 1999-01-07 Siemens Ag Passiver Halbleiterstrombegrenzer
US6011278A (en) 1997-10-28 2000-01-04 Philips Electronics North America Corporation Lateral silicon carbide semiconductor device having a drift region with a varying doping level
US6023078A (en) 1998-04-28 2000-02-08 North Carolina State University Bidirectional silicon carbide power devices having voltage supporting regions therein for providing improved blocking voltage capability
EP1107307B1 (en) * 1999-06-15 2005-09-07 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device, and method of manufacturing semiconductor package
US6573128B1 (en) 2000-11-28 2003-06-03 Cree, Inc. Epitaxial edge termination for silicon carbide Schottky devices and methods of fabricating silicon carbide devices incorporating same
SE0004377D0 (sv) 2000-11-29 2000-11-29 Abb Research Ltd A semiconductor device and a method for production thereof
JP3708057B2 (ja) * 2001-07-17 2005-10-19 株式会社東芝 高耐圧半導体装置
US7033950B2 (en) 2001-12-19 2006-04-25 Auburn University Graded junction termination extensions for electronic devices
GB0202437D0 (en) 2002-02-02 2002-03-20 Koninkl Philips Electronics Nv Cellular mosfet devices and their manufacture
US9515135B2 (en) * 2003-01-15 2016-12-06 Cree, Inc. Edge termination structures for silicon carbide devices
US7675075B2 (en) * 2003-08-28 2010-03-09 Panasonic Corporation Semiconductor light emitting device, light emitting module, lighting apparatus, display element and manufacturing method of semiconductor light emitting device
US7144797B2 (en) 2004-09-24 2006-12-05 Rensselaer Polytechnic Institute Semiconductor device having multiple-zone junction termination extension, and method for fabricating the same
JP4596875B2 (ja) * 2004-10-06 2010-12-15 関西電力株式会社 樹脂で被覆した高耐電圧半導体装置及びその製造方法
US8461648B2 (en) 2005-07-27 2013-06-11 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
US20070029573A1 (en) 2005-08-08 2007-02-08 Lin Cheng Vertical-channel junction field-effect transistors having buried gates and methods of making
US20070096107A1 (en) * 2005-11-03 2007-05-03 Brown Dale M Semiconductor devices with dielectric layers and methods of fabricating same
DE102006011697B4 (de) 2006-03-14 2012-01-26 Infineon Technologies Austria Ag Integrierte Halbleiterbauelementeanordnung und Verfahren zu deren Herstellung
US7737469B2 (en) * 2006-05-16 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device having superjunction structure formed of p-type and n-type pillar regions
JP5188037B2 (ja) * 2006-06-20 2013-04-24 株式会社東芝 半導体装置
JP4189415B2 (ja) 2006-06-30 2008-12-03 株式会社東芝 半導体装置
US7772621B2 (en) 2007-09-20 2010-08-10 Infineon Technologies Austria Ag Semiconductor device with structured current spread region and method
JP2011040431A (ja) * 2009-08-06 2011-02-24 Panasonic Corp 半導体装置およびその製造方法
JP2011165924A (ja) * 2010-02-10 2011-08-25 Mitsubishi Electric Corp 半導体装置
JP5925991B2 (ja) * 2010-05-26 2016-05-25 三菱電機株式会社 半導体装置
US8525254B2 (en) 2010-08-12 2013-09-03 Infineon Technologies Austria Ag Silicone carbide trench semiconductor device
JP2012146832A (ja) * 2011-01-13 2012-08-02 Mitsubishi Electric Corp 半導体装置
JP5549611B2 (ja) * 2011-01-20 2014-07-16 株式会社デンソー 炭化珪素半導体装置
JP2012156153A (ja) * 2011-01-21 2012-08-16 Kansai Electric Power Co Inc:The 半導体装置
WO2012137659A1 (ja) * 2011-04-04 2012-10-11 三菱電機株式会社 半導体装置およびその製造方法
JP2013026249A (ja) * 2011-07-15 2013-02-04 Renesas Electronics Corp 双方向ツェナーダイオードおよび双方向ツェナーダイオードの製造方法
CN103703565B (zh) 2011-09-28 2017-09-01 三菱电机株式会社 半导体装置
JP5607120B2 (ja) * 2012-09-03 2014-10-15 新電元工業株式会社 炭化珪素ショットキダイオード
JP6043646B2 (ja) 2013-02-14 2016-12-14 株式会社日立国際電気 無線通信システム
US9257511B2 (en) 2013-03-26 2016-02-09 Infineon Technologies Ag Silicon carbide device and a method for forming a silicon carbide device
US9035322B2 (en) 2013-03-26 2015-05-19 Infineon Technologies Ag Silicon carbide device and a method for manufacturing a silicon carbide device
US9245944B2 (en) 2013-07-02 2016-01-26 Infineon Technologies Ag Silicon carbide device and a method for manufacturing a silicon carbide device

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