JP6278977B2 - メモリ・デバイスのためのプログラマブル及びフレキシブルな基準セル選択方法 - Google Patents

メモリ・デバイスのためのプログラマブル及びフレキシブルな基準セル選択方法 Download PDF

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Description

[0001] 本開示は、不揮発性メモリ及び基準セル選択に関する。
[0002] とりわけ、半導体製造プロセス、デジタル・システム・アーキテクチャ、及びワイヤレス・インフラストラクチャにおける進歩の結果、莫大な数の電子製品、特に消費者製品が生まれ、高まる一方の不揮発性メモリの性能及び密度に対する需要を喚起する。
[0003] フラッシュ・メモリなどの不揮発性メモリの性能及び密度を向上させる一手段は、フラッシュ・メモリ内で使用されるフローティング・ゲート・トランジスタの寸法を縮小することである。フローティング・ゲート・トランジスタの物理的寸法を縮小することで、フローティング・ゲート自体のサイズも小さくなるため、蓄積可能な電荷量が減少することが良く理解されよう。しかしながらこの手法の一欠点は、こうしたシステムが製造欠陥をより招きやすいことである。
[0004] メモリ読み取り動作は、技術的に決定された電界の下で、そのポテンシャル・レベル又は有効伝導電流と知られた基準電圧又は基準電流と比較することによって、メモリ・アレイ・セル上で実行される。基準の電圧又は電流は、典型的には、技術的及び設計的な選好に応じて、メモリ・セル或いは固定された電圧又は電流ソースから構築可能な、より小さな基準アレイ構造から発生する。各読み取りタイプ動作は、メモリ・セルを横切る異なる電界を用いて定義可能であり、微調整のためにそれ自体の基準ソースを有することができる。
[0005] メモリ・セル及び基準セルはどちらも、同様の製造欠陥に悩まされる可能性がある。従来から、所与の動作について基準セルが選択される方法は製造業者によって定められる。したがって、従来の固定された基準選択方式は結果として、有効読み取りタイプ動作中に製造関連の歩留り損失及び非理想的基準挙動を生じさせることになる。
[0006] 本明細書では、フレキシブル／プログラマブル基準セル選択のためのシステム、方法、及びコンピュータ・プログラム製品について説明する。
[0007] 実施形態において、システムは、相互接続されたセルのアレイ及びフレキシブル・デコーダを含む。相互接続されたセルのアレイは、選択信号を入力として受信すること、選択信号に基づいてセルを選択すること、及び選択されたセルに基づいて出力を提供することを、実行するように構成される。フレキシブル・デコーダは、入力を受信すること、入力及び相互接続されたセルのアレイの１つ又は複数の特徴に基づいて選択信号を生成すること、並びに選択信号を相互接続されたセルのアレイに提供することを、実行するように構成される。
[0008] 別の実施形態において、フレキシブル基準アレイを条件付けする方法が開示される。入力が受信され、入力及び相互接続された基準ソースの基準アレイの１つ又は複数の特徴に基づいて選択信号が生成される。選択信号は基準アレイに提供され、基準アレイは、選択信号に対応する出力として基準電流又は電圧を提供する。入力とそれらのそれぞれの出力電流又は電圧との間の関係を決定するために、複数の入力について受信、生成、及び提供のステップが反復される。選択信号の生成は、複数の入力とそれらのそれぞれの出力電流又は電圧との間の関係を変更するために変更される。
[0009] 本発明の他の特徴及び利点、並びに本発明の様々な実施形態の構造及び動作を、添付の図面を参照しながら以下で詳細に説明する。本発明は、本明細書で説明する特定の実施形態に限定されないことに留意されたい。こうした実施形態は、単なる例示の目的で本明細書に提示されている。当業者であれば、本明細書に含まれる教示に基づき、追加の実施形態が明らかとなろう。
[0010] 本明細書に組み込まれ本明細書の一部を形成する添付の図面は、本発明の実施形態を例示し、説明と共に、本発明の原理を説明するため、及び、当業者が本発明の実施形態を作成及び使用できるようにするために、更に役立つ。
[0011]実施形態に従った、メモリ・セルとして使用可能なフローティング・ゲート電界効果トランジスタ（ＦＥＴ）を示す図である。 [0012]実施形態に従った、ホット・エレクトロン注入によってフローティング・ゲート上に電子が配置される、プログラム動作を示す図である。 [0013]実施形態に従った、電子トンネリングによってフローティング・ゲートから電子が除去される、消去動作を示す図である。 [0014]実施形態に従った、フローティング・ゲート上に電荷が蓄積された場合及びされない場合の、フローティング・ゲートＦＥＴの典型的な電流電圧特徴を示す図である。 [0015]実施形態に従った、ソース・ドレイン電流又は電圧と基準電流又は電圧とを比較することによって、フローティング・ゲートＦＥＴの荷電状態を測定するための回路を示す図である。 [0016]実施形態に従った、フローティング・ゲート・トランジスタを備える例示のメモリ・アレイを示す図である。 [0017]実施形態に従った、メモリ・アレイの要素の状態を感知するためにソース基準電流及び／又は電圧をコンパレータに提供する、例示の基準アレイを示す図である。 [0018]特定の動作モードに関連付けられた固定基準セルを有する基準アレイの、例示の従来設計を示す図である。 [0019]実施形態に従った、望ましい「理想的な」応答を有する基準セルに関する電流電圧関係を示す図である。 [0020]実施形態に従った、「非理想的な」応答を有する基準セルに関する電流電圧関係を示す図である。 [0021]実施形態に従った、フレキシブルな基準セル選択が実装されるシステムを示す図である。 [0022]実施形態に従った、フレキシブルな基準セル選択が実装される一般システムを示すブロック図である。 [0023]実施形態に従った、基準セル選択に対するフレキシブルなプログラミング手法の使用を示す図である。 [0024]実施形態に従った、フレキシブル基準アレイをプログラミングする一般方法を示すフローチャートである。 [0025]実施形態に従った、基準の電流又は電圧を生成するためにフレキシブル基準アレイを使用する一般方法を示すフローチャートである。 [0026]本発明の実施形態が実装可能な、プロセッサ・ベースのコンピューティング・デバイスを示すブロック図である。
[0027] 本発明の特徴及び利点は、全体を通じて同じ参照文字が対応する要素を識別している図面に関連して、以下の詳細な説明からより明らかとなろう。図面では、同じ参照番号は一般に同一の、機能的に類似した、及び／又は、構造的に類似した、要素を示す。要素が最初に表される図面は、対応する参照番号の左端の数字によって示される。
[0028] 図面内に見られるいずれの追加の開示も例示的なものであり、図面内に示され本明細書で以下に説明されるいずれの特徴にも限定されないものであることを理解されよう。
[0029] 本明細書は、本発明の特徴を組み込む１つ又は複数の実施形態を開示している。開示された実施形態は、本発明を単に例示したものである。本発明の範囲は、開示された実施形態に限定されない。本発明は、本明細書に添付の特許請求の範囲によって定義される。
[0030] 説明される実施形態、及び本明細書における「一実施形態」、「実施形態」、「例示の実施形態」などの言い回しは、説明される実施形態が特定の機能、構造、又は特徴を含むことを示すが、あらゆる実施形態が必ずしも特定の機能、構造、又は特徴を含むとは限らない。更に、こうした語句は必ずしも同じ実施形態を言い表すとは限らない。更に、特定の機能、構造、又は特徴が実施形態に関連して説明される場合、明示的に説明されるか否かにかかわらず、他の実施形態に関連してこうした機能、構造、又は特徴を実施することは、当業者の知識の範囲内にあることを理解されよう。
[0031] 本明細書で説明する例示の実施形態は例示の目的で提供され、限定的ではない。他の例示の実施形態が可能であり、本発明の趣旨及び範囲内で例示の実施形態に対する修正が実行可能である。したがって発明を実施するための形態が本発明を限定することは意図されていない。むしろ本発明の範囲は、以下の特許請求の範囲及びそれらの等価物に従ってのみ定義される。
[0032] 以下の例示の実施形態の詳細な説明は、他者が当業者の知識を適用することによって、過度の実験なしに、本発明の趣旨及び範囲を逸脱することなく、こうした例示の実施形態の様々な適用を容易に修正及び／又は適合することが可能である、本発明の一般的な性質を完全に明らかにするものである。したがってこうした適合及び修正は、本明細書で提示される教示及び助言に基づいて、例示の実施形態の意味及び複数の等価物の範囲内にあるものと意図される。本明細書における表現又は用語は限定ではなく説明のためのものであるため、本明細書の用語又は表現は本明細書における教示に鑑みて当業者によって解釈されるものであることを理解されよう。
[0033] 図１は、フラッシュ・メモリなどの不揮発性メモリ・アレイ内で使用される例示的なｎチャネルのフローティング・ゲート電界効果トランジスタ１００の断面図を示す。基板１０２は、典型的にはシリコン・ウェハであるがこれに限定されず、ソース／ドレイン（Ｓ／Ｄ）領域１０４、１０６のペア内に形成される。ソース１０４とドレイン１０６との間に横方向に配設される基板１０２のその部分は、本明細書では、チャネル領域１０３と呼ばれる。
[0034] 図１を見ればわかるように、ソース１０４及びドレイン１０６は、ゲート誘電体層１０８、フローティング・ゲート１１０、誘電体層１１２、及びコントロール・ゲート１１４を含むスタックと、位置合わせされる。フローティング・ゲート１１０は、ゲート誘電体層１０８によってチャネル領域１０３から電気的に絶縁され、誘電体層１１２によってコントロール・ゲート１１４から電気的に絶縁される。例示の目的で、フローティング・ゲート・トランジスタ１００の動作を説明する際に、Ｓ／Ｄ端子１０４はソース端子１０４であるものと指定され、Ｓ／Ｄ端子１０６はドレイン端子１０６であるものと指定される。
[0035] フローティング・ゲート・トランジスタ１００のしきい値電圧は、フローティング・ゲート１１０上に蓄積される電荷の量を増減させることによって修正可能である。電子は典型的には、ホット・エレクトロン注入によってフローティング・ゲート上に配置され、トンネリングによって除去される。慣例により、電子の除去は消去と呼ばれ、電子の追加はプログラミングと呼ばれる。当業者であれば、図１が単なる例示であること、及び、図示されたフローティング・ゲート・トランジスタの機能を実装する他のデバイス構造が可能であることを、理解されよう。限定ではなく例として、コントロール・ゲートは、フローティング・ゲートの垂直側面に巻き付けることが可能であり、双方のゲートは誘電材料によって分離される。更に限定ではなく例として、誘電体層１１２及びコントロール・ゲート１１４は、それぞれ高誘電率誘電材料及び金属、金属合金、或いは金属及び／又は金属合金のスタックを含むことができる。
[0036] 更に図１には、電圧ＶＳ、ＶＣＧ、及びＶＤがそれぞれソース領域１０４、コントロール・ゲート１１４、及びドレイン領域１０６に印加可能な、導電性端子１１６、１１８、及び１２０も示されている。
[0037] 図２は、電子がフローティング・ゲート上に注入されるプログラム動作中の図１の構造を示す。フローティング・ゲート・トランジスタ１００をプログラミングするために、ゲートからソースへの電圧及びドレインからソースへの電圧がいずれも所定の正の値であるように、電圧ソースＶＳがソース端子１１６に印加され、電圧ソースＶＣＧがコントロール・ゲート１１８に印加され、電圧ソースＶＤがドレイン１２０に印加される。この例では、ＶＳ＝０Ｖ、ＶＣＧ＝１２Ｖ、及びＶＤ＝１２Ｖの値が選択されている。しかしながら当業者であれば、プログラム動作を実行するために他の電圧も選択可能であることを理解されよう。一般に、コントロール・ゲート端子１１８及びドレイン端子１２０には高い電圧（典型的には５Ｖ以上）が印加される。
[0038] この配置構成により、ドレイン−ソース間の電界の影響の下で、ソース１０４とドレイン１０６との間のチャネル領域１０３内で電子が加速されることになる。加速された電子は、チャネル領域１０３の結晶格子内で１つ又は複数の原子と衝突した後、それらの一部が十分なエネルギーを有するようにかなりのエネルギーが満たされ、フローティング・ゲート誘電体層１０８を通過して、フローティング・ゲート１１０内に捕捉される。フローティング・ゲート１１０上に負の電荷量が増加すると、フローティング・ゲート・トランジスタ１００のしきい値電圧を増加させ、すなわち、以下で考察するように、オンにするためにはより高いコントロール・ゲート−ソース間電圧が必要となる。
[0039] 図３は、電子がフローティング・ゲート１１０からドレイン１０６へトンネリングする消去動作中の、図１の構造を示す。フローティング・ゲート・トランジスタ１００を消去するために、ソース端子１１６がフロートされ（すなわち、開回路として動作するように任意の他の電圧ソースから分離され）、所定の大きさの電圧差が得られるように、電圧ソースＶＣＧがコントロール・ゲート端子１１８に印加され、電圧ソースＶＤがドレイン端子１１６に印加される。コントロール・ゲートは電子を求引せず、ドレインが電子を求引するように、電圧が印加される。この例では、ＶＳ＝開、ＶＣＧ＝０Ｖ、及びＶＤ＝１２Ｖの値が選択されている。しかしながら当業者であれば、消去動作を実行するために他の電圧も選択可能であることを理解されよう。一般に、ドレイン端子１１６には高い電圧（典型的には５Ｖ以上）が印加される。
[0040] この配置構成により、フローティング・ゲート１１０上に蓄積された電子をフローティング・ゲート誘電体１０８を介してトンネリングさせ、それによって、フローティング・ゲート１１０上の負の電荷量が減少し、これがフローティング・ゲート・トランジスタ１００のしきい値電圧を低下させ、すなわち、以下で考察するように、より低いコントロール・ゲート−ソース間の電圧でオンにすることができる。
[0041] 図４は、図１〜３に示されるようなフローティング・ゲートＦＥＴ１００に関する例示の電流電圧特徴４００を示す。縦軸は、コントロール・ゲート端子１１８に印加される所与の電圧ＶＣＧに対して、ソース電圧ＶＳとドレイン電圧ＶＤとの間の差異の存在下で、ソース１０４とドレイン１０６との間を流れるソース−ドレイン間電流ＩＳＤを表す。曲線４０２は、フローティング・ゲート上に蓄積された電荷を有するフローティング・ゲートＦＥＴ１００（すなわち、フローティング・ゲートＦＥＴはプログラミングされた）に関する電流電圧特徴を表し、曲線４０４は、電荷がフローティング・ゲートから除去されたフローティング・ゲートＦＥＴ１００（すなわち、フローティング・ゲートＦＥＴは消去された）に関する電流電圧特徴を表す。
[0042] ソース−ドレイン間電流ＩＳＤを測定することによって、フローティング・ゲート１１０の荷電状態を決定することができる。したがって、２つの荷電状態を使用して論理状態０及び１を表すことができる。２つの代表的な電流４０６及び４０８は、それぞれ論理０及び論理１の状態に対応する。物理的に、フローティング・ゲート１１０上に蓄積される電荷はコントロール・ゲートに印加される電圧ＶＣＧをスクリーニングするため、結果としてソースとドレインの間には、フローティング・ゲート１１０が消去された時に流れる電流Ｉ１よりも少ない電流Ｉ０が流れる。同様に、フローティング・ゲート１１０の荷電状態は、開回路構成内のソース−ドレイン間の電圧差（ＶＳ−ＶＤ）を測定することによって決定可能である。
[0043] これまでに考察した例では、それぞれ荷電されているか又は荷電されていないフローティング・ゲート１１０に対応する、論理０及び論理１を表す２つの荷電状態が存在している。これらの例は、図を簡略化するために選択されたものである。当業者に知られているように、複数の荷電状態を含み得るデバイスを使用する、より一般的な論理状態も可能である。
[0044] 図５は、それぞれソース、ドレイン、及びコントロール・ゲート接点５０４、５０６、及び５０８を有する、フローティング・ゲートＦＥＴを備えるメモリ・セル５０２の荷電状態を決定するための、例示回路５００を示す。回路は、メモリ・セル５０２、電圧／電流基準５１０、及びコンパレータ５１２を備える。基準ソース５１０は、既知の電流Ｉｒｅｆ５１４又は既知の電圧Ｖｒｅｆ５１６をコンパレータ５１２に提供する。コンパレータのアクションは、ソース−ドレイン間電流ＩＳＤ５１８又はソース−ドレイン間電圧ＶＳＤ５２０と、対応する基準の電圧５１４又は電流５１６とを比較することである。基準は、測定される２つの値の間にあるように選択される。例えば電流が測定される場合、基準電流Ｉｒｅｆは、Ｉ０＜Ｉｒｅｆ＜Ｉ１となるように選択され、ここで図４のように、２つの電流Ｉ０及びＩ１はそれぞれ２つの論理状態０及び１を表し、フローティング・ゲートが荷電されている（プログラミングされている）か否（消去されている）かに対応する。コンパレータの結果５２２は、電流又は電圧が基準よりも大きいか小さいかを決定する。
[0045] 前述のようなメモリ・セルの状態を決定する行為は、読み取り動作と呼ばれる。一般に、メモリ・セルの読み取りに関与する電圧及び電流の大きさは、読み取り動作中にフローティング・ゲート上の電荷の追加又は削除を回避するためにメモリ・セルのプログラミング及び消去に使用される大きさよりも、かなり小さい。読み取り動作中の電圧がプログラム動作中よりも大幅に低いとしても、いくつかの電子にとっては、フローティング・ゲート誘電体１０８を介してフローティング・ゲート１１０内に注入される（図１を参照）のに十分なエネルギーを得ることは、依然として可能である。この意図的でない電荷注入がフローティング・ゲート・トランジスタ１００のしきい値電圧を増加させ、このプロセスは、いくつかの読み取り動作を介してメモリ・セルの状態を変化させるのに十分な電荷を注入することができる。この効果は、時には読み取り妨害エラーと呼ばれる。
[0046] フラッシュ・メモリ・デバイスは、典型的にはメモリ・セルのアレイを含む。メモリ・セルのアレイ６００の例が、図６に示されている。この例では、アレイ内のフローティング・ゲート・トランジスタは、それらのコントロール・ゲート（例えば６０１ａ、６０１ｂ、６０１ｃなど）が共通ノードを形成するように、相互接続される。その共通ノードはワード・ラインと呼ばれる。ワード・ラインの例は、図６では水平線６０２、６０４、及び６０６として示されている。
[0047] 各ワード・ラインは、コントロール・ゲートに電圧を印加することができる、ワード・ライン・ドライバ回路によって駆動され、その電圧の大きさは、これらのメモリ・セルがアドレス指定されているかどうか、及び、消去、プログラム、又は読み取り動作が実行されるかどうかに依存する。フラッシュ・メモリ・アレイは、典型的には多くのワード・ラインを含む。
[0048] 同様に、フラッシュ・メモリ・アレイでは、アレイ内のフローティング・ゲート・トランジスタの一部にとって、それらのドレイン（例えば６０７ａ、６０７ｂ、６０７ｃなど）が共通ノードを形成するように相互接続されることが一般的である。この共通ノードはビット・ラインと呼ばれる。例示のビット・ラインは、図６では垂直線６０８、６１０、及び６１２として示されている。
[0049] ビット・ライン・ドライバ回路はビット・ラインに電圧を印加することができ、その電圧の大きさは、ビット・ラインに接続されたメモリ・セルがアドレス指定されているかどうか、及び、消去、プログラム、又は読み取り動作が実行されるかどうかに依存する。フラッシュ・メモリ・アレイは、典型的には多くのビット・ラインを含む。
[0050] 前述の読み取り妨害エラーと同様に、アレイ内のメモリ・セルは、ワード・ライン及びビット・ラインの妨害エラーからも損害を被る。ワード・ライン及びビット・ラインの妨害エラーは、フラッシュ・メモリ・セルの端子を横切って、すなわちフローティング・ゲート・トランジスタの端子を横切って現れる電圧が、電子をフローティング・ゲートの外に、及び典型的にはドレイン内にトンネリングさせるものであるという点で、互いに同様である。このデータ劣化現象は、選択されていないが、消去動作用に選択された１つ又は複数のメモリ・セルとワード・ライン及び／又はビット・ラインを共有する、メモリ・セル内で発生する。典型的には、こうしたエラーは様々なリフレッシュ動作を用いて訂正されなければならない。
[0051] メモリ・アレイ６００内のセルの状態は、以下のように読み取ることができる。セル６１４の状態を読み取るためには、例えば、セル６１４のゲート６０１ｄに電圧を供給するために、大きな正電圧（例えば４．８Ｖ）がワード・ライン６０２に印加される。次いで、接地電圧（０Ｖ）をビット・ライン６１６に印加することが可能であり、ドレイン電圧（例えば１．２Ｖ）をビット・ライン６１８に印加することが可能である。次いで、ビット・ライン６１８内を流れる電流を基準と比較することによって、セル６１４の状態が決定される。ビット・ライン及びワード・ラインの妨害エラーは、ワード・ライン６０２並びにビット・ライン６１６及び６１８に接続された６１４以外のセルで発生する可能性がある。
[0052] メモリ・セル（例えばアレイ６００内の６１４）は、図５を参照しながら考察したように、そのソース−ドレイン間電流又は電圧と基準のそれとを比較することによって読み取られる。基準の電圧又は電流は、技術的及び設計的な選好に応じて、メモリ・セル或いは固定された電圧又は電流ソースから構築可能な、より小さな基準アレイ構造から発生する。各読み取りタイプ動作は、メモリ・セルを横切る異なる電界を用いて定義可能であり、微調整のためにそれ自体の基準ソースを有することができる。
[0053] 図７は、実施形態に従った、メモリ・アレイの要素の状態を決定するための例示のシステム構成７００を表す。システム７００は、メモリ・アレイ７０２、基準アレイ７０４、及びコンパレータ７０６を含む。メモリ・アレイからのビット・ラインのうちの１つ７０８が電流又は電圧をコンパレータ７０６に提供する。基準アレイの出力のうちの１つ７１０が、基準の電流又は電圧をコンパレータ７０６に提供する。図５を参照しながら考察したように、選択されたメモリ・セル（例えば図６のセル６１４）の状態は、コンパレータの結果７１２によって決定可能である。
[0054] 図８は、基準アレイ８０２、コンパレータ８０４、並びにビット・ライン８０８及び８１０に接続されたメモリ・セル８０６を有する、従来のシステム８００の例を示す。この例では、ビット・ライン８０８は、基準アレイ８０２によって供給される基準の電流又は電圧との比較において、メモリ・セル８０６の状態を決定するために、コンパレータ８０４に接続される。基準アレイ構造内の基準ソースは、異なるタイプの読み取り動作に使用され、従来、設計段階で固定位置に割り当てられる。基準アレイ８０２は、基準ユニットの行及び列で構成される構造を示し、読み取り動作中、ここから電圧基準又は電流基準としていくつかのセルを使用する。各読み取りタイプ動作に使用されるこれらの基準は設計段階で固定されるため、各々が事前に割り当てられたＸ［ｉ］及びＹ［ｊ］復号座標を有する。以下の例で説明するように、特定の動作が選択されるごとに同じ基準セルが選択される。
[0055] 基準セルの選択がいくつかの動作モードについて示されている。この例では、第１の動作モード（Ｍｏｄｅ＿１）について、制御信号Ｘ［０］、Ｙ［０］、及びＹ［４］を適用することによって、基準セル８１２（ｃｅｌｌ＿０）及び８１４（ｃｅｌｌ＿４）が選択される。セル８１２及び８１４からの出力は、コンパレータ８０４に供給される出力信号８１６として電流又は電圧を提供するために組み合わされる。この例では、回路８１８は基準セル８１２及び８１４からの出力を組み合わせ、トランジスタ８２０に提供される制御信号によってオンに切り替えられる。
[0056] 他の例では、第２の動作モード（Ｍｏｄｅ＿２）が示されている。この例では、単一の基準セル８２２（ｃｅｌｌ＿１８）が基準ソースとして使用される。これは、基準セル８２２を実行可能にするために制御信号Ｘ［１］、Ｙ［６］を適用することによって選択される。回路８２４は、出力信号８１６としてセル８２２からコンパレータへ出力を提供する。この例では、回路８２４は、制御信号によってオンに切り替えられるトランジスタ８２６を含む。
[0057] 他の例では、第３の動作モード（Ｍｏｄｅ＿３）が示されている。この例では、単一の基準セル８２８（ｃｅｌｌ＿３５）が基準ソースとして使用される。これは、基準セル８２８を実行可能にするために制御信号Ｘ［２］、Ｙ［１１］を適用することによって選択される。回路８３０は、出力信号８１６としてセル８２８からコンパレータへ出力を提供する。この例では、回路８３０は、制御信号によってオンに切り替えられるトランジスタ８３２を含む。
[0058] システム８００などの従来の設計には関連付けられた欠陥が存在する。前述のように、所与の動作（例えばＭｏｄｅ＿１、Ｍｏｄｅ＿２など）に使用される基準は設計段階で固定されるため、事前に割り当てられたＸ［ｉ］、Ｙ［ｊ］復号座標を有する。しかしながら一般に、歩留り損失及び性能低下につながる製造関連欠陥又は所与の事前に割り当てられたセルの非理想的挙動により、すべての基準セルが所望通りに実行する訳ではない。
[0059] 図９は、実施形態に従った、望ましい「理想的な」応答を有する基準セルに対する電流電圧関係９００を示す。縦軸９０２は、ソース−ドレイン間電流ＩＳＤに対する、横軸９０４によって表されるコントロール・ゲートに印加される電圧ＶＣＧをプロットする。典型的なターゲット電圧９１０から生じる典型的なターゲット電流９０６も示される。電圧に関する典型的な動作領域９１４から生じる、電流に関する典型的なターゲット動作領域９１２も示される。
[0060] 図１０は、理想的基準セルに関する電流電圧関係９００（鎖曲線）と、非理想的基準セルに関する電流電圧関係１００２（実曲線）との間の比較１０００を表す。縦軸１００４は、ソース−ドレイン間電流ＩＳＤに対する、横軸１００６によって表されるコントロール・ゲートに印加される電圧ＶＣＧをプロットする。非理想的セルに関する典型的なターゲット電圧１０１０から生じる典型的なターゲット電流１００８は、２つのセルについて同等であるが、印加される電圧の所与の領域１０１４についての非理想的基準セルに関する動作領域１０１２は、非理想的セルについて理想的セルに関するそれ９１２よりも大きい。
[0061] 製造欠陥及び非理想的セル挙動に関連付けられた問題を克服するために、フレキシブル（プログラマブル）基準セル選択を提供する実施形態が開示される。フレキシブル基準セル選択の概念が、デバイス性能を向上させ、製造関連歩留り損失を低減させるために導入される。開示された実施形態は、シリコンが受け取られた後に基準構造内のアクセス可能位置のいずれかから選択（プログラマブル選択）するのに十分フレキシブルな、復号スキームを実装する。
[0062] 図１１は、フレキシブルな基準セル選択が実装されるシステム１１００を示す。このシステムは、フレキシブル基準アレイ１１０２、コンパレータ１１０４、並びに、ビット・ライン１１０８及び１１１０に接続された少なくとも１つのメモリ・セル１１０６を含む。この例では、ビット・ライン１１０８がコンパレータ１１０４に接続され、基準アレイ１１０２によって供給される基準の電流又は電圧との比較において、メモリ・セル１１０６の状態を決定するために、コンパレータ１１０４への入力としてメモリ・セル１１０６から出力を提供する。基準信号は、トランジスタ１１１６によってオンに切り替え可能な回路１１１４を介して、基準アレイ１１０２から供給される。基準アレイ構造内の基準ソースは、異なるタイプの読み取り動作に対して使用される。基準アレイ１１０２は、基準ユニットの行及び列で構成される構造１１０３を示し、読み取り動作中、ここから電圧基準又は電流基準としていくつかのセルが使用される。
[0063] システム１１００は、様々な入力に基づいて様々な動作に必要なものとして１つ又は複数の基準セルを選択するために、制御信号Ｘ［ｉ］及びＹ［ｊ］を基準アレイ１１０３に提供する、フレキシブル・デコーダ１１１２を含む。実施形態において、フレキシブル・デコーダ１１１２は状態マシン及び／又はマイクロプロセッサと共に実装することができる。可能な入力は、例えばレジスタ設定１１１８、モード信号１１２０、温度情報１１２２、供給電圧情報１１２４、メモリ・サイクリング情報１１２６などを変更できる、任意の環境条件を含む。
[0064] システム１１００は、電圧又は電流を入力として提供する基準セルに関連して説明しているが、本発明はその例示の実施形態に限定されない。当業者であれば、本明細書で提供される教示に基づいて、システム１１００が、センサ・データ、光、又は任意の他のタイプの出力信号を含むがこれらに限定されない出力を提供する、任意のタイプの選択可能セルのアレイを含み得ることを理解されよう。
[0065] 図１２は、様々な実施形態に従った、フレキシブルなセル選択が実装される一般的なシステム１２００のブロック図を示す。図１１のシステム１１００はより一般的なシステム１２００の特定の例である。
[0066] システム１２００は、相互接続された基準ソースのアレイ１２０２、フレキシブル・デコーダ１２１４を含む。実施形態において、フレキシブル・デコーダ１２１４は、プログラム命令を記憶している持続性記憶媒体１２０４及びプロセッサ１２０６を含む。アレイ１２０２は、アレイ１２０２への選択信号１２０８を介して選択可能な複数のセルと共に構成される。選択信号１２０８の形式は、アレイ１２０２内のセルのタイプに依存する。例えばアレイ１２０２は、電流又は電圧の形で出力を提供するように構成された、基準ソースのアレイとすることができる。こうしたケースでは、選択信号１２０８は電流又は電圧であってよい。しかしながら実施形態によれば、アレイ１２０２は、センサ・データの形で出力を提供するセンサのアレイとすることができる。こうしたケースでは、選択信号１２０８は電気信号であってよい。実施形態において、アレイ１２０２は光の形で出力を提供する光ソースのアレイとすることができる。こうしたケースでは、選択信号１２０８は光信号であってよい。アレイ１２０２は、入力として選択信号１２０８を受信するように、及び対応する出力１２１０を提供するように、構成される。プロセッサ１２０６は、入力データ又は入力信号１２１２を受信し、入力データ又は入力信号１２１２に基づいて選択信号１２０８を生成し、選択信号１２０８を相互接続された基準ソースのアレイ１２０２に提供するために、記憶媒体１２０４上に記憶されたプログラム命令を実行するように構成される。次いで、選択信号１２０８は、アレイ１２０２にセルを選択させ、選択されたセルにそのそれぞれの出力を出力１２１０として提供させる。持続性記憶媒体１２０４は、プロセッサ１２０６及びアレイ１２０２の挙動がシステム１２００の所望の挙動に従って変更可能であるように、再構成可能及びプログラム可能である。
[0067] システム１１００及び１２００などの実施形態は、前述の問題に対する信頼できるソリューションを表す。追加のシステムの複雑さは最小限であり、既存の設計の再利用度は高い。シリコンが受け取られた後に、異なる検索アルゴリズムを実装することにより、技術的要件及び試験時間配分に基づいて、各読み取りタイプ動作に対する基準ユニットの選択を最適化することができる。
[0068] 図１１及び１２のシステム１１００及び１２００は、それぞれ、基準セル選択に関してフレキシブル／プログラマブルであるように構成及び配置される。各読み取りタイプ動作について最良の基準ユニットを選択するために、基準構造をスキャンするためのいくつかの異なるアルゴリズムが実装可能である。設計で、任意のアクティブ動作に対して必要なすべての基準セルに関するデフォルト位置を割り当てることができる。しかしながら、いったん特徴付けられると、基準構造内での位置依存性により、選択される動作に関していくつかのセルは他のセルよりも良好に動作する可能性がある。本明細書で開示されるプログラマブルな、したがってフレキシブルな復号方法は、各読み取りタイプ動作にとって最良のセルを選択及び専用化することができる。この概念が、各メモリ・デバイスに対して非常に強力な基準微調整のツールを提供する。したがって、Ｖｔ分散の標準偏差は、大規模なサンプル・スペース間でより緊密になり、これがデバイス性能に直接影響を与える。
[0069] 図１３に示される例１３００は、１１００又は１２００などのシステムを使用する基準セル選択に対する、フレキシブルなプログラミング手法の使用を示す。ある読み取り動作に対して事前に定義されたあるデフォルトの基準セルを伴う基準アレイ１３０２を、製造業者から受け取ると想定してみる。様々な実施形態は、所期の目的に好適であるかどうかを判別するために様々なセルをテストする機能を提供する。これらのセルが予測通りに実行しない場合、１１００及び１２００などの実施形態は、様々な動作に必要とされる最良のセルを選択するように、基準セル・アレイを再プログラミングする方法を提供する。
[0070] 例えば、（図１３の基準アレイ１３０２内の）ｃｅｌｌ＿０が、製造業者によって「Ｍｏｄｅ＿１」読み取り動作に対する基準セルとして設定されたと想定してみる。したがってこのセルは、フレキシブル・デコーダ１１１２（図１１を参照のこと）内に記憶されたＸ［０］、Ｙ［０］の復号座標を有することになる。しかしながらｃｅｌｌ＿０は、特徴付けられた後、予測通りに挙動しないことが判明する場合がある。例えば、図１０の曲線１００２などの非理想的電流電圧関係を有するか、或いは、短絡として挙動する、又は何らかの他のタイプの欠陥を呈する可能性がある。この場合、この動作に対してデフォルトの基準セルを再定義することが望ましい。例えば特徴付けの後、ｃｅｌｌ＿１３が「Ｍｏｄｅ＿１」読み取り動作に好適な望ましい特性を有するものと発見されると想定してみる。１１００又は１２００などのシステムを使用して、フレキシブル・デコーダ１１１２を適切にプログラミングすることにより、「Ｍｏｄｅ＿１」基準セルを復号座標Ｘ［１］、Ｙ［１］を有するｃｅｌｌ＿１３として再割り当てすることが可能である。
[0071] この同じ例について、「Ｍｏｄｅ＿２」動作に対するデフォルトの基準セルが、（図１３の）復号座標Ｘ［０］、Ｙ［１１］を有するｃｅｌｌ＿１１であると想定し、更に、特徴付けの後、このセルが予測通りに挙動しないことを想定してみる。次に、ｃｅｌｌ＿３５が所期の「Ｍｏｄｅ＿２」動作に対して好適な特徴を有するものと発見されると想定してみる。１１００又は１２００などのシステムを使用して、（図１１の）フレキシブル・デコーダ１１１２を適切にプログラミングすることにより、「Ｍｏｄｅ＿２」基準セルを復号座標Ｘ［２］、Ｙ［１１］を有するｃｅｌｌ＿３５として再割り当てすることが可能である。上記の例は、１１００又は１２００などのシステムを使用する、フレキシブルな基準セル選択の一般的な原理を示している。当業者であれば、他の例が容易に明らかとなろう。
[0072] 図１４は、実施形態に従った、フレキシブル基準アレイのプログラミングの一般的な方法１４００を示すフローチャートである。図１３に関して上記で与えられた例は、図１４に示される一般的な方法の特定の例である。
[0073] 方法１４００のブロック１４１０で、入力が受信される。例えば入力は、図１２のフレキシブル・デコーダ１２１４などのフレキシブル・デコーダによって受信され得る。入力は、方法１４００の特定の実装に応じて、様々な形で受信され得、例えば入力は信号又はデータとして受信され得る。入力は、変更可能な任意の環境条件を含むことができる。例えば入力は、レジスタ設定、モード信号、温度情報、供給電圧情報、メモリ・サイクリング情報、又は、基準ソースの適切な選択に役立ち得る任意の他のタイプの情報を含むことができるが、これらに限定されない。
[0074] ブロック１４２０で、入力及び相互接続された基準ソースの基準アレイの１つ又は複数の特徴に基づいて、選択信号が生成される。実施形態において、選択信号は、図１２のフレキシブル・デコーダ１２１４などのフレキシブル・デコーダによって生成され得る。選択信号を使用して、基準アレイの１つ又は複数のセルを選択することができる。次いで、基準アレイのセル（すなわち基準ソース）を使用して、特定の基準の電圧又は電流を出力することができる。実施形態において、選択信号は、図１２の記憶媒体１２０４などの記憶媒体上に記憶された命令に基づいて、図１２のプロセッサ１２０６などのプロセッサによって、更に生成され得る。特に、選択信号は、相互接続された基準ソースのアレイの決定された特徴に基づいて生成され得る。例えば、相互接続された基準ソースのアレイ内のいくつかのセルが、他のセルよりも良好に実行する場合がある。こうしたケースでは、選択信号は、性能の低い他のセルよりも性能の良好なセルを優先するように生成され得る。他のケースでは、アレイ内のいくつかのセルが（例えば欠陥によって）損傷する可能性があり、選択信号はこれらのセルを選択しないように生成され得る。
[0075] ブロック１４３０で、選択信号は基準アレイに提供される。実施形態に従って、信号は、図１２のフレキシブル・デコーダ１２１４などのフレキシブル・デコーダによって、基準アレイに提供することができる。図１２の基準アレイ１２０２などの基準アレイに選択信号が提供されると、基準アレイ内の基準ソースを選択することができる。次いで、基準ソースは、基準アレイから特定の基準電圧又は基準電流を出力することができる。次いで、実施形態において、基準アレイからの基準出力を使用して、図１１のメモリ・セル１１０６などのメモリ・アレイ又はセル上で、様々な動作を実行することができる。特に、基準出力を使用して、読み取り、プログラミング／書き込み、及び消去を含むがこれらに限定されない、動作を実行することができる。
[0076] ブロック１４４０で、入力とそれらのそれぞれの出力電流又は電圧との間の関係を決定するために、複数の入力について受信１４１０、生成１４２０、及び提供１４３０が反復される。例えば前述のように、基準アレイ内のいくつかのセルに欠陥があるか、又は何らかの環境（例えばロケーション依存性）の下で他のセルよりも良好に実行する場合がある。こうしたケースでは、入力に基づいて出力が望ましくない可能性があるため、選択された基準ソースを特定入力用に調整することが必要とされる場合がある。
[0077] ブロック１４５０で、複数の入力とそれらのそれぞれの出力電流又は電圧との間の関係を変更するために、選択信号の生成を変更することができる。特定の入力に対する出力が望ましくないと決定された場合、フレキシブル・デコーダ１２１４などのフレキシブル・デコーダを、入力に基づいて異なる選択信号を生成するように構成することができる。実施形態において、フレキシブル・デコーダは、図１２のプロセッサ１２０６及び記憶媒体１２０４などのプロセッサ及び命令を記憶する記憶媒体を使用して実装することができる。こうしたケースでは、出力をそれらそれぞれの入力に基づいて調整する必要がある場合、異なる選択信号を生成させるように命令を修正することができる。
[0078] 図１５は、様々な実施形態に従った、基準の電流又は電圧を生成するために、フレキシブル基準アレイがプログラミングされた後にこれを使用する一般方法１５００を示すフローチャートである。
[0079] 方法１５００のブロック１５１０で、入力が受信される。例えば入力は、図１２のフレキシブル・デコーダ１２１４などのフレキシブル・デコーダによって受信され得る。入力は、方法１５００の特定の実装に応じて、様々な形で受信され得、例えば入力は信号又はデータとして受信され得る。入力は、変更可能な任意の環境条件を含む。例えば入力は、レジスタ設定、モード信号、温度情報、供給電圧情報、メモリ・サイクリング情報、又は、基準ソースの適切な選択に役立ち得る任意の他のタイプの情報を含むことができるが、これらに限定されない。
[0080] ブロック１５２０で、入力及び相互接続された基準ソースの基準アレイの１つ又は複数の特徴に基づいて、選択信号が生成される。実施形態に従って、選択信号は、図１２のフレキシブル・デコーダ１２１４などのフレキシブル・デコーダによって生成され得る。選択信号を使用して、基準アレイの１つ又は複数のセルを選択することができる。次いで、基準アレイのセル（すなわち基準ソース）を使用して、特定の基準の電圧又は電流を出力することができる。実施形態において、選択信号は、図１２の記憶媒体１２０４などの記憶媒体上に記憶された命令に基づいて、図１２のプロセッサ１２０６などのプロセッサによって、更に生成され得る。特に、選択信号は、相互接続された基準ソースのアレイの決定された特徴に基づいて生成され得る。例えば、相互接続された基準ソースのアレイ内のいくつかのセルが、他のセルよりも良好に実行する場合がある。こうしたケースでは、選択信号は、性能の低い他のセルよりも性能の良好なセルを優先するように生成され得る。他のケースでは、アレイ内のいくつかのセルが（例えば欠陥によって）損傷する可能性があり、選択信号はこれらのセルを選択しないように生成され得る。
[0081] ブロック１５３０で、選択信号は基準アレイに提供される。実施形態に従って、信号は、図１２のフレキシブル・デコーダ１２１４などのフレキシブル・デコーダによって、基準アレイに提供することができる。図１２の基準アレイ１２０２などの基準アレイに選択信号が提供されると、基準アレイ内の基準ソースを選択することができる。次いで、基準ソースは、基準アレイから特定の基準電圧又は基準電流を出力することができる。次いで、実施形態において、基準アレイからの基準出力を使用して、図１１のメモリ・セル１１０６などのメモリ・アレイ又はセル上で、様々な動作を実行することができる。特に、基準出力を使用して、読み取り、プログラミング／書き込み、及び消去を含むがこれらに限定されない、動作を実行することができる。
[0082] 方法１５００は、出力として電圧又は電流を提供する基準セルを参照しながら説明しているが、本発明はその例示の実施形態に限定されない。当業者であれば、本明細書に提供される教示に基づいて、方法１５００が、センサ・データ、光、又は任意の他のタイプの出力信号を含むがこれらに限定されない出力を提供する、任意のタイプの選択可能セルのアレイを含み得ることを理解されよう。
[0083] 本発明の様々な態様は、ソフトウェア、ファームウェア、ハードウェア、又はそれらの組み合わせによって実装可能である。図１６は、本発明の実施形態又はその一部がコンピュータ可読コードとして実装可能な、例示のコンピュータ・システム１６００を示す。例えば、図１４の１４００及び図１５の１５００のフローチャートによって示される方法は、システム１６００で実装可能である。本発明の様々な実施形態は、この例示のコンピュータ・システム１６００に関して説明されている。当業者がこの説明を読めば、他のコンピュータ・システム及び／又はコンピュータ・アーキテクチャを使用してどのように本発明の実施形態を実施するかが明らかとなろう。
[0084] コンピュータ・システム１６００は、プロセッサ１６０４などの１つ又は複数プロセッサを含む。プロセッサ１６０４は、特定用途向け又は汎用のプロセッサとすることができる。プロセッサ１６０４は通信インフラストラクチャ１６０６（例えばバス又はネットワーク）に接続される。
[0085] コンピュータ・システム１６００はメイン・メモリ１６０８、好ましくはランダム・アクセス・メモリ（ＲＡＭ）も含み、２次メモリ１６１０も含むことができる。２次メモリ１６１０は、例えばハード・ディスク・ドライブ１６１２、取り外し可能記憶ドライブ１６１４、及び／又はメモリ・スティックを含むことができる。取り外し可能記憶ドライブ１６１４は、フロッピィ・ディスク・ドライブ、磁気テープ・ドライブ、光ディスク・ドライブ、フラッシュ・メモリなどを含むことができる。取り外し可能記憶ドライブ１６１４は、既知の方法で、取り外し可能記憶ユニット１６１８からの読み取り及び／又は取り外し可能記憶ユニット１６１８への書き込みを行う。取り外し可能記憶ユニット１６１８は、取り外し可能記憶ドライブ１６１４によって読み取り及び書き込みが行われる、フロッピィ・ディスク、磁気テープ、光ディスクなどを含むことができる。当業者であれば理解されるように、取り外し可能記憶ユニット１６１８は、内部にコンピュータ・ソフトウェア及び／又はデータが記憶されたコンピュータ使用可能記憶媒体を含む。
[0086] 代替の実装では、２次メモリ１６１０は、コンピュータ・プログラム又は他の命令をコンピュータ・システム１６００内にロードすることが可能な他の同様の手段を含むことができる。こうした手段は、例えば取り外し可能記憶ユニット１６２２及びインターフェース１６２０を含むことができる。こうした手段の例は、（ビデオ・ゲーム・デバイスで見られる）プログラム・カートリッジ及びカートリッジ・インターフェース、取り外し可能メモリ・チップ（ＥＰＲＯＭ又はＰＲＯＭなど）及び関連するソケット、並びに、取り外し可能記憶ユニット１６２２からコンピュータ・システム１６００にソフトウェア及びデータを転送することが可能な他の取り外し可能記憶ユニット１６２２及びインターフェース１６２０を、含むことができる。
[0087] コンピュータ・システム１６００は、通信インターフェース１６２４を含むこともできる。通信インターフェース１６２４は、コンピュータ・システム１６００と外部デバイスとの間でソフトウェア及びデータを転送することができる。通信インターフェース１６２４は、モデム、ネットワーク・インターフェース（イーサネット・カードなど）、通信ポート、ＰＣＭＣＩＡスロット及びカードなどを含むことができる。通信インターフェース１６２４を介して転送されるソフトウェア及びデータは、通信インターフェース１６２４による受信が可能な、電子、電磁、光、又はその他の信号であり得る信号形態である。これらの信号は、通信経路１６２６を介して通信インターフェース１６２４に提供される。通信経路１６２６は信号を搬送し、ワイヤ又はケーブル、光ファイバ、電話線、携帯電話リンク、ＲＦリンク、又は他の通信チャネルを使用して実装可能である。
[0088] 本書において、「コンピュータ・プログラム媒体」及び「コンピュータ使用可能媒体」という用語は、一般に、取り外し可能記憶ユニット１６１８、取り外し可能記憶ユニット１６２２、及びハード・ディスク・ドライブ１６１２にインストールされたハード・ディスクなどの、媒体を言い表すために使用される。通信経路１６２６を介して搬送される信号は、本明細書で説明する論理も具備することができる。コンピュータ・プログラム媒体及びコンピュータ使用可能媒体は、メモリ半導体（例えばＤＲＡＭなど）とすることが可能な、メイン・メモリ１６０８及び２次メモリ１６１０などのメモリを指すこともできる。これらのコンピュータ・プログラム製品は、ソフトウェアをコンピュータ・システム１６００に提供するための手段である。
[0089] コンピュータ・プログラム（コンピュータ制御論理とも呼ばれる）は、メイン・メモリ１６０８及び／又は２次メモリ１６１０に記憶される。コンピュータ・プログラムは、通信インターフェース１６２４を介しても受信可能である。こうしたコンピュータ・プログラムは、実行された時に、本明細書で考察するようにコンピュータ・システム１６００が本発明を実装できるようにするものである。特にコンピュータ・プログラムは、実行された時に、前述の図２の２００及び図３の３００のフローチャートによって示される方法のステップなどの本発明のプロセスを、プロセッサ１６０４が実装できるようにするものである。したがってこうしたコンピュータ・プログラムは、コンピュータ・システム１６００のコントローラを表す。本発明がソフトウェアを使用して実装される場合、ソフトウェアはコンピュータ・プログラム製品内に記憶し、取り外し可能記憶ドライブ１６１４、インターフェース１６２０、ハード・ドライブ１６１２、又は通信インターフェース１６２４を使用して、コンピュータ・システム１６００にロードすることができる。
[0090] 本発明の実施形態は、任意のコンピュータ使用可能媒体上に記憶されたソフトウェアを含むコンピュータ・プログラム製品も対象とする。こうしたソフトウェアは、１つ又は複数のデータ処理デバイス内で実行された時に、本明細書で説明するようにデータ処理デバイスを動作させる。本発明の実施形態は、現在知られているか又は将来の任意のコンピュータ使用可能又は可読媒体を使用する。コンピュータ使用可能媒体の例は、１次記憶デバイス（例えば任意のタイプのランダム・アクセス・メモリ）、２次記憶デバイス（例えばハード・ドライブ、フロッピィ・ディスク、ＣＤ ＲＯＭ、ＺＩＰディスク、テープ、磁気記憶デバイス、光記憶デバイス、ＭＥＭ、ナノテクノロジー記憶デバイスなど）、及び通信媒体（例えば、ワイヤード及びワイヤレスの通信ネットワーク、ローカル・エリア・ネットワーク、ワイド・エリア・ネットワーク、イントラネットなど）を含むが、これらに限定されない。
[0091] 発明を実施するための形態のセクションは、特許請求の範囲を解釈するために使用されることを意図しているが、発明の概要及び要約書のセクションはこれを意図していない。発明の概要及び要約書のセクションは、発明者等によって企図される本発明の例示の実施形態のうちのすべてではなく１つ又は複数を示している可能性があるため、本発明及び添付の特許請求の範囲を限定することは決して意図していない。
[0092] 以上、本発明の実施形態について、指定された機能の実装及びそれらの関係を示す機能構築ブロックを用いて説明してきた。これらの機能構築ブロックの境界は、説明の便宜上、自由裁量で画定されたものである。指定された機能及びそれらの関係が適切に実行される限り、代替の境界を画定することができる。
[0093] 特定の実施形態の前述の説明は、他者が当技術分野内の知識を適用することによって、過度の実験なしに、本発明の一般的な概念を逸脱することなく、こうした特定の実施形態の様々な適用を容易に修正及び／又は適合することが可能な、本発明の一般的な性質を完全に明らかにするものである。したがってこうした適合及び修正は、本明細書で提示される教示及び助言に基づいて、開示された実施形態の意味及び等価物の範囲内にあるものと意図される。本明細書における表現又は用語は限定ではなく説明のためのものであるため、本明細書の用語又は表現は教示及び助言に鑑みて当業者によって解釈されるものであることを理解されよう。
[0094] 本発明の幅及び範囲は、前述の例示の実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲及びそれらの等価物に従ってのみ定義されるべきである。

Claims (22)

  1. 相互接続されたセルのアレイであって、
    選択信号を入力として受信すること、
    前記選択信号に基づいてセルを選択すること、及び、
    前記選択されたセルに基づいて出力を提供すること、
    を、実行するように構成された、相互接続されたセルのアレイと、
    何れかの前記入力と何れかの前記選択信号を関係付けるプログラム命令を記憶しているメモリを備えるフレキシブル・デコーダであって、
    入力を受信すること、
    前記プログラム命令を実行することにより、前記入力及び前記相互接続されたセルのアレイの１つ又は複数の特徴に基づいて、前記選択信号を決定すること、及び、
    前記選択信号を前記相互接続されたセルのアレイに提供すること、
    を、実行するように構成された、フレキシブル・デコーダと、
    を備える、システム。
  2. 前記相互接続されたセルのアレイは基準ソースの基準アレイを含み、
    前記出力は基準の電流又は電圧である、
    請求項１に記載のシステム。
  3. 前記相互接続されたセルのアレイはセンサ・セルのアレイを含み、
    前記出力はセンサ・セルから出力される、
    請求項１に記載のシステム。
  4. プログラム命令及びプロセッサは、検出可能な環境条件の形で入力を受信するように構成される、請求項１に記載のシステム。
  5. 相互接続されたメモリ・セルのメモリ・アレイと、
    少なくとも１つのコンパレータであって、
    前記基準アレイからの信号及び前記メモリ・アレイからの信号を受信すること、及び、
    前記基準アレイからの信号と前記メモリ・アレイからの信号を比較することによって、少なくとも１つのメモリ・セルの状態を決定すること、
    を、実行するように構成された、少なくとも１つのコンパレータと、
    を更に備える、請求項２に記載のシステム。
  6. 前記フレキシブル・デコーダは、
    読み取り、プログラミング／書き込み、及び消去のうちの少なくとも１つの動作を、前記メモリ・アレイ上で実行するように、前記メモリ・アレイ及び前記基準アレイに信号を提供するように更に構成される、
    請求項５に記載のシステム。
  7. 前記フレキシブル・デコーダは、
    検出可能な環境条件の形で入力を受信すること、及び、
    読み取り、プログラミング／書き込み、及び消去のうちの少なくとも１つの動作を、前記受信した入力に基づいて前記メモリ・アレイ上で実行すること、
    を、実行するように更に構成される、請求項５に記載のシステム。
  8. 前記フレキシブル・デコーダは、
    エラーを検出するために前記メモリ・アレイの定期的な監視を実行すること、及び、
    エラーを訂正するためにリフレッシュ動作を実行すること、
    を、実行するように更に構成される、請求項５に記載のシステム。
  9. 入力を受信すること、
    前記入力及び相互接続された基準ソースの基準アレイの１つ又は複数の特徴に基づいて、選択信号を生成すること、
    何れかの前記入力と何れかの前記選択信号を関係付ける一つ以上のプログラム命令において、生成された選択信号を前記入力と関係付けることと、
    前記選択信号を前記基準アレイに提供することであって、前記基準アレイは、前記選択信号に対応する出力として基準の電流又は電圧を提供する、提供すること、
    前記入力とそれらのそれぞれの出力の電流又は電圧との間の関係を決定するために、複数の入力について、前記受信、生成、及び提供のステップを反復すること、及び、
    前記複数の入力とそれらのそれぞれの出力の電流又は電圧との間の前記関係を変更するために、前記選択信号の生成を変更すること、
    を含む、基準アレイを条件付けする方法。
  10. 検出可能な環境条件の形で入力を受信することを更に含む、請求項７に記載の方法。
  11. 入力を受信すること、
    前記入力及び相互接続された基準ソースの基準アレイの１つ又は複数の特徴に基づいて、何れかの前記入力と何れかの選択信号を関係付けるプログラム命令を実行することにより、選択信号を生成すること、及び、
    前記選択信号を前記基準アレイに提供することであって、前記基準アレイは、前記選択信号に対応する出力として基準の電流又は電圧を提供する、提供すること、
    を含む、方法。
  12. 検出可能な環境条件の形で入力を受信することを更に含む、請求項１１に記載の方法。
  13. 入力信号を生成し、相互接続されたメモリ・セルのメモリ・アレイに提供すること、
    前記メモリ・アレイから出力信号を受信すること、及び、
    前記基準アレイからの前記出力信号と前記基準アレイからの前記基準の電流又は電圧とを比較することによって、少なくとも１つのメモリ・セルの状態を決定すること、
    を更に含む、請求項１１に記載の方法。
  14. 読み取り、プログラミング／書き込み、及び消去のうちの少なくとも１つの動作を、前記メモリ・アレイ上で実行するように、前記メモリ・アレイ及び前記基準アレイに信号を提供すること、
    を更に含む、請求項１３に記載の方法。
  15. 検出可能な環境条件の形で入力を受信すること、及び、
    読み取り、プログラミング／書き込み、及び消去のうちの１つの動作を、前記受信した入力に基づいて前記メモリ・アレイ上で実行すること、
    を更に含む、請求項１３に記載の方法。
  16. エラーを検出するために前記メモリ・アレイの定期的な監視を実行すること、及び、
    エラーを訂正するためにリフレッシュ動作を実行すること、
    を更に含む、請求項１３に記載の方法。
  17. プロセッサによって実行された時に前記プロセッサに動作を実行させる、プログラム命令を記憶している持続性コンピュータ可読記憶媒体であって、前記動作は、
    入力を受信すること、
    前記入力及び相互接続された基準ソースの基準アレイの１つ又は複数の特徴に基づいて、何れかの前記入力と何れかの選択信号を関係付けるプログラム命令を実行することにより、選択信号を生成すること、及び、
    基準の電流又は電圧を出力としてアレイに提供させるために、前記選択信号を相互接続された基準ソースの基準アレイに提供すること、
    を含む、持続性コンピュータ可読記憶媒体。
  18. 前記動作は、
    検出可能な環境条件の形で入力を受信すること、
    を更に含む、請求項１７に記載のコンピュータ可読記憶媒体。
  19. 前記動作は、
    入力信号を生成し、相互接続されたメモリ・セルのメモリ・アレイに提供すること、
    前記メモリ・アレイから出力信号を受信すること、及び、
    前記基準アレイからの前記出力信号と前記基準アレイからの前記基準の電流又は電圧とを比較することによって、少なくとも１つのメモリ・セルの状態を決定すること、
    を更に含む、請求項１７に記載のコンピュータ可読記憶媒体。
  20. 前記動作は、
    読み取り、プログラミング／書き込み、及び消去のうちの少なくとも１つの動作を、メモリ・アレイ上で実行するように、前記メモリ・アレイ及び前記基準アレイに信号を提供すること、
    を更に含む、請求項１７に記載のコンピュータ可読記憶媒体。
  21. 前記動作は、
    検出可能な環境条件の形で入力を受信すること、及び、
    読み取り、プログラミング／書き込み、及び消去のうちの少なくとも１つの動作を、前記受信した入力に基づいて前記メモリ・アレイ上で実行すること、
    を更に含む、請求項１９に記載のコンピュータ可読記憶媒体。
  22. 前記動作は、
    エラーを検出するために前記メモリ・アレイの定期的な監視を実行すること、及び、
    エラーを訂正するためにリフレッシュ動作を実行すること、
    を更に含む、請求項１９に記載のコンピュータ可読記憶媒体。
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