JP6259801B2 - 半導体装置 - Google Patents

Description

本発明は、半導体回路、半導体回路を複数有する回路、回路の駆動方法、及び回路を用い
た半導体装置に関する。

近年、情報化社会はますます発達し、パーソナルコンピュータ、携帯電話等に対して、高
速化、大容量化、小型化、軽量化等の要求が高まっている。このような時代の流れで、大
規模集積回路（ＬＳＩ：Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）や中央演算
処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）は、高集積化、
動作速度の高速化、低消費電力化が求められている。

ＬＳＩやＣＰＵなどの集積回路は、回路基板やプリント配線板に実装され様々な電子機器
の部品の一つとして用いられている。

回路を用いた電子機器は、動作時の消費電力だけでなく待機時の消費電力も重要視されて
いる。特に携帯型の電子機器はバッテリーを電源としており、限られた電力量の中で使用
可能時間が制限される。また、車載の電子機器は待機時の消費電力が大きいと、バッテリ
ーの寿命の低下を招く恐れがある。また、電気自動車においては車載の電子機器のリーク
電流に起因して一定の充電量あたりの走行距離が短縮してしまう。

回路の待機時の消費電力を低減するには、回路が有する半導体回路が演算を行っていない
状態で電源を切るのが効果的である。例えば回路と同一のチップ上に電源遮断器を設け、
電源遮断器により選択的に回路を休止状態に移行させて電力消費を抑える方法（特許文献
１参照）などが知られている。

ただし、回路に含まれる半導体回路が揮発性である場合、回路の電源を切ると、半導体回
路内で処理途中のデータが消失してしまう。このような課題を解決する方法として、回路
とは別に、電源を切っていてもデータの保持が可能な記憶回路部を設け、記憶回路部にデ
ータを保持させてから電源を切る技術が開示されている（特許文献２、３参照）。特許文
献２に示す回路は、回路の休止時に、不揮発性の記憶回路部にデータを保持させるため、
休止時には回路に電力を供給する必要がなく、消費電力を低減できる。

米国特許出願公開第２００３／０５２７３０号明細書 国際公開第２００９／１０７４０８号 米国特許出願公開第２００４／１０５３０２号明細書

上記した方法で回路のデータを保持するためには、回路内にデータを保持するために備え
ている順序論理回路（例えばフリップフロップ（ＦＦ）等）に格納されているデータを不
揮発性の記憶回路部に移し、当該回路にデータを保持させる。

しかしながら、無数のＦＦを含む巨大な回路等の場合、無数のＦＦが保持する大量のデー
タを記憶回路部に書き込む必要がある。そのため、記憶回路部を回路とは別に設ける構成
とした場合、大量のデータを限られた数の信号線を介して移動するため、回路から記憶回
路部への書き込みに時間がかかり、速やかに休止状態に移行することができない。その結
果、回路を頻繁に休止することができないため消費電力の低減効果が少なくなってしまう
。

また、復帰動作時に記憶回路部から休止前のデータを読み出し、回路の各ＦＦにそのデー
タを格納する動作も時間がかかり、休止状態から高速に復帰することは困難である。

本発明はこのような技術的背景のもとでなされたものである。したがって本発明は、速や
かに休止状態への移行及び休止状態からの復帰ができる回路を提供することを課題の一と
する。動作速度を低下させずに消費電力を低減させることができる回路を提供することを
課題の一とする。または、該回路の駆動方法を提供することを課題の一とする。

そこで、本発明者らは回路が備えるＦＦ単位でデータの保存を行う。ＦＦは１ｂｉｔのデ
ータを保持する順序論理回路である。そのため、ＦＦ毎にデータを保存することで、無数
のＦＦを含む巨大な回路等の場合でも、複数のＦＦのそれぞれが１ｂｉｔ毎にデータを移
せばよく、１ｂｉｔのデータを移動する時間のみで無数のＦＦのデータを移すことができ
、速やかに休止状態へ移行することができる。

具体的には、高速に動作するＦＦ（本明細書においては揮発性ＦＦという）毎に、揮発性
ＦＦの動作状態を記憶するためのＦＦであり、電力の供給が停止してもデータを保持でき
るＦＦ（本明細書においては不揮発性ＦＦという）を電気的に接続する構成とする。

動作時には高速に動作する揮発性ＦＦを用い、待機時に際し、揮発性ＦＦから不揮発性Ｆ
Ｆにデータを移動し、その後電力の供給を停止して休止状態へ移行する。揮発性ＦＦ毎に
不揮発性ＦＦが設けられているため、移動するデータが小さく、短時間でデータを移動で
きる。

また、復帰時も、それぞれのＦＦが１ｂｉｔのデータを移動することによって揮発性ＦＦ
のデータが復元できるので、速やかに演算を再開することができる。さらに、不揮発性Ｆ
Ｆからのデータの出力がクロック入力で制御され、不揮発性ＦＦと揮発性ＦＦが同期して
いるため、不揮発性ＦＦから揮発性ＦＦに確実にデータを移動することができる。

また、動作状態から、休止状態への移行及び休止状態から動作状態への復帰が速やかに行
えるため、頻繁に休止状態へと移行することが可能となり、消費電力を低減できるという
効果を奏する。

すなわち、本発明の一態様は、第１のフリップフロップと、不揮発性の記憶回路を有する
第２のフリップフロップと、を有し、電力が供給されている動作状態において第１のフリ
ップフロップがデータを保持し、電力の供給が停止している休止状態において、第２のフ
リップフロップがデータを保持し、動作状態から休止状態への移行に際して、第１のフリ
ップフロップから第２のフリップフロップへデータを移し、休止状態から動作状態への復
帰に際し、第２のフリップフロップから第１のフリップフロップへデータを移動する回路
である。

また、本発明の一態様は、第１のフリップフロップと、不揮発性の記憶回路を備えた第２
のフリップフロップと、を有し、第１のフリップフロップ及び第２のフリップフロップに
対する電力の供給が停止される休止状態前に、第１のフリップフロップに保持されたデー
タを第２のフリップフロップに移動し、休止状態において、第２のフリップフロップによ
って該データが保持され、休止状態後に、第２のフリップフロップによって第１のフリッ
プフロップの該データが復元される回路である。

また、本発明の一態様は第２のフリップフロップの出力データが入力され、入力されたデ
ータのいずれか一を選択的に出力する選択回路を有し、選択回路の出力データは、第１の
フリップフロップに入力され、第１のフリップフロップの出力データは第２のフリップフ
ロップに入力される回路である。

上記本発明の一態様によれば、該回路は、第１のフリップフロップ毎に、休止状態におい
てもデータを保持する不揮発性の第２のフリップフロップが設けられているため、休止状
態への移行時において、大量のデータを限られた数の信号線を介して移動するのではなく
、第１のフリップフロップ毎に、不揮発性の第２のフリップフロップにデータを移動すれ
ばよく、短時間でデータの移動が完了し、速やかに休止状態へと移行することができる。

休止状態へ速やかに移行できると、頻繁に休止状態への移行が可能となるため、消費電力
を低減することができる。

また、通常動作時には汎用の第１のフリップフロップを用いることができるため、使用で
きる材料等に制限が少なく、フリップフロップを高速で動作させることが可能な材料等も
選択できるため、動作速度を低下させることなく消費電力を低減できる。

また、本発明の一態様は、第２のフリップフロップは、半導体層に酸化物半導体を有する
トランジスタ及び保持容量を備える記憶回路と、演算部と、を有し、記憶回路は、半導体
層に酸化物半導体を有するトランジスタの第１の電極に前記第１のフリップフロップの出
力データが入力され、半導体層に酸化物半導体を有するトランジスタの第２の電極は前記
保持容量の第１の電極と電気的に接続され、保持容量の第２の電極は接地され、保持容量
の第１の電極と半導体層に酸化物半導体を有するトランジスタの第２の電極はデータを保
持するノードを構成し、演算部は論理回路を有し、論理回路がノードに電気的に接続する
ゲート電極を備えたトランジスタを有し、前記ノードによって保持されたデータに基づい
て動作を行う回路である。

上記本発明の一態様によれば、第２のフリップフロップはオフ電流が低減された酸化物半
導体を用いたトランジスタと保持容量を用いて記憶回路を構成する。オフ電流が低減され
たトランジスタを介して保持容量にデータを保持する構成を備えるため、電力の供給を停
止してもデータの保持を行える不揮発性のフリップフロップを実現できる。不揮発性のフ
リップフロップを有することで、半導体回路を短時間で休止状態へ移行させることが可能
になるため、頻繁に休止状態へ移行でき、消費電力を低減することができる。

また、本発明の一態様は、半導体層に酸化物半導体を有するトランジスタと、第１のフリ
ップフロップ、第２のフリップフロップの演算部、または第２のフリップフロップが有す
る保持容量と、が積層している回路である。したがって、第１のフリップフロップに加え
て、記憶回路を有する第２のフリップフロップを設けても、回路面積を増大させることが
なく、高集積化が可能である。

また、本発明の一態様は、該回路を用いた半導体装置である。

また、本発明の一態様は、第１の期間において、第１のフリップフロップが第１のデータ
を格納し、第１の期間後の、第２の期間において、第１のフリップフロップが第１のデー
タを出力し、第２のフリップフロップに第１のデータを格納し、第２の期間後の、第３の
期間において、回路への電力の供給を停止し、第３の期間後の、第４の期間において、回
路への電力の供給を再開し、第２のフリップフロップに格納された第１のデータを出力し
、第４の期間後の、第５の期間において、第１のフリップフロップが第１のデータを格納
し、第５の期間後の、第６の期間において、第１のフリップフロップが第２のデータを格
納する、回路の駆動方法である。

また、本発明の一態様は、第２のフリップフロップの出力データが入力され、入力された
データのいずれか一を選択的に出力する選択回路を有し、第１の期間において、選択回路
から第１のデータを出力し、第１のフリップフロップが第１のデータを格納し、第１の期
間後の、第２の期間において、第１のフリップフロップが第１のデータを出力し、第２の
フリップフロップに第１のデータを格納し、第２の期間後の、第３の期間において、回路
への電力の供給を停止し、第３の期間後の、第４の期間において、回路への電力の供給を
再開し、第２のフリップフロップに格納された第１のデータを選択回路に出力し、第４の
期間後の、第５の期間において、選択回路から第１のデータを第１のフリップフロップに
出力し、第１のフリップフロップが第１のデータを格納し、第５の期間後の、第６の期間
において、選択回路から第２のデータを出力する、回路の駆動方法である。

本明細書中において、論理回路とはＡＮＤ回路や、ＮＯＴ回路等をはじめとする論理演算
を行う回路のことである。論理演算回路とも呼ぶ。また、本明細書中では、論理回路をい
くつか組み合わせた回路も総称して論理回路と呼ぶことがある。

本明細書中において、フリップフロップ（ＦＦ）とは制御信号に応じて、１ｂｉｔの入力
データの格納または出力を行う順序論理回路のことである。ＦＦはいくつかの論理回路を
組み合わせて構成することができる。

本明細書中において、半導体回路とは、複数の論理回路、順序論理回路、記憶回路等を組
み合わせた回路のことである。

また、本明細書において、第１、第２として付される序数詞は便宜上用いるものであり、
工程順または積層順等の特定の順序を示すものではない。また、発明を特定するための事
項として固有の名称を示すものではない。

また、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう
。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されるこ
とがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、あ
る一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として
用いる場合がある。

本発明によれば、速やかに休止状態への移行及び休止状態からの復帰ができる回路を提供
できる。動作速度を低下させずに消費電力を低減させることができる回路を提供できる。
または、該回路の駆動方法を提供できる。

本発明の一態様の半導体回路を示す図。 本発明の一態様の不揮発性ＦＦの回路図。 本発明の一態様の揮発性ＦＦの回路図。 本発明の一態様の半導体回路の動作を示すタイミングチャート。 本発明の一態様の半導体回路の断面図、上面図、及び回路図。 本発明の一態様の半導体回路の作製方法を示した図。 本発明の一態様の半導体回路の作製方法を示した図。 本発明の一態様の半導体回路の作製方法を示した図。 本発明の一態様の半導体回路の作製方法を示した図。 本発明の一態様の半導体装置を示した図。

実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定
されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更
しうることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態
の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成におい
て、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い
、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態では、本発明の一態様の回路に用いる半導体回路について説明する。本発明
の一態様の回路は、本実施の形態に示す半導体回路を複数有する。図１に本実施の形態の
半導体回路を示す。

図１に示す半導体回路は不揮発性ＦＦ１０１、揮発性ＦＦ１０３、選択回路１０５、イン
バータ回路１０７、ＮＡＮＤ回路１０９を有する。半導体回路には、第１の制御信号（Ｏ
Ｓ―ＲＤ）、第２の制御信号（ＯＳ―ＷＥ）、クロック信号（ＣＬＫ）、外部入力データ
（ＩＮ）、が入力され、外部出力データ（ＯＵＴ）を半導体回路から出力する。

不揮発性ＦＦ１０１は入力端子（Ｄ１）、出力端子（Ｑ１）、及びクロック入力端子（ｃ
ｋ１）を有している。不揮発性ＦＦ１０１の出力端子（Ｑ１）は選択回路１０５の一方の
入力端子と電気的に接続し、不揮発性ＦＦ１０１の入力端子（Ｄ１）は揮発性ＦＦ１０３
の出力端子（Ｑ２）と電気的に接続し、不揮発性ＦＦ１０１のクロック入力端子（ｃｋ１
）には第２の制御信号（ＯＳ―ＷＥ）が入力される。不揮発性ＦＦ１０１はクロック入力
端子（ｃｋ１）にＨレベルの信号が入力されたとき、入力端子（Ｄ１）に入力されている
データを格納し、クロック入力端子（ｃｋ１）にＬレベルの信号が入力されたときに格納
されたデータを出力端子（Ｑ１）から出力する。不揮発性ＦＦ１０１は電力の供給を停止
してもデータの保持を行うことができる記憶回路を有するＦＦである。

なお、ＦＦの入力端子とはＦＦに格納されるデータが入力される配線を指し、ＦＦの出力
端子とはＦＦからデータを出力する配線を指す。ＦＦのクロック入力端子とは、ＦＦの動
作をデータの格納から出力、またはデータの出力から格納へと切り替える信号が入力され
る配線を指す。

また、不揮発性ＦＦ１０１はリセット信号入力端子を有していても良い。リセット信号入
力端子にリセット信号が入力されることで、クロックとは同期しない任意のタイミングで
、ＦＦの内部状態をリセットすることができる。

不揮発性ＦＦ１０１に用いる回路は具体的に、図２に示すような回路で構成できる。なお
、不揮発性ＦＦの具体的な回路構成及び動作については実施の形態２で詳細を述べる。

揮発性ＦＦ１０３は入力端子（Ｄ２）、出力端子（Ｑ２）とクロック入力端子（ｃｋ２）
を有している。揮発性ＦＦ１０３の出力端子（Ｑ２）は不揮発性ＦＦ１０１の入力端子（
Ｄ１）及び半導体回路の出力端子と電気的に接続している。揮発性ＦＦ１０３の入力端子
（Ｄ２）は選択回路１０５の出力端子と電気的に接続している。揮発性ＦＦ１０３のクロ
ック入力端子（ｃｋ２）にはＮＡＮＤ回路１０９の出力信号が入力される。揮発性ＦＦ１
０３はクロック入力端子（ｃｋ２）にＬレベルの信号が入力されたとき、入力端子（Ｄ２
）に入力されているデータを格納し、クロック入力端子にＨレベルの信号が入力されたと
きに格納されたデータを出力端子（Ｑ２）から出力する。

揮発性ＦＦ１０３は半導体回路の通常動作時に駆動する回路である。そのため、高速に駆
動できるものが好ましい。揮発性ＦＦ１０３は例えば図３に示した回路で構成することが
できる。

図３に示す揮発性ＦＦ１０３は第５のインバータ回路３０１、第１のアナログスイッチ３
０３、第２のアナログスイッチ３０９、第１のラッチ回路３２０、及び第２のラッチ回路
３３０、を有する。

第１のラッチ回路３２０は第１のインバータ回路３０５及び第２のインバータ回路３０７
を有する。第１のラッチ回路３２０の入力端子は第１のアナログスイッチ３０３と電気的
に接続しており、第１のラッチ回路３２０の出力端子は第２のアナログスイッチ３０９と
電気的に接続している。

第１のラッチ回路３２０に入力されたデータは、第１のインバータ回路３０５によって反
転されてから、第２のアナログスイッチ３０９に出力される。同時に、第１のインバータ
回路３０５によって反転されたデータは第２のインバータ回路３０７にも入力され、第２
のインバータ回路３０７によって再び反転されてもとのデータと同値になる。第２のイン
バータ回路３０７によって反転されたデータは、再び第１のインバータ回路３０５に入力
されて、同様の動作を繰り返す。このようにして、第１のラッチ回路３２０は入力したデ
ータをフィードバックすることによって、電力が供給されている期間には、格納されたデ
ータを保持する。なお、このように第１のアナログスイッチ３０３をオンとし、第２のア
ナログスイッチ３０９をオフとし、第１のラッチ回路３２０内にデータが保持されている
状態を揮発性ＦＦにデータを格納した状態と呼ぶ。

第２のラッチ回路３３０は第３のインバータ回路３１１及び第４のインバータ回路３１３
を有する。第２のラッチ回路３３０の入力端子は第２のアナログスイッチ３０９と電気的
に接続しており、第２のラッチ回路３３０の出力端子は出力端子（Ｑ２）と電気的に接続
している。第２のラッチ回路３３０は、第１のラッチ回路３２０と同様の構成及び動作に
よってデータを保持する。また、第１のアナログスイッチ３０３をオフとし、第２のアナ
ログスイッチ３０９をオンとすると、第１のラッチ回路３２０、第２のラッチ回路３３０
、揮発性ＦＦ１０３の出力端子が導通する。このように、揮発性ＦＦ１０３がデータを出
力する状態を、揮発性ＦＦがデータを出力している状態と呼ぶ。

揮発性ＦＦ１０３は、クロック入力端子（ｃｋ２）から入力される信号に応じて、データ
の格納及び出力を行う。クロック入力端子（ｃｋ２）にＬレベルの信号が入力されたとき
、第１のアナログスイッチ３０３の制御端子には第５のインバータ回路３０１によって反
転されたＨレベルの信号が入力されてオンとなる。なお、アナログスイッチは第１の端子
と第２の端子と、制御端子とを有し、制御端子に入力した信号がＨレベルの信号のとき、
第１の端子から第２の端子へ電流を流すオンの状態となり、制御端子に入力した信号がＬ
レベルの信号のとき、第１の端子から第２の端子への電流の流れを遮断するオフの状態と
なる。第２のアナログスイッチ３０９にはＨレベルの信号が入力されてオフとなる。した
がって、入力端子（Ｄ２）から入力されたデータが第１のラッチ回路３２０に保持される
。

続いて、クロック入力端子（ｃｋ２）にＨレベルの信号が入力されると、第１のアナログ
スイッチ３０３がオフ、第２のアナログスイッチ３０９がオンとなるため、第１のラッチ
回路３２０によって保持されていたデータが第２のラッチ回路３３０に入力されて保持さ
れるとともに、出力端子（Ｑ２）へと出力される。

揮発性ＦＦ１０３においてデータの保持を行うのは、揮発性の論理回路のみであるため、
電力の供給が停止するとデータが失われる。なお、本発明に用いる揮発性ＦＦは図３に示
す回路に限らず、ＦＦとして動作するものであれば他の構成の回路でもよい。

なお、クロック信号は、一定の間隔でＨレベル（Ｈレベルの信号、高電源電位レベル、と
もいう）とＬレベル（Ｌレベルの信号、低電源電位レベル、ともいう）を繰り返す信号で
ある。フリップフロップにおいては、クロック入力端子から入力される信号であり、フリ
ップフロップの動作をデータの格納から出力へと切り替える制御信号として機能する。

また、揮発性ＦＦ１０３も、不揮発性ＦＦ１０１と同様に、リセット信号入力端子を有し
ていてもよい。

図１に示す選択回路１０５は２つの入力端子を有し、入力端子の一方は不揮発性ＦＦ１０
１の出力データが入力され、入力端子の他方は外部入力データ（ＩＮ）が入力される。選
択回路１０５は１つの出力端子を有し、出力端子は揮発性ＦＦ１０３の入力端子（Ｄ２）
と電気的に接続している。選択回路１０５は揮発性ＦＦ１０３に入力するデータを選択す
る回路である。選択回路１０５は２つの入力端子に入力されたデータのどちらか一方を出
力端子から出力する。選択回路１０５が入力された２つのデータのうち、どちらのデータ
を出力するかは、第１の制御信号（ＯＳ―ＲＤ）によって制御されている。選択回路１０
５は、第１の制御信号としてＨレベルの信号が入力されると不揮発性ＦＦ１０１の出力デ
ータを出力し、Ｌレベルの信号が入力されると外部入力データ（ＩＮ）を出力する。

インバータ回路１０７の入力端子には第２の制御信号（ＯＳ−ＷＥ）が入力される。イン
バータ回路１０７の出力端子はＮＡＮＤ回路１０９の一方の入力端子と電気的に接続して
いる。ＮＡＮＤ回路１０９の他方の入力端子にはクロック信号（ＣＬＫ）が入力される。
ＮＡＮＤ回路１０９の出力端子は揮発性ＦＦ１０３のクロック入力端子（ｃｋ２）と電気
的に接続している。そのため、揮発性ＦＦ１０３のクロック入力端子には第２の制御信号
（ＯＳ−ＷＥ）がＬレベルのときには、クロック信号（ＣＬＫ）と反転した信号が入力さ
れ、第２の制御信号（ＯＳ−ＷＥ）がＨレベルのときは、クロック信号（ＣＬＫ）の値に
関わらず、常にＨレベルの信号が入力される。

続いて、本実施の形態の半導体回路の動作方法について図４のタイミングチャートをもと
に説明する。なお、ここでは説明の簡略化のために、Ｌレベル＝０Ｖとするが、これに限
らない。

図４のタイミングチャートにおいて、ＶＤＤは半導体回路の電源を示している。半導体回
路の電源を入れると、半導体回路内の論理回路へ電力が供給されるため、揮発性ＦＦ１０
３はデータの格納及び出力の動作を行うことができるが、電源が切れて、論理回路への電
力の供給が停止すると、データの格納及び出力の動作も停止し、それまで格納されていた
データが消失してしまう。ただし、本実施の形態で示す不揮発性ＦＦ１０１は電力の供給
が停止し、論理回路が動作を停止してもデータを保持することのできるＦＦである。

図４のタイミングチャートにおいて、ＦＦ（Ｄ２）は揮発性ＦＦ１０３に格納されている
データを示し、ＦＦ（Ｑ２）は揮発性ＦＦ１０３が出力するデータを示している。また、
ＯＳ−ＦＦ（Ｄ１）は不揮発性ＦＦ１０１に格納されているデータを示し、ＯＳ−ＦＦ（
Ｑ１）は不揮発性ＦＦ１０１が出力するデータを示している。

図４（Ａ）のタイミングチャートは、電源を入れて半導体回路を起動させる期間ａ、揮発
性ＦＦ１０３に通常動作を行わせる期間ｂ、休止状態への移行に際し不揮発性ＦＦ１０１
に揮発性ＦＦ１０３のデータを移動して保存させる期間ｃ、半導体回路の電源を切って休
止状態となる期間ｄを示している。

図４（Ｂ）のタイミングチャートは、半導体回路の休止状態からの復帰に際し、電源を入
れて起動する期間ａ、不揮発性ＦＦに保存していたデータを揮発性ＦＦに移動して、揮発
性ＦＦに休止状態以前のデータを復元させる期間ｂ、揮発性ＦＦが再び通常動作を行う期
間ｃを示している。

本実施の形態の半導体回路は通常動作時には揮発性ＦＦ１０３に外部入力データ（ＩＮ）
が入力され、揮発性ＦＦが外部入力データ（ＩＮ）を格納し、揮発性ＦＦ１０３に格納さ
れたデータを外部出力データ（ＯＵＴ）として出力する。

まず、半導体回路が起動するまでの初期動作について示す。図４（Ａ）の期間ａに示すよ
うに、半導体回路の電源ＶＤＤを入れる。

このとき、クロック信号（ＣＬＫ）も入力されているが、半導体回路が完全に起動するま
ではクロック信号（ＣＬＫ）が入力されても、揮発性ＦＦ１０３によるデータの格納及び
出力の動作は起こらない。このとき揮発性ＦＦ１０３の内部状態については不定（Ｚ）で
ある。揮発性ＦＦがリセット信号入力端子を有する場合、このタイミングでリセット信号
を入力し、揮発性ＦＦの内部状態を規定してもよい。

半導体回路は電源ＶＤＤが完全に立ち上がると動作が始まる。第１の期間（図４（Ａ）の
期間ｂ）において、揮発性ＦＦ１０３はクロック信号（ＣＬＫ）に応じて通常動作を行う
。このとき、第１の制御信号（ＯＳ−ＲＤ）はＬレベルの信号を保っているため、選択回
路１０５から揮発性ＦＦ１０３の入力端子（Ｄ２）に外部入力データ（ＩＮ）が入力され
ている。このとき、クロック信号（ＣＬＫ）がＨレベルとなると、揮発性ＦＦ１０３は外
部入力データ（ＩＮ）を格納し、クロック信号（ＣＬＫ）がＬレベルとなると、格納した
データを出力する。

このとき、出力されたデータは半導体回路の外部出力データ（ＯＵＴ）として取り出され
るとともに、不揮発性ＦＦ１０１の入力端子（Ｄ１）へと出力される。しかし、第２の制
御信号（ＯＳ−ＷＥ）はＬレベルを保っているため、不揮発性ＦＦの入力端子（Ｄ１）に
入力されたデータは不揮発性ＦＦ１０１に格納されず、不揮発性ＦＦ１０１の内部状態は
不定のままである。

続く第２の期間（図４（Ａ）の期間ｃ）は、半導体回路が休止状態へと移行するために、
揮発性ＦＦ１０３から不揮発性ＦＦ１０１へとデータを移動する期間である。

第２の期間ではまず、第２の制御信号（ＯＳ−ＷＥ）にＨレベルの信号を入力する。第２
の制御信号（ＯＳ−ＷＥ）にＨレベルの信号が入力されたことによって、不揮発性ＦＦ１
０１のクロック入力端子（ｃｋ１）及び揮発性ＦＦ１０３のクロック入力端子（ｃｋ２）
にＨレベルの信号が入力される。

揮発性ＦＦ１０３のクロック入力端子（ｃｋ２）にＨレベルの信号が入力されると、揮発
性ＦＦ１０３は、格納されているデータを出力する。

不揮発性ＦＦ１０１のクロック入力端子（ｃｋ１）にＨレベルの信号が入力されると、不
揮発性ＦＦ１０１は入力端子（Ｄ１）に入力されているデータを格納する。このとき、不
揮発性ＦＦ１０１の入力端子（Ｄ１）に入力されているデータは、揮発性ＦＦ１０３が第
２の制御信号（ＯＳ―ＷＥ）に応じて出力したデータである。したがって、不揮発性ＦＦ
１０１には揮発性ＦＦ１０３がクロック入力端子（ｃｋ１）にＨレベルの信号が入力され
る直前に出力したデータが格納される。

揮発性ＦＦ１０３から不揮発性ＦＦ１０１へのデータの移動は高速に行うことができる。
これは、ＦＦに保持されているデータが１ｂｉｔのデータであり、非常に短い時間でデー
タの移動が完了するからである。

続いて、第３の期間（図４（Ａ）の期間ｄ）で、半導体回路の電源を切る。ここで、半導
体回路の電源を切るとは半導体回路内の論理回路に対する電力の供給及び半導体回路に入
力していた全ての信号、データの供給を停止することである。

このとき、第２の制御信号（ＯＳ−ＷＥ）がＨレベルからＬレベル（０Ｖ）に切り替わる
ため、不揮発性ＦＦ１０１は格納されているデータを出力する動作へと切り替わる。ただ
し、同時に半導体回路の電源が切られて不揮発性ＦＦ１０１内の論理回路への電力の供給
も停止する。したがって、図４（Ａ）の期間ｄに示すように、不揮発性ＦＦ１０１の動作
が切り替わり、ＯＳ―ＦＦ（Ｑ１）がＨレベルとなり、その後、電力の供給が停止して、
不揮発性ＦＦからのデータの出力が停止する。なお、実際には、不揮発性ＦＦ１０１の動
作の格納から出力への切り替え及び電力の供給の停止は短時間で行われるため、不揮発性
ＦＦ１０１からデータの出力はない。しかし、図４（Ａ）の期間ｄでは不揮発性ＦＦ１０
１の動作が切り替わったことを明示するため、ＯＳ―ＦＦ（Ｑ１）がＨレベルになった後
に、電力供給が停止するように示した。

図４（Ａ）の期間ｄでは、半導体回路に含まれる論理回路に対する電力の供給が停止され
るため、論理回路が動作を停止する。したがって、揮発性ＦＦ１０３の内部に格納されて
いるデータ（ＦＦ（Ｄ２））は消失する。しかし、不揮発性ＦＦ１０１は電力の供給が停
止してもデータを保持することができるため、不揮発性ＦＦ１０１に格納されたデータ（
ＯＳ−ＦＦ（Ｄ１））は保持され続ける。

このとき不揮発性ＦＦ１０１によって保持されているデータは揮発性ＦＦ１０３が休止状
態に移行する直前に出力したデータである。

以上の過程で、半導体回路は休止状態への移行に際して、揮発性ＦＦが出力したデータを
不揮発性ＦＦに移動し、電力の供給が停止されている期間も不揮発性ＦＦにデータの保持
を行わせるため、データを保持したまま休止状態へ移行することができる。また、ＦＦ単
位でデータの移動を行ったため高速で休止状態へ移行することができる。

続く第４の期間（図４（Ｂ）の期間ａ）で、半導体回路を休止状態から復帰させるため、
再び半導体回路の電源を入れて動作を再開させる。このとき不揮発性ＦＦ１０１は揮発性
ＦＦ１０３が休止状態に移行する直前に出力したデータを保持している。

半導体回路が起動し、半導体回路内の論理回路が動作を開始すると、不揮発性ＦＦ１０１
に格納されているデータは選択回路１０５へと出力される。

続く第５の期間（図４（Ｂ）の期間ｂ）において、選択回路１０５がデータを揮発性ＦＦ
１０３に出力し、揮発性ＦＦ１０３がデータを格納する。第５の期間では、まず、第１の
制御信号（ＯＳ―ＲＤ）にＨレベルの信号を入力する。第１の制御信号（ＯＳ−ＲＤ）に
Ｈレベルの信号が入力されると、選択回路１０５は不揮発性ＦＦ１０１から入力されたデ
ータを出力する。

次に、クロック信号（ＣＬＫ）を入力する。クロック信号（ＣＬＫ）はＮＡＮＤ回路１０
９の一方の入力端子に入力される。このとき、ＮＡＮＤ回路１０９の他方の入力端子には
第２の制御信号（ＯＳ−ＷＥ）がインバータ回路１０７によって反転された信号、すなわ
ちＨレベルの信号が入力されている。そのため、ＮＡＮＤ回路１０９の出力端子からはク
ロック信号（ＣＬＫ）が反転された信号が出力される。ＮＡＮＤ回路から出力されたデー
タは揮発性ＦＦ１０３のクロック入力端子（ｃｋ２）に入力され、揮発性ＦＦ１０３はデ
ータの格納及び出力を行う。

クロック信号（ＣＬＫ）がＨレベルになったときに、揮発性ＦＦ１０３は入力端子（Ｄ２
）に入力されているデータを格納する。このとき、揮発性ＦＦ１０３の入力端子（Ｄ２）
に入力されているデータは、選択回路１０５を介して不揮発性ＦＦ１０１が出力したデー
タである。

不揮発性ＦＦ１０１が出力しているデータは休止状態への移行に際して、揮発性ＦＦ１０
３から移動したデータである。つまり、ここで、揮発性ＦＦ１０３には休止状態へ移行す
る直前に保持していたデータが格納され、休止状態以前の状態へと復元されたことになる
。

続く第６の期間（図４（Ｂ）の期間ｃ）では、選択回路１０５から外部入力データ（ＩＮ
）を揮発性ＦＦ１０３に入力することで、半導体回路の通常動作を再開させる。

第６の期間は、まず、第１の制御信号（ＯＳ−ＲＤ）にＬレベルの信号を入力する。第１
の制御信号（ＯＳ−ＲＤ）にＬレベルの信号が入力されたことによって、選択回路１０５
は外部入力データ（ＩＮ）を出力するようになる。

したがって、揮発性ＦＦ１０３の入力端子には外部入力データ（ＩＮ）が入力され、クロ
ック入力端子（ｃｋ２）に入力される信号に応じて、外部出力データ（ＯＵＴ）を出力す
る。

上述したとおり、本実施の形態の半導体回路は通常動作時には高速で駆動できる揮発性Ｆ
Ｆを用いてデータの格納及び出力を行い、休止状態へ移行する際、揮発性ＦＦに格納され
ているデータを不揮発性ＦＦに移動してから電源を切り、電力の供給を停止している間は
不揮発性ＦＦにデータを保持させる。また、休止状態からの復帰時には、不揮発性ＦＦに
保持されているデータを揮発性ＦＦへ移動することで、揮発性ＦＦを休止状態に移行する
以前の状態へと復元させてから、通常動作を行わせる。

本発明の回路は、上述した半導体回路を複数備えた回路である。例えば、本実施の形態で
示した半導体回路を複数並べてデータの保持を行うレジスタや、それらを基本要素として
積層したメモリ等である。該複数の半導体回路のそれぞれに上述した動作をさせることで
、休止状態へ移行する際、ＦＦ毎にデータの移動を行えばよく、短時間でデータの移動が
完了し、速やかに休止状態へ移行できる。

よって、本実施の形態に示した半導体回路を用いることによって、速やかに休止状態への
移行及び休止状態からの復帰ができる回路を提供できる。動作速度を低下させずに消費電
力を低減させることができる回路を提供できる。また、該回路の駆動方法を提供できる。

本実施の形態は他の実施の形態と組み合わせることができる。

（実施の形態２）
本実施の形態では、実施の形態１に示した不揮発性ＦＦの回路構成について示す。図２は
不揮発性ＦＦの回路構成の一例である。

不揮発性ＦＦは記憶回路と、演算部を有する。図２に示す不揮発性ＦＦ２００は記憶回路
として半導体層に酸化物半導体を有するトランジスタ２１９及び保持容量２２１を有し、
演算部に第１のインバータ回路２０３、第２のインバータ回路２０９、第１のアナログス
イッチ２１１、第２のアナログスイッチ２１３、第１のラッチ回路２２０、及び第２のラ
ッチ回路２３０を有する。

トランジスタ２１９はゲート電極、第１の電極、第２の電極を備え、半導体層に酸化物半
導体を有するトランジスタである。トランジスタ２１９のチャネル形成領域は、高純度化
された酸化物半導体を含んでいるため、オフ電流が著しく低いという特性を有している。

トランジスタ２１９のゲート電極は不揮発性ＦＦ２００のクロック入力端子（ｃｋ１）と
電気的に接続しており、第２の制御信号（ＯＳ−ＷＥ）が入力される。トランジスタ２１
９の第１の電極は第１のアナログスイッチ２１１と電気的に接続されて、トランジスタ２
１９の第２の電極は保持容量２２１の第１の電極及び、第１のインバータ回路２０３の入
力端子と電気的に接続している。

保持容量２２１は第１の電極、第２の電極を有する。保持容量２２１の第１の電極はトラ
ンジスタ２１９の第２の電極及び第１のインバータ回路２０３の入力端子と電気的に接続
している。保持容量２２１の第２の電極は接地されている。

半導体層に酸化物半導体を有するトランジスタ２１９の第２の電極及び保持容量２２１の
第１の電極は、電荷が保持されるノードを構成する。

第１のインバータ回路２０３は上記ノードに電気的に接続するゲート電極を備えたトラン
ジスタを有する。該トランジスタのゲート電極、半導体層に酸化物半導体を有するトラン
ジスタ２１９の第２の電極及び保持容量２２１の第１の電極によってノードが形成される
ことで、電力の供給が停止しても保持容量２２１に電荷を保存することが可能である。第
１のインバータ回路２０３の出力端子は第１のラッチ回路２２０の入力端子と電気的に接
続する。

なお、第１のインバータ回路２０３に含まれるトランジスタは、半導体層に酸化物半導体
を用いる必要はない。不揮発性ＦＦ２００において、トランジスタ２１９以外のトランジ
スタは、データの保持に関わらないため、シリコン等の高速に駆動できるトランジスタを
用いる方が好ましい。

第１のラッチ回路２２０は第３のインバータ回路２０５及びＮＡＮＤ回路２１５を有する
。第１のラッチ回路２２０の入力端子は第１のインバータ回路２０３の出力端子と電気的
に接続しており、第１のラッチ回路２２０の出力端子は第２のアナログスイッチ２１３と
電気的に接続している。第３のインバータ回路２０５はクロック入力端子（ｃｋ１）から
の信号に応じて動作するクロックドインバータ回路である。そのため、第１のラッチ回路
はクロック信号と同期して動作を行うので、より正確にデータの入力及び出力を行うこと
ができる。なお、第３のインバータ回路２０５としては、クロック信号と同期する機能を
有していない通常のインバータ回路を用いることも可能である。

第２のラッチ回路２３０は第４のインバータ回路２０７及びＮＡＮＤ回路２１７を有する
。第２のラッチ回路２３０の入力端子は第２のアナログスイッチ２１３と電気的に接続し
ており、第２のラッチ回路２３０の出力端子は第２のインバータ回路２０９の入力端子と
電気的に接続している。ＮＡＮＤ回路２１７はクロックドＮＡＮＤ回路である。

また、本実施の形態の不揮発性ＦＦ２００はリセット入力端子（ｒｅｓｅｔ）を有する。
ＮＡＮＤ回路２１５の一方の入力端子及びＮＡＮＤ回路２１７の一方の入力端子は不揮発
性ＦＦ２００のリセット入力端子（ｒｅｓｅｔ）と電気的に接続しており、第１のラッチ
回路２２０及び第２のラッチ回路２３０にリセット信号（ＲＥＳＥＴ）を入力している。
リセット信号（ＲＥＳＥＴ）としてＬレベルの信号が入力されると、ラッチ回路内に保持
していたデータを書き換えることができる。そのため、クロックのタイミングとは無関係
に、任意のタイミングで不揮発性ＦＦ２００のデータをリセットすることができる。

なお、リセット信号（ＲＥＳＥＴ）には、リセットを行うとき以外はＨレベルの信号を入
力する。リセット信号としてＨレベルの信号が入力されている間、ＮＡＮＤ回路２１５及
びＮＡＮＤ回路２１７はそれぞれ、他方の入力端子に入力されたデータを反転して出力す
る動作を行う。

第１のラッチ回路２２０に入力されたデータは、ＮＡＮＤ回路２１５によって反転されて
から、第２のアナログスイッチ２１３に出力される。同時に、ＮＡＮＤ回路２１５によっ
て反転されたデータは第３のインバータ回路２０５にも入力され、第３のインバータ回路
２０５によって再び反転されてもとのデータと同値になる。第３のインバータ回路２０５
に反転されたデータは再びＮＡＮＤ回路２１５に入力されて、同様の動作を繰り返す。こ
のようにして、第１のラッチ回路２２０は入力したデータをフィードバックすることによ
ってデータを保持する。第２のラッチ回路も同様にしてデータの保持を行う。

第２のインバータ回路２０９の入力端子は第２のラッチ回路２３０の出力端子と電気的に
接続しており、第２のインバータ回路２０９の出力端子は出力端子（Ｑ１）と電気的に接
続しており、出力データ（ｏｕｔ）を出力する。

第１のアナログスイッチ２１１及び第２のアナログスイッチ２１３はそれぞれ、第１の端
子と第２の端子と、制御端子とを有する。第１のアナログスイッチ２１１及び第２のアナ
ログスイッチ２１３は制御端子に入力した信号がＨレベルの信号のとき、第１の端子から
第２の端子へ電流を流すオンの状態となり、制御端子に入力した信号がＬレベルの信号の
とき、第１の端子から第２の端子への電流の流れを遮断するオフの状態となる。第１のア
ナログスイッチ２１１の第１の端子は入力端子（Ｄ１）と電気的に接続し、入力データ（
ｉｎ）が入力され、第２の端子は半導体層に酸化物半導体を有するトランジスタ２１９の
第１の電極と電気的に接続している。第１のアナログスイッチ２１１の制御端子はクロッ
ク入力端子（ＣＬＫ）と電気的に接続し、第２の制御信号（ＯＳ−ＷＥ）が入力される。
第２のアナログスイッチ２１３の第１の端子は第１のラッチ回路２２０の出力端子と電気
的に接続し、第２のアナログスイッチ２１３の第２の端子は第２のラッチ回路２３０の入
力端子と電気的に接続している。第２のアナログスイッチ２１３の制御端子は第５のイン
バータ回路２０１と電気的に接続している。

第５のインバータ回路２０１は、クロック入力端子（ｃｋ１）と電気的に接続し、第２の
制御信号（ＯＳ―ＷＥ）が入力される。第２の制御信号（ＯＳ―ＷＥ）は第５のインバー
タ回路２０１によって反転された後、第２のアナログスイッチ２１３及びＮＡＮＤ回路２
１７に入力される。

第１のアナログスイッチ２１１及び第２のアナログスイッチ２１３は第２の制御信号（Ｏ
Ｓ−ＷＥ）によってオンとオフの切り替えを行う。具体的には、第２の制御信号（ＯＳ−
ＷＥ）がＨレベルの信号の時、第１のアナログスイッチ２１１にはＨレベルの信号が入力
され、オンとなる。このとき、第２のアナログスイッチ２１３は、第５のインバータ回路
２０１によって反転されたＬレベルの信号が入力されオフとなる。第２の制御信号がＬレ
ベルの信号のときは反対に、第１のアナログスイッチ２１１がオフとなり、第２のアナロ
グスイッチ２１３がオンとなる。第１のアナログスイッチ２１１及び第２のアナログスイ
ッチ２１３には常に異なる信号が入力されるため、一方がオンの時、他方は必ずオフとな
り、両方が同時にオンになることはない。

次に、不揮発性ＦＦ２００にデータを格納し（図４（Ａ）の期間ｃ）、電力の供給が停止
してもデータを保持（図４（Ａ）の期間ｄ）し、再び電源が入り（図４（Ｂ）の期間ａ）
、データを出力する（図４（Ｂ）の期間ｂ）といった一連の動作について説明する。

まず、不揮発性ＦＦ２００にデータを格納する方法について説明する。なお、本実施の形
態では、入力データ（ｉｎ）及び出力データ（ｏｕｔ）については、実施の形態１で示し
たデータが入出力されるものとして、その詳細の説明は省略する。

不揮発性ＦＦ２００にデータを格納する際、まず、第２の制御信号（ＯＳ―ＷＥ）として
Ｈレベルの信号を入力する（図４（Ａ）の期間ｃ）。第２の制御信号（ＯＳ―ＷＥ）にＨ
レベルの信号を入力すると、第２のアナログスイッチ２１３には、第５のインバータ回路
２０１によって反転されたＬレベルの信号が入力される。Ｌレベルの信号が入力されると
、第２のアナログスイッチ２１３はオフとなり、第２のラッチ回路２３０へはデータが入
力されない。一方、第１のアナログスイッチ２１１にはＨレベルの信号が入力されてオン
になる。

また、同時にトランジスタ２１９のゲート電極にもＨレベルの信号が入力される。トラン
ジスタ２１９は酸化物半導体を半導体層に用いたトランジスタであって、Ｎチャネル型の
トランジスタである。したがって、このときトランジスタ２１９はオンとなり、第１のア
ナログスイッチ２１１を通過した入力データ（ｉｎ）がトランジスタ２１９を介して、保
持容量２２１及び第１のインバータ回路２０３に入力される。

保持容量２２１に入力データが入力されると、入力データ（ｉｎ）が保持される。

第１のインバータ回路２０３にデータが入力されると、入力したデータを反転して、第１
のラッチ回路２２０に出力する。

第１のラッチ回路２２０に入力されたデータは、ＮＡＮＤ回路２１５によって反転されて
から、第２のアナログスイッチ２１３に出力される。しかし、このとき、第２のアナログ
スイッチ２１３はオフであるため、第２のラッチ回路２３０へはデータが入力されない。

同時に、ＮＡＮＤ回路２１５によって反転されたデータは第３のインバータ回路２０５に
も入力され、第３のインバータ回路２０５によって再び反転され、元のデータと同値にな
る。第３のインバータ回路２０５に反転されたデータは再びＮＡＮＤ回路２１５に入力さ
れて、同様の動作を繰り返す。このようにして、第１のラッチ回路２２０は入力したデー
タをフィードバックすることによってデータを保持する。

このように第１のアナログスイッチ２１１をオンとし、第２のアナログスイッチ２１３を
オフとし、第１のラッチ回路内にデータが保持されている状態を不揮発性ＦＦにデータを
格納した状態と呼ぶ。

また、反対に第１のアナログスイッチ２１１をオフとし、第２のアナログスイッチ２１３
をオンとして、第１のラッチ回路２２０、第２のラッチ回路２３０、第２のインバータ回
路２０９及び不揮発性ＦＦ２００の出力端子（Ｑ１）が導通し、不揮発性ＦＦ２００が信
号を出力する状態を、不揮発性ＦＦがデータを出力している状態と呼ぶ。

次に、第２の制御信号（ＯＳ―ＷＥ）にＬレベルの信号を入力する（図４（Ａ）の期間ｄ
）。第２の制御信号にＬレベルの信号が入力されると、第１のアナログスイッチ２１１及
び、トランジスタ２１９はオフとなる。トランジスタ２１９がオフとなると、トランジス
タの第２の電極と保持容量の第１の電極によって構成されたノード、及び第１のインバー
タ回路２０３の入力端子である、トランジスタのゲート電極が電気的に絶縁した浮遊状態
となる。

半導体層に酸化物半導体を用いたトランジスタ２１９のオフ電流は、シリコン半導体など
で形成されるトランジスタの１０万分の１以下であるため、トランジスタ２１９のリーク
によるノードに蓄積された電荷の消失は無視できるほど少ない。つまり、半導体層に酸化
物半導体を用いたトランジスタ２１９により、保持容量２２１に蓄積された電荷は損なわ
れることが無く、電力の供給が無くても信号の保持が可能な不揮発性ＦＦを実現すること
が可能である。

例えばトランジスタ２１９の室温でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は
１×１０^−２１Ａ）以下であり、保持容量２２１の容量値が１０ｆＦ程度である場合には
、少なくとも１０^４秒以上のデータの保持が可能である。なお、当該保持時間が、トラン
ジスタ特性や容量値によって変動することはいうまでもない。

こうして、浮遊状態のノードに電荷が保持されているため、半導体回路の電源を切っても
不揮発性ＦＦ２００はデータを保持することができる。よって、ここで半導体回路の電源
を切る。

このとき、第２のアナログスイッチ２１３の制御端子にはＨレベルの信号が入力されてお
り、オンとなって第１のラッチ回路２２０及び第２のラッチ回路２３０は導通する。しか
し、論理回路への電力の供給が停止したため、第１のラッチ回路２２０が保持しているデ
ータは第２のラッチ回路２３０へは入力されない。また、第１のラッチ回路２２０に保持
されていたデータは、第１のラッチ回路２２０が有するＮＡＮＤ回路２１５及び第３のイ
ンバータ回路２０５のリーク電流によって損なわれるため、第１のラッチ回路２２０に保
持されていたデータは消失してしまう。

続いて、不揮発性ＦＦ２００に格納されたデータを出力する動作について説明する。

半導体回路に再び電源を入れ、不揮発性ＦＦ２００内の論理回路への電力の供給を再開す
る（図４（Ｂ）の期間ａ）。

論理回路に電力が供給されると、不揮発性ＦＦ２００内の論理回路が動作を開始する。こ
のとき、第２の制御信号（ＯＳ―ＷＥ）はＬレベルのままであるので、第１のアナログス
イッチはオフであり、入力データは入力されない。

したがって、保持容量２２１に保持されていたデータが第１のインバータ回路２０３に入
力される。保持容量２２１は電源が切れている間も入力データ（ｉｎ）を保持していたた
め、このとき第１のインバータ回路２０３に入力されるデータは、休止状態への移行前の
入力データ（ｉｎ）と同等のデータである。

さらに、第１のインバータ回路２０３によって反転されたデータが第１のラッチ回路２２
０に入力されて、第１のラッチ回路２２０のＮＡＮＤ回路２１５によって反転され、出力
される。

このとき、第２のアナログスイッチ２１３がオンであるため、第１のラッチ回路２２０か
ら第２のラッチ回路２３０へデータが出力される。データは第２のラッチ回路２３０によ
って反転された後、第２のインバータ回路２０９によって反転され、不揮発性ＦＦ２００
の出力端子から出力される。

不揮発性ＦＦ２００から出力される出力データ（ｏｕｔ）は、不揮発性ＦＦに入力した入
力データが第１のインバータ回路２０３、第１のラッチ回路２２０、第２のラッチ回路２
３０及び第２のインバータ回路２０９によって、計４回反転されたデータである。そのた
め、出力データ（ｏｕｔ）は不揮発性ＦＦ２００に入力した入力データ（ｉｎ）と等しい
値になる。

以上が、不揮発性ＦＦに入力データが格納され、電力の供給を停止しても、入力データを
保持し、再び電源が入ったときに入力データと同値の出力データを出力する方法である。

なお、本実施の形態では、不揮発性ＦＦの記憶部として半導体層に酸化物半導体を有する
トランジスタ及び保持容量を組み合わせた構成としたが、本発明の不揮発性ＦＦが有する
記憶回路はこれに限らず、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａ
ｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌ
ｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅ
ｍｏｒｙ）、フローティングゲート、強誘電体メモリ（ＦｅＲＡＭ）、磁気メモリ（ＭＲ
ＡＭ）、相変化メモリ（ＰＲＡＭ）、抵抗変化メモリ（ＲｅＲＡＭ）、原子スイッチ（Ａ
ｔｏｍ Ｓｗｉｔｃｈ）等の不揮発性メモリとして機能するものであれば良い。

電力の供給を停止してもデータを保持することができる不揮発性ＦＦを揮発性ＦＦ毎に作
製することによって、休止状態への移行時のデータの移動及び休止から復帰する際のデー
タの復元が短時間で完了し、頻繁に休止状態へと移行することが可能なため、消費電力の
低減された半導体回路を提供できる。

本実施の形態に示した不揮発性ＦＦを実施の形態１に示した半導体回路に用いることによ
って、速やかに休止状態に移行できる回路を提供できる。または、短時間で休止状態から
復帰させることによって、動作速度を低下させることなく、消費電力を低減させることが
できる半導体回路を提供できる。また、該回路の駆動方法を提供できる。

本実施の形態は他の実施の形態と組み合わせることができる。

（実施の形態３）
本実施の形態では、本発明の一態様に係る回路の構成及び作製方法について、図５乃至図
９を用いて説明する。

図５（Ｃ）は本実施の形態で示す半導体回路の回路構成である。本実施の形態の半導体回
路は酸化物半導体を半導体層に用いたトランジスタ５６２と、酸化物半導体以外の材料を
半導体層に用いたトランジスタ５６０と、保持容量５６４を有する。本実施の形態で示す
半導体回路は実施の形態１及び実施の形態２で示した回路または半導体回路の一部を示し
たものである。例えば、トランジスタ５６２、保持容量５６４及びトランジスタ５６０は
それぞれ、図２に示す不揮発性ＦＦ２００が有するトランジスタ２１９、保持容量２２１
、第１のインバータ回路２０３が有するトランジスタに使用することができる。

図５（Ｃ）に示した半導体回路において、半導体層に酸化物半導体を用いたトランジスタ
５６２を、半導体層にシリコンを用いたトランジスタ５６０の上に積層した構成、及びそ
の作製方法について述べる。トランジスタを積層することで回路の平面面積が縮小されて
、高集積化が可能となる。

＜半導体装置の断面構成及び平面構成＞
図５は、半導体回路の構成の一例である。図５（Ａ）には半導体回路の断面を、図５（Ｂ
）には半導体回路の上面をそれぞれ示す。ここで、図５（Ａ）は、図５（Ｂ）のＡ１−Ａ
２及びＢ１−Ｂ２における断面に相当する。図５（Ａ）及び図５（Ｂ）に示される半導体
回路は、下部に第１の半導体材料を用いたトランジスタ５６０を有し、上部に第２の半導
体材料を用いたトランジスタ５６２を有するものである。ここで、第１の半導体材料と第
２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料に、高
速動作が容易である酸化物半導体以外の材料を用い、揮発性ＦＦ及び不揮発性ＦＦの演算
部に備えるトランジスタを作製する。また、第２の半導体材料を長時間の電荷保持を可能
とする酸化物半導体とすることで、不揮発性ＦＦの記憶回路が有するトランジスタを作製
することができる。

第１の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、
炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好
ましい。他に、有機半導体材料などを用いてもよい。本実施の形態では、シリコンを用い
る。

なお、上記トランジスタは、いずれもＮチャネル型トランジスタであるものとして説明す
るが、Ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分
に低減することが可能な半導体材料をトランジスタ５６２に用いる点にあるから、半導体
装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示す
ものに限定する必要はない。

図５におけるトランジスタ５６０は、半導体材料（例えば、シリコンなど）を含む基板５
００に設けられたチャネル形成領域５１６と、チャネル形成領域５１６を挟むように設け
られた不純物領域５２０と、不純物領域５２０に接する金属化合物領域５２４と、チャネ
ル形成領域５１６上に設けられたゲート絶縁層５０８と、ゲート絶縁層５０８上に設けら
れたゲート電極５１０と、を有する。なお、図において、明示的にはソース電極やドレイ
ン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場
合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やド
レイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書
において、ソース電極との記載には、ソース領域が含まれうる。また、ドレイン電極との
記載には、ドレイン領域が含まれうる。

トランジスタ５６０の金属化合物領域５２４の一部には、電極５２６が接続されている。
ここで、電極５２６は、トランジスタ５６０のソース電極やドレイン電極として機能する
。また、基板５００上にはトランジスタ５６０を囲むように素子分離絶縁層５０６が設け
られており、トランジスタ５６０上に絶縁層５２８及び絶縁層５３０が設けられている。
なお、高集積化を実現するためには、図５（Ａ）に示すようにトランジスタ５６０がサイ
ドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ５６０の
特性を重視する場合には、ゲート電極５１０の側面にサイドウォール絶縁層を設け、その
サイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純
物領域５２０を設けても良い。

図５におけるトランジスタ５６２は、絶縁層５３０上に設けられたソース電極またはドレ
イン電極５４２ａ及びソース電極またはドレイン電極５４２ｂと、ソース電極またはドレ
イン電極５４２ａ及びソース電極またはドレイン電極５４２ｂと電気的に接続されている
酸化物半導体層５４４と、ソース電極またはドレイン電極５４２ａ、ソース電極またはド
レイン電極５４２ｂ、及び酸化物半導体層５４４を覆うゲート絶縁層５４６と、ゲート絶
縁層５４６上に酸化物半導体層５４４と重畳するように設けられたゲート電極５４８ａと
、ソース電極またはドレイン電極５４２ａと酸化物半導体層５４４との間の、ゲート電極
５４８ａの一部と重畳する領域に設けられた絶縁層５４３ａと、ソース電極またはドレイ
ン電極５４２ｂと酸化物半導体層５４４との間の、ゲート電極５４８ａの一部と重畳する
領域に設けられた絶縁層５４３ｂと、を有する。なお、ソース電極またはドレイン電極と
、ゲート電極との間の容量を低減するためには、絶縁層５４３ａ及び絶縁層５４３ｂを設
けることが望ましいが、絶縁層５４３ａ及び絶縁層５４３ｂを設けない構成とすることも
可能である。

酸化物半導体層５４４の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５
×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以
下とすることが望ましい。なお、上述の酸化物半導体層５４４中の水素濃度は、二次イオ
ン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃ
ｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減され、十分な酸素
の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半
導体層５４４では、キャリア濃度を低減することが容易である。例えば、キャリア濃度が
１×１０^１２／ｃｍ^３未満、望ましくは、１×１０^１１／ｃｍ^３未満、より望ましくは１
．４５×１０^１０／ｃｍ^３未満となる。

なお、酸化物半導体層中に含まれる、Ｌｉ、Ｎａなどのアルカリ金属、及びＣａなどのア
ルカリ土類金属などの不純物は低減されていることが好ましい。具体的には、酸化物半導
体層中に含まれるこれらの不純物濃度は、２×１０^１６／ｃｍ^３以下、好ましくは１×１
０^１５／ｃｍ^３以下であることが好ましい。これらの金属元素は電気陰性度が小さく、酸
化物半導体層中の酸素と結合しやすいため、酸化物半導体層中にキャリアパスが形成され
低抵抗化（Ｎ型化）してしまうおそれがある。

なお、図５のトランジスタ５６２では、微細化に起因して素子間に生じるリークを抑制す
るために、島状に加工された酸化物半導体層５４４を用いているが、島状に加工されてい
ない構成を採用しても良い。酸化物半導体層５４４を島状に加工しない場合には、加工の
際のエッチングによる酸化物半導体層５４４の汚染を防止できる。

図５における保持容量５６４は、ソース電極またはドレイン電極５４２ａ、酸化物半導体
層５４４、ゲート絶縁層５４６、及び電極５４８ｂ、で構成される。すなわち、ソース電
極またはドレイン電極５４２ａは、保持容量５６４の一方の電極として機能し、電極５４
８ｂは、保持容量５６４の他方の電極として機能することになる。

なお、図５の保持容量５６４では、酸化物半導体層５４４とゲート絶縁層５４６を積層さ
せることにより、ソース電極またはドレイン電極５４２ａと、電極５４８ｂとの間の絶縁
性を十分に確保することができる。もちろん、十分な容量を確保するために、酸化物半導
体層５４４を有しない構成の保持容量５６４を採用しても良い。また、絶縁層５４３ａと
同様に形成される絶縁層を有する構成の保持容量５６４を採用しても良い。さらに、容量
が不要の場合は、保持容量５６４を設けない構成とすることも可能である。

なお、トランジスタ５６２及び保持容量５６４において、ソース電極またはドレイン電極
５４２ａ、及びソース電極またはドレイン電極５４２ｂの端部は、テーパーであることが
好ましい。ソース電極またはドレイン電極５４２ａ、ソース電極またはドレイン電極５４
２ｂの端部をテーパーとすることにより、酸化物半導体層５４４の被覆性が向上し、段切
れを防止することができるためである。ここで、テーパー角は、例えば、３０°以上６０
°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極ま
たはドレイン電極５４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から
観察した際に、当該層の側面と底面がなす傾斜角を示す。

本実施の形態では、トランジスタ５６２及び保持容量５６４が、トランジスタ５６０と重
畳するように設けられている。このような、平面レイアウトを採用することにより、高集
積化が可能である。例えば、本発明の一態様の半導体回路において、不揮発性ＦＦの記憶
回路が有する酸化物半導体を用いたトランジスタ及び保持容量を、揮発性ＦＦまたは不揮
発性ＦＦの演算部が有するトランジスタと重畳することにより、酸化物半導体を用いたト
ランジスタ及び保持容量を、揮発性ＦＦまたは不揮発性ＦＦの演算部が有するトランジス
タの横に配置した回路構成に比べ、平面面積を縮小することができる。したがって、本発
明の一態様の回路を高集積化することができる。

トランジスタ５６２及び保持容量５６４の上には、絶縁層５５０が設けられており、絶縁
層５５０上には絶縁層５５２が設けられている。そして、ゲート絶縁層５４６、絶縁層５
５０、絶縁層５５２などに形成された開口には、電極５５４が設けられ、絶縁層５５２上
には電極５５４と接続する配線５５６が形成される。なお、開示する発明はこれに限定さ
れない。

＜半導体装置の作製方法＞
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ５６０の作製方法について図６及び図７を参照して説明し、その後、上部のト
ランジスタ５６２及び保持容量５６４の作製方法について図８及び図９を参照して説明す
る。

＜下部のトランジスタの作製方法＞
まず、半導体材料を含む基板５００を用意する（図６（Ａ）参照）。半導体材料を含む基
板５００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板５００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「ＳＯ
Ｉ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には
、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものも含ま
れるものとする。

半導体材料を含む基板５００として、特に、シリコンなどの単結晶半導体基板を用いる場
合には、半導体装置の読み出し動作を高速化することができるため好適である。

基板５００上には、素子分離絶縁層を形成するためのマスクとなる保護層５０２を形成す
る（図６（Ａ）参照）。保護層５０２としては、例えば、酸化シリコンや窒化シリコン、
酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後に
おいて、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物
元素やＰ型の導電性を付与する不純物元素を基板５００に添加してもよい。半導体がシリ
コンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いる
ことができる。また、Ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニ
ウム、ガリウムなどを用いることができる。

次に、上記の保護層５０２をマスクとしてエッチングを行い、保護層５０２に覆われてい
ない領域（露出している領域）の、基板５００の一部を除去する（図６（Ｂ）参照）。当
該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを
用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜
選択することができる。

次に、半導体領域５０４を覆うように絶縁層を形成し、半導体領域５０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層５０６を形成する。当該絶縁層は、
酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方
法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチング処理などがあるが
、そのいずれを用いても良い。これにより他の半導体領域と分離された半導体領域５０４
が形成される。なお、半導体領域５０４の形成後、または、素子分離絶縁層５０６の形成
後には、上記保護層５０２を除去する。

なお、素子分離絶縁層５０６の形成方法として、絶縁層を選択的に除去する方法の他、酸
素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。

次に、半導体領域５０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形
成する。

絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域５０４表面の熱処理（
熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度
プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘ
ｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガ
スを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層
を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化
ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケー
ト（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（Ｈ
ｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡ
ｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。
また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５
０ｎｍ以下とすることができる。

導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
、これらの金属材料を含む合金材料、これらの金属材料または合金材料を積層した層を用
いて形成することができる。例えば、銅―マグネシウム−アルミニウム合金層に銅を含む
金属層を積層した構成とすることによって密着性を高めることができる。また、多結晶シ
リコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に
限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法
を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用い
て形成する場合の一例について示すものとする。

その後、絶縁層及び導電材料を含む層を選択的にエッチングして、ゲート絶縁層５０８、
ゲート電極５１０を形成する（図６（Ｃ）参照）。

次に、半導体領域５０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域
５１６及び不純物領域５２０を形成する（図６（Ｄ）参照）。なお、ここではｎ型トラン
ジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合
には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、
添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される
場合には、その濃度を高くすることが望ましい。

なお、ゲート電極５１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる
濃度で添加された不純物領域を形成しても良い。

次に、ゲート電極５１０、不純物領域５２０等を覆うように金属層５２２を形成する（図
７（Ａ）参照）。当該金属層５２２は、真空蒸着法やスパッタリング法、スピンコート法
などの各種成膜方法を用いて形成することができる。金属層５２２は、半導体領域５０４
を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用い
て形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、
タングステン、ニッケル、コバルト、白金等がある。

次に、熱処理を施して、上記金属層５２２と半導体材料とを反応させる。これにより、不
純物領域５２０に接する金属化合物領域５２４が形成される（図７（Ａ）参照）。なお、
ゲート電極５１０として多結晶シリコンなどを用いる場合には、ゲート電極５１０の金属
層５２２と接触する部分にも、金属化合物領域が形成されることになる。

上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域５２４を形成した後には、金属層５２２は除去する。

次に、金属化合物領域５２４の一部と接する領域に、電極５２６を形成する（図７（Ｂ）
参照）。電極５２６は、例えば、導電材料を含む層を形成した後に、当該層を選択的にエ
ッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タン
タル、タングステン等の金属材料、これらの金属材料を含む合金材料、これらの金属材料
または合金材料を積層した層を用いて形成することができる。例えば、銅―マグネシウム
−アルミニウム合金層に銅を含む金属層を積層した構成とすることによって密着性を高め
ることができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を
形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、ス
ピンコート法などの各種成膜方法を用いることができる。

この場合、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法に
より窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する
方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面
の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属化合物領域５２４）
との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導
電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバ
リア膜を形成した後に、メッキ法により銅膜を形成してもよい。

次に、上述の工程により形成された各構成を覆うように、絶縁層５２８、絶縁層５３０を
形成する（図７（Ｃ）参照）。絶縁層５２８や絶縁層５３０は、酸化シリコン、酸窒化シ
リコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成する
ことができる。特に、絶縁層５２８や絶縁層５３０に誘電率の低い（ｌｏｗ−ｋ）材料を
用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能にな
るため好ましい。なお、絶縁層５２８や絶縁層５３０には、これらの材料を用いた多孔性
の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が
低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶
縁層５２８や絶縁層５３０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成する
ことも可能である。なお、ここでは、絶縁層５２８と絶縁層５３０の積層構造としている
が、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層
構造としても良い。

トランジスタ５６２及び保持容量５６４の形成前の処理として、絶縁層５２８や絶縁層５
３０にＣＭＰ処理を施して、ゲート電極５１０の上面を露出させる（図７（Ｄ）参照）。
ゲート電極５１０の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理な
どを適用することも可能であるが、トランジスタ５６２の特性を向上させるために、絶縁
層５２８や絶縁層５３０の表面は可能な限り平坦にしておくことが望ましい。

以上により、半導体材料を含む基板５００を用いたトランジスタ５６０が形成される。こ
のようなトランジスタ５６０は、高速動作が可能であるという特徴を有する。このため、
当該トランジスタを揮発性ＦＦのトランジスタとして用いることで、半導体回路の通常動
作を高速に行うことができる。

なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程を含んでいても良い。例えば、配線の構造として、絶縁層及び導電層の積層構造でなる
多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。

＜上部のトランジスタの作製方法＞
次に、ゲート電極５１０、絶縁層５２８、絶縁層５３０などの上に導電層を形成し、該導
電層を選択的にエッチングして、ソース電極またはドレイン電極５４２ａ、ソース電極ま
たはドレイン電極５４２ｂを形成する（図８（Ａ）参照）。

導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分
とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウ
ム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いて
もよい。

導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極またはドレイン電極５４２ａ、及びソース電極またはドレイン電極５４２ｂ
への加工が容易であるというメリットがある。

また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、イン
ジウムスズ酸化物（Ｉｎ_２Ｏ_３−ＳｎＯ_２）、インジウム亜鉛酸化物（Ｉｎ_２Ｏ_３―Ｚｎ
Ｏ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたも
のを用いることができる。

導電層のエッチングは、形成されるソース電極またはドレイン電極５４２ａ、及びソース
電極またはドレイン電極５４２ｂの端部が、テーパーとなるように行うことが好ましい。
ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電
極またはドレイン電極５４２ａ、ソース電極またはドレイン電極５４２ｂの端部をテーパ
ーとなるようにエッチングすることにより、後に形成されるゲート絶縁層５４６の被覆性
を向上し、段切れを防止することができる。

上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極５４２ａ、及
びソース電極またはドレイン電極５４２ｂの下端部の間隔によって決定される。なお、チ
ャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光
を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａ
ｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も
大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０
００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能で
ある。また、微細化によって、半導体装置の消費電力を低減することも可能である。

なお、絶縁層５２８や絶縁層５３０の上には、下地として機能する絶縁層を設けても良い
。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。

次に、ソース電極またはドレイン電極５４２ａの上に絶縁層５４３ａを、ソース電極また
はドレイン電極５４２ｂの上に絶縁層５４３ｂを、それぞれ形成する（図８（Ｂ）参照）
。絶縁層５４３ａ及び絶縁層５４３ｂは、ソース電極またはドレイン電極５４２ａや、ソ
ース電極またはドレイン電極５４２ｂを覆う絶縁層を形成した後、当該絶縁層を選択的に
エッチングすることにより形成できる。また、絶縁層５４３ａ及び絶縁層５４３ｂは、後
に形成されるゲート電極の一部と重畳するように形成する。このような絶縁層を設けるこ
とにより、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減することが
可能である。

絶縁層５４３ａや絶縁層５４３ｂは、酸化シリコン、酸窒化シリコン、窒化シリコン、酸
化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁
層５４３ａや絶縁層５４３ｂに誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、ゲート
電極と、ソース電極またはドレイン電極との間の容量を十分に低減することが可能になる
ため好ましい。なお、絶縁層５４３ａや絶縁層５４３ｂには、これらの材料を用いた多孔
性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率
が低下するため、ゲート電極と、ソース電極またはドレイン電極との間の容量をさらに低
減することが可能である。

なお、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減させるという点
では、絶縁層５４３ａ及び絶縁層５４３ｂを形成するのが好適であるが、当該絶縁層を設
けない構成とすることも可能である。

次に、ソース電極またはドレイン電極５４２ａ、及びソース電極またはドレイン電極５４
２ｂを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチン
グして酸化物半導体層５４４を形成する（図８（Ｃ）参照）。

酸化物半導体層に用いる酸化物半導体としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇ
ａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物
半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、
Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａ
ｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体
、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸
化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇ
ａ−Ｏ系酸化物半導体や、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ
系酸化物半導体などを用いることができる。また、上記酸化物半導体層に酸化珪素を含ま
せてもよい。酸化物半導体層に結晶化を阻害する酸化珪素（ＳｉＯ_ｘ（Ｘ＞０））を含ま
せることで、製造プロセス中において酸化物半導体層の形成後に加熱処理した場合に、結
晶化してしまうのを抑制することができる。なお、酸化物半導体層は非晶質な状態である
ことが好ましく、一部結晶化していてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系
酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化
物膜、という意味であり、その組成比はとくに問わない。また、ＩｎとＧａとＺｎ以外の
元素を含んでもよい。

また、酸化物半導体層５４４には、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つｍは自
然数でない）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ
及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及び
Ａｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。また、酸化物半導体として、Ｉｎ
_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

酸化物半導体は、好ましくはＩｎを含有する酸化物半導体、さらに好ましくは、Ｉｎ、及
びＧａを含有する酸化物半導体である。本実施の形態では、非晶質構造の酸化物半導体層
を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタ法により形成する
こととする。

酸化物半導体層５４４をスパッタリング法で作製するためのターゲットとしては、例えば
、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚ
ｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物や
その組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：
１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：
１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数
比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）^２＋（ｂ―Ｂ）^２＋
（ｃ―Ｃ）^２≦ｒ^２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸
化物でも同様である。

また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組
成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３
：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に
換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１
．５：１〜１５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝３：４〜１５：２）と
する。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比が
Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。

金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、
さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層を形成することが可能である。また、ターゲッ
トの純度は９９．９９％以上が好ましく、特にＮａ、Ｌｉ等のアルカリ金属及びＣａなど
のアルカリ土類金属などの不純物は低減されているものが好ましい。

酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、ま
たは、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ま
しくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である
。具体的には、露点−６０℃以下の高純度ガスが好ましい。

酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保
持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以
下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度
は、室温（２５℃±（プラスマイナス）１０℃）としてもよい。そして、処理室内の水分
を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用い
て酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することによ
り、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる損
傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを
用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーショ
ンポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたも
のを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水な
どを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。

また、スパッタリング装置の処理室のリークレートを１×１０^−１０Ｐａ・ｍ^３／秒以下
とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ
金属、水素化物等の不純物の混入を低減することができる。また、排気系として吸着型の
真空ポンプを用いることで、排気系からアルカリ金属、水素原子、水素分子、水、水酸基
、または水素化物等の逆流を低減することができる。

酸化物半導体層の形成条件としては、例えば、被処理物とターゲットとの間との距離が１
７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１０
０％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混
合雰囲気、といった条件を適用することができる。

なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）
を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層の厚さは、１ｎｍ以上
５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ
以下とする。このような厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル
効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の
用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選
択することもできる。

なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層５３０の表面）の付着物を
除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッ
タターゲットにイオンを衝突させるところを、逆に、基板の処理表面にイオンを衝突させ
ることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方
法としては、アルゴン雰囲気下で処理表面側に高周波電圧を入力して、被処理物付近にプ
ラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素
などによる雰囲気を適用してもよい。

その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この
第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去し、
酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる
。第１の熱処理の温度は、例えば、１５０℃以上６５０℃以下、好ましくは２００℃以上
５００℃以下とする。

熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせ
ず、水や水素の混入が生じないようにする。

熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メ
タルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムラ
ンプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加
熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガス
としては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応
しない不活性気体が用いられる。

例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい
。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである
。

なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。

ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成
後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱
水素化処理は、一回に限らず複数回行っても良い。

酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおい
て行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好
適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液につい
ては被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークな
どが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。

また、酸化物半導体層を２回に分けて成膜し、２回に分けて加熱処理を行うことで、下地
部材の材料が、酸化物、窒化物、金属など材料を問わず、膜表面に垂直にｃ軸配向した結
晶領域を有する酸化物半導体層を形成してもよい。例えば、３ｎｍ以上１５ｎｍ以下の第
１の酸化物半導体膜を成膜し、窒素、酸素、希ガス、酸素と希ガスの混合気体、窒素と希
ガスの混合気体、窒素と酸素と希ガスの混合気体、または乾燥空気の雰囲気下で４５０℃
以上８５０℃以下、好ましくは５５０℃以上７５０℃以下の第１の加熱処理を行い、表面
を含む領域に結晶領域（板状結晶を含む）を有する第１の酸化物半導体膜を形成する。そ
して、第１の酸化物半導体膜よりも厚い第２の酸化物半導体膜を形成し、４５０℃以上８
５０℃以下好ましくは６００℃以上７００℃以下の第２の加熱処理を行い、第１の酸化物
半導体膜を結晶成長の種として、上方に結晶成長させ、第２の酸化物半導体膜の全体を結
晶化させ、結果として膜厚の厚い結晶領域を有する酸化物半導体層を形成してもよい。

また、酸化物半導体層を成膜する際に、酸化物半導体がｃ軸に配向する温度に基板を加熱
しながら成膜を行うことにより、膜表面に垂直にｃ軸配向した結晶領域を有する酸化物半
導体層を形成してもよい。このような成膜方法を用いることにより、プロセスを短縮する
ことができる。基板を加熱する温度は、１５０℃以上４５０℃以下とするのがよい。ただ
し、成膜装置によって他の成膜条件が異なるためこれに合わせて適宜設定すればよいが、
例えば、スパッタリング装置で成膜する際の基板温度を２５０℃以上として成膜すればよ
い。

次に、酸化物半導体層５４４に接するゲート絶縁層５４６を形成し、その後、ゲート絶縁
層５４６上において酸化物半導体層５４４と重畳する領域にゲート電極５４８ａを形成し
、ソース電極またはドレイン電極５４２ａと重畳する領域に電極５４８ｂを形成する（図
８（Ｄ）参照）。

ゲート絶縁層５４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、
ゲート絶縁層５４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウ
ム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳ
ｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯ
ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（
ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層５４６は
、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されない
が、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするの
が望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ま
しくは１０ｎｍ以上５０ｎｍ以下とすることができる。

上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層５４６に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞
０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０）
）、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶
縁層５４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜
厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、
窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれか
を含む膜との積層構造としてもよい。

ゲート絶縁層５４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層５４６が酸素を含む場合、酸化物半導体層５４４
に酸素を供給し、該酸化物半導体層５４４の酸素欠損を補填することもできる。

なお、本実施の形態では、ゲート絶縁層５４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の
熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第
１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさ
せても良い。

上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物
半導体層５４４を、その主成分以外の不純物が極力含まれないように高純度化することが
できる。

ゲート電極５４８ａ及び電極５４８ｂは、ゲート絶縁層５４６上に導電層を形成した後に
、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極
５４８ａ及び電極５４８ｂとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラ
ズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極または
ドレイン電極５４２ａなどの場合と同様であり、これらの記載を参酌できる。

次に、ゲート絶縁層５４６、ゲート電極５４８ａ、及び電極５４８ｂ上に、絶縁層５５０
及び絶縁層５５２を形成する（図９（Ａ）参照）。絶縁層５５０及び絶縁層５５２は、Ｐ
ＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリ
コン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を
用いて形成することができる。

なお、絶縁層５５０や絶縁層５５２には、誘電率の低い材料や、誘電率の低い構造（多孔
性の構造など）を用いることが望ましい。絶縁層５５０や絶縁層５５２の誘電率を低くす
ることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることがで
きるためである。

なお、本実施の形態では、絶縁層５５０と絶縁層５５２の積層構造としているが、開示す
る発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造として
も良い。また、絶縁層を設けない構成とすることも可能である。

なお、上記絶縁層５５２は、その表面が平坦になるように形成することが望ましい。表面
が平坦になるように絶縁層５５２を形成することで、半導体装置を微細化した場合などに
おいても、絶縁層５５２上に、電極や配線などを好適に形成することができるためである
。なお、絶縁層５５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行う
ことができる。

次に、ゲート絶縁層５４６、絶縁層５５０、絶縁層５５２に、ソース電極またはドレイン
電極５４２ｂにまで達する開口を形成する（図９（Ｂ）参照）。当該開口の形成は、マス
クなどを用いた選択的なエッチングにより行われる。

その後、上記開口に電極５５４を形成し、絶縁層５５２上に電極５５４に接する配線５５
６を形成する（図９（Ｃ）参照）。

電極５５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成
した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去するこ
とにより形成することができる。

より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶ
Ｄ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被
形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極または
ドレイン電極５４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成さ
れる窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや
窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

なお、上記導電層の一部を除去して電極５５４を形成する際には、電極５５４の表面が平
坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタ
ン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、そ
の後のＣＭＰ処理によって、不要なタングステン、チタン、窒化チタンなどを除去すると
共に、電極５５４の表面の平坦性を向上させることができる。また、このような平坦性を
向上させる処理によって、電極５５４の表面を含む表面全体を平坦化することができる。
このように、電極５５４を含む表面全体を平坦化することにより、後の工程において、良
好な電極、配線、絶縁層、半導体層などを形成することが可能となる。

配線５５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法
を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。
また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデ
ン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることが
できる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウム
のいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極
またはドレイン電極５４２ａなどと同様である。

以上により、酸化物半導体層５４４を用いたトランジスタ５６２、及び保持容量５６４が
完成する（図９（Ｃ）参照）。

本実施の形態において示すトランジスタ５６２では、酸化物半導体層５４４の水素濃度は
、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以
下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体層
５４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０^１４
／ｃｍ^３程度）と比較して、十分に小さい値（例えば、１×１０^１２／ｃｍ３未満、より
好ましくは、１．４５×１０^１０／ｃｍ^３未満）をとる。そして、トランジスタ５６２の
室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１０
０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、望ましくは１０ｚＡ以下
となる。

このようなトランジスタを用いることで、オフ電流が低減され、電源を供給しなくとも、
信号の保持ができる半導体回路が得られる。

また、半導体層に酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用い
たトランジスタとを重畳するように形成することで、回路面積の増大を抑制し、より一層
の高集積化が実現される。また、本実施の形態において示す半導体回路では、配線を共通
化することも可能であり、集積度が十分に高められた半導体回路を実現することができる
。

本実施の形態で示した回路構成を、実施の形態２で示した不揮発性ＦＦに用いることによ
って、酸化物半導体を半導体層に用いたトランジスタ及び保持容量を、他の半導体材料を
半導体層に用いたトランジスタと積層して作製することができるので、不揮発性ＦＦを高
集積化して作製することができる。

同様にして、揮発性ＦＦが有する他の半導体材料を半導体層に用いたトランジスタと酸化
物半導体材料を用いたトランジスタ、または、不揮発性ＦＦと揮発性ＦＦを積層して形成
することも可能となり、揮発性ＦＦ毎に不揮発性ＦＦを設けても、回路面積を増大させる
ことのない回路を作製することができる。

実施の形態１または実施の形態２で示した、半導体回路、不揮発性フリップフロップ、ま
たはそれらの回路の一部を本実施の形態のように積層して作製することで、回路面積を増
大させることなく、揮発性ＦＦに不揮発性ＦＦを設けることができ、速やかに休止状態へ
移行できる回路を高度な集積度で実現することができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

（実施の形態４）
本実施の形態では、上述の実施の形態で説明した回路を用いた半導体装置について、図１
０を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電
話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタ
ルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置（テレ
ビ、またはテレビジョン受信機ともいう）などの半導体装置に、上述の回路を適用した場
合について説明する。

図１０（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、
表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２
の少なくとも一には、先の実施の形態に示す回路が設けられている。そのため、情報の書
き込み及び読み出しが高速で、且つ消費電力が十分に低減されたノート型のパーソナルコ
ンピュータが実現される。

図１０（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外
部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端
末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に
示す回路が設けられている。そのため、情報の書き込み及び読み出しが高速で、且つ消費
電力が十分に低減された携帯情報端末が実現される。

図１０（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２
３の２つの筐体で構成されている。筐体７２１及び筐体７２３には、それぞれ表示部７２
５及び表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接
続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１
は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐
体７２３の少なくとも一には、先の実施の形態に示す回路が設けられている。そのため、
情報の書き込み及び読み出しが高速で、且つ消費電力が十分に低減された電子書籍が実現
される。

図１０（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されて
いる。さらに、筐体７４０と筐体７４１は、スライドし、図１０（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作
キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４
８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９
、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵さ
れている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す回路が設
けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可
能で、且つ消費電力が十分に低減された携帯電話機が実現される。

図１０（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操
作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体
７６１内には、先の実施の形態に示す回路が設けられている。そのため、情報の書き込み
及び読み出しが高速で、且つ消費電力が十分に低減されたデジタルカメラが実現される。

図１０（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド
７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるス
イッチや、リモコン操作機７８０により行うことができる。筐体７７１及びリモコン操作
機７８０には、先の実施の形態に示す回路が搭載されている。そのため、情報の書き込み
及び読み出しが高速で、且つ消費電力が十分に低減されたテレビジョン装置が実現される
。

以上のように、本実施の形態に示す半導体装置には、先の実施の形態に係る回路が搭載さ
れている。このため、消費電力を低減した半導体装置が実現される。

１０１ 不揮発性ＦＦ
１０３ 揮発性ＦＦ
１０５ 選択回路
１０７ インバータ回路
１０９ ＮＡＮＤ回路
２００ 不揮発性ＦＦ
２０１ 第５のインバータ回路
２０３ 第１のインバータ回路
２０５ 第３のインバータ回路
２０７ 第４のインバータ回路
２０９ 第２のインバータ回路
２１１ 第１のアナログスイッチ
２１３ 第２のアナログスイッチ
２１５ ＮＡＮＤ回路
２１７ ＮＡＮＤ回路
２１９ トランジスタ
２２０ 第１のラッチ回路
２２１ 保持容量
２３０ 第２のラッチ回路
３０１ 第５のインバータ回路
３０３ 第１のアナログスイッチ
３０５ 第１のインバータ回路
３０７ 第２のインバータ回路
３０９ 第２のアナログスイッチ
３１１ 第３のインバータ回路
３１３ 第４のインバータ回路
３２０ 第１のラッチ回路
３３０ 第２のラッチ回路
５００ 基板
５０２ 保護層
５０４ 半導体領域
５０６ 素子分離絶縁層
５０８ ゲート絶縁層
５１０ ゲート電極
５１６ チャネル形成領域
５２０ 不純物領域
５２２ 金属層
５２４ 金属化合物領域
５２６ 電極
５２８ 絶縁層
５３０ 絶縁層
５４２ａ ソース電極またはドレイン電極
５４２ｂ ソース電極またはドレイン電極
５４３ａ 絶縁層
５４３ｂ 絶縁層
５４４ 酸化物半導体層
５４６ ゲート絶縁層
５４８ａ ゲート電極
５４８ｂ 電極
５５０ 絶縁層
５５２ 絶縁層
５５４ 電極
５５６ 配線
５６０ トランジスタ
５６２ トランジスタ
５６４ 保持容量
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機

Claims (2)

1. 第１のフリップフロップと、
   第２のフリップフロップと、を有し、
   電源電位が供給されている第１の期間において、前記第２のフリップフロップがデータを保持し、
   電源電位が停止されている第２の期間において、前記第１のフリップフロップがデータを保持し、
   前記第１の期間から前記第２の期間への移行に際し、前記第２のフリップフロップから前記第１のフリップフロップへデータを移動し、
   前記第２の期間から前記第１の期間への移行に際し、前記第１のフリップフロップから前記第２のフリップフロップへデータを移動する機能を有する半導体装置であって、
   前記第１のフリップフロップは、記憶回路と、演算部と、を有し、
   前記記憶回路は、酸化物半導体を有するトランジスタを有し、
   前記記憶回路と、前記演算部とが積層されていることを特徴とする半導体装置。
2. 請求項１において、
   前記第１のフリップフロップの出力データを選択的に出力する選択回路を有し、
   前記選択回路の出力データは、前記第２のフリップフロップに入力され、
   前記第２のフリップフロップの出力データは、前記第１のフリップフロップに入力されることを特徴とする半導体装置。

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