JP6199494B2 - エレクトロマイグレーションに対処するためのレイアウト構造 - Google Patents
エレクトロマイグレーションに対処するためのレイアウト構造 Download PDFInfo
- Publication number
- JP6199494B2 JP6199494B2 JP2016536440A JP2016536440A JP6199494B2 JP 6199494 B2 JP6199494 B2 JP 6199494B2 JP 2016536440 A JP2016536440 A JP 2016536440A JP 2016536440 A JP2016536440 A JP 2016536440A JP 6199494 B2 JP6199494 B2 JP 6199494B2
- Authority
- JP
- Japan
- Prior art keywords
- interconnect
- interconnects
- pmos
- nmos
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 claims description 54
- 229910044991 metal oxide Inorganic materials 0.000 claims description 23
- 150000004706 metal oxides Chemical class 0.000 claims description 23
- 239000004065 semiconductor Substances 0.000 claims description 23
- 230000008878 coupling Effects 0.000 claims description 14
- 238000010168 coupling process Methods 0.000 claims description 14
- 238000005859 coupling reaction Methods 0.000 claims description 14
- 230000000295 complement effect Effects 0.000 claims description 8
- 239000002184 metal Substances 0.000 description 205
- 238000010586 diagram Methods 0.000 description 33
- 230000008569 process Effects 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 7
- 238000006731 degradation reaction Methods 0.000 description 7
- 238000012546 transfer Methods 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/168—Modifications for eliminating interference voltages or currents in composite switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[C1] p型金属酸化物半導体(PMOS)ドレインを各々有する複数のPMOSトランジスタと、n型金属酸化物半導体(NMOS)ドレインを各々有する複数のNMOSトランジスタとを含む相補型金属酸化物半導体(CMOS)デバイスであって、
相互接続レベル上の、前記PMOSドレインの第1のサブセットを互いに接続する第1の相互接続部と、
前記相互接続レベル上の、前記PMOSドレインの第2のサブセットを互いに接続する第2の相互接続部、前記PMOSドレインの前記第2のサブセットは、前記PMOSドレインの前記第1のサブセットと異なり、前記第1の相互接続部および前記第2の相互接続部は、前記相互接続レベル上で分離される、と、
前記相互接続レベル上の、前記NMOSドレインの第1のサブセットを互いに接続する第3の相互接続部と、
前記相互接続レベル上の、前記NMOSドレインの第2のサブセットを互いに接続する第4の相互接続部、前記NMOSドレインの前記第2のサブセットは、前記NMOSドレインの前記第1のサブセットと異なり、前記第3の相互接続部および前記第4の相互接続部は、前記相互接続レベル上で分離され、前記第1の相互接続部、前記第2の相互接続部、前記第3の相互接続部、および前記第4の相互接続部は、少なくとも1つの他の相互接続レベルを通じて互いに結合される、と
を備える、CMOSデバイス。
[C2] 前記第1の相互接続部、前記第2の相互接続部、前記第3の相互接続部、および前記第4の相互接続部は、各々、長さが2マイクロメートルよりも短い、
C1に記載のデバイス。
[C3] 第2の相互接続レベル上の第5の相互接続部、前記第5の相互接続部は、前記第1の相互接続部と前記第2の相互接続部とを互いに結合し、と、
前記第2の相互接続レベル上の第6の相互接続部、前記第6の相互接続部は、前記第3の相互接続部と前記第4の相互接続部とを互いに結合する、と
をさらに備える、C1に記載のデバイス。
[C4] 前記第5の相互接続部および前記第6の相互接続部は、各々、長さが2マイクロメートルよりも短い、
C3に記載のデバイス。
[C5] 第3の相互接続レベル上の第7の相互接続部をさらに備え、前記第7の相互接続部は、前記第5の相互接続部と前記第6の相互接続部とを互いに結合する、
C3に記載のデバイス。
[C6] 前記デバイスの出力部は、前記第7の相互接続部に接続される、
C5に記載のデバイス。
[C7] 前記CMOSデバイスは、インバータであり、前記PMOSトランジスタは、PMOSゲートとPMOSソースとを各々有し、前記NMOSトランジスタは、NMOSゲートとNMOSソースとを各々有し、前記NMOSトランジスタの前記NMOSソースは、互いに結合され、前記PMOSトランジスタの前記PMOSソースは、互いに結合され、前記PMOSトランジスタの前記PMOSゲートおよび前記NMOSトランジスタの前記NMOSゲートは、互いに結合される、
C1に記載のデバイス。
[C8] 前記相互接続レベル上の、前記PMOSドレインの異なるサブセットを互いに接続する相互接続部の第1のセット、前記相互接続部の第1のセットは、前記第1の相互接続部、前記第2の相互接続部、および1つまたは複数のさらなる相互接続部を含み、前記相互接続部の第1のセットの中の各相互接続部は、前記相互接続レベル上で前記相互接続部の第1のセットの中の他の相互接続部から分離される、と、
前記相互接続レベル上の、前記NMOSドレインの異なるサブセットを互いに接続する相互接続部の第2のセット、前記相互接続部の第2のセットは、前記第3の相互接続部、前記第4の相互接続部、および1つまたは複数のさらなる相互接続部を含み、前記相互接続部の第2のセットの中の各相互接続部は、前記相互接続レベル上で前記相互接続部の第2のセットの中の他の相互接続部から分離される、と
をさらに備える、C1に記載のデバイス。
[C9] 前記相互接続部の第1のセットおよび前記相互接続部の第2のセットの中の各相互接続部は、長さが2マイクロメートルよりも短い、
C8に記載のデバイス。
[C10] 第2の相互接続レベル上の相互接続部の第3のセット、前記相互接続部の第3のセットの中の各相互接続部は、前記相互接続部の第1のセットの中の相互接続部の隣接する異なるペアを互いに結合する、と、
前記第2の相互接続レベル上の相互接続部の第4のセット、前記相互接続部の第4のセットの中の各相互接続部は、前記相互接続部の第2のセットの中の相互接続部の隣接する異なるペアを互いに結合する、と
をさらに備える、C8に記載のデバイス。
[C11] 前記相互接続部の第3のセットおよび前記相互接続部の第4のセットの中の各相互接続部は、長さが2マイクロメートルよりも短い、
C10に記載のデバイス。
[C12] 第3の相互接続レベル上の相互接続部の第5のセットをさらに備え、前記相互接続部の第5のセットの中の各相互接続部は、前記相互接続部の第3のセットの中からの相互接続部と、前記相互接続部の第4のセットの中からの相互接続部とを含む、相互接続部の隣接する異なるペアを結合し、前記相互接続部の第5のセットの中の各相互接続部は、互いに結合される、
C10に記載のデバイス。
[C13] 第2の相互接続レベル上の相互接続部の第3のセット、前記相互接続部の第3のセットの第1のサブセットは、前記相互接続部の第1のセットの第1のサブセットの中の相互接続部の隣接する異なるペアを互いに結合し、前記相互接続部の第3のセットの第2のサブセットは、前記相互接続部の第1のセットの第2のサブセットの中の相互接続部の隣接する異なるペアを互いに結合する、と、
前記第2の相互接続レベル上の相互接続部の第4のセット、前記相互接続部の第4のセットの第1のサブセットは、前記相互接続部の第2のセットの第1のサブセットの中の相互接続部の隣接する異なるペアを互いに結合し、前記相互接続部の第4のセットの第2のサブセットは、前記相互接続部の第2のセットの第2のサブセットの中の相互接続部の隣接する異なるペアを互いに結合する、と
をさらに備える、C8に記載のデバイス。
[C14] 前記相互接続部の第3のセットおよび前記相互接続部の第4のセットの中の各相互接続部は、長さが2マイクロメートルよりも短い、
C13に記載のデバイス。
[C15] 第3の相互接続レベル上の第5の相互接続部をさらに備え、前記第5の相互接続部は、前記相互接続部の第3のセットの中の前記相互接続部の各々を、前記相互接続部の第4のセットの中の前記相互接続部の各々に結合する、
C13に記載のデバイス。
[C16] p型金属酸化物半導体(PMOS)ドレインを各々有する複数のPMOSトランジスタと、相補型金属酸化物半導体(CMOS)ドレインを各々有する複数のNMOSトランジスタとを含むデバイスであって、
PMOSドレインの第1のサブセットを、相互接続レベル上の第1の相互接続部と相互接続するための手段と、
PMOSドレインの第2のサブセットを、前記相互接続レベル上の第2の相互接続部と相互接続するための手段、前記PMOSドレインの第2のサブセットは、前記相互接続レベル上で前記PMOSドレインの第1のサブセットから分離される、と、
NMOSドレインの第1のサブセットを、前記相互接続レベル上の第3の相互接続部と相互接続するための手段と、
NMOSドレインの第2のサブセットを、前記相互接続レベル上の第4の相互接続部と相互接続するための手段、前記NMOSドレインの第2のサブセットは、前記相互接続レベル上で前記NMOSドレインの第1のサブセットから分離され、前記第1の相互接続部、前記第2の相互接続部、前記第3の相互接続部、および前記第4の相互接続部は、少なくとも1つの他の相互接続レベルを通じて互いに結合される、と
を備える、CMOSデバイス。
[C17] 前記第1の相互接続部、前記第2の相互接続部、前記第3の相互接続部、および前記第4の相互接続部は、各々、長さが2マイクロメートルよりも短い、
C16に記載のデバイス。
[C18] 前記第1の相互接続部と前記第2の相互接続部とを、第2の相互接続レベル上の第5の相互接続部と相互接続するための手段と、
前記第3の相互接続部と前記第4の相互接続部とを、前記第2の相互接続レベル上の第6の相互接続部と相互接続するための手段と
をさらに備える、C16に記載のデバイス。
[C19] 前記第5の相互接続部および前記第6の相互接続部は、各々、長さが2マイクロメートルよりも短い、
C18に記載のデバイス。
[C20] 前記第5の相互接続部と前記第6の相互接続部とを、第3の相互接続レベル上の第7の相互接続部と相互接続するための手段をさらに備える、
C18に記載のデバイス。
[C21] 前記デバイスの出力部は、前記第7の相互接続部に接続される、
C20に記載のデバイス。
[C22] 前記CMOSデバイスは、インバータであり、前記PMOSトランジスタはPMOSゲートとPMOSソースとを各々有し、前記NMOSトランジスタは、NMOSゲートとNMOSソースとを各々有し、前記デバイスは、
前記NMOSトランジスタの前記NMOSソースを互いに結合するための手段と、
前記PMOSトランジスタの前記PMOSソースを互いに結合するための手段と、
前記PMOSトランジスタの前記PMOSゲートと前記NMOSトランジスタの前記NMOSゲートとを互いに結合するための手段と
をさらに備えるC16に記載のデバイス。
[C23] p型金属酸化物半導体(PMOS)ドレインを各々有する複数のPMOSトランジスタと、n型金属酸化物半導体(NMOS)ドレインを各々有する複数のNMOSトランジスタとを含む相補型金属酸化物半導体(CMOS)デバイスをレイアウトする方法であって、
PMOSドレインの第1のサブセットを、相互接続レベル上の第1の相互接続部と相互接続することと、
PMOSドレインの第2のサブセットを、前記相互接続レベル上の第2の相互接続部と相互接続すること、前記PMOSドレインの第2のサブセットは、前記相互接続レベル上で前記PMOSドレインの第1のサブセットから分離される、と、
NMOSドレインの第1のサブセットを、前記相互接続レベル上の第3の相互接続部と相互接続することと、
NMOSドレインの第2のサブセットを、前記相互接続レベル上の第4の相互接続部と相互接続すること、前記NMOSドレインの第2のサブセットは、前記相互接続レベル上で前記NMOSドレインの第1のサブセットから分離され、前記第1の相互接続部、前記第2の相互接続部、前記第3の相互接続部、および前記第4の相互接続部は、少なくとも1つの他の相互接続レベルを通じて互いに結合される、と
を備える、方法。
[C24] 前記第1の相互接続部、前記第2の相互接続部、前記第3の相互接続部、および前記第4の相互接続部は、各々、長さが2マイクロメートルよりも短い、
C23に記載の方法。
[C25] 前記第1の相互接続部と前記第2の相互接続部とを、第2の相互接続レベル上の第5の相互接続部と相互接続することと、
前記第3の相互接続部と前記第4の相互接続部とを、前記第2の相互接続レベル上の第6の相互接続部と相互接続することと
をさらに備える、C23に記載の方法。
[C26] 前記第5の相互接続部および前記第6の相互接続部は、各々、長さが2マイクロメートルよりも短い、
C25に記載の方法。
[C27] 前記第5の相互接続部と前記第6の相互接続部とを、第3の相互接続レベル上の第7の相互接続部と相互接続することをさらに備える、
C25に記載の方法。
[C28] 前記デバイスの出力部は、前記第7の相互接続部に接続される、
C27に記載の方法。
[C29] 前記CMOSデバイスは、インバータであり、前記PMOSトランジスタは、PMOSゲートとPMOSソースとをそれぞれ有し、前記NMOSトランジスタは、NMOSゲートとNMOSソースとをそれぞれ有し、前記方法は、
前記NMOSトランジスタの前記NMOSソースを互いに結合することと、
前記PMOSトランジスタの前記PMOSソースを互いに結合することと、
前記PMOSトランジスタの前記PMOSゲートと前記NMOSトランジスタの前記NMOSゲートとを互いに結合することと
をさらに備える、C23に記載の方法。
[C30] p型金属酸化物半導体(PMOS)ドレインを各々有する複数のPMOSトランジスタと、n型金属酸化物半導体(NMOS)ドレインを各々有する複数のNMOSトランジスタとを含む相補型金属酸化物半導体(CMOS)デバイスの動作の方法であって、
第1の電流を、相互接続レベル上の第1の相互接続部と相互接続されているPMOSドレインの第1のサブセットから流すことと、
第2の電流を、前記相互接続レベル上の第2の相互接続部と相互接続されているPMOSドレインの第2のサブセットから流すことと、前記PMOSドレインの第2のサブセットは、前記相互接続レベル上で前記PMOSドレインの第1のサブセットから分離される、
第3の電流を、前記相互接続レベル上の第3の相互接続部と相互接続されているNMOSドレインの第1のサブセットへ流すことと、
第4の電流を、前記相互接続レベル上の第4の相互接続部と相互接続されているNMOSドレインの第2のサブセットへ流すこと、前記NMOSドレインの第2のサブセットは、前記相互接続レベル上で前記NMOSドレインの第1のサブセットから分離され、前記第1の相互接続部、前記第2の相互接続部、前記第3の相互接続部、および前記第4の相互接続部は、少なくとも1つの他の相互接続レベルを通じて互いに結合され、前記第1の電流および前記第2の電流は、前記CMOSデバイスが低入力を受け取ると前記少なくとも1つの他の相互接続レベルを通じて前記CMOSデバイスの出力部へ流れ、前記第3の電流および前記第4の電流は、前記CMOSデバイスが高入力を受け取ると、前記CMOSデバイスの前記出力部から前記少なくとも1つの他の相互接続レベルを通じて流れる、と
を備える、方法。
[C31] 前記第1の相互接続部、前記第2の相互接続部、前記第3の相互接続部、および前記第4の相互接続部は、各々、長さが2マイクロメートルよりも短い、
C30に記載の方法。
[C32] 前記第1の相互接続部および前記第2の相互接続部は、第2の相互接続レベル上の第5の相互接続部と相互接続され、前記第3の相互接続部および前記第4の相互接続部は、前記第2の相互接続レベル上の第6の相互接続部と相互接続される、
C30に記載の方法。
[C33] 前記第5の相互接続部および前記第6の相互接続部は、各々、長さが2マイクロメートルよりも短い、
C32に記載の方法。
[C34] 前記第5の相互接続部および前記第6の相互接続部は、第3の相互接続レベル上の第7の相互接続部と相互接続される、
C32に記載の方法。
[C35] 前記デバイスの出力部は、前記第7の相互接続部に接続される、
C34に記載の方法。
[C36] 前記CMOSデバイスは、インバータであり、前記PMOSトランジスタは、PMOSゲートとPMOSソースとを各々有し、前記NMOSトランジスタは、NMOSゲートとNMOSソースとを各々有し、前記NMOSトランジスタの前記NMOSソースは、互いに結合され、前記PMOSトランジスタの前記PMOSソースは、互いに結合され、前記PMOSトランジスタの前記PMOSゲートおよび前記NMOSトランジスタの前記NMOSゲートは、互いに結合される、
C30に記載の方法。
Claims (15)
- p型金属酸化物半導体(PMOS)ドレインを各々有する複数のPMOSトランジスタと、n型金属酸化物半導体(NMOS)ドレインを各々有する複数のNMOSトランジスタとを含む相補型金属酸化物半導体(CMOS)デバイスであって、
相互接続レベルにある、第1の複数の前記PMOSドレインを互いに接続する第1の相互接続部と、
前記相互接続レベルにある、第2の複数の前記PMOSドレインを互いに接続する第2の相互接続部、前記第2の複数の前記PMOSドレインは、前記第1の複数の前記PMOSドレインと異なり、前記第1の相互接続部および前記第2の相互接続部は、前記相互接続レベルで分離される、と、
前記相互接続レベルにある、第1の複数の前記NMOSドレインを互いに接続する第3の相互接続部と、
前記相互接続レベルにある、第2の複数の前記NMOSドレインを互いに接続する第4の相互接続部、前記第2の複数の前記NMOSドレインは、前記第1の複数の前記NMOSドレインと異なり、前記第3の相互接続部および前記第4の相互接続部は、前記相互接続レベルで分離され、前記第1の相互接続部、前記第2の相互接続部、前記第3の相互接続部、および前記第4の相互接続部は、少なくとも1つの他の相互接続レベルを通じて互いに結合される、と
を備える、CMOSデバイス。 - 前記第1の相互接続部、前記第2の相互接続部、前記第3の相互接続部、および前記第4の相互接続部は、各々、長さが2マイクロメートルよりも短い、
請求項1に記載のデバイス。 - 前記少なくとも1つの他の相互接続レベルは、第2の相互接続レベルと第3の相互接続レベルとを備え、
前記第2の相互接続レベルにある第5の相互接続部、前記第5の相互接続部は、前記第1の相互接続部と前記第2の相互接続部とを互いに結合する、と、
前記第2の相互接続レベルにある第6の相互接続部、前記第6の相互接続部は、前記第3の相互接続部と前記第4の相互接続部とを互いに結合する、と
をさらに備える、請求項1に記載のデバイス。 - 前記第5の相互接続部および前記第6の相互接続部は、各々、長さが2マイクロメートルよりも短い、
請求項3に記載のデバイス。 - 前記第3の相互接続レベルにある第7の相互接続部をさらに備え、前記第7の相互接続部は、前記第5の相互接続部と前記第6の相互接続部とを互いに結合し、
前記デバイスの出力部は、前記第7の相互接続部に接続される、
請求項3に記載のデバイス。 - 前記CMOSデバイスは、インバータであり、前記PMOSトランジスタは、PMOSゲートとPMOSソースとを各々有し、前記NMOSトランジスタは、NMOSゲートとNMOSソースとを各々有し、前記NMOSトランジスタの前記NMOSソースは、互いに結合され、前記PMOSトランジスタの前記PMOSソースは、互いに結合され、前記PMOSトランジスタの前記PMOSゲートおよび前記NMOSトランジスタの前記NMOSゲートは、互いに結合される、
請求項1に記載のデバイス。 - 前記相互接続レベルにある、前記PMOSドレインの異なるサブセットを互いに接続する相互接続部の第1のセット、前記相互接続部の第1のセットは、前記第1の相互接続部、前記第2の相互接続部、および1つまたは複数のさらなる相互接続部を含み、前記相互接続部の第1のセットの中の各相互接続部は、前記相互接続レベルで前記相互接続部の第1のセットの中の他の相互接続部から分離される、と、
前記相互接続レベルにある、前記NMOSドレインの異なるサブセットを互いに接続する相互接続部の第2のセット、前記相互接続部の第2のセットは、前記第3の相互接続部、前記第4の相互接続部、および1つまたは複数のさらなる相互接続部を含み、前記相互接続部の第2のセットの中の各相互接続部は、前記相互接続レベルで前記相互接続部の第2のセットの中の他の相互接続部から分離される、と
をさらに備える、請求項1に記載のデバイス。 - 前記相互接続部の第1のセットおよび前記相互接続部の第2のセットの中の各相互接続部は、長さが2マイクロメートルよりも短い、
請求項7に記載のデバイス。 - 前記少なくとも1つのさらなる相互接続レベルは、第2の相互接続レベルと第3の相互接続レベルとを備え、
前記第2の相互接続レベルにある相互接続部の第3のセット、前記相互接続部の第3のセットの中の各相互接続部は、前記相互接続部の第1のセットの中の相互接続部の隣接する異なるペアを互いに結合する、と、
前記第2の相互接続レベルにある相互接続部の第4のセット、前記相互接続部の第4のセットの中の各相互接続部は、前記相互接続部の第2のセットの中の相互接続部の隣接する異なるペアを互いに結合する、と
をさらに備える、請求項7に記載のデバイス。 - 前記第3の相互接続レベルにある相互接続部の第5のセットをさらに備え、前記相互接続部の第5のセットの中の各相互接続部は、前記相互接続部の第3のセットの中からの相互接続部と、前記相互接続部の第4のセットの中からの相互接続部とを含む、相互接続部の隣接する異なるペアを結合し、前記相互接続部の第5のセットの中の各相互接続部は、互いに結合される、
請求項9に記載のデバイス。 - 前記少なくとも1つのさらなる相互接続レベルは、第2の相互接続レベルと第3の相互接続レベルとを備え、
前記第2の相互接続レベルにある相互接続部の第3のセット、前記相互接続部の第3のセットの第1のサブセットは、前記相互接続部の第1のセットの第1のサブセットの中の相互接続部の隣接する異なるペアを互いに結合し、前記相互接続部の第3のセットの第2のサブセットは、前記相互接続部の第1のセットの第2のサブセットの中の相互接続部の隣接する異なるペアを互いに結合する、と、
前記第2の相互接続レベルにある相互接続部の第4のセット、前記相互接続部の第4のセットの第1のサブセットは、前記相互接続部の第2のセットの第1のサブセットの中の相互接続部の隣接する異なるペアを互いに結合し、前記相互接続部の第4のセットの第2のサブセットは、前記相互接続部の第2のセットの第2のサブセットの中の相互接続部の隣接する異なるペアを互いに結合する、と
をさらに備える、請求項7に記載のデバイス。 - 前記相互接続部の第3のセットおよび前記相互接続部の第4のセットの中の各相互接続部は、長さが2マイクロメートルよりも短い、
請求項9または10に記載のデバイス。 - 前記第3の相互接続レベルにある第5の相互接続部をさらに備え、前記第5の相互接続部は、前記相互接続部の第3のセットの中の前記相互接続部の各々を、前記相互接続部の第4のセットの中の前記相互接続部の各々に結合する、
請求項11に記載のデバイス。 - p型金属酸化物半導体(PMOS)ドレインを各々有する複数のPMOSトランジスタと、n型金属酸化物半導体(NMOS)ドレインを各々有する複数のNMOSトランジスタとを含む相補型金属酸化物半導体(CMOS)デバイスをレイアウトする方法であって、
第1の複数のPMOSドレインを、相互接続レベルにある第1の相互接続部と相互接続することと、
第2の複数のPMOSドレインを、前記相互接続レベルにある第2の相互接続部と相互接続すること、前記第2の複数のPMOSドレインは、前記相互接続レベルで前記第1の複数のPMOSドレインから分離される、と、
第1の複数のNMOSドレインを、前記相互接続レベルにある第3の相互接続部と相互接続することと、
第2の複数のNMOSドレインを、前記相互接続レベルにある第4の相互接続部と相互接続すること、前記第2の複数のNMOSドレインは、前記相互接続レベルで前記第1の複数のNMOSドレインから分離され、前記第1の相互接続部、前記第2の相互接続部、前記第3の相互接続部、および前記第4の相互接続部は、少なくとも1つの他の相互接続レベルを通じて互いに結合される、と
を備える、方法。 - p型金属酸化物半導体(PMOS)ドレインを各々有する複数のPMOSトランジスタと、n型金属酸化物半導体(NMOS)ドレインを各々有する複数のNMOSトランジスタとを含む相補型金属酸化物半導体(CMOS)デバイスの動作の方法であって、
第1の電流を、相互接続レベルにある第1の相互接続部と相互接続されている第1の複数のPMOSドレインから流すことと、
第2の電流を、前記相互接続レベルにある第2の相互接続部と相互接続されている第2の複数のPMOSドレインから流すこと、前記第2の複数のPMOSドレインは、前記相互接続レベルで前記第1の複数のPMOSドレインから分離される、と、
第3の電流を、前記相互接続レベルにある第3の相互接続部と相互接続されている第1の複数のNMOSドレインへ流すことと、
第4の電流を、前記相互接続レベルにある第4の相互接続部と相互接続されている第2の複数のNMOSドレインへ流すこと、前記第2の複数のNMOSドレインは、前記相互接続レベルで前記第1の複数のNMOSドレインから分離され、前記第1の相互接続部、前記第2の相互接続部、前記第3の相互接続部、および前記第4の相互接続部は、少なくとも1つの他の相互接続レベルを通じて互いに結合され、前記第1の電流および前記第2の電流は、前記CMOSデバイスが低入力を受け取ると前記少なくとも1つの他の相互接続レベルを通じて前記CMOSデバイスの出力部へ流れ、前記第3の電流および前記第4の電流は、前記CMOSデバイスが高入力を受け取ると、前記CMOSデバイスの前記出力部から前記少なくとも1つの他の相互接続レベルを通じて流れる、と
を備える、方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/975,074 US9786663B2 (en) | 2013-08-23 | 2013-08-23 | Layout construction for addressing electromigration |
US13/975,074 | 2013-08-23 | ||
PCT/US2014/052020 WO2015027025A1 (en) | 2013-08-23 | 2014-08-21 | Layout construction for addressing electromigration |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017160205A Division JP6449394B2 (ja) | 2013-08-23 | 2017-08-23 | エレクトロマイグレーションに対処するためのレイアウト構造 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2016535454A JP2016535454A (ja) | 2016-11-10 |
JP2016535454A5 JP2016535454A5 (ja) | 2017-04-06 |
JP6199494B2 true JP6199494B2 (ja) | 2017-09-20 |
Family
ID=51454985
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016536440A Active JP6199494B2 (ja) | 2013-08-23 | 2014-08-21 | エレクトロマイグレーションに対処するためのレイアウト構造 |
JP2017160205A Active JP6449394B2 (ja) | 2013-08-23 | 2017-08-23 | エレクトロマイグレーションに対処するためのレイアウト構造 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017160205A Active JP6449394B2 (ja) | 2013-08-23 | 2017-08-23 | エレクトロマイグレーションに対処するためのレイアウト構造 |
Country Status (6)
Country | Link |
---|---|
US (4) | US9786663B2 (ja) |
EP (1) | EP3036768B1 (ja) |
JP (2) | JP6199494B2 (ja) |
CN (2) | CN105474393B (ja) |
DE (1) | DE602014007453C5 (ja) |
WO (1) | WO2015027025A1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11077565B2 (en) | 2014-09-17 | 2021-08-03 | Soft Robotics, Inc. | Soft robotic actuator attachment hub and grasper assembly, reinforced actuators, and electroadhesive actuators |
US11110616B2 (en) | 2014-11-18 | 2021-09-07 | Soft Robotics, Inc. | Soft robotic actuator enhancements |
US11738893B2 (en) | 2019-04-30 | 2023-08-29 | Soft Robotics, Inc. | Picking, placing, and scanning bagged clothing and other articles |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9786663B2 (en) | 2013-08-23 | 2017-10-10 | Qualcomm Incorporated | Layout construction for addressing electromigration |
US9972624B2 (en) | 2013-08-23 | 2018-05-15 | Qualcomm Incorporated | Layout construction for addressing electromigration |
US10157254B2 (en) * | 2015-12-29 | 2018-12-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Techniques based on electromigration characteristics of cell interconnect |
US9990454B2 (en) | 2016-06-03 | 2018-06-05 | International Business Machines Corporation | Early analysis and mitigation of self-heating in design flows |
JP7406683B2 (ja) | 2018-09-05 | 2023-12-28 | 東京エレクトロン株式会社 | 3dロジック及びメモリのための電力分配ネットワーク |
DE102020104141B4 (de) * | 2020-02-18 | 2021-09-02 | Infineon Technologies Ag | Chip und verfahren zur herstellung eines chips |
Family Cites Families (64)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6228788Y2 (ja) | 1980-01-29 | 1987-07-23 | ||
US5000818A (en) | 1989-08-14 | 1991-03-19 | Fairchild Semiconductor Corporation | Method of fabricating a high performance interconnect system for an integrated circuit |
JPH04216668A (ja) | 1990-12-15 | 1992-08-06 | Sharp Corp | 半導体集積回路 |
JP2826446B2 (ja) | 1992-12-18 | 1998-11-18 | 三菱電機株式会社 | 半導体集積回路装置及びその設計方法 |
US6150722A (en) | 1994-11-02 | 2000-11-21 | Texas Instruments Incorporated | Ldmos transistor with thick copper interconnect |
US5728594A (en) | 1994-11-02 | 1998-03-17 | Texas Instruments Incorporated | Method of making a multiple transistor integrated circuit with thick copper interconnect |
US5532509A (en) * | 1994-12-16 | 1996-07-02 | Motorola, Inc. | Semiconductor inverter layout having improved electromigration characteristics in the output node |
US5764533A (en) | 1995-08-01 | 1998-06-09 | Sun Microsystems, Inc. | Apparatus and methods for generating cell layouts |
US6372586B1 (en) | 1995-10-04 | 2002-04-16 | Texas Instruments Incorporated | Method for LDMOS transistor with thick copper interconnect |
JP3487989B2 (ja) * | 1995-10-31 | 2004-01-19 | 富士通株式会社 | 半導体装置 |
JPH1056162A (ja) * | 1996-05-24 | 1998-02-24 | Toshiba Corp | 半導体集積回路およびその設計方法 |
US5751180A (en) * | 1996-09-03 | 1998-05-12 | Motorola, Inc. | Electrical device structure having reduced crowbar current and power consumption |
US6349401B2 (en) | 1996-09-12 | 2002-02-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit, design method and computer-readable medium using a permissive current ratio |
JP3962441B2 (ja) * | 1996-09-24 | 2007-08-22 | 富士通株式会社 | 半導体装置 |
JPH10335613A (ja) | 1997-05-27 | 1998-12-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JP3747980B2 (ja) | 1997-07-09 | 2006-02-22 | ローム株式会社 | 半導体集積回路装置 |
US6037822A (en) | 1997-09-30 | 2000-03-14 | Intel Corporation | Method and apparatus for distributing a clock on the silicon backside of an integrated circuit |
US6038383A (en) * | 1997-10-13 | 2000-03-14 | Texas Instruments Incorporated | Method and apparatus for determining signal line interconnect widths to ensure electromigration reliability |
US6492694B2 (en) | 1998-02-27 | 2002-12-10 | Micron Technology, Inc. | Highly conductive composite polysilicon gate for CMOS integrated circuits |
US6448631B2 (en) | 1998-09-23 | 2002-09-10 | Artisan Components, Inc. | Cell architecture with local interconnect and method for making same |
JP2002280456A (ja) | 2001-03-22 | 2002-09-27 | Ricoh Co Ltd | 半導体スタンダードセルを用いた半導体装置及びそのレイアウト方法 |
JP4798881B2 (ja) | 2001-06-18 | 2011-10-19 | 富士通セミコンダクター株式会社 | 半導体集積回路装置 |
US20040056366A1 (en) * | 2002-09-25 | 2004-03-25 | Maiz Jose A. | A method of forming surface alteration of metal interconnect in integrated circuits for electromigration and adhesion improvement |
US6972464B2 (en) | 2002-10-08 | 2005-12-06 | Great Wall Semiconductor Corporation | Power MOSFET |
JP3920804B2 (ja) | 2003-04-04 | 2007-05-30 | 松下電器産業株式会社 | 半導体記憶装置 |
JP2004311824A (ja) * | 2003-04-09 | 2004-11-04 | Toshiba Corp | 半導体集積回路 |
FR2862396A1 (fr) | 2003-11-13 | 2005-05-20 | Dolphin Integration Sa | Procede de verification d'un circuit integre |
US6980462B1 (en) * | 2003-11-18 | 2005-12-27 | Lsi Logic Corporation | Memory cell architecture for reduced routing congestion |
DE102004014472B4 (de) | 2004-03-24 | 2012-05-03 | Infineon Technologies Ag | Anwendungsspezifischer integrierter Halbleiter-Schaltkreis |
JP2005310923A (ja) | 2004-04-20 | 2005-11-04 | Sumitomo Electric Ind Ltd | 半導体装置のチップ実装方法及び半導体装置 |
US7112855B2 (en) | 2004-05-07 | 2006-09-26 | Broadcom Corporation | Low ohmic layout technique for MOS transistors |
JP4820542B2 (ja) * | 2004-09-30 | 2011-11-24 | パナソニック株式会社 | 半導体集積回路 |
US7339390B2 (en) | 2005-05-31 | 2008-03-04 | International Business Machines Corporation | Systems and methods for controlling of electro-migration |
US7414275B2 (en) | 2005-06-24 | 2008-08-19 | International Business Machines Corporation | Multi-level interconnections for an integrated circuit chip |
JP5100035B2 (ja) | 2005-08-02 | 2012-12-19 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP2007073709A (ja) | 2005-09-06 | 2007-03-22 | Nec Electronics Corp | 半導体装置 |
JP5000125B2 (ja) | 2005-11-15 | 2012-08-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2007214397A (ja) | 2006-02-10 | 2007-08-23 | Nec Corp | 半導体集積回路 |
TWI370515B (en) * | 2006-09-29 | 2012-08-11 | Megica Corp | Circuit component |
US20080086709A1 (en) * | 2006-10-05 | 2008-04-10 | Dan Rittman | System and method for automatic elimination of electromigration and self heat violations during construction of a mask layout block, maintaining the process design rules (DRC Clean) and layout connectivity (LVS Clean) correctness |
JP2008227130A (ja) | 2007-03-13 | 2008-09-25 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびレイアウト設計方法 |
US7816198B2 (en) | 2007-07-10 | 2010-10-19 | Infineon Technologies Ag | Semiconductor device and method for manufacturing the same |
US7861204B2 (en) * | 2007-12-20 | 2010-12-28 | International Business Machines Corporation | Structures including integrated circuits for reducing electromigration effect |
JP5097096B2 (ja) | 2007-12-28 | 2012-12-12 | パナソニック株式会社 | 半導体集積回路 |
US8178908B2 (en) | 2008-05-07 | 2012-05-15 | International Business Machines Corporation | Electrical contact structure having multiple metal interconnect levels staggering one another |
WO2009139457A1 (ja) | 2008-05-16 | 2009-11-19 | 日本電気株式会社 | 半導体装置 |
EP2308096A1 (en) * | 2008-07-28 | 2011-04-13 | Nxp B.V. | Integrated circuit and method for manufacturing an integrated circuit |
WO2010016008A1 (en) | 2008-08-05 | 2010-02-11 | Nxp B.V. | Ldmos with discontinuous metal stack fingers |
GB2466313A (en) | 2008-12-22 | 2010-06-23 | Cambridge Silicon Radio Ltd | Radio Frequency CMOS Transistor |
US8159814B2 (en) | 2009-01-19 | 2012-04-17 | International Business Machines Corporation | Method of operating transistors and structures thereof for improved reliability and lifetime |
JP5801541B2 (ja) * | 2010-08-17 | 2015-10-28 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置 |
US8830720B2 (en) | 2010-08-20 | 2014-09-09 | Shine C. Chung | Circuit and system of using junction diode as program selector and MOS as read selector for one-time programmable devices |
US8378742B2 (en) * | 2011-01-10 | 2013-02-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Driver for a semiconductor chip |
JP5580230B2 (ja) | 2011-02-28 | 2014-08-27 | パナソニック株式会社 | 半導体装置 |
US8624335B2 (en) * | 2011-04-30 | 2014-01-07 | Peregrine Semiconductor Corporation | Electronic module metalization system, apparatus, and methods of forming same |
US8713498B2 (en) | 2011-08-24 | 2014-04-29 | Freescale Semiconductor, Inc. | Method and system for physical verification using network segment current |
US20130069170A1 (en) | 2011-09-19 | 2013-03-21 | Texas Instruments Incorporated | Illumination and design rule method for double patterned slotted contacts |
KR101895469B1 (ko) * | 2012-05-18 | 2018-09-05 | 삼성전자주식회사 | 입력 버퍼 |
TWI585946B (zh) | 2012-11-30 | 2017-06-01 | 英力股份有限公司 | 半導體裝置及其形成方法 |
US9235674B2 (en) * | 2013-03-05 | 2016-01-12 | Oracle International Corporation | Mitigating electromigration effects using parallel pillars |
US9318607B2 (en) * | 2013-07-12 | 2016-04-19 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
US9331016B2 (en) * | 2013-07-25 | 2016-05-03 | Qualcomm Incorporated | SOC design with critical technology pitch alignment |
US9972624B2 (en) | 2013-08-23 | 2018-05-15 | Qualcomm Incorporated | Layout construction for addressing electromigration |
US9786663B2 (en) | 2013-08-23 | 2017-10-10 | Qualcomm Incorporated | Layout construction for addressing electromigration |
-
2013
- 2013-08-23 US US13/975,074 patent/US9786663B2/en active Active
-
2014
- 2014-08-21 DE DE602014007453.7A patent/DE602014007453C5/de active Active
- 2014-08-21 WO PCT/US2014/052020 patent/WO2015027025A1/en active Application Filing
- 2014-08-21 JP JP2016536440A patent/JP6199494B2/ja active Active
- 2014-08-21 CN CN201480046232.9A patent/CN105474393B/zh active Active
- 2014-08-21 CN CN201811322947.9A patent/CN109148400B/zh active Active
- 2014-08-21 EP EP14758472.6A patent/EP3036768B1/en active Active
-
2017
- 2017-04-20 US US15/493,008 patent/US10074609B2/en active Active
- 2017-08-23 JP JP2017160205A patent/JP6449394B2/ja active Active
-
2018
- 2018-08-07 US US16/057,036 patent/US10580774B2/en active Active
-
2020
- 2020-01-16 US US16/744,227 patent/US11437375B2/en active Active
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11077565B2 (en) | 2014-09-17 | 2021-08-03 | Soft Robotics, Inc. | Soft robotic actuator attachment hub and grasper assembly, reinforced actuators, and electroadhesive actuators |
US11110616B2 (en) | 2014-11-18 | 2021-09-07 | Soft Robotics, Inc. | Soft robotic actuator enhancements |
US11738893B2 (en) | 2019-04-30 | 2023-08-29 | Soft Robotics, Inc. | Picking, placing, and scanning bagged clothing and other articles |
Also Published As
Publication number | Publication date |
---|---|
WO2015027025A1 (en) | 2015-02-26 |
CN105474393B (zh) | 2018-11-30 |
US20170221826A1 (en) | 2017-08-03 |
US20200152630A1 (en) | 2020-05-14 |
CN109148400B (zh) | 2022-05-10 |
US10074609B2 (en) | 2018-09-11 |
EP3036768A1 (en) | 2016-06-29 |
US11437375B2 (en) | 2022-09-06 |
CN105474393A (zh) | 2016-04-06 |
JP2016535454A (ja) | 2016-11-10 |
US20180342515A1 (en) | 2018-11-29 |
EP3036768B1 (en) | 2017-03-08 |
CN109148400A (zh) | 2019-01-04 |
US20150054567A1 (en) | 2015-02-26 |
US10580774B2 (en) | 2020-03-03 |
JP2018014507A (ja) | 2018-01-25 |
JP6449394B2 (ja) | 2019-01-09 |
DE602014007453C5 (de) | 2023-06-22 |
US9786663B2 (en) | 2017-10-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6449394B2 (ja) | エレクトロマイグレーションに対処するためのレイアウト構造 | |
JP6258499B2 (ja) | エレクトロマイグレーションに対処するためのレイアウト構造 | |
JP2017517143A (ja) | 小面積デジタルSoCのための適応スタンダードセルアーキテクチャおよびレイアウト技法 | |
US11133803B2 (en) | Multiple via structure for high performance standard cells | |
JP6352561B1 (ja) | 高密度アンテナ保護ダイオードのための回路およびレイアウト | |
CN105453263B (zh) | 具有关键技术节距对准的soc设计 | |
JP2016531446A5 (ja) | ||
JP2016535454A5 (ja) | ||
EP3304595A1 (en) | Cross-coupled clock signal distribution layout in multi-height sequential cells for uni-directional m1 | |
JP6430667B2 (ja) | フィードバックラッチ回路 | |
JP2018530155A (ja) | ソース分離型セル | |
US20150109025A1 (en) | Area saving in latch arrays |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170228 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170228 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20170228 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20170309 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170321 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170621 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170725 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170823 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6199494 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |