CN109148400B - 用于解决电迁移的布局构造 - Google Patents

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Abstract

公开了用于解决电迁移的布局构造。一互连层面上的第一互连将CMOS器件的第一PMOS漏极子集连接在一起。该互连层面上的第二互连将第二PMOS漏极子集连接在一起。第二PMOS漏极子集不同于第一PMOS漏极子集。第一互连和第二互连在该互连层面上断开。该互连层面上的第三互连将CMOS器件的第一NMOS漏极子集连接在一起。该互连层面上的第四互连将第二NMOS漏极子集连接在一起。第二NMOS漏极子集不同于第一NMOS漏极子集。第三互连和第四互连在该互连层面上断开。第一、第二、第三和第四互连通过至少一个其它互连层面耦合在一起。

Description

用于解决电迁移的布局构造
本申请是申请号为201480046232.9，进入中国国家阶段日期为2016年2月19日，国际申请号为PCT/US2014/052020，申请日为2014年8月21日，名为“用于解决电迁移的布局构造”申请的分案申请。
技术领域
本公开一般涉及布局构造，尤其涉及用于解决互补金属氧化物半导体(CMOS)器件中的电迁移(EM)的布局构造。
背景技术
EM是因导电电子与漫射金属原子之间的动量传递而引起的离子在导体中的渐进式运动。EM可导致连接的最终丢失或者集成电路(IC)的故障，并由此降低IC的可靠性。相应地，需要布局CMOS器件以便解决EM的方法。进一步，需要具有用于解决EM的布局构造的CMOS器件。
发明内容
在本公开的一方面，提供了一种CMOS器件，该CMOS器件包括各自具有p型金属氧化物半导体(PMOS)漏极的多个PMOS晶体管以及各自具有n型金属氧化物半导体(NMOS)漏极的多个NMOS晶体管。该CMOS器件包括在一互连层面上将这些PMOS漏极的第一PMOS漏极子集连接在一起的第一互连。该CMOS器件进一步包括在该互连层面上将这些PMOS漏极的第二PMOS漏极子集连接在一起的第二互连。第二PMOS漏极子集不同于第一PMOS漏极子集。第一互连和第二互连在第一互连层面上断开。该CMOS器件进一步包括在该互连层面上将这些NMOS漏极的第一NMOS漏极子集连接在一起的第三互连。该CMOS器件进一步包括在该互连层面上将这些NMOS漏极的第二NMOS漏极子集连接在一起的第四互连。第二NMOS漏极子集不同于第一NMOS漏极子集。第三互连和第四互连在该互连层面上断开。第一互连、第二互连、第三互连和第四互连通过至少一个其它互连层面耦合在一起。
在本公开的一方面，提供了一种布局CMOS器件的方法，该CMOS器件包括各自具有PMOS漏极的多个PMOS晶体管以及各自具有NMOS漏极的多个NMOS晶体管。在一互连层面上将第一PMOS漏极子集与第一互连互连。在该互连层面上将第二PMOS漏极子集与第二互连互连。第二PMOS漏极子集在该互连层面上与第一PMOS漏极子集断开。在该互连层面上将第一NMOS漏极子集与第三互连互连。在该互连层面上将第二NMOS漏极子集与第四互连互连。第二NMOS漏极子集在该互连层面上与第一NMOS漏极子集断开。第一互连、第二互连、第三互连和第四互连通过至少一个其它互连层面耦合在一起。
在本公开的一方面中，提供了一种操作CMOS器件的方法，该CMOS器件包括各自具有PMOS漏极的多个PMOS晶体管以及各自具有NMOS漏极的多个NMOS晶体管。第一电流从在一互连层面上与第一互连互连的第一PMOS漏极子集流动。第二电流从在该互连层面上与第二互连互连的第二PMOS漏极子集流动。第二PMOS漏极子集在该互连层面上与第一PMOS漏极子集断开。第三电流向在该互连层面上与第三互连互连的第一NMOS漏极子集流动。第四电流向在该互连层面上与第四互连互连的第二NMOS漏极子集流动。第二NMOS漏极子集在该互连层面上与第一NMOS漏极子集断开。第一互连、第二互连、第三互连和第四互连通过至少一个其它互连层面耦合在一起。在CMOS器件接收到低输入之际，第一电流和第二电流通过至少一个其它互连层面流向CMOS器件的输出。在CMOS器件接收到高输入之际，第三电流和第四电流从CMOS器件的输出通过至少一个其它互连层面流动。
在本公开的一方面，提供了一种CMOS器件，该CMOS器件包括各自具有PMOS漏极的多个PMOS晶体管以及各自具有NMOS漏极的多个NMOS晶体管。该CMOS器件包括在一互连层面上在一长度方向上延伸的第一互连以将这些PMOS漏极连接在一起。该CMOS器件进一步包括在该互连层面上在该长度方向上延伸的第二互连以将这些NMOS漏极连接在一起。该CMOS器件进一步包括在至少一个附加互连层面上将第一互连和第二互连耦合在一起的一组互连。该CMOS器件进一步包括在该互连层面上垂直于该长度方向延伸且与该组互连偏移的第三互连以将第一互连和第二互连连接在一起。
在本公开的一方面，提供了一种布局CMOS器件的方法，该CMOS器件包括各自具有PMOS漏极的多个PMOS晶体管以及各自具有NMOS漏极的多个NMOS晶体管。PMOS漏极与在一互连层面上在一长度方向上延伸的第一互连互连。NMOS漏极与在该互连层面上在该长度方向上延伸的第二互连互连。第一互连和第二互连与至少一个附加互连层面上的一组互连互连。第一互连和第二互连与在该互连层面上垂直于该长度方向延伸且与该组互连偏移的第三互连互连。
在本公开的一方面中，提供了一种操作CMOS器件的方法，该CMOS器件包括各自具有PMOS漏极的多个PMOS晶体管以及各自具有NMOS漏极的多个NMOS晶体管。第一电流流经第一互连，第一互连在一长度方向上延伸并且在一互连层面上将PMOS漏极互连。第二电流流经第二互连，第二互连在该长度方向上延伸并且在该互连层面上将NMOS漏极互连。第三电流流经一组互连，该组互连在至少一个附加互连层面上将第一互连与第二互连互连。第四电流流经第三互连，该第三互连垂直于该长度方向延伸、与该组互连偏移、并且在该互连层面上将第一互连和第二互连互连。第五电流流经第四互连，该第四互连在该互连层面上将第一互连和第二互连互连、垂直于该长度方向延伸、并且与该组互连偏移。第三互连和第四互连在该组互连的相对侧上。在CMOS器件接收到低输入之际，第一电流通过第一互连流向该组互连的第一子集，第二电流从第三互连和第四互连通过第二互连流向该组互连的第二子集，第三电流从第一互连和第二互连流经该组互连，第四电流从第一互连通过第三互连流向第二互连，并且第五电流从第一互连通过第四互连流向第二互连。在CMOS器件接收到高输入之际，第一电流从该组互连的第一子集通过第一互连流向第三互连和第四互连，第二电流从该组互连的第二子集流经第二互连，第三电流从该组互连流向第一互连和第二互连，第四电流从第一互连通过第三互连流向第二互连，并且第五电流从第一互连通过第四互连流向第二互连。
在本公开的一方面，提供了一种CMOS器件，该CMOS器件包括各自具有PMOS漏极的多个PMOS晶体管以及各自具有NMOS漏极的多个NMOS晶体管。该CMOS器件包括在一互连层面上将这些PMOS漏极的第一PMOS漏极子集连接在一起的第一互连。该CMOS器件包括在该互连层面上将这些PMOS漏极的第二PMOS漏极子集连接在一起的第二互连。第二PMOS漏极子集不同于第一PMOS漏极子集。第一互连和第二互连在第一互连层面上断开。该CMOS器件进一步包括在该互连层面上将这些NMOS漏极的第一NMOS漏极子集连接在一起的第三互连。该CMOS器件包括在该互连层面上将这些NMOS漏极的第二NMOS漏极子集连接在一起的第四互连。第二NMOS漏极子集不同于第一NMOS漏极子集。第三互连和第四互连在该互连层面上断开。第一互连、第二互连、第三互连和第四互连通过至少一个其它互连层面耦合在一起。CMOS器件进一步包括第二互连层面上的第五互连。第五互连将第一互连和第二互连耦合在一起。CMOS器件进一步包括第二互连层面上的第六互连。第六互连将第三互连和第四互连耦合在一起。CMOS器件进一步包括第三互连层面上的第七互连。第七互连将第五互连和第六互连耦合在一起。该CMOS器件进一步包括在该互连层面上将第一互连和第三互连连接在一起的第八互连。该CMOS器件进一步包括在该互连层面上将第二互连和第四互连连接在一起的第九互连。
在本公开的一方面中，提供了一种布局CMOS器件的方法，该CMOS器件包括各自具有PMOS漏极的多个PMOS晶体管以及各自具有NMOS漏极的多个NMOS晶体管。在一互连层面上将第一PMOS漏极子集与第一互连互连。在该互连层面上将第二PMOS漏极子集与第二互连互连。第二PMOS漏极子集在该互连层面上与第一PMOS漏极子集断开。在该互连层面上将第一NMOS漏极子集与第三互连互连。在该互连层面上将第二NMOS漏极子集与第四互连互连。第二NMOS漏极子集在该互连层面上与第一NMOS漏极子集断开。第一互连和第二互连在第二互连层面上与第五互连互连。第三互连和第四互连在第二互连层面上与第六互连互连。第五互连和第六互连在第三互连层面上与第七互连互连。第一互连和第三互连在该互连层面上与第八互连互连。第二互连和第四互连在该互连层面上与第九互连互连。
附图说明
图1是解说CMOS反相器的示图。
图2是用于解说CMOS反相器的示例性布局的第一示图。
图3是用于解说CMOS反相器的示例性布局的第二示图。
图4是用于解说CMOS器件的第一组示例性布局的第一示图。
图5是用于解说CMOS器件的第一组示例性布局的第二示图。
图6是用于解说CMOS器件的第一组示例性布局的第三示图。
图7A是用于解说CMOS器件的互连内的电流流动的示图。
图7B是图7A示图的互连内的电流的图表。
图8是用于解说CMOS器件的第二组示例性布局的第一示图。
图9A是用于解说示例性CMOS器件的互连内的电流流动的第一示图。
图9B是用于解说示例性CMOS器件的互连内的电流流动的第二示图。
图9C是图9A和图9B的示图的互连内的电流的图表。
图10是用于解说CMOS器件的第二组示例性布局的第二示图。
图11是用于解说CMOS器件的第三组示例性布局的第一示图。
图12是用于解说CMOS器件的第三组示例性布局的第二示图。
图13是用于解说CMOS器件的第三组示例性布局的第三示图。
图14是布局CMOS器件的第一方法的流程图。
图15是操作CMOS器件的第一方法的流程图。
图16是布局CMOS器件的第二方法的流程图。
图17是操作CMOS器件的第二方法的流程图。
具体实施方式
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文所描述的概念的仅有配置。本详细描述包括具体细节以提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以便避免淡化此类概念。装置和方法将在以下详细描述中进行描述并可以在附图中由各种框、模块、组件、电路、步骤、过程、算法、元件等来解说。
图1是解说CMOS反相器的示图100。CMOS反相器包括PMOS晶体管102和NMOS晶体管104。PMOS晶体管102的源极连接至VDD。PMOS晶体管的栅极连接至Vin(V入)并连接至NOMS晶体管104的栅极。PMOS晶体管的漏极连接至Vout(V出)并连接至NOMS晶体管104的漏极。NMOS晶体管104的源极连接至VSS。NMOS晶体管104的栅极连接至Vin并连接至POMS晶体管102的栅极。NMOS晶体管104的漏极连接至Vout并连接至POMS晶体管102的漏极。PMOS晶体管102可包括并联的多个PMOS晶体管并且NMOS晶体管104可包括并联的多个NOMS晶体管。PMOS和NOMS晶体管可如上文所述地通过一组互连连接在一起。当输入Vin为时钟时，CMOS反相器可被称为时钟单元。时钟单元可按操作时钟频率f操作，f是Vin下时钟输入的频率。
在Vin从高转变到低、PMOS晶体管102被导通并且NOMS晶体管104被截止时电流iP的平均，以及在Vin从低转变到高、PMOS晶体管102被截止并且NOMS晶体管104被导通时电流iN的平均可被称为Iave。平均电流Iave∝C(VDD-VSS)fmax，其中C是Vout下的负载电容C 106，并且fmax是时钟单元的最大操作时钟频率。为了维持EM顺从性，通过互连的平均电流Iavg应当小于Imax.。值Imax是为了维持EM顺从性关于金属互连、通孔或触点所允许的最大平均直流电流(DC)。值Imax取决于互连的宽度和长度以及晶体管技术(例如，28nm工艺技术、20nm片上系统(SoC)工艺技术、或者16nm鳍式场效应晶体管(FinFET)工艺技术)。作为晶体管技术的改变和较短互连宽度的结果，值Imax通过缩放(即，较小工艺技术)来减小。另一方面，值Iave通过从20SoC工艺技术到16nm FinFET工艺技术的缩放来增大，因为FinFET中的最大操作时钟频率fmax较高并且输入电容较高。时钟单元与相同工艺技术的其它时钟单元串联使用。如此，FinFET中的较高输入电容导致较高负载电容C。
EM可通过增大互连宽度或通过包括有效增大互连宽度的并行互连来减少，但此类方法增大时钟单元的输入电容。如上文所讨论的，EM是因导电电子与漫射金属原子之间的动量传递而引起的离子在导体中的渐进运动。来自动量交换的力是由被称为电子风的引起的。EM被导致原子回流过程的机械应力积累(也称为背应力)抵消。背应力可通过缩短互连长度来增大。在第一组示例性方法和装置中，EM通过藉由减小时钟单元内的互连长度增大值Imax来减小。在一个示例中，值Imax可被增大2.4-3倍，其允许高2.4-3倍的fmax或者在不违背EM的情况下驱动高2.4-3倍的负载的能力。在第二组示例性方法和装置中，EM通过在操作期间提供特定互连内相反方向上的电流的互连布局来减少。对于其中输入电容和fmax高于20SoC工艺技术的FinFET工艺技术，值Imax的增大可允许时钟单元顺从EM。
图2是用于解说CMOS反相器的示例性布局的第一示图200。如图2所示，CMOS反相器包括多个PMOS和NMOS晶体管。PMOS晶体管的源极202通过第一金属层(也被称为第一互连层面)上的互连222连接在一起。第一PMOS晶体管子集的漏极204通过第一金属层上的互连224连接在一起。第二PMOS晶体管子集的漏极206通过第一金属层上的互连226连接在一起。互连224和互连226在第一金属层上断开。NMOS晶体管的源极212通过第一金属层上的互连232连接在一起。第一NMOS晶体管子集的漏极214通过第一金属层上的互连234连接在一起。第二NMOS晶体管子集的漏极216通过第一金属层上的互连236连接在一起。互连234和互连236在第一金属层上断开。
互连224、226通过通孔242、244在第二金属层(也称为第二互连层面)上通过互连240连接。互连234、236通过通孔252、254在第二金属层上通过互连250连接。互连240、250通过通孔262、264在第三金属层(也称为第三互连层面)上通过互连260连接。PMOS和NMOS晶体管的栅极270都被连接在一起。CMOS反相器的输入连接至栅极270.CMOS反相器的输出连接至互连260。
图3是用于解说CMOS反相器的示例性布局的第二示图300。如图3所示，第一金属层上的互连224和第一金属层上的互连226在第一金属层上断开。互连224、226可被断开以使得互连224、226中的每一者的长度小于xμm。此外，如图3所示，第一金属层上的互连234和第一金属层上的互连236在第一金属层上断开。互连234、236可被断开以使得互连234、236中的每一者的长度小于xμm。互连224、226通过互连240连接。互连240可具有小于xμm的长度。互连234、236通过互连250连接。互连250可具有小于xμm的长度。互连240、250通过互连260连接，互连260是CMOS反相器的输出。在一种配置中，x＝2并且互连224、226、234、236、240、250中的每一者都小于2μm。通过在第一金属层上断开互连224、226并在第二金属层上通过互连240连接互连224、226并且通过在第一金属层上断开互连234、236并在第二金属层上通过互连250连接互连234、236，其中互连240、250通过第三金属层上的互连260连接，互连224、226、234、236中每一者的长度可被减小，由此增大互连224、226、234、236中每一者上的背应力。通过增大互连224、226、234、236中每一者的背应力，互连224、226、234、236中每一者中的EM被减少并且值Imax被增大。
图4是用于解说CMOS器件的第一组示例性布局的第一示图400。CMOS器件可包括多个PMOS和NMOS晶体管并且可以是反相器。第一金属层M1(即，第一互连层面)上的第一互连402可将第一PMOS漏极子集连接在一起。第一金属层M1上的第二互连404可将第二PMOS漏极子集连接在一起。第二PMOS漏极子集不同于第一PMOS漏极子集。第一互连402和第二互连404在第一金属层M1上断开。如此，第一互连402和第二互连404在第一金属层M1上不直接连接在一起。第一金属层M1上的第三互连406将第一NMOS漏极子集连接在一起。第一金属层M1上的第四互连408将第二NMOS漏极子集连接在一起。第二NMOS漏极子集不同于第一NMOS漏极子集。第三互连406和第四互连408在第一金属层M1上断开。如此，第三互连406和第四互连408在第一金属层M1上不直接连接在一起。然而，如图4所示，第一互连402、第二互连404、第三互连406和第四互连408通过至少一个其它互连层面耦合在一起。第一互连402、第二互连404、第三互连406和第四互连408在长度上可各自小于xμm。在一种配置中，x＝2并且第一互连402、第二互连404、第三互连406和第四互连408在长度上各自小于2μm。
如图4所示，第二金属层M2(即，第二互连层面)上的第五互连410通过通孔412、414将第一互连402和第二互连404耦合在一起。第二金属层M2上的第六互连420通过通孔422、424将第三互连406和第四互连408耦合在一起。第五互连410和第六互连420可在长度上各自小于xμm。在一种配置中，x＝2并且第五互连410和第六互连420在长度上各自小于2μm。第三金属层M3上的第七互连430通过通孔432、434将第五互连410和第六互连420耦合在一起。器件的输出连接至第七互连430。
图5是用于解说CMOS器件的第一组示例性布局的第二示图500。CMOS器件可包括多个PMOS和NMOS晶体管并且可以是反相器。为了增大CMOS反相器中PMOS和NMOS晶体管的数目而不将互连长度增大到超过阈值(例如，2μm)，CMOS反相器可并行地利用图4的多个器件。第一金属层M1上的第一互连502可将第一PMOS漏极子集连接在一起。第一金属层M1上的第二互连504可将第二PMOS漏极子集连接在一起。第二PMOS漏极子集不同于第一PMOS漏极子集。第一互连502和第二互连504在第一金属层M1上断开。如此，第一互连502和第二互连504在第一金属层M1上不直接连接在一起。第一金属层M1上的第三互连506可将第一NMOS漏极子集连接在一起。第一金属层M1上的第四互连508可将第二NMOS漏极子集连接在一起。第二NMOS漏极子集不同于第一NMOS漏极子集。第三互连506和第四互连508在第一金属层M1上断开。如此，第三互连506和第四互连508在第一金属层M1上不直接连接在一起。第二金属层M2上的第五互连510通过通孔512、514将第一互连502和第二互连504耦合在一起。第二金属层M2上的第六互连520通过通孔522、524将第三互连506和第四互连508耦合在一起。
第一金属层M1上的第七互连532将第三PMOS漏极子集连接在一起。第一金属层M1上的第八互连534将第四PMOS漏极子集连接在一起。第四PMOS漏极子集不同于第三PMOS漏极子集。第七互连532和第八互连534在第一金属层M1上断开。如此，第七互连532和第八互连534在第一金属层M1上不直接连接在一起。第一金属层M1上的第九互连536将第三NMOS漏极子集连接在一起。第一金属层M1上的第十互连538将第四NMOS漏极子集连接在一起。第四NMOS漏极子集不同于第三NMOS漏极子集。第九互连536和第十互连538在第一金属层M1上断开。如此，第九互连536和第十互连538在第一金属层M1上不直接连接在一起。第二金属层M2上的第十一互连540通过通孔542、544将第七互连532和第八互连534耦合在一起。第二金属层M2上的第十二互连550通过通孔552、554将第九互连536和第十互连538耦合在一起。第三金属层M3上的第十三互连560通过通孔562、564、566、568将第五互连510、第六互连520、第十一互连540和第十二互连550耦合在一起。
如图5所示，第一金属层M1上的第一组互连502、504、532、534可将不同PMOS漏极子集连接在一起。第一组互连502、504、532、534中的每一个互连在第一金属层M1上与第一组互连502、504、532、534中的其它互连断开。第一金属层M1上的第二组互连506、508、536、538将不同NMOS漏极子集连接在一起。第二组互连506、508、536、538中的每一个互连在第一金属层M1上与第二组互连506、508、536、538中的其它互连断开。第三组互连510、540中的第一子集510将第一组互连502、504、532、534的第一子集502、504中的不同的毗邻互连对耦合在一起。第三组互连510、540中的第二子集540将第一组互连502、504、532、534的第二子集532、534中的不同的毗邻互连对耦合在一起。第四组互连520、550中的第一子集520将第二组互连506、508、536、538的第一子集506、508中的不同的毗邻互连对耦合在一起。第四组互连520、550中的第二子集550将第二组互连506、508、536、538的第二子集536、538中的不同的毗邻互连对耦合在一起。第三金属层M3上的第五互连560将第三组互连510、540中的每一个互连耦合到第四组互连520、550中的每一个互连。
第一组互连502、504、532、534和第二组互连506、508、536、538中的每一个互连在长度上可小于xμm。此外，第三组互连510、540和第四组互连520、550中的每一个互连在长度上可小于xμm。在一种配置中，x＝2。
图6是用于解说CMOS器件的第一组示例性布局的第三示图600。CMOS器件可包括多个PMOS和NMOS晶体管并且可以是反相器。为了增大CMOS反相器中PMOS和NMOS晶体管的数目而不将互连长度增大到超过阈值(例如，2μm)，CMOS反相器可串联地利用图4的多个器件。第一金属层M1上的第一互连602可将第一PMOS漏极子集连接在一起。第一金属层M1上的第二互连604可将第二PMOS漏极子集连接在一起。第二PMOS漏极子集不同于第一PMOS漏极子集。第一互连602和第二互连604在第一金属层M1上断开。如此，第一互连602和第二互连604在第一金属层M1上不直接连接在一起。第一金属层M1上的第三互连612可将第一NMOS漏极子集连接在一起。第一金属层M1上的第四互连614可将第二NMOS漏极子集连接在一起。第二NMOS漏极子集不同于第一NMOS漏极子集。第三互连612和第四互连614在第一金属层M1上断开。如此，第三互连612和第四互连614在第一金属层M1上不直接连接在一起。
第一金属层M1上的第五互连606可将第三PMOS漏极子集连接在一起。第三PMOS漏极子集不同于第一和第二PMOS漏极子集。第三互连606和第二互连604在第一金属层M1上断开。如此，第三互连606和第二互连604在第一金属层M1上不直接连接在一起。第一金属层M1上的第六互连616可将第三NMOS漏极子集连接在一起。第三NMOS漏极子集不同于第一和第二NMOS漏极子集。第六互连616和第四互连614在第一金属层M1上断开。如此，第六互连616和第四互连614在第一金属层M1上不直接连接在一起。
如图6所示，第一金属层M1上的第一组互连602、604、606可将不同PMOS漏极子集连接在一起。第一组互连602、604、606中的每一个互连在第一金属层M1上与第一组互连602、604、606中的其它互连断开。第一金属层M1上的第二组互连612、614、616将不同NMOS漏极子集连接在一起。第二组互连612、614、616中的每一个互连在第一金属层M1上与第二组互连612、614、616中的其它互连断开。第二金属层M2上的第三组互连620、622通过通孔630、632、634和636将第一组互连602、604、606中的不同的毗邻互连对耦合在一起。第二金属层M2上的第四组互连624、626通过通孔640、642、644和646将第二组互连612、614、616中的不同的毗邻互连对耦合在一起。第三金属层M3上的第五组互连660、670通过通孔662和672将包括来自第三组互连620、622的互连的不同的毗邻互连对耦合起来，并且通过通孔664和674将包括来自第四组互连624、626的互连的不同的毗邻互连对耦合起来。第五组互连660、670中的每一个互连耦合在一起。
第一组互连和第二组互连中的每一个互连在长度上可小于xμm。此外，第三组互连和第四组互连中的每一个互连在长度上可小于xμm。在一种配置中，x＝2。
图7A是用于解说CMOS器件的互连内的电流流动的示图700。图7B是图7A示图的互连内的电流的图表750。在图7B中，周期τ是NMOS晶体管被导通与随后在被截止后再次导通之间的时间段、或者是PMOS晶体管被导通与随后在被截止后再次导通之间的时间段。假定CMOS器件是反相器并且第一金属层M1上的互连702将多个PMOS漏极连接在一起且第一金属层M1上的互连704将多个NMOS漏极连接在一起。第二金属层M2上的互连706被连接至互连702。第二金属层M2上的互连708被连接至互连704。第三金属层M3上的互连710被连接至互连706、708。CMOS器件的输出712位于互连710上。当NMOS晶体管被截止并且PMOS晶体管被导通时，电流714从PMOS晶体管的源极流向PMOS晶体管的漏极并且通过互连702、706、710流向输出712。当PMOS晶体管被截止并且NMOS晶体管被导通时，电流716从输出712通过互连710、708、704流向NMOS晶体管的漏极并随后流向NMOS晶体管的源极。通过互连702、704、706、708的电流714、716是单向的，如图7B所示。
图8是用于解说CMOS器件的第二组示例性布局的第一示图800。假定第一金属层M1上的互连702将多个PMOS漏极连接在一起且第一金属层M1上的互连704将多个NMOS漏极连接在一起。第二金属层M2上的互连706被连接至互连702。第二金属层M2上的互连708被连接至互连704。第三金属层M3上的互连710被连接至互连706、708。在示例性布局中，第一金属层M1上的互连720在互连710的一侧上将互连702、704连接在一起，并且第一金属层M1上的互连730在互连710的另一侧上将互连702、704连接在一起。示图800示出互连718在互连710下面将互连702、704连接在一起。然而，布局可以不包括互连718。
图9A是用于解说示例性CMOS器件的互连内的电流流动的第一示图900。图9B是用于解说示例性CMOS器件的互连内的电流流动的第二示图930。图9C是图9A和图9B的示图的互连内的电流的图表960。在图9C中，周期τ是NMOS晶体管被导通与随后在被截止后再次导通之间的时间段、或者是PMOS晶体管被导通与随后在被截止后再次导通之间的时间段。假定第一金属层M1上的互连702将多个PMOS漏极连接在一起且第一金属层M1上的互连704将多个NMOS漏极连接在一起。第二金属层M2上的互连706被连接至互连702。第二金属层M2上的互连708被连接至互连704。第三金属层M3上的互连710被连接至互连706、708。CMOS器件的输出712位于互连710上。当NMOS晶体管被截止且PMOS晶体管被导通时，电流750、754通过互连702、706、710流向输出712；电流752通过互连702、720、704、708、710流向输出712；并且电流756通过互连702、730、704、708、710流向输出712。然而，当NMOS晶体管被导通且PMOS晶体管被截止时，电流762、766从输出712流经互连710、708、704；电流760从输出712流经互连710、706、702、720、704；并且电流764从输出712流经互连710、706、702、730、704。
如图9A、9B所示，在CMOS器件的操作期间，电流在互连720、710之间在互连706、702中；在互连730、710之间在互连706、702中；在互连720、710之间在互连708、704中；并且在互连730、710之间在互连708、704中在相反方向上流动。相应地，通过包括互连720、730，如图9C所示，电流在CMOS器件的操作期间在互连702、704、706、708中在相反方向上流动。由于电流在CMOS器件的操作期间在互连702、704、706、708中在相反方向上流动，因此EM互连降级被有效地减小，因为电子风在相反方向上通过互连流动。
再次参照图9A、9B，互连720、730与互连710并行并且与互连710偏移距离di。距离di≥d，其中距离d约等于使得满足以下条件的距离：电流i1 750约等于电流i5 760，电流i2752约等于电流i6 762，电流i3 754约等于电流i7 764，和/或电流i4 756约等于电流i8 766。
图10是用于解说CMOS器件的第二组示例性布局的第二示图1000。假定第一金属层M1上的互连702将多个PMOS漏极连接在一起且第一金属层M1上的互连704将多个NMOS漏极连接在一起。第二金属层M2上的互连706被连接至互连702。第二金属层M2上的互连708被连接至互连704。第三金属层M3上的互连710被连接至互连706、708。第一金属层M1上的互连720在互连710的一侧上将互连702、704连接在一起，并且第一金属层M1上的互连730在互连710的另一侧上将互连702、704连接在一起。如以上关于图8讨论的，互连718可在互连710下面将互连702、704连接在一起。
图11是用于解说CMOS器件的第三组示例性布局的第一示图1100。CMOS器件可包括多个PMOS和NMOS晶体管并且可以是反相器。第一金属层M1(即，第一互连层面)上的互连402可将第一PMOS漏极子集连接在一起。第一金属层M1上的互连404可将第二PMOS漏极子集连接在一起。互连402、404在第一金属层M1上断开。第一金属层M1上的互连406可将第一NMOS漏极子集连接在一起。第一金属层M1上的互连408可将第二NMOS漏极子集连接在一起。互连406、408在第一金属层M1上断开。第二金属层M2(即，第二互连层面)上的互连410将互连402、404耦合在一起。第二金属层M2上的互连420将互连406、408耦合在一起。第三金属层M3上的互连430将互连410、420耦合在一起。第一金属层M1上的互连470将互连402、406耦合在一起。第一金属层M1上的互连480将互连404、408耦合在一起。如以上关于图4讨论的，互连402、404、406、408、410可在长度上各自小于xμm。在一种配置中，x＝2并且互连402、404、406、408、410、420在长度上各自小于2μm。在互连402、404、406、408、410、420在长度上小于2μm的情况下，互连402、404、406、408、410、420中的EM互连降级得到减小。进一步，在互连470、480提供与互连430并行的电流路径时，EM互连降级通过互连402、404、406、408、410、420被进一步减小，如以上关于图9A、9B、9C讨论的。
图12是用于解说CMOS器件的第三组示例性布局的第二示图1200。CMOS器件可包括多个PMOS和NMOS晶体管并且可以是反相器。为了增大CMOS反相器中PMOS和NMOS晶体管的数目而不将互连长度增大到超过阈值(例如，2μm)，CMOS反相器可并行地利用图11的多个器件。第一金属层M1上的互连502可将第一PMOS漏极子集连接在一起。第一金属层M1上的互连504可将第二PMOS漏极子集连接在一起。互连502、504在第一金属层M1上断开。第一金属层M1上的互连506可将第一NMOS漏极子集连接在一起。第一金属层M1上的互连508可将第二NMOS漏极子集连接在一起。互连506、508在第一金属层M1上断开。第二金属层M2上的互连510将互连502、504耦合在一起。第二金属层M2上的互连520将互连506、508耦合在一起。
第一金属层M1上的互连532可将第三PMOS漏极子集连接在一起。第一金属层M1上的互连534可将第四PMOS漏极子集连接在一起。互连532、534在第一金属层M1上断开。第一金属层M1上的互连536可将第三NMOS漏极子集连接在一起。第一金属层M1上的互连538可将第四NMOS漏极子集连接在一起。互连536、538在第一金属层M1上断开。第二金属层M2上的互连540将互连532、534耦合在一起。第二金属层M2上的互连550将互连536、538耦合在一起。第三金属层M3上的互连560将互连510、520、540、550耦合在一起。
第一金属层M1上的互连570将互连502、506耦合在一起。第一金属层M1上的互连572将互连504、508耦合在一起。第一金属层M1上的互连574将互连532、536耦合在一起。第一金属层M1上的互连576将互连534、538耦合在一起。如以上关于图5讨论的，互连502、504、506、508、510、520、532、534、536、538、540、550可在长度上各自小于xμm。在一种配置中，x＝2并且互连502、504、506、508、510、520、532、534、536、538、540、550在长度上各自小于2μm。在互连502、504、506、508、510、520、532、534、536、538、540、550在长度上小于2μm的情况下，互连502、504、506、508、510、520、532、534、536、538、540、550中的EM互连降级得到减小。进一步，在互连570、572、574、576提供与互连560并行的电流路径时，EM互连降级通过互连502、504、506、508、510、520、532、534、536、538、540、550被进一步减小，如以上关于图9A、9B、9C讨论的。
图13是用于解说CMOS器件的第三组示例性布局的第三示图1300。CMOS器件可包括多个PMOS和NMOS晶体管并且可以是反相器。为了增大CMOS反相器中PMOS和NMOS晶体管的数目而不将互连长度增大到超过阈值(例如，2μm)，CMOS反相器可串行地利用图11的多个器件。第一金属层M1上的互连602可将第一PMOS漏极子集连接在一起。第一金属层M1上的互连604可将第二PMOS漏极子集连接在一起。互连602、604在第一金属层M1上断开。第一金属层M1上的互连612可将第一NMOS漏极子集连接在一起。第一金属层M1上的互连614可将第二NMOS漏极子集连接在一起。互连612、614在第一金属层M1上断开。
第一金属层M1上的互连606可将第三PMOS漏极子集连接在一起。互连606、604在第一金属层M1上断开。第一金属层M1上的互连616可将第三NMOS漏极子集连接在一起。互连616、614在第一金属层M1上断开。如图13所示，第一金属层M1上的第一组互连602、604、606可将不同PMOS漏极子集连接在一起。第一组互连602、604、606中的每一个互连在第一金属层M1上与第一组互连602、604、606中的其它互连断开。第一金属层M1上的第二组互连612、614、616将不同NMOS漏极子集连接在一起。第二组互连612、614、616中的每一个互连在第一金属层M1上与第二组互连612、614、616中的其它互连断开。第二金属层M2上的第三组互连620、622将第一组互连602、604、606中的不同的毗邻互连对耦合在一起。第二金属层M2上的第四组互连624、626将第二组互连612、614、616中的不同的毗邻互连对耦合在一起。第三金属层M3上的第五组互连660、670将包括来自第三组互连620、622的互连的不同的毗邻互连对耦合起来，并且将包括来自第四组互连624、626的互连的不同的毗邻互连对耦合起来。第五组互连660、670中的每一个互连耦合在一起。
互连680将互连602、612耦合在一起，互连682将互连604、614耦合在一起，并且互连684将互连606、616耦合在一起。第一、第二、第三和第四组互连中的每一个互连602、604、606、612、614、616、620、622、624、626可在长度上小于xμm。在一种配置中，x＝2。在互连602、604、606、612、614、616、620、622、624、626在长度上小于2μm的情况下，那些互连中的EM互连降级得到减小。进一步，在互连680、682、684提供与互连660、670并行的电流路径的情况下，EM互连降级通过互连602、604、606、612、614、616、620、622、624、626被进一步减小，如以上关于图9A、9B、9C讨论的。
图14是布局CMOS器件的第一方法的流程图1400。CMOS器件包括各自具有PMOS漏极的多个PMOS晶体管以及各自具有NMOS漏极的多个NMOS晶体管。在步骤1402，在一互连层面上将第一PMOS漏极子集与第一互连互连。在步骤1404，在该互连层面上将第二PMOS漏极子集与第二互连互连。第二PMOS漏极子集在该互连层面上与第一PMOS漏极子集断开。在步骤1406，在该互连层面上将第一NMOS漏极子集与第三互连互连。在步骤1408，在该互连层面上将第二NMOS漏极子集与第四互连互连。第二NMOS漏极子集在该互连层面上与第一NMOS漏极子集断开。第一互连、第二互连、第三互连和第四互连通过至少一个其它互连层面耦合在一起。
例如，参照图4，第一PMOS漏极子集在第一金属层M1上与第一互连402互连。第二PMOS漏极子集在第一金属层M1上与第二互连404互连。第二PMOS漏极子集在第一金属层M1上与第一PMOS漏极子集断开，因为互连402、404在第一金属层M1上断开。第一NMOS漏极子集在第一金属层M1上与第三互连406互连。第二NMOS漏极子集在第一金属层M1上与第四互连408互连。第二NMOS漏极子集在第一金属层M1上与第一NMOS漏极子集断开，因为互连406、408在第一金属层M1上断开。第一互连402、第二互连404、第三互连406和第四互连408通过至少一个其它金属层(诸如，第二金属层M2和第三金属层M3)耦合在一起。
如图4所示，第一互连402、第二互连404、第三互连406和第四互连408可在长度上各自小于2μm。第一互连402和第二互连404可在第二互连层面(例如，第二金属层M2)上与第五互连410互连。第三互连406和第四互连408可在第二互连层面上与第六互连420互连。第五互连410和第六互连420可在长度上各自小于2μm。第五互连410和第六互连420可在第三互连层面(例如，第三金属层M3)上与第七互连430互连。器件的输出可连接至第七互连430.CMOS器件可以是反相器。PMOS晶体管可各自具有PMOS栅极和PMOS源极。NMOS晶体管可各自具有NMOS栅极和NMOS源极。NMOS晶体管的NMOS源极可耦合在一起。PMOS晶体管的PMOS源极可在一起。PMOS晶体管的PMOS栅极和NMOS晶体管的NMOS栅极可耦合在一起。
图15是操作CMOS器件的第一方法的流程图1500。CMOS器件包括各自具有PMOS漏极的多个PMOS晶体管以及各自具有NMOS漏极的多个NMOS静态。在步骤1502，第一电流从在一互连层面上与第一互连互连的第一PMOS漏极子集流动。在步骤1504，第二电流从在该互连层面上与第二互连互连的第二PMOS漏极子集流动。第二PMOS漏极子集在该互连层面上与第一PMOS漏极子集断开。在步骤1506，第三电流向在该互连层面上与第三互连互连的第一NMOS漏极子集流动。在步骤1508，第四电流向在该互连层面上与第四互连互连的第二NMOS漏极子集流动。第二NMOS漏极子集在该互连层面上与第一NMOS漏极子集断开。第一互连、第二互连、第三互连和第四互连通过至少一个其它互连层面耦合在一起。在CMOS器件接收到低输入之际，第一电流和第二电流通过至少一个其它互连层面流向CMOS器件的输出。在CMOS器件接收到高输入之际，第三电流和第四电流从CMOS器件的输出通过至少一个其它互连层面流动。
例如，参照图4，第一电流从在第一金属层M1上与第一互连402互连的第一PMOS漏极子集流动。第二电流从在第一金属层M1上与第二互连404互连的第二PMOS漏极子集流动。第二PMOS漏极子集在第一金属层M1上与第一PMOS漏极子集断开，因为互连402、404在第一金属层M1上断开。第三电流向在第一金属层M1上与第三互连406互连的第一NMOS漏极子集流动。第四电流向在第一金属层M1上与第四互连408互连的第二NMOS漏极子集流动。第二NMOS漏极子集在第一金属层M1上与第一NMOS漏极子集断开，因为互连406、408在第一金属层M1上断开。第一互连402、第二互连404、第三互连406和第四互连408通过至少一个其它互连层面(诸如，第二金属层M2和第三金属层M3)耦合在一起。在CMOS器件接收到低输入之际，第一电流和第二电流通过至少一个其它互连层面流向CMOS器件的输出。在CMOS器件接收到高输入之际，第三电流和第四电流从CMOS器件的输出通过至少一个其它互连层面流动。
第一互连402、第二互连404、第三互连406和第四互连408在长度上可各自小于2μm。第一互连402和第二互连404可在第二互连层面(例如，第二金属层M2)上与第五互连410互连，并且第三互连406和第四互连408可在第二互连层面上与第六互连420互连。第五互连410和第六互连420可在长度上各自小于2μm。第五互连410和第六互连420可在第三互连层面(例如，第三金属层M3)上与第七互连430互连。器件的输出可连接至第七互连430.CMOS器件可以是反相器。PMOS晶体管可各自具有PMOS栅极和PMOS源极。NMOS晶体管可各自具有NMOS栅极和NMOS源极。NMOS晶体管的NMOS源极可耦合在一起。PMOS晶体管的PMOS源极可耦合在一起。PMOS晶体管的PMOS栅极和NMOS晶体管的NMOS栅极可耦合在一起。
图16是布局CMOS器件的第二方法的流程图1600。CMOS器件包括各自具有PMOS漏极的多个PMOS晶体管以及各自具有NMOS漏极的多个NMOS晶体管。在步骤1602，将PMOS漏极与在一互连层面上在一长度方向上延伸的第一互连互连。在步骤1604，将NMOS漏极与在该互连层面上在该长度方向上延伸的第二互连互连。在步骤1606，将第一互连和第二互连与至少一个附加互连层面上的一组互连互连。在步骤1608，将第一互连和第二互连与在该互连层面上垂直于该长度方向延伸且与该组互连偏移的第三互连互连。
例如，参照图9A、9B，PMOS漏极与在第一金属层M1上在一长度方向上延伸的第一互连702互连。NMOS漏极与在第一金属层M1上在该长度方向上延伸的第二互连704互连。第一互连702和第二互连704与至少一个附加互连层面(诸如，第二金属层M2和第三金属层M3)上的一组互连706、708、710互连。第一互连702和第二互连704与在第一金属层M1上垂直于该长度方向延伸且与该组互连706、708、710偏移的第三互连720互连。
第一互连702和第二互连704可与在互连层面(例如，第一金属层M1)上垂直于该长度方向延伸且与该组互连706、708、710偏移的第四互连730互连。第三互连720和第四互连730可在该组互连706、708、710的相对侧上。该至少一个附加互连层面(例如，第二金属层M2和第三金属层M3)可包括第二互连层面(例如，第二金属层M2)和第三互连层面(例如，第三金属层M3)，并且该组互连706、708、710可包括在第二互连层面上耦合至第一互连702的第五互连706、在第二互连层面上耦合至第二互连704的第六互连708、以及在第三互连层面上将第五互连706和第六互连708耦合在一起的第七互连710。第七互连710可以是器件的输出。第三互连720和第四互连730可与第七互连710并行并且可与第七互连710偏移至少距离d。距离d可以约等于使得满足以下条件的距离：在将PMOS晶体管导通和将NMOS晶体管截止之际在第三互连720与第七互连710之间的第一互连702中流动的电流i1约等于在将PMOS晶体管截止和将NMOS晶体管导通之际在第七互连710与第三互连720之间的第一互连702中流动的电流i5。距离d可以约等于使得满足以下条件的距离：在将PMOS晶体管导通和将NMOS晶体管截止之际在第四互连730与第七互连710之间的第一互连702中流动的电流i3约等于在将PMOS晶体管截止和将NMOS晶体管导通之际在第七互连710与第四互连730之间的第一互连702中流动的电流i7。距离d可以约等于使得满足以下条件的距离：在将PMOS晶体管导通和将NMOS晶体管截止之际在第三互连720与第七互连710之间的第二互连704中流动的电流i2约等于在将PMOS晶体管截止和将NMOS晶体管导通之际在第七互连710与第三互连720之间的第二互连704中流动的电流i6。距离d可以约等于使得满足以下条件的距离：在将PMOS晶体管导通和将NMOS晶体管截止之际在第四互连730与第七互连710之间的第二互连704中流动的电流i4约等于在将PMOS晶体管截止和将NMOS晶体管导通之际在第七互连710与第四互连730之间的第二互连704中流动的电流i8。CMOS器件可以是反相器。PMOS晶体管可各自具有PMOS栅极和PMOS源极。NMOS晶体管可各自具有NMOS栅极和NMOS源极。NMOS晶体管的NMOS源极可耦合在一起。PMOS晶体管的PMOS源极可耦合在一起。PMOS晶体管的PMOS栅极和NMOS晶体管的NMOS栅极可耦合在一起。
图17是操作CMOS器件的第二方法的流程图1700。CMOS器件包括各自具有PMOS漏极的多个PMOS晶体管以及各自具有NMOS漏极的多个NMOS晶体管。在步骤1702，第一电流流经第一互连，第一互连在一长度方向上延伸并且在一互连层面上将PMOS漏极互连。在步骤1704，第二电流流经第二互连，第二互连在该长度方向上延伸并且在该互连层面上将NMOS漏极互连。在步骤1706，第三电流流经一组互连，该组互连在至少一个附加互连层面上将第一互连与第二互连互连。在步骤1708，第四电流流经第三互连，该第三互连垂直于该长度方向延伸、与该组互连偏移、并且在该互连层面上将第一互连和第二互连互连。在步骤1710，第五电流流经第四互连，该第四互连在该互连层面上将第一互连和第二互连互连、垂直于该长度方向延伸、并且与该组互连偏移。第三互连和第四互连在该组互连的相对侧上。
例如，参照图9A、9B，第一电流i1+i3或i5+i7流经第一互连702，第一互连702在一长度方向上延伸并且在第一金属层M1上将PMOS漏极互连。第二电流i2+i4或i6+i8流经第二互连704，第二互连704在该长度方向上延伸并且在第一金属层M1上将NMOS漏极互连。第三电流i1+i2+i3+i4或i5+i6+i7+i8流经一组互连706、708、710，该组互连706、708、710在第二金属层M2和第三金属层M3上将第一互连702和第二互连704互连。第四电流i2或i5流经第三互连720，该第三互连720垂直于该长度方向延伸、与该组互连706、708、710偏移、并且在第一金属层M1上将第一互连702和第二互连704互连。第四电流i4或i8流经第四互连730，该第四互连730在第一金属层M1上将第一互连702和第二互连704互连、垂直于该长度方向延伸、并且与该组互连706、708、710偏移。第三互连720和第四互连730在该组互连706、708、710的相对侧上。
在CMOS器件接收到低输入之际，第一电流i1+i3通过第一互连702流向该组互连706、708、710的第一子集706、710，第二电流i2+i4从第三互连720和第四互连730通过第二互连704流向该组互连706、708、710的第二子集708、710，第三电流i1+i2+i3+i4从第一互连702和第二互连704流经该组互连706、708、710，第四电流i2从第一互连702通过第三互连720流向第二互连704，并且第五电流i4从第一互连702通过第四互连730流向第二互连704。在CMOS器件接收到高输入之际，第一电流i5+i7从该组互连706、708、710的第一子集706、710通过第一互连702流向第三互连720和第四互连730，第二电流i6+i8从该组互连706、708、710的第二子集708、710流经第二互连704，第三电流i5+i6+i7+i8从该组互连706、708、710流向第一互连702和第二互连704，第四电流i5从第一互连702通过第三互连720流向第二互连704，并且第五电流i8从第一互连702通过第四互连730流向第二互连704。
该至少一个附加互连层面包括第二互连层面(例如，第二金属层M2)和第三互连层面(例如，第三金属层M3)，并且该组互连706、708、710可包括在第二互连层面上耦合至第一互连702的第五互连706、在第二互连层面上耦合至第二互连704的第六互连708、以及在第三互连层面上将第五互连706和第六互连708耦合在一起的第七互连710。第七互连710可以是器件的输出。
在一种配置中，CMOS器件包括各自具有PMOS漏极的多个PMOS晶体管以及各自具有NMOS漏极的多个NMOS晶体管。该器件包括用于在一互连层面(例如，第一金属层M1)上将第一PMOS漏极子集与第一互连(例如，互连402)互连的装置。该器件进一步包括用于在该互连层面上将第二PMOS漏极子集与第二互连(例如，互连404)互连的装置。第二PMOS漏极子集在该互连层面上与第一PMOS漏极子集断开。该器件进一步包括用于在该互连层面上将第一NMOS漏极子集与第三互连(例如，互连406)互连的装置。该器件进一步包括用于在该互连层面上将第二NMOS漏极子集与第四互连(例如，互连408)互连的装置。第二NMOS漏极子集在该互连层面上与第一NMOS漏极子集断开。第一互连、第二互连、第三互连和第四互连通过至少一个其它互连层面耦合在一起。该器件可进一步包括：用于在第二互连层面(例如，第二金属层M2)上将第一互连和第二互连与第五互连(例如，互连410)互连的装置，以及用于在第二互连层面上将第三互连和第四互连与第六互连(例如，互连420)互连的装置。该器件可进一步包括用于在第三互连层面(例如，第三金属层M3)上将第五互连和第六互连与第七互连(例如，互连430)互连的装置。CMOS器件可以是反相器，PMOS晶体管可各自具有PMOS栅极和PMOS源极，并且NMOS晶体管可各自具有NMOS栅极和NMOS源极。该器件可进一步包括：用于将NMOS晶体管的NMOS源极耦合在一起的装置，用于将PMOS晶体管的PMOS源极耦合在一起的装置，以及用于将PMOS晶体管的PMOS栅极和NMOS晶体管的NMOS栅极耦合在一起的装置(例如，参见图2)。
在一种配置中，CMOS器件包括各自具有PMOS漏极的多个PMOS晶体管以及各自具有NMOS漏极的多个NMOS晶体管。该器件包括用于将PMOS漏极与在一互连层面(例如，第一金属层M1)上在一长度方向上延伸的第一互连(例如，互连702)互连的装置。该器件进一步包括用于将NMOS漏极与在该互连层面上在该长度方向上延伸的第二互连(例如，互连704)互连的装置。该器件进一步包括用于将第一互连和第二互连与至少一个附加互连层面(诸如，第二金属层M2和第三金属层M3)上的一组互连(例如，互连710、708、710)互连的装置。该器件进一步包括用于在将第一互连和第二互连与在该互连层面上垂直于该长度方向延伸且与该组互连偏移的第三互连(例如，互连720)互连的装置。该器件可进一步包括用于将第一互连和第二互连与在该互连层面上垂直于该长度方向延伸且与该组互连偏移的第四互连(例如，互连730)互连的装置。第三互连和第四互连在该组互连的相对侧上。
布局CMOS器件以便解决EM的方法以及具有用于解决EM的布局构造的CMOS器件在上文提供。示例性方法和CMOS器件通过限制一组互连的长度(增大机械应力积累/背应力)和/或提供导致通过该组互连的双向电流流动(双向电子风)的附加电流路径来减小该组互连中的EM。
应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。此外，一些步骤可被组合或被略去。所附方法权利要求以范例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。
提供之前的描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种改动将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文所示出的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。本文使用术语“示例性”意指“用作示例、实例或解说”。本文中描述为“示例性”的任何方面不必被解释成优于或胜过其他方面。除非特别另外声明，否则术语“一些”指的是一个或多个。诸如“A、B或C中的至少一者”、“A、B和C中的至少一者”以及“A、B、C或其任何组合”之类的组合包括A、B和/或C的任何组合，并且可包括多个A、多个B或者多个C。具体地，诸如“A、B或C中的至少一者”、“A、B和C中的至少一者”以及“A、B、C或其任何组合”之类的组合可以是仅A、仅B、仅C、A和B、A和C、B和C、或者A和B和C，其中任何此类组合可包含A、B或C中的一个或多个成员。本公开通篇描述的各种方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于……的装置”来明确叙述的。

Claims (41)

1.一种互补金属氧化物半导体CMOS器件，包括各自具有p型金属氧化物半导体PMOS漏极和PMOS栅极的多个PMOS晶体管以及各自具有n型金属氧化物半导体NMOS漏极和NMOS栅极的多个NMOS晶体管，每个PMOS栅极和NMOS栅极在第一方向延伸，所述CMOS器件包括：
互连层面上将第一多个PMOS漏极连接在一起的第一互连，所述第一互连在垂直于所述第一方向的第二方向上延伸；
所述互连层面上将第二多个PMOS漏极连接在一起的第二互连，所述第二多个PMOS漏极不同于所述第一多个PMOS漏极，所述第一互连和所述第二互连在所述互连层面上断开，所述第二互连在所述第二方向上延伸；
所述互连层面上将第一多个NMOS漏极连接在一起的第三互连，所述第三互连在所述第二方向上延伸；以及
所述互连层面上将第二多个NMOS漏极连接在一起的第四互连，所述第四互连在所述第二方向上延伸，所述第二多个NMOS漏极不同于所述第一多个NMOS漏极，所述第三互连和所述第四互连在所述互连层面上断开；
其中所述互连层面上将所述第一多个PMOS漏极耦合在一起的所述第一互连和将所述第二多个PMOS漏极耦合在一起的所述第二互连，以及所述互连层面上将所述第一多个NMOS漏极耦合在一起的所述第三互连和将所述第二多个NMOS漏极耦合在一起的所述第四互连通过至少一个其它互连层面被耦合在一起，
其中所述第一互连和所述第三互连在所述互连层面中被连接。
2.如权利要求1所述的器件，其中所述第二互连和所述第四互连在所述互连层面中被连接。
3.如权利要求1所述的器件，其中所述第一互连、所述第二互连、所述第三互连、和所述第四互连各自在长度上小于2μm。
4.如权利要求1所述的器件，进一步包括：
第二互连层面上的第五互连，所述第五互连将所述第一互连和所述第二互连耦合在一起；以及
所述第二互连层面上的第六互连，所述第六互连将所述第三互连和所述第四互连耦合在一起。
5.如权利要求4所述的器件，其中所述第五互连和所述第六互连各自在长度上小于2μm。
6.如权利要求4所述的器件，进一步包括在第三互连层面上的第七互连，所述第七互连将所述第五互连和所述第六互连耦合在一起。
7.如权利要求6所述的器件，其中所述器件的输出被连接到所述第七互连。
8.如权利要求1所述的器件，其中所述CMOS器件是反相器，所述PMOS晶体管各自具有PMOS栅极和PMOS源极，所述NMOS晶体管各自具有NMOS栅极和NMOS源极，所述NMOS晶体管的所述NMOS源极被耦合在一起，所述PMOS晶体管的所述PMOS源极被耦合在一起，所述PMOS晶体管的所述PMOS栅极与所述NMOS晶体管的所述NMOS栅极被耦合在一起。
9.如权利要求1所述的器件，进一步包括：
所述互连层面上将所述PMOS漏极的不同子集连接在一起的第一组互连，所述第一组互连包括所述第一互连、所述第二互连、以及一个或多个附加互连，所述第一组互连中的每一个互连在所述互连层面上与所述第一组互连中的其它互连断开；以及
所述互连层面上将所述NMOS漏极的不同子集连接在一起的第二组互连，所述第二组互连包括所述第三互连、所述第四互连、以及一个或多个附加互连，所述第二组互连中的每一个互连在所述互连层面上与所述第二组互连中的其它互连断开。
10.如权利要求9所述的器件，其中所述第一组互连和所述第二组互连中的每个互连在长度上小于2μm。
11.如权利要求9所述的器件，进一步包括：
第二互连层面上的第三组互连，所述第三组互连中的每一个互连将所述第一组互连中的不同互连耦合在一起；以及
所述第二互连层面上的第四组互连，所述第四组互连中的每一个互连将所述第二组互连中的不同互连耦合在一起。
12.如权利要求11所述的器件，其中所述第三组互连和所述第四组互连中的每个互连在长度上小于2μm。
13.如权利要求11所述的器件，进一步包括第三互连层面上的第五组互连，所述第五组互连中的每一个互连将包括来自所述第三组互连的一互连和来自所述第四组互连的一互连的不同互连连接在一起，所述第五组互连中的每一个互连被耦合在一起。
14.如权利要求9所述的器件，进一步包括：
第二互连层面上的第三组互连，所述第三组互连的第一子集将所述第一组互连的第一子集中的不同互连耦合在一起，所述第三组互连的第二子集将所述第一组互连的第二子集中的不同互连耦合在一起；以及
所述第二互连层面上的第四组互连，所述第四组互连的第一子集将所述第二组互连的第一子集中的不同互连耦合在一起，所述第四组互连的第二子集将所述第二组互连的第二子集中的不同互连耦合在一起。
15.如权利要求14所述的器件，其中所述第三组互连和所述第四组互连中的每个互连在长度上小于2μm。
16.如权利要求14所述的器件，进一步包括第三互连层面上的第五互连，所述第五互连将所述第三组互连中的每一个互连耦合至所述第四组互连中的每一个互连。
17.如权利要求1所述的器件，其中所述第一互连和所述第二互连在所述第一互连和所述第二互连的长度方向上共线，并且所述第三互连和所述第四互连在所述第三互连和所述第四互连的长度方向上共线。
18.一种互补金属氧化物半导体CMOS器件，包括各自具有p型金属氧化物半导体PMOS漏极和PMOS栅极的多个PMOS晶体管以及各自具有n型金属氧化物半导体NMOS漏极和NMOS栅极的多个NMOS晶体管，每个PMOS栅极和NMOS栅极在第一方向延伸，所述CMOS器件包括：
用于在互连层面上将第一多个PMOS漏极与第一互连进行互连的装置，所述用于互连所述第一多个PMOS漏极的装置在垂直于所述第一方向的第二方向上延伸；
用于在所述互连层面上将第二多个PMOS漏极与第二互连进行互连的装置，在所述互连层面上所述第二多个PMOS漏极与所述第一多个PMOS漏极不同，所述用于互连所述第二多个PMOS漏极的装置在第二方向上延伸；
用于在所述互连层面上将第一多个NMOS漏极与第三互连进行互连的装置，所述用于互连所述第一多个NMOS漏极的装置在所述第二方向上延伸；以及
用于在所述互连层面上将第二多个NMOS漏极与第四互连进行互连的装置，所述用于互连所述第二多个NMOS漏极的装置在第二方向上延伸，在所述互连层面上所述第二多个NMOS漏极与所述第一多个NMOS漏极不同，
其中在所述互连层面上将所述第一多个PMOS漏极耦合在一起的所述第一互连和将所述第二多个PMOS漏极耦合在一起的所述第二互连，以及在所述互连层面上将所述第一多个NMOS漏极耦合在一起的所述第三互连和将所述第二多个NMOS漏极耦合在一起的所述第四互连通过至少一个其它互连层面被耦合在一起，
其中所述第一互连和所述第三互连在所述互连层面中被连接。
19.如权利要求18所述的器件，其中所述第二互连和所述第四互连在所述互连层面中被连接。
20.如权利要求18所述的器件，其中所述第一互连、所述第二互连、所述第三互连、和所述第四互连各自在长度上小于2μm。
21.如权利要求18所述的器件，进一步包括：
用于在第二互连层面上将所述第一互连和所述第二互连与第五互连进行互连的装置；以及
用于在所述第二互连层面上将所述第三互连和所述第四互连与第六互连进行互连的装置。
22.如权利要求21所述的器件，其中所述第五互连和所述第六互连各自在长度上小于2μm。
23.如权利要求21所述的器件，进一步包括，用于在第三互连层面上将所述第五互连和所述第六互连与第七互连进行互连的装置。
24.如权利要求23所述的器件，其中所述器件的输出被连接至所述第七互连。
25.如权利要求18所述的器件，其中所述CMOS器件是反相器，所述PMOS晶体管各自具有PMOS栅极和PMOS源极，所述NMOS晶体管各自具有NMOS栅极和NMOS源极，并且所述器件进一步包括：
用于将所述NMOS晶体管的所述NMOS源极耦合在一起的装置；
用于将所述PMOS晶体管的所述PMOS源极耦合在一起的装置；以及
用于将所述PMOS晶体管的所述PMOS栅极和所述NMOS晶体管的所述NMOS栅极耦合在一起的装置。
26.一种布局互补金属氧化物半导体CMOS器件的方法，所述CMOS器件包括各自具有p型金属氧化物半导体PMOS漏极和PMOS栅极的多个PMOS晶体管以及各自具有n型金属氧化物半导体NMOS漏极和NMOS栅极的多个NMOS晶体管，每个PMOS栅极和NMOS栅极在第一方向延伸，所述方法包括：
在互连层面上将第一多个PMOS漏极与第一互连进行互连，所述第一互连在垂直于所述第一方向的第二方向上延伸；
在所述互连层面上将第二多个PMOS漏极与第二互连进行互连，所述互连层面上所述第二多个PMOS漏极与所述第一多个PMOS漏极不同，所述第二互连在所述第二方向上延伸；
在所述互连层面上将第一多个NMOS漏极与第三互连进行互连，所述第三互连在所述第二方向上延伸；以及
在所述互连层面上将第二多个NMOS漏极与第四互连进行互连，所述第四互连在所述第二方向上延伸，在所述互连层面上所述第二多个NMOS漏极与所述第一多个NMOS漏极不同；
其中在所述互连层面上将所述第一多个PMOS漏极耦合在一起的所述第一互连和将所述第二多个PMOS漏极耦合在一起的所述第二互连，以及在所述互连层面上将所述第一多个NMOS漏极耦合在一起的所述第三互连和将所述第二多个NMOS漏极耦合在一起的所述第四互连通过至少一个其它互连层面被耦合在一起，
其中所述第一互连和所述第三互连在所述互连层面中被连接。
27.如权利要求26所述的方法，其中所述第二互连和所述第四互连在所述互连层面中被连接。
28.如权利要求26所述的方法，其中所述第一互连、所述第二互连、所述第三互连、和所述第四互连各自在长度上小于2μm。
29.如权利要求27所述的方法，进一步包括：
将所述第一互连和所述第二互连与第二互连层面上的第五互连进行互连；
将所述第三互连和所述第四互连与所述第二互连层面上的第六互连进行互连。
30.如权利要求29所述的方法，其中所述第五互连和所述第六互连在长度上各自小于2μm。
31.如权利要求29所述的方法，进一步包括，将所述第五互连和所述第六互连与第三互连层面上的第七互连进行互连。
32.如权利要求31所述的方法，其中所述器件的输出被连接至所述第七互连。
33.如权利要求26所述的方法，其中所述CMOS器件是反相器，所述PMOS晶体管各自具有PMOS栅极和PMOS源极，所述NMOS晶体管各自具有NMOS栅极和NMOS源极，并且所述方法进一步包括：
将所述NMOS晶体管的所述NMOS源极耦合在一起；
将所述PMOS晶体管的所述PMOS源极耦合在一起；以及
将所述PMOS晶体管的所述PMOS栅极和所述NMOS晶体管的所述NMOS栅极耦合在一起。
34.一种操作互补金属氧化物半导体CMOS器件的方法，所述CMOS器件包括各自具有p型金属氧化物半导体PMOS漏极的多个PMOS晶体管以及各自具有n型金属氧化物半导体NMOS漏极的多个NMOS晶体管，所述方法包括：
使第一电流从在一互连层面上与第一互连进行互连的第一多个PMOS漏极流动；
使第二电流从在所述互连层面上与第二互连进行互连的第二多个PMOS漏极流动，在所述互连层面上所述第二多个PMOS漏极与所述第一多个NMOS漏极不同；
使第三电流向在所述互连层面上与第三互连进行互连的第一多个NMOS漏极流动；以及
使第四电流向在所述互连层面上与第四互连进行互连的第二多个NMOS漏极流动，在所述互连层面上所述第二多个NPMOS漏极与所述第一多个NMOS漏极不同，其中在所述互连层面上将所述PMOS漏极耦合在一起所述第一互连和所述第二互连，以及在所述互连层面上将所述NMOS漏极耦合在一起的所述第三互连和所述第四互连通过至少一个其它互连层面被耦合在一起；
其中在所述CMOS器件接收到低输入之际，所述第一电流和所述第二电流通过所述至少一个其它互连层面流向所述CMOS器件的输出，其中在所述CMOS器件接收到高输入之际，所述第三电流和所述第四电流从所述CMOS器件的输出通过所述至少一个其它互连层面流动，
其中所述第一互连和所述第三互连在所述互连层面中被连接。
35.如权利要求34所述的方法，其中所述第二互连和所述第四互连在所述互连层面中被连接。
36.如权利要求34所述的方法，其中所述第一互连、所述第二互连、所述第三互连、和所述第四互连各自在长度上小于2μm。
37.如权利要求34所述的方法，其中所述第一互连和所述第二互连与第二互连层面上的第五互连进行互连，并且所述第三互连和所述第四互连与所述第二互连层面上的第六互连进行互连。
38.如权利要求37所述的方法，其中所述第五互连和所述第六互连在长度上各自小于2μm。
39.如权利要求37所述的方法，其中所述第五互连和所述第六互连与第三互连层面上的第七互连进行互连。
40.如权利要求39所述的方法，其中所述器件的输出被连接至所述第七互连。
41.如权利要求34所述的方法，其中所述CMOS器件是反相器，所述PMOS晶体管各自具有PMOS栅极和PMOS源极，所述NMOS晶体管各自具有NMOS栅极和NMOS源极，所述NMOS晶体管的所述NMOS源极耦合在一起，所述PMOS晶体管的所述PMOS源极耦合在一起，所述PMOS晶体管的所述PMOS栅极和所述NMOS晶体管的所述NMOS栅极耦合在一起。
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