JP6191150B2 - 映像処理回路、映像処理方法及び電子機器 - Google Patents

Description

本発明は、液晶の配向不良により生じる表示不具合の発生を抑える技術に関する。

液晶パネルは、画素毎に設けられた画素電極と、複数画素で共通に設けられたコモン電極とで液晶を挟持した構成を有している。この液晶パネルでは、隣り合う画素電極同士で生じる横電界に起因する液晶の配向不良（リバースチルトドメイン）が発生して、これが表示不具合の発生の原因となることがある。この種の表示不具合の発生を抑える技術が、特許文献１及び特許文献２に開示されている。特許文献１は、リバースチルトドメインの発生容易と判断される場合には、液晶パネル駆動部へ高階調値の信号が出力されないように、信号出力を制限することを開示している。特許文献２は、横電界が強く掛かる画素のうち、無機配向膜の蒸着方向によって画質不良が発生しやすい画素に生じる横電界を低減させるように、リバースチルトによる輝度変化を見込んで画素の駆動電圧を補正することを開示している。

特開２００９−６９６０８号公報 特開２００９−２３７３６６号公報

特許文献１に記載の発明では、高階調値の信号を出力しないため、低階調の画素と高階調の画素との境界のコントラストが低下して、この境界部分の画像がぼやけてしまう。特許文献２に記載の発明では、リバースチルトの影響と補正後の駆動電圧とで画素の明るさを表現するため、画素内に明るさのムラが発生してしまう。
本発明は、上述した事情に鑑みてなされたもので、その目的の一つは、画素に対する印加電圧の補正によってリバースチルトドメインの発生を抑えつつも、その補正による表示内容の変化を知覚されにくくすることである。

上記目的を達成するために、本発明に係る映像処理回路は、各々が液晶素子を有する複数画素の各画素に対する印加電圧を、前記画素毎の印加電圧を指定した入力映像信号に基づいて規定する映像処理回路であって、前記入力映像信号において、第１電圧が指定された第１画素と、前記第１電圧との差が閾値よりも大きい第２電圧が指定された第２画素との境界を検出する境界検出部と、前記第２電圧よりも前記第１電圧の方が予め定められた第３電圧に近い場合には、前記境界検出部により検出された境界に接する前記第１画素の前記印加電圧を、前記入力映像信号に対応した表示期間の少なくとも一部で、前記差を小さくするように補正する補正部とを備える。
本発明によれば、第１画素と第２画素との印加電圧の差が閾値よりも大きい場合において、第２画素に指定された印加電圧よりも第１画素に指定された印加電圧の方が、液晶の所定の光学応答に対応した第３電圧に近いときに、第１画素の印加電圧を補正するので、画素に対する印加電圧の補正によってリバースチルトドメインの発生を抑えつつも、その補正による表示内容の変化を知覚されにくくすることができる。

本発明に係る映像処理回路において、前記補正部は、前記第１画素の前記印加電圧を、前記第１電圧と前記第２電圧とに応じて、前記表示期間における一部の期間と他の期間とで異なる電圧とするようにしてもよい。
本発明によれば、第１画素の補正後の印加電圧を複数電圧によって規定するので、リバースチルトドメインの発生を抑えつつも表示内容の変化を知覚されにくくすることができる。

本発明に係る映像処理回路において、前記補正部は、前記第１画素の前記印加電圧を、前記一部の期間では前記差を小さくするように補正し、前記他の期間では補正しないようにしてもよい。
本発明によれば、第１画素と第２画素との印加電圧の差を小さくする期間を長くすることができるので、リバースチルトドメインを原因とした表示不具合の発生を抑えやすい。

本発明に係る映像処理回路において、前記補正部は、前記第１画素の前記印加電圧を、前記一部の期間では前記差を小さくし、前記他の期間では前記差を大きくするように補正するようにしてもよい。
本発明によれば、第１画素と第２画素との印加電圧の差を大きくする補正を行うことにより、表示期間における液晶の光学応答（例えば相対透過率）の時間積分値の変化を抑えることができる。

本発明に係る映像処理回路において、前記補正部は、前記第１電圧及び前記第２電圧と、補正後の前記印加電圧との関係を定めたルックアップテーブルに基づいて、前記第１画素の前記印加電圧を補正するようにしてもよい。
本発明によれば、第１画素及び第２画素に指定された印加電圧の関係と、ルックアップテーブルとに基づいて、画素に対する補正後の印加電圧を規定するので、演算処理の量の増大を抑えることができる。

本発明に係る映像処理回路において、前記補正部は、前記第１画素に前記境界を挟んで隣り合う複数の前記第２画素のうち、前記差が最大である前記第２画素に指定された前記第２電圧よりも、前記第１電圧の方が前記第３電圧に近い場合には、前記第１画素の前記印加電圧を補正するようにしてもよい。
本発明によれば、第１画素に隣り合う複数の第２画素のうち、第１画素との印加電圧の差が最も大きい第２画素に基づいて、第１画素の印加電圧を補正するので、リバースチルトドメインを原因とした表示不具合の発生を抑えやすい。

本発明に係る映像処理回路において、前記補正部は、前記表示期間を１フレームとして複数フィールドに分割し、各フィールドにおいて前記第１画素の前記印加電圧を規定するようにしてもよい。
本発明によれば、１フレームを構成するフィールド毎に第１画素の補正後の印加電圧を規定するので、各フレームで表示内容の変化を知覚されにくくすることができる。

本発明に係る映像処理回路において、前記第３電圧は、中間階調を表示する前記印加電圧に基づいて定められてもよい。
本発明によれば、中間階調を表示するための印加電圧に対応した第３電圧に基づいて、第１画素の補正後の印加電圧を規定するので、印加電圧の補正による表示内容の変化を知覚されにくくすることができる。

なお、本発明は、映像処理回路のほか、映像処理方法及び映像処理回路を含む電子機器としても観念することが可能である。

本発明の第１実施形態に係る映像処理回路を適用した液晶表示装置を示す図。 同液晶表示装置における液晶素子の等価回路を示す図。 同液晶表示装置を構成する液晶パネルのＶ−Ｔ特性を示す図。 同映像処理回路の構成を示す図。 同液晶パネルにおける表示動作を示す図。 同液晶パネルにおいてＶＡ方式としたときの初期配向の説明図。 リバースチルトドメインに起因する表示不具合の発生の様子の説明図。 同映像処理回路で実行される映像処理を示すフローチャート。 同実施形態に係る映像処理回路による印加電圧の補正の具体例を示す図。 同実施形態の他の例に係る印加電圧の補正の具体例を示す図。 第２実施形態に係る映像処理回路による印加電圧の補正の具体例を示す図。 同映像処理回路で実行される映像処理を示すフローチャート。 第３実施形態に係る境界の検出と印加電圧の補正の具体例を示す図。 液晶表示装置を適用したプロジェクターを示す図。

以下、本発明の実施の形態について図面を参照しつつ説明する。
＜第１実施形態＞
図１は、本実施形態に係る映像処理回路を適用した液晶表示装置１の全体構成を示すブロック図である。図１に示すように、液晶表示装置１は、制御回路１０と、液晶パネル１００と、走査線駆動回路１３０と、データ線駆動回路１４０とを備える。
制御回路１０には、入力映像信号Ｖｉｄ−ｉｎが同期信号Ｓｙｎｃに同期して供給される。入力映像信号Ｖｉｄ−ｉｎは、液晶パネル１００における各画素に対する印加電圧を指定するデジタルデータである。入力映像信号Ｖｉｄ−ｉｎは、同期信号Ｓｙｎｃに含まれる垂直走査信号、水平走査信号及びドットクロック信号（いずれも図示省略）に従った走査の順番で供給される。
入力映像信号Ｖｉｄ−ｉｎは、例えば、上位装置から液晶表示装置１に供給された各画素の階調値を示す信号を変換して得られる信号である。液晶表示装置１では、例えば、図示せぬ処理回路によって、この供給された信号に対してガンマ補正等の所定の処理を行った後に、画素の階調値を電圧値に変換するテーブルを用いて入力映像信号Ｖｉｄ−ｉｎに変換する。ただし、階調値に応じて画素の印加電圧が一意に定まるのであれば、入力映像信号Ｖｉｄ−ｉｎが各画素の階調値を指定する信号であってもよい。

制御回路１０は、走査制御回路２０と映像処理回路３０とを備える。走査制御回路２０は、各種の制御信号を生成して、同期信号Ｓｙｎｃに同期して液晶表示装置１の各部を制御する。映像処理回路３０は、入力映像信号Ｖｉｄ−ｉｎに対して所定の映像処理を施して、データ信号Ｖｘを出力する。データ信号Ｖｘは、液晶パネル１００における画素毎の印加電圧を指定したアナログデータである。

液晶パネル１００は、素子基板１００ａと対向基板１００ｂとが一定の間隙を保って貼り合わせられるとともに、この間隙に、縦方向の電界で駆動される液晶１０５が挟持された構成である。素子基板１００ａのうち、対向基板１００ｂとの対向面には、ｍ行の走査線１１２が図においてＸ（横）方向に沿って設けられる一方、ｎ列のデータ線１１４が、Ｙ（縦）方向に沿って、且つ各走査線１１２と互いに電気的に絶縁を保つように設けられている。
なお、この実施形態では、走査線１１２を区別するために、図において上から順に１、２、３、…、（ｍ−１）、ｍ行目という呼び方をする場合がある。同様に、データ線１１４を区別するために、図において左から順に１、２、３、…、（ｎ−１）、ｎ列目という呼び方をする場合がある。

素子基板１００ａでは、走査線１１２とデータ線１１４との交差のそれぞれに対応して、ｎチャネル型のＴＦＴ１１６と矩形形状で透明性を有する画素電極１１８との組が設けられている。ＴＦＴ１１６のゲート電極は走査線１１２に接続され、ソース電極はデータ線１１４に接続され、ドレイン電極が画素電極１１８に接続されている。一方、対向基板１００ｂのうち、素子基板１００ａとの対向面には、透明性を有するコモン電極１０８が全面にわたって設けられる。コモン電極１０８には、図示省略した回路によって電圧ＬＣｃｏｍが印加される。
なお、図１において、素子基板１００ａの対向面は紙面裏側であるので、その対向面に設けられる走査線１１２、データ線１１４、ＴＦＴ１１６及び画素電極１１８については、破線で示すべきであるが、見難くなるのでそれぞれ実線で示す。

図２は、液晶パネル１００における等価回路を示す図である。
図２に示すように、液晶パネル１００は、走査線１１２とデータ線１１４との交差に対応して、画素電極１１８とコモン電極１０８とで液晶１０５を挟持した液晶素子１２０が配列した構成である。図１では省略したが、液晶パネル１００における等価回路では、実際には図２に示すように、液晶素子１２０に対して並列に補助容量（蓄積容量）１２５が設けられる。補助容量１２５は、一端が画素電極１１８に接続され、他端が容量線１１５に共通接続されている。容量線１１５は時間的に一定の電圧に保たれている。
ここで、走査線１１２がＨレベルになると、その走査線にゲート電極が接続されたＴＦＴ１１６がオンとなり、画素電極１１８がデータ線１１４に接続される。このため、走査線１１２がＨレベルであるときに、データ線１１４にデータ信号Ｖｘに応じた電圧のデータ信号を供給すると、そのデータ信号は、オンしたＴＦＴ１１６を介して画素電極１１８に印加される。走査線１１２がＬレベルになると、ＴＦＴ１１６はオフするが、画素電極１１８に印加された電圧は、液晶素子１２０の容量及び補助容量１２５によって保持される。
液晶素子１２０では、画素電極１１８及びコモン電極１０８によって生じる電界に応じて液晶１０５の分子配向状態が変化する。このため、液晶素子１２０は、透過型であれば、印加・保持電圧に応じた透過率となる。液晶パネル１００では、液晶素子１２０毎に透過率が変化するので、液晶素子１２０が画素に相当する。そして、この画素の配列領域が表示領域１０１となる。
なお、本実施形態においては、液晶１０５をＶＡ（Vertical Alignment）方式として、液晶素子１２０が電圧無印加時において黒状態となるノーマリーブラックモードとする。

図１に戻って説明する。
走査線駆動回路１３０は、走査制御回路２０による制御信号Ｙｃｔｒにしたがって、１、２、３、…、ｍ行目の走査線１１２に、走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙｍを供給する。詳細には、走査線駆動回路１３０は、走査線１１２をフレームにわたって１、２、３、…、（ｍ−１）、ｍ行目という順番で選択するとともに、選択した走査線への走査信号を選択電圧Ｖ_H（Ｈレベル）とし、それ以外の走査線への走査信号を非選択電圧Ｖ_L（Ｌレベル）とする。
ここにおいて、フレームとは、液晶パネル１００を駆動することによって、画像の１コマ分を表示させるのに要する期間をいい、同期信号Ｓｙｎｃに含まれる垂直走査信号の周波数が６０Ｈｚであれば、その逆数である１６．７ミリ秒である。本実施形態では、同期信号Ｓｙｎｃにより制御される液晶パネル１００の垂直走査信号の周波数は、２４０Ｈｚである。図５（ａ）に示すように、液晶表示装置１では、１フレームをそれぞれ第１フィールド〜第４フィールドの４つのフィールドに分割し、分割した各フィールドで１〜ｍ行目の走査線を走査する、いわゆる４倍速駆動を実現する。すなわち、上位装置から６０Ｈｚの供給速度で供給される映像信号Ｖｉｄ−ｉｎに基づいて、液晶表示装置１が２４０Ｈｚの駆動速度で液晶パネル１００を駆動することによって、１フレームの画像を表示する。１フィールドの期間は、１／４フレーム期間に相当し、ここではおよそ４．１６ミリ秒である。図５（ｂ）に示すように、液晶表示装置１では、第１フィールド及び第３フィールドにおいて正極性書込を指定し、第２フィールド及び第４フィールドにおいて負極性書込を指定し、フィールド毎に書込極性を反転して、画素へのデータの書き込みを行う。

データ線駆動回路１４０は、映像処理回路３０から供給されるデータ信号Ｖｘを、走査制御回路２０による制御信号Ｘｃｔｒに従って、１〜ｎ列目のデータ線１１４にデータ信号Ｘ１〜Ｘｎとしてサンプリングする。本実施形態において、最小電圧を指定する映像信号は、例えば、コモン電極１０８の電圧ＬＣｃｏｍと電圧差を０Ｖとする印加電圧を指定する。一方、最大電圧を指定する映像信号は、例えば、コモン電極１０８の電圧ＬＣｃｏｍとの電圧差を５．０Ｖとする印加電圧を指定する。
なお、この実施形態において、電圧については、液晶素子１２０の印加電圧を除き、特に明記しない限り図示省略した接地電位を電圧ゼロの基準とする。液晶素子１２０の印加電圧は、コモン電極１０８の電圧ＬＣｃｏｍと画素電極１１８との電圧差であり、他の電圧と区別するためである。

図３は、ノーマリーブラックモードである液晶素子１２０の印加電圧と透過率との関係（Ｖ−Ｔ特性）を示すグラフである。図３に示すグラフにおいて、横軸は液晶素子１２０への印加電圧の大きさに対応し、縦軸は液晶素子１２０の透過率（具体的には、相対透過率）の大きさに対応している。液晶素子１２０を、入力映像信号Ｖｉｄ−ｉｎが示す電圧値に応じた透過率とさせるには、その電圧値の電圧を液晶素子１２０に印加すればよい。しかしながら、液晶素子１２０の印加電圧を、入力映像信号Ｖｉｄ−ｉｎが示す電圧値に応じて規定するだけでは、リバースチルトドメインに起因する表示不具合が目立ってしまうことがある。

リバースチルトドメインに起因する表示不具合は、液晶素子１２０において挟持された液晶分子が不安定な状態にあるときに、横電界の影響によって乱れる結果、以後、印加電圧に応じた配向状態になりにくくなることが原因のひとつとして考えられている。ここで、横電界の影響を受ける場合とは、隣り合う画素同士の電圧差が大きくなる場合である。特に、液晶分子の初期配向状態を考慮すると、画素同士の位置関係によって、リバースチルトの発生領域が定まる。

図６は、液晶パネル１００におけるＶＡ方式の液晶分子の初期配向を説明する図である。図６（ａ）は、液晶パネル１００において互いに縦方向及び横方向に隣り合う２×２の画素を示す図であり、図６（ｂ）は、液晶パネル１００を、図６（ａ）におけるｐ−ｑ線を含む垂直面で破断したときの簡易断面図である。
図６（ａ）に示すように、ＶＡ方式の液晶分子は、画素電極１１８とコモン電極１０８との電圧差（液晶素子の印加電圧）がゼロである状態において、チルト角がθａ、チルト方位角がθｂ（＝４５度）で、初期配向しているものとする。ここで、リバースチルトは、上述したように画素電極１１８同士の横電界に起因して発生することから、画素電極１１８が設けられた素子基板１００ａの側における液晶分子の振る舞いが問題となる。このため、液晶分子のチルト方位角及びチルト角については、画素電極１１８（素子基板１００ａ）の側を基準にして規定する。

詳細には、チルト角θａは、図６（ｂ）に示すように、基板法線Ｓｖを基準にして、液晶分子の長軸Ｓａのうち、画素電極１１８側の一端を固定点としてコモン電極１０８側の他端が傾斜したときに、液晶分子の長軸Ｓａがなす角度である。チルト方位角θｂは、データ線１１４の配列方向であるＹ方向に沿った基板垂直面を基準にして、液晶分子の長軸Ｓａ及び基板法線Ｓｖを含む基板垂直面（ｐ−ｑ線を含む垂直面）がなす角度である。なお、チルト方位角θｂについては、画素電極１１８の側からコモン電極１０８に向けて平面視したときに、画面上方向（Ｙ方向の反対方向）から、液晶分子の長軸の一端を始点として他端に向かう方向（図６（ａ）では右上方向）までを、時計回りで規定した角度とする。

図６（ｃ）に示すように、ＶＡ方式の液晶において、チルト方位角θｂが４５度である場合には、黒から白に変化する白画素Ｗｔに対して、黒画素ＢＫが右上側、右側又は上側で隣り合うときに、その白画素Ｗｔで、リバースチルトが右辺及び上辺に沿った内周領域にて発生しやすい。言い換えれば、黒画素ＢＫに対して、黒から白に変化する白画素Ｗｔが左下側、下側又は左側で隣り合うとき、その白画素Ｗｔで、リバースチルトが右辺及び上辺に沿った内周領域にて発生しやすい。

図７は、入力映像信号Ｖｉｄ−ｉｎと、リバースチルト発生領域（チルト方位角θｂが４５度の場合）との関係を説明する図である。ここでは、説明を簡単にするために、縦方向及び横方向に隣り合う５×７の画素からなる領域を例示している。図７（ａ）は、入力映像信号Ｖｉｄ−ｉｎにより表現される画像を示す図である。図７（ｂ）は、入力映像信号Ｖｉｄ−ｉｎによって表示領域１０１に表示される画像を示す図である。図７に示す各画素について、白で表した画素が白画素（ここでは印加電圧が５Ｖ）に対応し、黒で表した画素が黒画素（ここでは印加電圧が０Ｖ）に対応している。また、各画素に対応して示した数値は、行又は列の位置を表す。
図７（ａ）に示すように、入力映像信号Ｖｉｄ−ｉｎが、第３行の画素及び第３列の画素で白を表示し、それ以外の画素で黒を表示する場合を考える。この場合、図７（ｂ）に示すように、表示領域１０１では、第３行に配列した白画素及び第３列に配列した白画素において、黒画素との境界付近の領域でリバースチルトが発生する。

リバースチルトドメインに起因する表示不具合を抑えるためには、隣り合う画素同士の印加電圧の差を小さくするように、画素に対する印加電圧を補正する手法がある。しかしながら、単に印加電圧を補正するだけでは、補正による印加電圧の変化によって液晶素子の光学応答（ここでは透過率）が変化し、その結果、画像の表示品位が損なわれてしまうことがある。
そこで、映像処理回路３０は、リバースチルトドメインの発生を抑えつつも、表示内容の変化をユーザーにより知覚されにくくするための映像処理を、入力映像信号Ｖｉｄ−ｉｎに対して施すことによって、液晶素子１２０に対する印加電圧を補正する。

図４は、映像処理回路３０のハードウェア構成を示すブロック図である。図４に示すように、映像処理回路３０は、遅延回路３１と、境界検出部３２と、補正部３３と、Ｄ／Ａ変換部３４とを備える。
遅延回路３１は、ＦＩＦＯ（First In First Out：先入れ先出し）メモリーや多段のラッチ回路等を有し、供給された入力映像信号Ｖｉｄ−ｉｎを蓄積して、所定時間経過後に読み出して映像信号Ｖｉｄ−ｄとして出力する。
なお、遅延回路３１における蓄積及び読出は、走査制御回路２０によって制御される。

境界検出部３２は、入力映像信号Ｖｉｄ−ｉｎにおいて、一の着目画素（第１画素）と、この着目画素に隣り合う隣接画素（第２画素）との境界であって、着目画素及び隣接画素の印加電圧の差が、設定電圧ＳＶ（閾値）よりも大きい境界を検出する。境界検出部３２は、検出した境界の位置を特定可能な位置情報を出力する。
ここにおいて、境界検出部３２は、着目画素の印加電圧と隣接画素との印加電圧との電圧差ΔＶを算出する。境界検出部３２は、電圧差ΔＶが設定電圧ＳＶよりも大きい場合に、この着目画素と隣接画素とにより挟まれた境界を検出する。

補正部３３は、補正ＬＵＴ（Look up Table）３３１を内部メモリーに記憶し、遅延回路３１によって供給された映像信号Ｖｉｄ−ｄによって指定された画素毎の印加電圧を、補正ＬＵＴ３３１に基づいて補正し、映像信号Ｖｉｄ−ｏｕｔとして出力する。
補正ＬＵＴ３３１は、着目画素の印加電圧及び隣接画素の印加電圧と、補正後の着目画素の印加電圧（すなわち補正電圧）との関係を規定したルックアップテーブルである。補正ＬＵＴ３３１は、着目画素の印加電圧及び隣接画素の印加電圧の全ての組み合わせに対応した補正電圧を規定してもよいし、一部の組み合わせに対応した補正電圧を規定してもよい。補正ＬＵＴ３３１が一部の組み合わせに対応した補正電圧を規定する場合には、補正部３３は、映像信号Ｖｉｄ−ｄによって指定された着目画素及び隣接画素の印加電圧に近い組み合わせを用いて補間した結果に基づき、映像信号Ｖｉｄ−ｄによって指定された印加電圧を補正するとよい。

補正部３３は、映像信号Ｖｉｄ−ｄにおいて、境界検出部３２により検出された境界に接する隣接画素に指定された印加電圧（第２電圧）よりも、着目画素に指定された印加電圧（第１電圧）の方が、予め定められた判定電圧ＪＶ（第３電圧）に近い場合には、この着目画素に指定された印加電圧を補正する。判定電圧ＪＶは、この電圧を印加したときに液晶素子１２０が中間階調を表示する電圧であり、予め定められた電圧である。判定電圧ＪＶを印加したときの液晶素子１２０の透過率をＪとする。中間階調を表現するときの液晶素子１２０の透過率を５０％とすると、Ｊ＝５０％であり、判定電圧ＪＶはここでは２．５Ｖである。補正部３３は、入力映像信号Ｖｉｄ−ｉｎに対応した表示期間（ここでは１フレーム）の少なくとも一部で、隣接画素の印加電圧との電圧差を小さくするように、着目画素の印加電圧を補正する。

Ｄ／Ａ変換部３４は、デジタルデータである映像信号Ｖｉｄ−ｏｕｔを、アナログのデータ信号Ｖｘに変換して出力する。液晶１０５に直流成分が印加されるのを防止するため、データ信号Ｖｘの電圧は、ビデオ振幅中心である電圧Ｖｃｎｔに対して高電位側の正極性電圧と低電位側の負極性電圧とに例えばフレーム毎に交互に切り替えられる。Ｄ／Ａ変換部３４は、図５（ｂ）で示すように正極性又は負極性のデータ信号Ｖｘに変換する。
なお、コモン電極１０８に印加される電圧ＬＣｃｏｍは、電圧Ｖｃｎｔとほぼ同電圧と考えてよいが、ｎチャネル型のＴＦＴ１１６のオフリーク等を考慮して、電圧Ｖｃｎｔよりも低位となるように調整されることがある。

図８は、映像処理回路３０で実行される映像処理の流れを示すフローチャートである。図９は、映像処理回路３０による印加電圧の補正の具体例を示す図である。
映像処理回路３０は、入力映像信号Ｖｉｄ−ｉｎによって印加電圧が指定された画素のひとつずつに着目して、図８に示す処理ステップを実行する。ここでは、映像処理回路３０の着目画素を、「着目画素Ａ」とする。
映像処理回路３０は、着目画素Ａと、この着目画素Ａに隣り合う隣接画素（ここでは隣接画素Ｂとする。）とをそれぞれ特定する（ステップＳ１）。図９（ａ）に示すように、本実施形態では、映像処理回路３０は、着目画素の右方向に隣り合う画素を、隣接画素として特定する。ここにおいて、着目画素Ａの印加電圧ＡＶが２Ｖであり、隣接画素Ｂの印加電圧ＢＶが４Ｖであるものとする。

次に、映像処理回路３０は、着目画素Ａの印加電圧ＡＶと、隣接画素Ｂの印加電圧ＢＶとの電圧差ΔＶを算出する（ステップＳ２）。映像処理回路３０は、着目画素Ａの印加電圧ＡＶ＝２Ｖと、隣接画素Ｂの印加電圧ＢＶ＝４Ｖとの差分を求めて、電圧差ΔＶ（＝２Ｖ）を算出する。

次に、映像処理回路３０は、電圧差ΔＶが設定電圧ＳＶよりも大きいかどうかを判断する（ステップＳ３）。設定電圧ＳＶは、例えば、リバースチルトドメインが発生するときの電圧差を予め調べておき、その調べた結果に基づいて定められている。設定電圧ＳＶは、例えば１．５Ｖである。

映像処理回路３０は、電圧差ΔＶが設定電圧ＳＶよりも大きいと判断すると（ステップＳ３；ＹＥＳ）、隣接画素Ｂの印加電圧ＢＶよりも着目画素Ａの印加電圧ＡＶの方が、判定電圧ＪＶに近いかどうかを判断する（ステップＳ４）。すなわち、映像処理回路３０は、｜ＪＶ−ＡＶ｜＜｜ＪＶ−ＢＶ｜という関係を満たすかどうかを判断する。

映像処理回路３０は、｜ＪＶ−ＡＶ｜＜｜ＪＶ−ＢＶ｜という関係を満たす、すなわち、隣接画素Ｂの印加電圧ＢＶよりも着目画素Ａの印加電圧ＡＶの方が、判定電圧ＪＶに近いと判断すると（ステップＳ４；ＹＥＳ）、入力映像信号Ｖｉｄ−ｉｄで指定された着目画素Ａの印加電圧を補正して、映像信号Ｖｉｄ−ｏｕｔとする（ステップＳ５）。ここにおいて、映像処理回路３０は、印加電圧ＡＶとＢＶとの組み合わせに関連づけられた補正電圧ＡＶｒを、補正ＬＵＴ３３１を参照して特定する。

図９（ａ）に示すように、映像処理回路３０は、第１フィールドで及び第２フィールドでは、着目画素Ａの印加電圧をＡＶのままとし、且つ、第３フィールド及び第４フィールドでは、着目画素Ａの印加電圧を補正電圧ＡＶｒとするように、映像信号Ｖｉｄ−ｄを補正する。ここにおいて、補正電圧ＡＶｒ＝ＢＶ＝４Ｖである。この補正により、補正電圧ＡＶｒが液晶素子１２０に印加される期間では、着目画素Ａと隣接画素Ｂとの電圧差がゼロとなる。この結果、着目画素Ａと隣接画素Ｂとの境界における横電界は、ほぼゼロとなる。これにより、着目画素Ａと隣接画素Ｂとにおいて、リバースチルトドメインに起因する表示不具合の発生が抑えられる（図９（ａ）の「表示状態」の欄参照）。
そして、映像処理回路３０は、映像信号Ｖｉｄ−ｏｕｔをデータ信号Ｖｘに変換して、液晶パネル１００に出力する（ステップＳ６）。

映像処理回路３０は、ステップＳ３の処理で、電圧差ΔＶが設定電圧ＳＶ以下であると判断すると（ステップＳ３；ＮＯ）、着目画素Ａの印加電圧ＡＶを補正せず、入力映像信号Ｖｉｄ−ｉｎ（映像信号Ｖｉｄ−ｄ）をそのまま映像信号Ｖｉｄ−ｏｕｔとし、ステップＳ６でデータ信号Ｖｘに変換して出力する。電圧差ΔＶが設定電圧ＳＶ以下である場合には、リバースチルトドメインに起因する表示不具合の発生が問題とならないため、映像処理回路３０は、着目画素Ａの印加電圧を補正しない。

また、映像処理回路３０は、ステップＳ４の処理で、｜ＪＶ−ＡＶ｜≧｜ＪＶ−ＢＶ｜という関係を満たす、すなわち、隣接画素Ｂの印加電圧ＢＶよりも着目画素Ａの印加電圧ＡＶの方が、判定電圧ＪＶに近いわけではないと判断すると（ステップＳ４；ＮＯ）、着目画素Ａの印加電圧ＡＶを補正せず、入力映像信号Ｖｉｄ−ｉｎ（映像信号Ｖｉｄ−ｄ）をそのまま映像信号Ｖｉｄ−ｏｕｔとし、ステップＳ６でデータ信号Ｖｘに変換して出力する。

ところで、着目画素Ａが高電位側であり、隣接画素Ｂが低電位側である場合にも、映像処理回路３０は、図８に示す処理ステップを実行して、着目画素Ａの印加電圧を補正する。ここで、図９（ｂ）に示すように、着目画素Ａの印加電圧ＡＶが３Ｖであり、隣接画素Ｂの印加電圧ＢＶが１Ｖの場合を考える。この場合、映像処理回路３０は、第１フィールドで及び第２フィールドでは、着目画素Ａの印加電圧ＡＶを補正せず３Ｖのままとする。また、映像処理回路３０は、第３フィールド及び第４フィールドでは、着目画素Ａの印加電圧を補正電圧ＡＶｒ＝ＢＶ＝１Ｖに補正する。

以上説明した第１実施形態のとおり、映像処理回路３０は、着目画素の印加電圧と隣接画素の印加電圧との電圧差が設定電圧ＳＶよりも大きい場合に、隣接画素の印加電圧よりも着目画素の印加電圧の方が判定電圧ＪＶに近いときには、その着目画素の印加電圧を補正する。この補正において、映像処理回路３０が、着目画素と隣接画素との印加電圧の差をゼロとする期間を１フレームの一部に設けることにより、この期間では横電界がほとんど発生しなくなる。この補正により、液晶分子がリバースチルト状態になろうとする期間が、補正前よりも短くなるので、液晶素子１２０においてリバースチルトドメインの発生を抑えることができる。

映像処理回路３０が、隣接画素の印加電圧よりも着目画素の印加電圧の方が判定電圧ＪＶに近い場合に、着目画素の印加電圧を補正するのは、この補正による表示内容の変化をユーザーによって知覚されにくくするためである。判定電圧ＪＶは、前述したように、ここでは２．５Ｖであり、液晶素子１２０の透過率として５０％に対応している。判定電圧ＪＶに近い印加電圧の着目画素を補正対象とすれば、境界に接する２つの画素のうち、中間階調に近い一方の画素の印加電圧が補正によって変化する。一方、着目画素よりも判定電圧ＪＶから遠い隣接画素、例えば、黒画素や白画素のようなコントラストの表現に影響の大きい隣接画素は、その印加電圧が補正されないので、その補正による境界付近でのコントラストの低下は目立たない。よって、映像処理回路３０により着目画素の印加電圧が補正された後であっても、目的の階調（透過率）の画像を表示しやすくなる。

ところで、以上の動作説明で、映像処理回路３０が、着目画素と隣接画素との電圧差をゼロとするように補正していたフィールド（具体的には、第３フィールド及び第４フィールド）において、この電圧差を補正前よりは小さくするものの、ゼロとはしないように、印加電圧を補正してもよい。

図１０は、図９に対応し、映像処理回路３０による印加電圧の補正の具体例を示す図である。図１０（ａ）は、着目画素Ａが低電位側で、隣接画素Ｂが高電位側の場合を例示した図である。図１０（ｂ）は、着目画素Ａが高電位側で、隣接画素Ｂが低電位側の場合を例示した図である。
図１０（ａ）、（ｂ）に示すように、映像処理回路３０は、第１フィールド及び第２フィールドでは、第１フィールドで及び第２フィールドでは、着目画素Ａの印加電圧をＡＶのままとし、第３フィールド及び第４フィールドでは、着目画素Ａの印加電圧を隣接画素Ｂの印加電圧ＢＶに近づけた、補正電圧ＡＶｒに補正する（ただし、ＡＶｒ≠ＢＶ）。この補正によれば、電圧差をゼロとした場合に比べて、補正による液晶素子１２０の透過率の変化が小さくなり、表示内容の変化をユーザーによって知覚されにくくすることができる。

＜第２実施形態＞
次に、本発明の第２実施形態について説明する。
この実施形態でも、映像処理回路３０は、着目画素と隣接画素との電圧差が設定電圧ＳＶよりも大きい場合に、着目画素の方が判定電圧ＪＶに近いときには、着目画素の印加電圧を補正する。上述した第１実施形態と異なる点は、この実施形態の映像処理回路３０が、１フレームの一部の期間において、着目画素と隣接画素との電圧差を大きくするように、着目画素の印加電圧を補正する点にある。
以下の説明において、第１実施形態と同じ構成要素については同一の符号を付して表し、その説明を省略する。また、この実施形態の液晶表示装置１のハードウェア構成は、第１実施形態の構成と同じでよいから、その説明を省略する。

図１１は、図９に対応し、映像処理回路３０による印加電圧の補正の具体例を示す図である。図１１（ａ）は、着目画素Ａが低電位側で、隣接画素Ｂが高電位側の場合を例示した図である。図１１（ｂ）は、着目画素Ａが高電位側で、隣接画素Ｂが低電位側の場合を例示した図である。
図１１（ａ）に示すように、着目画素Ａの印加電圧ＡＶが２Ｖで、隣接画素Ｂの印加電圧ＢＶが４Ｖである場合を考える。この場合、映像処理回路３０は、第１フィールド及び第２フィールドでは、着目画素Ａの印加電圧を補正電圧ＡＶｒ１＝１Ｖに補正する。この補正により、着目画素と隣接画素との電圧差は２Ｖから３Ｖに広がり、着目画素Ａと隣接画素Ｂとの境界での横電界が一時的に強くなると考えられる。一方で、映像処理回路３０は、第３フィールド及び第４フィールドでは、着目画素Ａの印加電圧を、隣接画素Ｂの印加電圧ＢＶと同じ、補正電圧ＡＶｒ２＝４Ｖに補正する。

次に、図１１（ｂ）に示すように、着目画素Ａの印加電圧ＡＶが３Ｖで、隣接画素Ｂの印加電圧ＢＶが１Ｖである場合を考える。この場合、映像処理回路３０は、第１フィールド及び第２フィールドでは、着目画素Ａの印加電圧を補正電圧ＡＶｒ１＝５Ｖに補正する。この補正により、着目画素Ａと隣接画素Ｂとの電圧差は２Ｖから４Ｖに広がり、着目画素Ａと隣接画素Ｂとの境界での横電界も強くなると考えられる。一方で、映像処理回路３０は、第３フィールド及び第４フィールドでは、着目画素Ａの印加電圧を、隣接画素Ｂの印加電圧ＢＶと同じ、補正電圧ＡＶｒ２＝１Ｖに補正する。

この補正により、第１フィールド及び第２フィールドでは、着目画素Ａと隣接画素Ｂとの境界での横電界が一時的に強くなるが、第３フィールド及び第４フィールドで横電界がほぼゼロとなるため、第１実施形態と同様の作用により、リバースチルトドメインに起因する表示不具合の発生を抑制することができる。
また、図３に示すＶ−Ｔ特性を見てわかるように、判定電圧ＪＶの周辺では、低電位側及び高電位側のそれぞれに対して、印加電圧の変化に対する透過率の変化が比較的大きい。よって、この判定電圧ＪＶに近い印加電圧の画素が補正対象となった場合、１フレームの一部の期間における補正電圧の印加によって透過率が元の透過率から変化しても、１フレームの他の期間において、この透過率の変化を打ち消すような補正電圧を印加することによって、１フレーム全体でみたときの透過率の変化を抑えることができる。すなわち、判定電圧ＪＶに近い印加電圧が指定された画素を補正対象とすることにより、１フレームで透過率を時間積分したときの時間積分値が、補正前後で大きく変わらないようにすることができる。この時間積分値の変化が抑えられることにより、ユーザーによって補正による表示内容の変化が知覚されにくくなる。

＜第３実施形態＞
次に、本発明の第３実施形態について説明する。
この実施形態でも、映像処理回路３０は、着目画素と隣接画素との電圧差が設定電圧よりも大きい場合に、着目画素の方が判定電圧ＪＶに近いときには、着目画素の印加電圧を補正する。上述した第１実施形態と異なる点は、この実施形態の映像処理回路３０が、着目画素に隣り合う複数の隣接画素のうち、電圧差が最大である隣接画素との関係により、着目画素の印加電圧の補正方法を決定する点にある。着目画素との電圧差が大きい隣接画素が、着目画素に対してどの方向に隣り合っても、リバースチルトドメインの発生をより確実に抑えるためには、着目画素から見て上下左右の４方向にある隣接画素との電圧差を参照することが、望ましい。
以下の説明において、第１実施形態と同じ構成要素及び処理ステップについては同一の符号を付して表し、その説明を省略する。また、上述した第１実施形態における処理ステップと対応する処理ステップについては、符号の末尾に「ａ」を付して表し、その説明を簡略化する。また、この実施形態の液晶表示装置１のハードウェア構成は、第１実施形態の構成と同じでよいから、その説明を省略する。

図１２は、映像処理回路３０で実行される映像処理の流れを示すフローチャートである。図１３は、本実施形態の映像処理回路３０による境界の検出と印加電圧の補正の具体例を示す図である。この実施形態でも、映像処理回路３０は、入力映像信号Ｖｉｄ−ｉｎによって印加電圧が指定された画素のひとつずつに着目して、図１２に示す処理ステップを実行する。
映像処理回路３０（境界検出部３２）は、着目画素Ａと、この着目画素Ａの上下左右の各方向に隣り合う隣接画素Ｂ〜Ｅとを特定する（ステップＳ１ａ）。この４方向に隣り合う隣接画素を特定するために、映像処理回路３０は、例えば、入力映像信号Ｖｉｄ−ｉｎにおける少なくとも３ライン分の映像信号を蓄えるための記憶領域を備える。図１３（ａ）に示すように、映像処理回路３０は、着目画素Ａに対して右方向に隣り合う画素を「隣接画素Ｂ」として特定し、上方向に隣り合う画素を「隣接画素Ｃ」として特定し、左方向に隣り合う画素を「隣接画素Ｄ」として特定し、下方向に隣り合う画素を「隣接画素Ｅ」として特定する。

次に、映像処理回路３０（境界検出部３２）は、着目画素Ａの印加電圧と、この着目画素Ａに対して上下左右の４方向に隣り合う隣接画素Ｂ〜Ｅの印加電圧との各電圧差を、それぞれ算出する（ステップＳ２ａ）。図１３（ｂ）に示すように、映像処理回路３０は、着目画素Ａと隣接画素Ｂとの電圧差をΔＶＢとして算出し、着目画素Ａと隣接画素Ｃとの電圧差をΔＶＣとして算出し、着目画素Ａと隣接画素Ｄとの電圧差をΔＶＤとして算出し、着目画素Ａと隣接画素Ｅとの電圧差をΔＶＥとして算出する。

次に、映像処理回路３０（境界検出部３２）は、ステップＳ２ａの処理で算出した電圧差が最大であった隣接画素を特定する（ステップＳ７）。図１３（ｂ）に示すように、ここでは、ΔＶｍａｘ＝ΔＶＢ＞ΔＶＥ＞ΔＶＣ＞ΔＶＤという関係を満たす。よって、映像処理回路３０は、電圧差が最大であった隣接画素として、隣接画素Ｂを特定する。

次に、映像処理回路３０は、着目画素Ａとの電圧差が最大である隣接画素との電圧差ΔＶｍａｘが、設定電圧ＳＶよりも大きいかどうかを判断する（ステップＳ３ａ）。ここで、映像処理回路３０は、着目画素Ａと隣接画素との電圧差ΔＶｍａｘ（＝ΔＶＢ）が設定電圧ＳＶよりも大きいと判断すると（ステップＳ３ａ；ＹＥＳ）、この隣接画素の印加電圧ＭＶよりも、着目画素Ａの印加電圧ＡＶの方が、判定電圧ＪＶに近いかどうかを判断する（ステップＳ４ａ）。すなわち、映像処理回路３０は、｜ＪＶ−ＡＶ｜＜｜ＪＶ−ＭＶ｜という関係を満たすかどうかを判断する。ここでは、ＭＶ＝ＢＶである。

映像処理回路３０は、｜ＪＶ−ＡＶ｜＜｜ＪＶ−ＭＶ｜という関係を満たすと判断すると（ステップＳ４ａ；ＹＥＳ）、上述した第１実施形態と同じ方法で、入力映像信号Ｖｉｄ−ｉｎを補正して映像信号Ｖｉｄ−ｏｕｔとし、データ信号Ｖｘに変換して出力する（ステップＳ５、Ｓ６）。すなわち、映像処理回路３０は、隣接画素の印加電圧よりも、着目画素Ａの方が判定電圧ＪＶに近いときには、着目画素Ａの印加電圧ＡＶを補正する。図１２のステップＳ５、Ｓ６の処理は、上述した第１実施形態と同じでよいから、ここではその説明を省略する。
映像処理回路３０は、ステップＳ３ａの処理でΔＶｍａｘ≦ＳＶとであると判断した場合（ステップＳ３ａ；ＮＯ）、又は、ステップＳ４ａの処理で、｜ＪＶ−ＡＶ｜≧｜ＪＶ−ＭＶ｜という関係を満たすと判断した場合には（ステップＳ４ａ；ＮＯ）、着目画素Ａの印加電圧ＡＶを補正しないで映像信号Ｖｉｄ−ｏｕｔとし、データ信号Ｖｘに変換して出力する（ステップＳ６）。
この実施形態における、着目画素Ａの上下左右の４方向に隣り合う各画素の印加電圧を参照する構成は、上述した第２実施形態の映像処理回路３０に適用することもできる。

以上説明した第３実施形態のとおり、映像処理回路３０は、着目画素に隣り合う複数の隣接画素のうち、着目画素との電圧差が最大である隣接画素と、その着目画素との電圧差が設定電圧ＳＶよりも大きく、且つ、その隣接画素よりも着目画素の方が判定電圧ＪＶに近いときには、その着目画素の印加電圧を補正する。このように、映像処理回路３０は、着目画素に隣り合う隣接画素のうち、電圧差が最も大きい隣接画素に基づいて補正方法を決定するので、着目画素と、その周辺にある複数の隣接画素との印加電圧の関係に応じた補正電圧を用いて、リバースチルトドメインを原因とした表示不具合の発生を抑えることができる。

＜変形例＞
本発明は、上述した実施形態と異なる形態で実施することが可能である。また、以下に示す変形例は、各々を適宜に組み合わせてもよい。
（変形例１）
上述した各実施形態では、映像処理回路３０が補正後の液晶素子１２０の印加電圧を規定する際に、補正部３３は補正ＬＵＴ３３１を参照していたが、例えば演算式を用いる等の他の方法で規定してもよい。

（変形例２）
境界検出部３２は、液晶素子１２０における液晶分子のチルト方位角θｂに基づいて、印加電圧を補正する画素を規定してもよい。前述したように、黒から白に変化する白画素に対して黒画素が右上側、右側又は上側で隣り合うとき、その白画素では、リバースチルトが右辺及び上辺に沿った内周領域にて発生する。よって、映像処理回路３０は、高電位側の画素に対して、低電位側の画素が右上側、右側又は上側に位置する場合に、これらの画素に挟まれる境界を検出するとよい。

また、チルト方位角θｂが別の角度であってもよい。チルト方位角θｂが２２５度である場合、境界検出部３２は、低電位側の画素が、高電位側の画素に対して左下側、左側又は下側に位置する場合に、これらの画素に挟まれる境界を検出すればよい。また、チルト方位角θｂが９０度である場合、境界検出部３２は、低電位側の画素が、高電位側の画素に対して右側、下側又は上側に位置する場合に、これらの画素に挟まれる境界を検出すればよい。
以上のとおり、映像処理回路３０は、隣り合う２つの画素の電圧差が閾値以上である境界の一部であって、液晶１０５のチルト方位で定まる境界を検出するとよい。例えば、この変形例２の構成を、上述した第３実施形態の映像処理回路３０に適用すると、ステップＳ２ａの処理で電圧差を算出する対象の隣接画素の数を減らすとともに、リバースチルトドメインの発生の原因となる隣接画素に応じた補正方法で、着目画素の印加電圧を補正することができる。

（変形例３）
上述した各実施形態の映像処理回路３０における、１フレームの第１〜第４フィールドの各フィールドと補正後の印加電圧との関係は、あくまで一例であり、その他の関係であってもよい。
例えば、上述した第１実施形態において、映像処理回路３０は、第１フィールド及び第２フィールドで印加電圧を補正し、第３フィールド及び第４フィールドで印加電圧を補正しないようにしてもよい。また、映像処理回路３０は、偶数フィールド及び奇数フィールドの一方で印加電圧を補正し、他方で補正しないようにしてもよい。また、上述した第２実施形態において、映像処理回路３０は、第１フィールド及び第２フィールドで電圧差を小さくするように印加電圧を補正し、第３フィールド及び第４フィールドで電圧差を大きくするように印加電圧を補正してもよい。また、映像処理回路３０は、偶数フィールド及び奇数フィールドの一方で電圧差を小さくするように印加電圧を補正し、他方で電圧差を大きくするように補正しないようにしてもよい。

本発明の映像処理回路は、４倍速駆動に限られず、例えば２倍速駆動や８倍速駆動等の他の倍速駆動を採用する液晶表示装置にも適用可能である。また、本発明の映像処理回路は、倍速駆動を採用する液晶表示装置に適用されるものでなくてもよい。例えば、映像処理回路は、１コマ分の映像信号Ｖｉｄ−ｉｎに対応した表示期間（例えば、複数フレーム）の一部の期間と他の期間とのそれぞれで、補正後の印加電圧を規定すればよい。

（変形例４）
上述した各実施形態では、判定電圧ＪＶは、中間階調を表示するときの液晶素子１２０に対する印加電圧であり、具体的には２．５Ｖであった。判定電圧ＪＶは、これ以外の電圧であってもよく、例えば、中間階調を表示するときの液晶素子１２０に対する印加電圧を基準とした、所定の電圧範囲に含まれる電圧（例えば２．３Ｖ以上２．７Ｖ以下）であってもよい。また、判定電圧ＪＶは、中間階調を表示するときの液晶素子１２０の透過率を基準とした、所定の透過率範囲に含まれる透過率（例えば３０％以上７０％以下。つまり、３０％≦Ｊ≦７０％）を実現するための印加電圧であってもよい。判定電圧ＪＶは、例えば、リバースチルトが発生した場合に、表示不具合が目立ちやすい液晶の光学応答に対応する印加電圧によって定められるとよい。このような判定電圧ＪＶは、例えば、境界を挟んで隣り合う２つの画素のうち、低電位側の画素の印加電圧よりも大きく、高電位側の画素の印加電圧よりも小さい電圧である。

（変形例５）
上述した各実施形態では、液晶１０５にＶＡ方式を用いた例について説明したが、ＴＮ（Twisted Nematic）方式としてもよい。ノーマリーホワイトの液晶パネルの場合、液晶素子１２０に印加する電圧と透過率との関係が、ノーマリーブラックのパネルの場合とは逆となり、透過率が低い場合ほど、液晶素子１２０に印加されるべき電圧が大きくなる。
上述した各実施形態において、液晶素子１２０は、透過型に限られず、反射型であってもよい。

（変形例６）
境界検出部３２が着目画素と隣接画素との境界を検出するための条件は、上述した各実施形態の条件以外の条件であってもよい。
例えば、表示しようとする画像において比較的暗い暗画素と、比較的明るい明画素とが隣り合う場合があるので、境界検出部３２は、これらの一方の画素を着目画素とし、他方の画素を隣接画素としてもよい。この場合の暗画素は、印加電圧がノーマリーブラックモードにおける黒レベルの電圧であるＶｔｈ１（第１閾値電圧）を下回る液晶素子１２０の画素のことである。明画素とは、印加電圧がノーマリーブラックモードにおける黒レベルの電圧であるＶｔｈ２（第２閾値電圧。ただし、Ｖｔｈ２＞Ｖｔｈ１）を上回る液晶素子１２０の画素のことである。Ｖｔｈ１は、例えば、液晶素子の相対透過率を１０％とさせる光学的閾値電圧である。Ｖｔｈ２は、例えば、液晶素子の相対透過率を９０％とさせる光学的飽和電圧である。ただし、Ｖｔｈ１及びＶｔｈ２の値は、他の相対透過率に対応した電圧であってもよい。
また、液晶素子１２０の印加電圧が予め決められた閾値電圧（第３閾値電圧）以上である画素を暗画素とし、液晶素子１２０の印加電圧がこの閾値電圧よりも大きい閾値電圧（第４閾値電圧）以上である画素を明画素としてもよい。
着目画素及び隣接画素は、隣り合う２つの画素であって、液晶素子１２０に対して或る印加電圧を指定する画素と、液晶素子１２０に対して、この印加電圧との電圧差が大きい印加電圧を指定する画素との組み合わせで構成されればよく、それ以外の条件については変更されてもよい。

＜電子機器＞
次に、上述した各実施形態に係る液晶表示装置を用いた電子機器の一例として、液晶パネル１００をライトバルブとして用いた投射型表示装置（プロジェクター）について説明する。図１４は、このプロジェクターの構成を示す平面図である。
図１４に示すように、プロジェクター２１００の内部には、ハロゲンランプ等の白色光源からなるランプユニット２１０２が設けられている。このランプユニット２１０２から射出された投射光は、内部に配置された３枚のミラー２１０６及び２枚のダイクロイックミラー２１０８によってＲ色、Ｇ色、Ｂ色の３原色に分離されて、各原色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにそれぞれ導かれる。なお、Ｂ色の光は、他のＲ色やＧ色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ２１２２、リレーレンズ２１２３及び出射レンズ２１２４からなるリレーレンズ系２１２１を介して導かれる。

このプロジェクター２１００では、液晶パネル１００を含む液晶表示装置が、Ｒ色、Ｇ色、Ｂ色のそれぞれに対応して３組設けられる。ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂの構成は、上述した液晶パネル１００と同様である。Ｒ色、Ｇ色、Ｂ色のそれぞれの原色成分の映像信号がそれぞれ外部上位回路から供給されて、ライトバルブ１００Ｒ、１００Ｇ及び１００がそれぞれ駆動される構成となっている。
ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム２１１２に３方向から入射する。そして、このダイクロイックプリズム２１１２において、Ｒ色及びＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。したがって、各原色の画像が合成された後、スクリーン２１２０には、投射レンズ２１１４によってカラー画像が投射されることとなる。

なお、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂには、ダイクロイックミラー２１０８によって、Ｒ色、Ｇ色、Ｂ色のそれぞれに対応する光が入射するので、カラーフィルターを設ける必要はない。また、ライトバルブ１００Ｒ、１００Ｂの透過像は、ダイクロイックプリズム２１１２により反射した後に投射されるのに対し、ライトバルブ１００Ｇの透過像はそのまま投射されるので、ライトバルブ１００Ｒ、１００Ｂによる水平走査方向は、ライトバルブ１００Ｇによる水平走査方向と逆向きにして、左右を反転させた像を表示する構成となっている。

電子機器としては、図１４を参照して説明したプロジェクターの他にも、テレビジョンや、ビューファインダー型・モニター直視型のビデオテープレコーダー、カーナビゲーション装置、ページャー、電子手帳、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ端末、デジタルスチルカメラ、携帯電話機、タッチパネルを備えた機器等が挙げられる。そして、これらの各種の電子機器に対して、上記液晶表示装置が適用可能である。

１…液晶表示装置、３０…映像処理回路、１００…液晶パネル、１００ａ…素子基板、１００ｂ…対向基板、１０５…液晶、１０８…コモン電極、１１８…画素電極、１２０…液晶素子、３１…遅延回路、３２…境界検出部、３３…補正部、３３１…補正ＬＵＴ、３４…Ｄ／Ａ変換部、２１００…プロジェクター。

Claims (10)

1. 各々が液晶素子を有する複数画素の各画素に対する印加電圧を、前記画素毎の印加電圧を指定した入力映像信号に基づいて規定する映像処理回路であって、
   前記入力映像信号において、第１電圧が指定された第１画素と、前記第１電圧との差が閾値よりも大きい第２電圧が指定された第２画素との境界を検出する境界検出部と、
   前記第２電圧よりも前記第１電圧の方が、予め定められた、最高階調と最低階調との中間点にある階調に対応する中間階調を表示する第３電圧に近い場合には、前記境界検出部により検出された境界に接する前記第１画素の前記印加電圧を、前記入力映像信号に対応した表示期間の少なくとも一部で、前記差を小さくするように補正し、それ以外の場合には、前記第１画素の前記印加電圧を補正しない補正部と
   を備える映像処理回路。
2. 前記補正部は、
   前記第１画素の前記印加電圧を、前記第１電圧と前記第２電圧とに応じて、前記表示期間における一部の期間と他の期間とで異なる電圧とする
   請求項１に記載の映像処理回路。
3. 前記補正部は、
   前記第１画素の前記印加電圧を、前記一部の期間では前記差を小さくするように補正し、前記他の期間では補正しない
   請求項２に記載の映像処理回路。
4. 前記補正部は、
   前記第１画素の前記印加電圧を、前記一部の期間では前記差を小さくし、前記他の期間では前記差を大きくするように補正する
   請求項２に記載の映像処理回路。
5. 前記補正部は、
   前記第１電圧及び前記第２電圧と、補正後の前記印加電圧との関係を定めたルックアップテーブルに基づいて、前記第１画素の前記印加電圧を補正する
   請求項１から４のいずれか１項に記載の映像処理回路。
6. 前記補正部は、
   前記第１画素に前記境界を挟んで隣り合う複数の前記第２画素のうち、前記差が最大である前記第２画素に指定された前記第２電圧よりも、前記第１電圧の方が前記第３電圧に近い場合には、前記第１画素の前記印加電圧を補正する
   請求項１から５のいずれか１項に記載の映像処理回路。
7. 前記補正部は、
   前記表示期間を１フレームとして複数フィールドに分割し、各フィールドにおいて前記第１画素の前記印加電圧を規定する
   請求項１から６のいずれか１項に記載の映像処理回路。
8. 前記第３電圧は、中間階調を表示する前記印加電圧に基づいて定められている
   請求項１から７のいずれか１項に記載の映像処理回路。
9. 各々が液晶素子を有する複数画素の各画素に対する印加電圧を、前記画素毎の印加電圧を指定した入力映像信号に基づいて規定する映像処理方法であって、
   前記入力映像信号において、第１電圧が指定された第１画素と、前記第１電圧との差が閾値よりも大きい第２電圧が指定された第２画素との境界を検出し、
   前記第２電圧よりも前記第１電圧の方が、予め定められた、最高階調と最低階調との中間点にある階調に対応する中間階調を表示する第３電圧に近い場合には、前記検出した境界に接する前記第１画素の前記印加電圧を、前記入力映像信号に対応した表示期間の少なくとも一部で、前記差を小さくするように補正し、それ以外の場合には、前記第１画素の前記印加電圧を補正しない
   映像処理方法。
10. 各々が液晶素子を有する複数画素を含む液晶パネルと、
    前記複数画素の各画素に対する印加電圧を、前記画素毎の印加電圧を指定した入力映像信号に基づいて規定する映像処理回路と
    を備え、
    前記映像処理回路が、
    前記入力映像信号において、第１電圧が指定された第１画素と、前記第１電圧との差が閾値よりも大きい第２電圧が指定された第２画素との境界を検出する境界検出部と、
    前記第２電圧よりも前記第１電圧の方が、予め定められた、最高階調と最低階調との中間点にある階調に対応する中間階調を表示する第３電圧に近い場合には、前記境界検出部により検出された境界に接する前記第１画素の前記印加電圧を、前記入力映像信号に対応した表示期間の少なくとも一部で、前記差を小さくするように補正し、それ以外の場合には、前記第１画素の前記印加電圧を補正しない補正部と
    を有する電子機器。

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