JP6417854B2 - 映像処理回路、映像処理方法、電気光学装置及び電子機器 - Google Patents
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Description
図21(a)は、フレームシーケンシャル方式による3D映像の表示例を示す図である。図21(a)の左側の図が、ユーザーの左目で視認される左目用画像を示し、右側の図が、ユーザーの右目で視認される右目用画像を示す。右目用画像は、ユーザに対して視差を与えるために、左目用画像を水平方向(図中右方向)に移動した画像となっている。図21(a)の右側の図に示す波線部は、左目用画像の表示部が存在していた位置を示す。ここで、背景部と表示部との境界のうち、表示部の右辺に沿ってリバースチルトドメインが発生した場合、図21(b)に示す映像がユーザーに視認される。即ち、右目用画像の表示部の一部であって、左目用画像の表示部の右辺が存在した部分に、黒い線状(筋状)の画像が残像となってユーザーに視認される。この表示不具合の原因となるリバースチルトドメインのことを、以下では「残像ドメイン」と称する。例えば、表示部が文字をなす場合、この残像ドメインを原因として、白又は白に近い色の文字の縁に沿って、黒又は黒に近い色の線状の画像が視認されることがある。
本発明は、上述した事情に鑑みてなされたもので、その目的の一つは、高階調の領域の一部に低階調の画像が視認される表示不具合の原因となるリバースチルトドメインの発生を抑制することである。
この発明によれば、高階調の領域の一部に低階調の画像が視認される表示不具合の原因となるリバースチルトドメインの発生を抑制することができる。
この発明によれば、左目用画像と右目用画像とが交互に切り替わる3D映像を表示する場合に、高階調の領域の一部に低階調の画像が視認される表示不具合の原因となるリバースチルトドメインの発生を抑制することができる。
この発明によれば、3D映像を表示する場合に限らず、高階調の領域の一部に低階調の画像が視認される表示不具合の原因となるリバースチルトドメインの発生を抑制することができる。
この発明によれば、補正の対象とする画素の数の増大を抑えつつ、リバースチルトドメインの発生を抑制することができる。
この発明によれば、補正の対象とする画素の階調の変化を小さくしつつ、リバースチルトドメインの発生を抑制することができる。
この発明によれば、走査線を複数本ずつ選択して画素に電圧を印加する場合に、第1の方向における補正の対象の画素の数に対して、第2の方向における補正の対象の画素の数が意図せず増大するのを抑制することができる。
この発明によれば、リバースチルトドメインの発生しやすさに応じた補正量で、各画素の映像信号を補正することができる。
この発明によれば、1フレームを複数のフィールドに分割して画素に電圧を印加する場合に、高階調の領域の一部に低階調の画像が視認される表示不具合の原因となるリバースチルトドメインの発生を抑制することができる。
この発明によれば、3D映像と2D映像とのどちらを表示する場合でも、リバースチルトドメインを原因とした表示不具合を抑制することができる。
[第1実施形態]
図1は、本発明の第1実施形態に係る電気光学装置1の全体構成を示すブロック図である。電気光学装置1は、ユーザーが3D眼鏡50を掛けた状態で3D映像を知覚することができるように、フレームシーケンシャル方式に基づいて3D映像を表示する。図1に示すように、電気光学装置1は、制御回路10と、液晶パネル100と、走査線駆動回路130と、データ線駆動回路140とを備えた液晶装置である。
ただし、階調値に応じて、画素110に指定された印加電圧の電圧値が一意に定まる場合、入力映像信号Vid−inは、画素110毎に階調値を指定した映像信号といって差し支えない。
なお、本実施形態では、走査線112を区別するために、図において上から順に1、2、3、…、m行目という呼び方をする場合がある。同様に、データ線114を区別するために、図において左から順に1、2、3、4、5、6、…、n−1、n列目という呼び方をする場合がある。
一方、対向基板100bのうち、素子基板100aとの対向面には、透明性を有するコモン電極108が全面にわたって設けられる。コモン電極108には、図示省略した回路によって電圧LCcomが印加される。
なお、図1において、素子基板100aの対向面は紙面裏側であるので、その対向面に設けられる走査線112、データ線114、TFT116及び画素電極118については、かくれ線(破線)で示すべきであるが、見難くなるのでそれぞれ実線で示す。
図2に示すように、液晶パネル100は、画素110を有する。画素110は、走査線112とデータ線114との交差に対応して、画素電極118とコモン電極108とで液晶105を挟持した液晶素子120を備える。液晶素子120は、画素電極118と、コモン電極108とによって生じる電界に応じて、液晶105の分子配向状態が変化する。このため、液晶素子120は、透過型であれば、印加・保持電圧に応じた透過率となる。液晶パネル100では、液晶素子120毎(画素110毎)に透過率が変化する。
図1では図示を省略したが、実際には図2に示すように、画素110の各々において、並列に補助容量(蓄積容量)125が設けられる。補助容量125は、一端が画素電極118に接続され、他端が容量線115に共通接続されている。容量線115は時間的に一定の電圧に保たれている。
なお、本実施形態においては、液晶105をVA(Vertical Alignment)方式とし、液晶素子120の各々が、電圧無印加時において黒状態となるノーマリーブラックモードとする。
走査線駆動回路130は、走査制御回路20による制御信号Yctrに従って、1、2、3、…、m行目の走査線112に、走査信号Y1、Y2、Y3、…、Ymを順番に供給する。詳細には、走査線駆動回路130は、走査線112を1、2、3、・・・、m行目という順番で1本ずつ選択するとともに、選択した走査線112への走査信号を選択電圧VH(Hレベル)とし、それ以外の走査線112への走査信号を非選択電圧VL(Lレベル)とする。
ここにおいて、1フレームは、液晶パネル100を駆動することによって、画像の1コマ分を表示させるのに要する期間である。1フレームは、同期信号Syncに含まれる垂直走査信号の周波数が120Hzであれば、その逆数であるおよそ8.3ミリ秒である。
走査線駆動回路130及びデータ線駆動回路140は、線順次で液晶パネル100を駆動する駆動回路を構成する。
なお、本実施形態において、電圧については、液晶素子120の印加電圧を除き、特に明記しない限り、図示省略した接地電位を電圧ゼロの基準とする。液晶素子120の印加電圧は、コモン電極108の電圧LCcomと画素電極118との電圧差であり、他の電圧と区別する。
同期信号Syncにより制御される液晶パネル100の垂直走査信号の周波数は、本実施形態では240Hzである。制御回路10は、図3に示すように、1フレームを第1フィールド、及び第2フィールドの2つのフィールドに分割し、分割した各フィールドで、1〜m行目の走査線を1本ずつ走査(選択)する。即ち、上位装置から120Hzの供給速度で供給される入力映像信号Vid−inに基づいて、制御回路10は、240Hzの駆動速度で液晶パネル100を駆動する。1フィールドの期間は、1/2フレーム期間に相当し、ここではおよそ4.2ミリ秒である。
3D眼鏡50の制御について説明すると、制御回路10は、第1フィールドでは、3D眼鏡50の液晶シャッター52R、52Lを不透過状態(図3の「オフ」)とする。制御回路10は、左目用画像Lを表示するフレームの第2フィールドでは、3D眼鏡50の液晶シャッター52Lを透過状態(図3の「左オン」)、液晶シャッター52Rを不透過状態とし、右目用画像Rを表示するフレームの第2フィールドでは、3D眼鏡50の液晶シャッター52Lを不透過状態、液晶シャッター52Rを透過状態(図3の「右オン」)とする。
図5に示すように、ノーマリーブラックモードでは、画素110に対する印加電圧が大きいほど、画素110の透過率(又は反射率)が大きくなる。本実施形態では、暗画素は、入力映像信号Vid−inで指定された印加電圧が閾値電圧JV以下の画素110であり、明画素は、指定された印加電圧が閾値電圧JVを上回る画素110である。閾値電圧JVは、液晶素子120の透過率(又は反射率)が、図5に示す「Rg」のときに表示される所定階調(階調レベル)に対応している。よって、暗画素は、この所定階調以下の階調を表示する画素(第1画素)で、明画素は、この所定階調よりも高い階調を表示する画素(第2画素)である。
なお、閾値電圧JVは、リバースチルト発生領域の知覚されやすさに基づいて、例えば実験的に又は計算により設定される。閾値電圧JVの設定例として、V−T特性の変曲点に相当する電圧があるが、この例に限られない。
そこで、映像処理回路30は、入力映像信号Vid−inに基づいて、残像ドメインの発生を抑制するための映像処理を実行する。
図7に示すように、映像処理回路30は、遅延回路31と、境界検出部32と、補正部33と、D/A変換部34とを備える。
遅延回路31は、FIFO(First In First Out:先入れ先出し)メモリーや多段のラッチ回路等を有し、供給された入力映像信号Vid−inを蓄積して、1フレームの期間の経過後に読み出して、境界検出部32に出力する。遅延回路31における蓄積及び読出は、走査制御回路20によって制御される。
判定部322は、前フレームの入力映像信号Vid−inに基づいて、特定部321により特定された暗画素の位置に、前フレームにおいて明画素が存在するかどうかを判定する。前述したように、制御回路10は、1フレームを2つのフィールドに分割して、液晶パネル100を駆動する。このため、判定部322は、現フレームの一のフィールドにおける暗画素の位置に、前フレームにおける最後のフィールドにおいて、明画素が存在するかどうかを判定することとなる。前フレームにおける最後のフィールドは、前フレームのうち、現フレームの各フィールドから時間軸上で最も近いフィールドである。
なお、3D映像を表示する場合に、同一の左目用画像L及び右目用画像Rが、或る程度の期間継続して、交互に表示されることがある。このため、境界検出部32は、現フレームの暗画素の位置に、前フレームにおいて明画素が存在するかどうかを判定することにより、現フレームの1フレーム後のフレーム(以下「次フレーム」という。)における残像ドメインの発生箇所を検出(推定)できるようにする。
なお、液晶105に直流成分が印加されるのを防止するため、データ信号Vxの電圧は、ビデオ振幅中心である電圧Vcntに対して高電位側の正極性電圧と低電位側の負極性電圧とに、ここではフィールド毎に交互に切り替えられる。
なお、コモン電極108に印加される電圧LCcomは、電圧Vcntとほぼ同電圧と考えてよいが、nチャネル型のTFT116のオフリーク等を考慮して、電圧Vcntよりも低位となるように調整されることがある。
まず、映像処理回路30は、入力映像信号Vid−inに基づいて、一の画素に着目し、これを着目画素とする(ステップS1)。次に、映像処理回路30は、着目画素が暗画素かどうかを判定する(ステップS2)。
映像処理回路30は、着目画素が暗画素でない、即ち明画素と判定した場合には(ステップS2;NO)、入力映像信号Vid−inを出力映像信号Vid−out1とし、データ信号Vxに変換して出力する。
ここで、図9(a)に示すように、N−2フレームからN+1フレームまでの各フレームの入力映像信号Vid−inが、映像処理回路30に順次供給された場合を考える。この場合、「RE」と記した暗画素が着目画素となったときには、映像処理回路30は、ステップS3で「YES」と判定する。ステップS3で「NO」と判定した場合には、映像処理回路30は、入力映像信号Vid−inを出力映像信号Vid−out1とし、データ信号Vxに変換して出力する。
この補正により、左目用画像Lにおける暗画素と明画素との境界付近において、リバースチルトドメインの発生が抑制される。これにより、次のフレームの右目用画像Rにおいて、残像ドメインによる表示不具合がユーザーに視認され難くなる(図9(b)の波線の楕円部参照)。
この補正により、左目用画像Lにおける暗画素と明画素との境界付近において、リバースチルトドメインの発生が抑制され、次のフレームの右目用画像Rにおいて、残像ドメインによる表示不具合がユーザーに視認され難くなる(図9(c)の波線の楕円部参照)。また、補正例2の場合、補正例1の場合に比べて、補正対象の画素の数は増えているが、一画素当たりの補正量を小さくすることも可能である。
なお、映像処理回路30は、ステップS4の処理で、着目画素が前フレームにおいて明画素でない、即ち暗画素と判定した場合には(ステップS4;NO)、入力映像信号Vid−inを出力映像信号Vid−out1とし、データ信号Vxに変換して出力する。
以上のとおり、映像処理回路30が実行する映像処理により、残像ドメインを原因とした表示不具合の発生を抑制することができる。また、この残像ドメインを抑制する効果は、例えば、高階調の背景部に対して、黒低階調の表示部が配置された映像の場合も同様に奏する。
次に、本発明の第2実施形態を説明する。
この第2実施形態の電気光学装置1では、制御回路10が以下で説明する表示動作を行う。
図11は、本実施形態の制御回路10の表示動作を説明する図である。
同期信号Syncにより制御される液晶パネル100の垂直走査信号の周波数は、本実施形態では480Hzである。制御回路10は、図11に示すように、1フレームを第1フィールド〜第4フィールドの4つのフィールドに分割し、分割した各フィールドで1〜m行目の走査線を走査する。
この複数本同時書き込みにより、Y方向における解像度ha低くなるものの、液晶パネル100の高速駆動によって、ユーザーに視認される3D映像の明るさが向上する。
この場合、図23に示すように、X方向に対しては、暗画素と明画素との境界から、X方向に連続する2個の暗画素が補正対象となる。しかしながら、Y方向に対しては、暗画素と明画素との境界から、Y方向に4個の画素が補正対象となる。その理由は、補正対象となったY方向に連続する2個の暗画素に基づいて、複数本同時書き込みが行われるからである。これにより、Y方向に対して補正対象となる画素の数が意図せず多くなり、補正による表示内容の変化がユーザーによって視認されやすくなる。即ち、複数本同時書き込みを行った場合、補正処理数P、Qの設定と、実際の補正対象の画素の数とに、齟齬が生じることがある。
これにより、図12に示す右目用画像R1及び右目用画像R2を示す入力映像信号Vid−inが補正された場合には、図13に示す右目用画像R1及び右目用画像R2が表示される。図13に示すように、本実施形態の映像処理により、複数本同時書き込みが行われた場合でも、補正による表示内容の変化がユーザーに視認されるのを抑制することができる。
次に、本発明の第3実施形態を説明する。
この第3実施形態の電気光学装置1は、3D映像を表示するだけでなく、2D映像を表示する機能を有する。更に、本実施形態の映像処理回路は、3D映像を表示する場合と、2D映像を表示する場合とで、リバースチルトドメインの発生を抑えるための映像処理を異ならせる。具体的には、映像処理回路は、3D映像を表示する場合には、前述した残像ドメインを抑制するための映像処理を実行し、2D映像を表示する場合には、動画の表示を原因として発生するリバースチルトドメイン(以下「動画ドメイン」という。)を抑制するための映像処理を実行する。
図15に示すように、映像処理回路30Aは、上述した第1実施形態で説明した遅延回路31と、境界検出部32と、補正部33と、D/A変換部34とに加え、切替制御部35と、遅延回路36と、境界検出部37と、補正部38とを備える。
切替制御部35は、供給された入力映像信号Vid−inの出力先を切り替える制御を行う。切替制御部35は、上位装置又は映像処理回路30Aに設けられた、3D映像か又は2D映像かを判定する回路ブロック(図示略)からの信号に基づいて、入力映像信号Vid−inが3D映像又は2D映像のどちらを示すかを判定する。切替制御部35は、3D映像と判定した場合には、入力映像信号Vid−inを、遅延回路31、境界検出部32及び補正部33に出力する。切替制御部35は、表示映像が2D映像と判定した場合には、入力映像信号Vid−inを、遅延回路36、境界検出部37及び補正部38に出力する。
特定部371は、現フレームの入力映像信号Vid−inに基づいて、暗画素が接している明画素を特定する。特定部371は、ここでは、明画素のうち、X方向(右方向)、又はY方向(下方向)に暗画素が接している明画素を特定する。
判定部372は、前フレームの入力映像信号Vid−inに基づいて、特定部371により特定された明画素の位置に、前フレームにおいて暗画素が存在するかどうかを判定する。
まず、映像処理回路30Aは、入力映像信号Vid−inが、3D映像と2D映像とのどちらを示すかを判定する(ステップS11)。3D映像を示すと判定した場合(ステップS11;3D映像)、映像処理回路30Aは、図8のステップS1へ進む。3D映像を表示する場合の映像処理は、上述した第1実施形態と同じでよく、ここでの説明を省略する。
映像処理回路30Aは、2D映像を示すと判定した場合(ステップS11;2D映像)、入力映像信号Vid−inに基づいて一の画素に着目し、これを着目画素とする(ステップS12)。次に、映像処理回路30Aは、着目画素が明画素かどうかを判定する(ステップS13)。
映像処理回路30Aは、着目画素が明画素でない、即ち暗画素と判定した場合には(ステップS13;NO)、入力映像信号Vid−inを出力映像信号Vid−out2とし、データ信号Vxに変換して出力する。
ここで、図17(a)に示すように、N−2フレーム、N−1フレーム、Nフレームの順で、暗画素を背景として、明画素が1フレームにつき1画素ずつX方向に移動する場合を考える。この場合、「RE」と記した明画素が着目画素となったときに、映像処理回路30Aは、ステップS14で「YES」と判定することとなる。映像処理回路30Aは、ステップS14で「NO」と判定した場合には、入力映像信号Vid−inを出力映像信号Vid−out2とし、データ信号Vxに変換して出力する。
なお、映像処理回路30Aは、ステップS15の処理で、着目画素が前フレームで暗画素でない、即ち明画素と判定した場合には、ステップS15の処理で「NO」と判定する。この場合、映像処理回路30Aは、入力映像信号Vid−inを出力映像信号Vid−out2とし、データ信号Vxに変換して出力する。
なお、本実施形態では、映像処理回路30Aが、残像ドメインを抑制するための第1回路ブロックと、動画ドメインを抑制するための第2回路ブロックとを個別に備える場合を説明したが、第1回路ブロックを構成する各要素が、残像ドメインを抑制するための映像処理と、動画ドメインを抑制するための映像処理とを選択的に行ってもよい。
本発明は、上述した実施形態と異なる形態で実施することが可能である。また、以下に示す変形例は、各々を適宜に組み合わせてもよい。以下では、上述した第1、第2実施形態の映像処理回路30と、上述した第3実施形態の映像処理回路30Aとを、「映像処理回路30」と総称する。
(変形例1)
補正処理数を「2」以上とする場合に、映像処理回路30は、暗画素と明画素との境界に近い画素ほど、補正量を大きくしてもよい。映像処理回路30は、例えば、暗画素及び明画素を補正対象とし、且つ、それぞれの補正処理数を「2」とした場合、図18で説明する映像処理を実行する。即ち、映像処理回路30は、暗画素については、明画素との境界に近い画素ほど印加電圧を大きくするために補正量を大きくし、この境界から遠い画素ほど印加電圧を小さくするために補正量を小さくする。また、映像処理回路30は、明画素については、暗画素との境界に近い画素ほど印加電圧を小さくするために補正量を大きくし、この境界から遠い画素ほど印加電圧を大きくするために補正量を小さくする。これにより、映像処理回路30は、リバースチルトドメインの発生しやすさを加味した補正量で、映像信号を補正することができる。
上述した各実施形態では、映像処理回路30は、現フレームにおいて暗画素が存在する位置に、前フレームにおいて明画素が存在するかどうかを判定していた。
しかし、残像ドメインが発生するのは、次フレームの右目用画像が表示されたとき(例えば、図22(b)のN+1フレーム)である。そこで、映像処理回路30は、現フレームの暗画素が存在する位置に、次フレームにおいて明画素が存在するかどうかを判定してもよい。なお、次フレームは、現フレームと時間軸上で隣り合うフレームの一例である。
映像処理回路30は、例えば、現フレームの入力映像信号Vid−inを蓄積するフレームメモリーを更に備え、このフレームメモリーから読み出した現フレームの入力映像信号Vid−inと、次に供給された次フレームの入力映像信号Vid−inとに基づいて、残像ドメインを抑制するための映像処理を実行する。この場合の映像処理は、上述した各実施形態で説明した、前フレームの映像信号を、次フレームの映像信号に置き換えた映像処理でよい。
ただし、映像処理回路30の判定部322は、現フレームの一のフィールドにおける暗画素の位置に、次フレームにおける最初のフィールドにおいて、明画素が存在するかどうかを判定することとなる。次フレームにおける最初のフィールドは、次フレームのうち、現フレームの各フィールドから時間軸上で最も近いフィールドである。
この変形例の映像処理回路30によれば、例えば2D映像を表示する場合に、残像ドメインが発生する条件が整った場合でも、リバースチルトドメインの発生を抑制することができる。
上述した各実施形態では、液晶105にVA方式を用いた例を説明したが、TN(Twisted Nematic)方式とし、液晶素子120の各々が、電圧無印加時において白状態となるノーマリーホワイトモードとしてもよい。
図19は、ノーマリーホワイトモードにおける、画素110に指定される印加電圧と、画素110が備える液晶素子120の透過率との関係(V−T特性)を示すグラフである。図19に示すグラフにおいて、横軸は画素110に指定される印加電圧を表し、縦軸は液晶素子120の透過率(具体的には、相対透過率)を表す。
図19に示すように、ノーマリーホワイトモードでは、画素110に対する印加電圧が小さいほど、画素110の透過率(又は反射率)が大きくなる。このため、ノーマリーホワイトモードでは、例えば、画素110に対して指定された印加電圧が閾値電圧JV以下の画素110が明画素(第2画素)となり、閾値電圧JVを上回る画素110が暗画素(第1画素)となる。
映像処理回路30で実行される映像処理については、ノーマリーホワイトモードの液晶パネル100の場合、画素110の液晶素子120に印加される電圧と透過率との関係が、ノーマリーブラックモードの液晶パネル100の場合とは逆となり、透過率(又は反射率)が低い場合ほど、液晶素子120に印加されるべき電圧が大きくなる。ただし、映像処理回路30Aは、この点を除いて、上述した各実施形態と同様の映像処理を実行すればよい。
暗画素及び明画素は、上述した各実施形態で説明した条件によって規定されなくてもよい。例えば、画素110に対して指定された印加電圧が予め決められた閾値以下である画素を暗画素とし、指定された印加電圧がこの閾値よりも大きい閾値以上である画素を明画素としてもよい(ノーマリーブラックモードの場合)。即ち、暗画素及び明画素は、隣り合う2つの画素であって、或る印加電圧が指定された画素110と、これよりも大きい印加電圧が指定された画素110との組み合わせによって規定されていればよい。
図7で説明した映像処理回路30、及び図15で説明した映像処理回路30Aの構成はあくまで一例であり、例えば、2以上のブロックを統合した回路で実現されてもよいし、一部のブロックを省略した回路で実現されてもよい。
また、上述した実施形態で説明した具体的な数値は、あくまで一例である。
また、上述した実施形態で説明した処理の順番は適宜入れ替えられてもよい。
また、液晶パネル100は、透過型に限られず、例えば反射型であってもよい。
上述した各実施形態に係る電気光学装置1を用いた電子機器の一例として、液晶パネル100をライトバルブ(即ち光変調器)として用いた投射型表示装置(プロジェクター)について説明する。図20は、このプロジェクターの構成を示す平面図である。
図20に示すように、プロジェクター2100の内部には、ハロゲンランプ等の白色光源からなるランプユニット2102が設けられている。このランプユニット2102から射出された投射光は、内部に配置された3枚のミラー2106及び2枚のダイクロイックミラー2108によってR色、G色、B色の3原色に分離されて、各原色に対応するライトバルブ100R、100G及び100Bにそれぞれ導かれる。なお、B色の光は、他のR色やG色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ2122、リレーレンズ2123及び出射レンズ2124からなるリレーレンズ系2121を介して導かれる。
ライトバルブ100R、100G、100Bによってそれぞれ変調された光は、ダイクロイックプリズム2112に3方向から入射する。そして、このダイクロイックプリズム2112において、R色及びB色の光は90度に屈折する一方、G色の光は直進する。したがって、各原色の画像が合成された後、スクリーン2120には、投射レンズ2114によってカラー画像が投射されることとなる。
Claims (12)
- 複数の画素を含む光変調器の前記画素毎に印加電圧を指定した映像信号に基づいて、前記複数の画素のそれぞれに表示する階調を規定する映像処理回路であって、
現フレームの前記映像信号に基づいて、印加電圧と透過率の特性の変曲点に相当する所定階調以下の階調を表示する第1画素のうち、前記所定階調よりも高い階調を表示する第2画素と隣り合う前記第1画素を特定する特定部と、
現フレームに時間軸上で隣り合うフレームの前記映像信号に基づいて、特定された前記第1画素の位置に、前記隣り合うフレームにおいて前記所定階調よりも高い階調を表示する画素が存在するかどうかを判定する判定部と、
前記隣り合うフレームにおいて前記所定階調よりも高い階調を表示する画素が存在すると判定された場合には、前記特定された前記第1画素と、当該第1画素と隣り合う前記第2画素との前記印加電圧の差を小さくしてリバースチルトドメインの発生を抑制するように、現フレームの前記映像信号を補正する補正部と、
補正された当該映像信号に応じた信号を、当該信号に基づいて前記光変調器を駆動する駆動回路に出力する出力部と
を備える映像処理回路。 - 前記映像信号は、フレーム毎に、左目用画像と右目用画像とが交互に切り替わる3D映像を示し、
前記判定部は、
前記特定された前記第1画素の位置に、現フレームの1フレーム前のフレームにおいて、前記所定階調よりも高い階調を表示する画素が存在するかどうかを判定する
ことを特徴とする請求項1に記載の映像処理回路。 - 前記判定部は、
前記特定された前記第1画素の位置に、現フレームの1フレーム後のフレームにおいて、前記所定階調よりも高い階調を表示する画素が存在するかどうかを判定する
ことを特徴とする請求項1に記載の映像処理回路。 - 前記補正部は、
前記特定された前記第1画素と、前記隣り合う前記第2画素とのうち、現フレームの前記映像信号で指定された前記印加電圧が低い一方を補正の対象とする
ことを特徴とする請求項1から請求項3のいずれか1項に記載の映像処理回路。 - 前記補正部は、
前記特定された前記第1画素、及び前記隣り合う前記第2画素を補正の対象とする
ことを特徴とする請求項1から請求項3のいずれか1項に記載の映像処理回路。 - 前記複数の画素は、第1の方向に延在する複数本の走査線と、第2の方向に延在する複数本のデータ線との各交差に対応して設けられ、
前記駆動回路は、前記複数本の走査線をK本(Kは2以上の整数)単位で選択して、当該K本の走査線うちの一の走査線に対応する前記画素に指定された電圧を印加し、
前記補正部は、
前記特定された前記第1画素と、前記隣り合う前記第2画素とが、前記第1の方向に隣り合う場合には、当該第1画素と当該第2画素とに挟まれる境界から、前記第1の方向に連続するP個(ただし、Pは2以上の自然数)の前記画素を補正の対象とし、前記第2の方向に隣り合う場合には、前記境界から、前記第2の方向に連続するQ個(ただし、QはPよりも小さい自然数)の前記画素を補正の対象とする
ことを特徴とする請求項1から請求項5のいずれか1項に記載の映像処理回路。 - 前記補正部は、
前記特定された前記第1画素と、前記隣り合う前記第2画素との境界から、当該境界から離れる方向に連続する2以上の画素を補正の対象とする場合、当該境界に近い画素ほど補正量を大きくする
ことを特徴とする請求項1から請求項6のいずれか1項に記載の映像処理回路。 - 前記駆動回路は、
1フレームを複数のフィールドに分割し、分割した各フィールドで、前記補正された前記映像信号に応じた電圧を前記画素に印加し、
前記判定部は、
現フレームの一のフィールドにおける前記第1画素の位置に、前記隣り合うフレームにおける当該一のフィールドに時間軸上で最も近いフィールドにおいて、前記所定階調よりも高い階調を表示する画素が存在するかどうかを判定する
ことを特徴とする請求項1から請求項7のいずれか1項に記載の映像処理回路。 - 前記映像信号が、フレーム毎に、左目用画像と右目用画像とが交互に切り替わる3D映像を示す場合には、
前記出力部が、補正された前記映像信号に応じた信号を前記駆動回路に出力し、
前記映像信号が、2D映像を示す場合には、
現フレームの前記映像信号に基づいて、前記印加電圧が所定電圧よりも大きい第3画素のうち、前記印加電圧が前記所定電圧以下である第4画素と隣り合う前記第3画素を特定し、
現フレームの1フレーム前のフレームの前記映像信号に基づいて、特定した前記第3画素の位置に、前記1フレーム前のフレームにおいて前記所定階調よりも高い階調を表示する画素が存在するかどうかを判定し、
前記1フレーム前のフレームにおいて前記所定階調よりも高い階調を表示する画素が存在すると判定した場合には、前記特定した前記第3画素と、当該第3画素と隣り合う前記第4画素との前記印加電圧の差を小さくしてリバースチルトドメインの発生を抑制するように、現フレームの前記映像信号を補正し、
補正した当該映像信号に応じた信号を、前記駆動回路に出力する
ことを特徴とする請求項1から請求項8のいずれか1項に記載の映像処理回路。 - 複数の画素を含む光変調器の前記画素毎に印加電圧を指定した映像信号に基づいて、前記複数の画素のそれぞれに表示する階調を規定する映像処理方法であって、
現フレームの前記映像信号に基づいて、印加電圧と透過率の特性の変曲点に相当する所定階調以下の階調を表示する第1画素のうち、前記所定階調よりも高い階調を表示する第2画素と隣り合う前記第1画素を特定するステップと、
現フレームに時間軸上で隣り合うフレームの前記映像信号に基づいて、特定した前記第1画素の位置に、前記隣り合うフレームにおいて前記所定階調よりも高い階調を表示する画素が存在するかどうかを判定するステップと、
前記隣り合うフレームにおいて前記所定階調よりも高い階調を表示する画素が存在すると判定した場合には、特定した前記第1画素と、当該第1画素と隣り合う前記第2画素との前記印加電圧の差を小さくしてリバースチルトドメインの発生を抑制するように、現フレームの前記映像信号を補正するステップと、
補正した当該映像信号に応じた信号を、前記光変調器を駆動する駆動回路に出力するステップと
を有する映像処理方法。 - 複数の画素を含む光変調器と、
前記光変調器の前記画素毎に印加電圧を指定した映像信号に基づいて、前記複数の画素のそれぞれに表示する階調を規定する映像処理回路であって、
現フレームの前記映像信号に基づいて、印加電圧と透過率の特性の変曲点に相当する所定階調以下の階調を表示する第1画素のうち、前記所定階調よりも高い階調を表示する第2画素と隣り合う前記第1画素を特定する特定部と、
現フレームに時間軸上で隣り合うフレームの前記映像信号に基づいて、特定された前記第1画素の位置に、前記隣り合うフレームにおいて前記所定階調よりも高い階調を表示する画素が存在するかどうかを判定する判定部と、
前記隣り合うフレームにおいて前記所定階調よりも高い階調を表示する画素が存在すると判定された場合には、前記特定された前記第1画素と、当該第1画素と隣り合う前記第2画素との前記印加電圧の差を小さくしてリバースチルトドメインの発生を抑制するように、現フレームの前記映像信号を補正する補正部と
を有する映像処理回路と、
補正された当該映像信号に応じて、前記光変調器を駆動する駆動回路と
を備える電気光学装置。 - 請求項11に記載の電気光学装置を備えた電子機器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014222472A JP6417854B2 (ja) | 2014-10-31 | 2014-10-31 | 映像処理回路、映像処理方法、電気光学装置及び電子機器 |
US14/887,402 US20160125817A1 (en) | 2014-10-31 | 2015-10-20 | Video processing circuit, video processing method, electro-optical device and electronic apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014222472A JP6417854B2 (ja) | 2014-10-31 | 2014-10-31 | 映像処理回路、映像処理方法、電気光学装置及び電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016090690A JP2016090690A (ja) | 2016-05-23 |
JP6417854B2 true JP6417854B2 (ja) | 2018-11-07 |
Family
ID=55853333
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014222472A Expired - Fee Related JP6417854B2 (ja) | 2014-10-31 | 2014-10-31 | 映像処理回路、映像処理方法、電気光学装置及び電子機器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20160125817A1 (ja) |
JP (1) | JP6417854B2 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5615136B2 (ja) * | 2010-01-12 | 2014-10-29 | 三菱電機株式会社 | 立体画像補正方法、立体表示装置、および立体画像生成装置 |
JP5381807B2 (ja) * | 2010-02-25 | 2014-01-08 | セイコーエプソン株式会社 | 映像処理回路、その処理方法、液晶表示装置および電子機器 |
JP5556234B2 (ja) * | 2010-02-25 | 2014-07-23 | セイコーエプソン株式会社 | 映像処理回路、その処理方法、液晶表示装置および電子機器 |
US9521401B2 (en) * | 2012-09-18 | 2016-12-13 | JVC Kenwood Corporation | Video display apparatus |
-
2014
- 2014-10-31 JP JP2014222472A patent/JP6417854B2/ja not_active Expired - Fee Related
-
2015
- 2015-10-20 US US14/887,402 patent/US20160125817A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
JP2016090690A (ja) | 2016-05-23 |
US20160125817A1 (en) | 2016-05-05 |
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