JP2014137436A - 画像処理回路、画像処理方法及び電子機器 - Google Patents

Abstract

【課題】ディスクリネーションが発生する場所を少なくする。
【解決手段】境界検出部２２は、斜め方向に隣り合う一方の画素への印加電圧と他方の画素への印加電圧との差が閾値以上となる境界を検出する。補正部２５は、検出された境界に隣り合う一方の画素への印加電圧と他方の画素への印加電圧との差が小さくなるように、隣り合う少なくとも一方の画素への印加電圧を補正し、補正された印加電圧を表す第２表示データＤａ−ｏｕｔを出力する。液晶パネル１００は、第２表示データＤａ−ｏｕｔに基いて、表示パネルが有する画素を駆動する。
【選択図】図１

Description

本発明は、ディスクリネーションの発生を抑える技術に関する。

液晶パネルにおいては、隣り合う画素間の電位差に起因して、隣り合う画素電極の方向に向かう横電界が発生し、液晶分子が所期の配向方向とは異なる方向に配向する、所謂、ディスクリネーションが発生することがある。ディスクリネーションの発生は、液晶パネルの表示品位の低下の原因となるため、例えば特許文献１〜５に開示されているように、ディスクリネーションの発生を抑える発明がなされている。

特開２００９−２５４１７号公報 特開２００９−１０４０５３号公報 特開２００９−１０４０５５号公報 特開２００９−２３７３６６号公報 特開２００９−２３７５２４号公報

ところで、特許文献１−５に開示された発明は、横方向に隣り合う画素間や縦方向に隣り合う画素間について、横電界の発生を抑えるように画素へ印加する電圧を補正している。しかしながら、横電界が発生するのは、横方向に隣り合う画素間や縦方向に隣り合う画素間だけではなく、他の方向で隣り合う画素間についても生じ得る。

本発明は、上述した事情に鑑みてなされたものであり、その目的の一つは、ディスクリネーションが発生する場所を少なくすることにある。

上記目的を達成するため、本発明に係る画像処理回路にあっては、第１方向と、前記第１方向と交差する第２方向とへ配置された複数の画素へ電圧を印加して前記画素を駆動する電気光学装置の表示を制御する画像処理回路であって、隣り合う一方の画素への印加電圧と他方の画素への印加電圧との差が閾値以上となる境界を検出する境界検出部と、前記境界検出部で検出された境界を挟んで前記第１方向に隣り合う一方の画素への印加電圧と他方の画素への印加電圧との差が小さくなるように、隣り合う少なくとも一方の画素への印加電圧を補正し、前記境界検出部で検出された境界を挟んで前記第２方向に隣り合う一方の画素への印加電圧と他方の画素への印加電圧との差が小さくなるように、隣り合う少なくとも一方の画素への印加電圧を補正し、前記境界検出部により検出された境界を挟んで前記第１方向及び前記第２方向と交差する第３方向に隣り合う一方の画素への印加電圧と他方の画素への印加電圧との差が小さくなるように、隣り合う少なくとも一方の画素への印加電圧を補正する補正部とを備える。
この構成によれば、第１方向や第２方向だけでなく、境界を挟んで第３方向に隣り合う一方の画素への印加電圧と他方の画素への印加電圧との差が小さくなるように印加電圧が補正され、ディスクリネーションが発生する場所を少なくすることができる。

本発明において、前記補正部は、前記境界を挟んで前記第３方向に隣り合う画素への印加電圧の補正量を、前記境界を挟んで前記第１方向に隣り合う画素への印加電圧の補正量及び前記境界を挟んで前記第２方向に隣り合う画素への印加電圧の補正量より小さくする構成としてもよい。
この構成によれば、境界を挟んで第３方向で隣り合う画素については、境界を挟んで第１方向で隣り合う画素や境界を挟んで第２方向で隣り合う画素より補正量が小さくされ、補正前の印加電圧に近い印加電圧を画素へ印加し、画素の階調を、補正しないときの階調に近い階調にすることができる。

本発明において、前記補正部は、前記境界を挟んで隣り合う画素のうち、印加電圧が高い画素への印加電圧を補正する構成としてもよい。
この構成によれば、境界を挟む両方の画素への印加電圧を補正する構成と比較して、印加電圧が補正される画素を少なくすることができる。

本発明において、前記補正部は、前記境界を挟んで隣り合う画素のうち、印加電圧が低い画素への印加電圧を補正する構成としてもよい。
この構成によれば、境界を挟む両方の画素への印加電圧を補正する構成と比較して、印加電圧が補正される画素を少なくすることができる。

なお、本発明は、画像処理回路のほか、画像処理方法、画像処理回路を含む電子機器としても概念することが可能である。

本発明の第１実施形態に係る電気光学装置の全体構成を示すブロック図。 実施形態に係る液晶パネルの構成を示す図。 実施形態に係る液晶パネルの等価回路を示す図。 ノーマリーブラックモードにおけるＶ−Ｔ特性を示す図。 ディスクリネーションが発生する部分を説明する図。 液晶分子の配向を示した図。 第１実施形態の動作を説明するための図。 本発明の第２実施形態に係る電気光学装置の全体構成を示すブロック図。 第２実施形態の動作を説明するための図。 本発明の第３実施形態に係る電気光学装置の全体構成を示すブロック図。 第３実施形態の動作を説明するための図。 第３実施形態の変形例の動作を説明するための図。 第３実施形態の変形例の動作を説明するための図。 電子機器の一例を示した図。

［第１実施形態］
（実施形態の構成）
図１は、本発明の一実施形態に係る電気光学装置１（液晶装置）の全体構成を示したブロック図である。図１に示すように、電気光学装置１の構成は、タイミング制御回路１０と、液晶パネル１００と、画像処理回路２０とに大別される。
タイミング制御回路１０は、図示せぬ外部装置から与えられる同期信号Ｓｙｎｃに同期して各種の制御信号を生成し、電気光学装置１の各部を制御する。
画像処理回路２０は、電気光学装置１の表示を制御する回路である。画像処理回路２０には、同期信号Ｓｙｎｃに同期して外部装置から第１表示データＤａ−ｉｎが供給される。第１表示データＤａ−ｉｎは、液晶パネル１００が有する複数の画素（後述する、表示領域１０１）の各画素の階調値を指定するデジタルデータである。階調値は、画素の明るさを規定するパラメーターである。ここでは、第１表示データＤａ−ｉｎを８ビットとして、画素で表現すべき階調を、十進値で最も暗い「０」から最も明るい「２５５」までの「１」刻みで２５６階調を指定している。第１表示データＤａ−ｉｎは、同期信号Ｓｙｎｃに含まれる垂直走査信号、水平走査信号及びドットクロック信号（いずれも図示省略）に従った走査の順番で供給される。画像処理回路２０は、第１表示データＤａ−ｉｎを処理して第２表示データＤａ−ｏｕｔを液晶パネル１００に出力する。

液晶パネル１００は、例えば、各画素をトランジスターなどのスイッチング素子により駆動するアクティブ・マトリクス型の表示装置（表示部）である。液晶パネル１００は、画像処理回路２０から供給される第２表示データＤａ−ｏｕｔに基づいて画像を表示する。

図２は、液晶パネル１００の構成を示す図である。図２に示すように、液晶パネル１００のうち画像が表示される表示領域１０１では、１、２、３、・・・、ｍ行の走査線１１２が、Ｘ方向に延在するように設けられる。また、表示領域１０１では、１、２、３、・・・、ｎ列のデータ線１１４が、走査線１１２に直交するＹ方向に延在するように設けられる。各データ線１１４と各走査線１１２とは互いに電気的に絶縁を保つように設けられる。そして、これらｍ行の走査線１１２とｎ列のデータ線１１４との交点のそれぞれに対応して、画素１１０がそれぞれ設けられる。したがって、この実施形態では、表示領域１０１において、画素１１０が縦ｍ行×横ｎ列でマトリクス状に配列される。

表示領域１０１の周辺には、走査線駆動回路１３０とデータ線駆動回路１４０とが配置されている。
走査線駆動回路１３０は、タイミング制御回路１０から供給される選択信号Ｙｃｔｒによって指定される走査線１１２を選択する。走査線駆動回路１３０は、選択した走査線１１２に対する走査信号を選択電圧に相当するＨ（Ｈｉｇｈ）レベルとする一方、他の走査線１１２に対する走査信号を非選択電圧に相当するＬ（Ｌｏｗ）レベルとする。図２においては、１、２、３、・・・、ｍ行目の走査線１１２に供給される走査信号をそれぞれＧ１、Ｇ２、Ｇ３、・・・、Ｇｍと表記している。
データ線駆動回路１４０は、第２表示データＤａ−ｏｕｔに基づいて、いわゆる電圧変調方式で画素１１０を駆動するものである。具体的には、データ線駆動回路１４０は、タイミング制御回路１０から供給される選択信号Ｘｃｔｒに従って１〜ｎ列目のデータ線１１４に、それぞれ第２表示データＤａ−ｏｕｔに応じた大きさの電圧のデータ信号を供給する。
画素１１０は、画素電極とコモン電極とで液晶を挟持した液晶素子を有し、走査線１１２が選択されたときに、データ線１１４に供給されたデータ信号が画素電極に印加されるものである。
以上の構成を有する走査線駆動回路１３０及びデータ線駆動回路１４０の協働により、電気光学装置１における駆動回路が実現される。

図３は、液晶パネル１００の等価回路を示した図である。図３に示すように、液晶パネル１００は、走査線１１２とデータ線１１４との交差に対応して、画素電極１１８とコモン電極１０８とで液晶１０５を挟持した液晶素子１２０が配列された構成である。液晶パネル１００における等価回路では、液晶素子１２０に対して並列に補助容量（蓄積容量）１２５が設けられている。補助容量１２５は、一端が画素電極１１８に接続され、他端が容量線１１５に共通接続されている。なお、容量線１１５は時間的に一定の電圧に保たれている。
ここで、走査線１１２がＨレベルになると、その走査線にゲート電極が接続されたＴＦＴ（Thin Film Transistor）１１６がオンとなり、画素電極１１８がデータ線１１４に接続される。このため、走査線１１２がＨレベルであるときに、データ信号がデータ線１１４に供給されると、そのデータ信号は、オンとなったＴＦＴ１１６を介して画素電極１１８に供給される。走査線１１２がＬレベルになると、ＴＦＴ１１６はオフとなるが、画素電極１１８に印加された電圧は、液晶素子１２０の容量性及び補助容量１２５によって保持される。
液晶素子１２０では、画素電極１１８及びコモン電極１０８によって生じる電界に応じて液晶１０５の分子配向状態が変化する。このため、液晶素子１２０は、透過型であれば、印加・保持電圧に応じた透過率となる。液晶パネル１００では、液晶素子１２０ごとに透過率が変化するので、画素１１０の各々が液晶素子１２０を有する。なお、本実施形態においては、液晶１０５をＶＡ（Vertical Alignment）方式として、液晶素子１２０が電圧無印加時において黒状態となるノーマリーブラックモードとなっている。

図４は、ノーマリーブラックモードの液晶素子１２０における印加電圧と透過率との関係を表した曲線（以下、「Ｖ−Ｔ特性」という。）を表すグラフである。図４に示すグラフにおいて、横軸は液晶素子１２０への印加電圧の大きさに対応し、縦軸は液晶素子１２０の透過率（具体的には、相対透過率）の大きさに対応している。液晶素子１２０を表示データＤａ−ｉｎで指定された階調値に応じた透過率とさせるには、その階調値に応じた大きさの電圧が液晶素子１２０に印加されればよい。ノーマリーブラックモードでは、階調値が高い場合ほど、液晶素子１２０に印加されるべき電圧が大きくなる。

なお、液晶１０５の劣化を防止するため、液晶パネル１００においては液晶素子１２０を交流駆動することが原則であるが、液晶素子１２０を交流駆動する場合、ある階調を表現するように液晶素子１２０を駆動する際に、振幅中心電圧に対して高位側とする正極性と、振幅中心電圧に対して低位側とする負極性との２種類が必要となる。
なお、実施形態の電圧については、液晶素子１２０の印加電圧を除き、特に明記しない限り図示省略した接地電位を電圧ゼロの基準とする。液晶素子１２０の印加電圧は、コモン電極１０８の電圧ＬＣｃｏｍと画素電極１１８との電位差である。液晶素子１２０に階調に応じた電圧を保持させる際、書込極性が正極性の場合には、コモン電極１０８の電圧ＬＣｃｏｍよりも画素電極１１８の電位が高くなり、書込極性が負極性の場合には、コモン電極１０８の電圧ＬＣｃｏｍよりも画素電極１１８の電位が低くなる。

ところで、液晶素子１２０に対する印加電圧の差が大きい画素が隣り合ったとき、この印加電圧の差に起因して横電界が強くなり、ディスクリネーションが発生することがある。これらの画素のうち、低電位（低階調側）の画素（第１画素）は、最小階調付近の黒状態又は黒状態に近い状態を示す場合もあれば、中間階調付近の比較的明るい状態を示す場合もある。一方、高電位（高階調側）の画素（第２画素）は、中間階調付近の明るさの状態を示す場合もあれば、最大階調付近の白状態又は白状態に近い状態を示す場合もある。このように、ディスクリネーションは隣り合う画素間の電位差に起因して発生するが、その発生領域周辺の明るさは様々である。

図５は、マトリクス状に画素が配置された表示領域１０１において、ディスクリネーションが発生する部分を説明するための図であり、第１表示データＤａ−ｉｎが表す画像の一部を示している。例えば、図５に示した１行１列目の画素と１行２列目の画素のように、黒状態である画素と白状態である画素とが、行列で配置された複数の画素の列方向（第２方向）、即ち、走査線の延在するＸ方向（以下、説明の便宜上、横方向と称する）で隣り合った場合、本来、各画素は均一の透過率となるべきである。しかしながら、横方向に隣り合う黒状態の画素（低電位側の画素）と白状態の画素（高電位側の画素）との境界付近（図５において斜め線のハッチングで示した部分）においては、横電界に起因するディスクリネーションが発生し、これらの境界付近では、表示品位が低下する。
また、例えば、図５に示した１１行８列目の画素と１２行８列目の画素のように、黒状態である画素と白状態である画素とが、行列で配置された複数の画素の行方向（第１方向）、即ち、走査線と直交するＹ方向（以下、説明の便宜上、縦方向と称する）で隣り合った場合、本来、各画素は均一の透過率となるべきである。しかしながら、縦方向に隣り合う黒状態の画素（低電位側の画素）と白状態の画素（高電位側の画素）との境界付近（図５において斜め線のハッチングで示した部分）においても、横電界に起因するディスクリネーションが発生し、これらの境界付近では、表示品位が低下する。
また、例えば、図５に示した４行１列目の画素と３行２列目の画素のように、黒状態である画素と白状態である画素とが、斜め方向（第１方向及び第２方向と交差する第３方向）で隣り合った場合、斜め方向に隣り合う黒状態の画素（低電位側の画素）と白状態の画素（高電位側の画素）との境界付近（図５において斜め線のハッチングで示した部分）においても、横電界に起因するディスクリネーションが発生し、これらの境界付近では、表示品位が低下する。

ここで、２つの画素の境界付近で発生するディスクリネーションの発生を抑えるためには、一方の画素の電位と他方の画素の電位との電位差を小さくする必要がある。そこで、本実施形態に係る電気光学装置１は、画素の境界付近にディスクリネーションが発生し得る場合、横方向と縦方向だけではなく、斜め方向についても、隣り合う画素との間で電位差（階調差）が小さくなるように、画像処理回路２０において画素１１０に印加する電圧を補正する。

ここで、図１に戻り、画像処理回路２０の構成について説明する。画像処理回路２０は、フレームメモリー２１、境界検出部２２、電圧差演算部２３、補正値演算部２４、補正部２５及び変換部２６を備える。
変換部２６は、外部装置から供給される第１表示データＤａ−ｉｎを取得する。変換部２６は、画素の階調を第１表示データＤａ−ｉｎが表す階調にするときに画素１１０に印加する電圧を求める。変換部２６は、この求めた電圧を表す第１電圧データＤＶ１（第１データ）を出力する。具体的には、変換部２６は、階調値と、当該階調値にする際に画素に印加する電圧値とを対応付けたテーブルを備えており、このテーブルを用いて第１表示データＤａ−ｉｎから電圧を求める。なお、このテーブルにおいて電圧は、後述する演算が容易になるように正規化された値となっていてもよい。

フレームメモリー２１は、表示領域１０１に対応して縦ｍ行×横ｎ列の画素配列に対応した記憶領域を有し、変換部２６から供給される１コマ（１フレーム分）の第１電圧データＤＶ１を記憶する。各記憶領域は、それぞれに対応する画素１１０に印加する予定の電圧を示す第１電圧データＤＶ１を記憶する。ここで、フレームとは、液晶パネル１００を駆動することによって、画像の１コマ分を表示させるのに要する期間をいう。その期間は、例えば同期信号Ｓｙｎｃに含まれる垂直走査信号の周波数が６０Ｈｚであれば、その逆数である１６．７ミリ秒である。なお、フレームメモリー２１に対する第１電圧データＤＶ１の書き込み、及びフレームメモリー２１からの第１電圧データＤＶ１の読み出しは、例えば、タイミング制御回路１０の制御の下で、液晶パネル１００における駆動タイミングに応じて図示せぬメモリーコントローラーにより行われる。

境界検出部２２は、フレームメモリー２１から読み出された複数の画素の第１電圧データＤＶ１を解析し、隣り合う２つの画素に印加される印加電圧の差が閾値以上となる（つまり、ディスクリネーションが発生し得る印加電圧差となる）境界を検出する。
具体的には、境界検出部２２は、第１電圧データＤＶ１に基づいて、横方向で隣り合う２つの画素において、左側の画素への印加電圧が右側の画素への印加電圧より高く、この両画素で印加電圧の差が閾値以上となった場合に、両画素間を境界として検出する。なお、印加電圧の差に対する閾値については、例えば試験的に算出された値が画像処理回路２０において設定されている。
また、境界検出部２２は、第１電圧データＤＶ１に基づいて、縦方向で隣り合う２つの画素において、上側の画素への印加電圧が下側の画素への印加電圧より低く、この両画素で印加電圧の差が閾値以上となった場合に、両画素間を境界として検出する。
また、境界検出部２２は、図２において画素１１０が配列する行の順番をｉ、画素１１０が配列する列の順番をｊで表した場合、ｉ行ｊ列目の画素への印加電圧がｉ＋１行ｊ−１列目の画素への印加電圧より低く、この両画素で印加電圧の差が閾値以上となった場合に、両画素間を境界として検出する。
境界検出部２２は、境界を検出すると、検出した境界の位置を表す位置情報Ｐｏｓを出力する。

なお、境界を検出する際に上記のように境界を検出するのは以下の理由による。図６の（ａ）は、液晶パネル１００において互いに縦方向および横方向に隣接する２行２列の画素を示す図であり、図６の（ｂ）は、液晶パネル１００を、図６の（ａ）におけるｐ−ｑ線を含む垂直面で破断したときの簡易断面図である。図６の（ｂ）に示すように、液晶分子は、画素電極１１８とコモン電極１０８との電位差（液晶素子１２０への印加電圧）がゼロである状態において、チルト角がθａ、チルト方位角がθｂで、初期配向しているものとする。なお、ディスクリネーションは、画素電極１１８間の電位差で発生する横電界により発生することから、画素電極１１８側における液晶分子の振る舞いが問題となる。このため、液晶分子のチルト方位角およびチルト角については、画素電極１１８の側を基準にして以下のように規定する。

チルト角θａとは、図６（ｂ）に示すように、法線Ｓｖを基準にして、液晶分子の長軸Ｓａのうち、画素電極１１８側の一端を固定点としてコモン電極１０８側の他端が傾斜したときに、液晶分子の長軸Ｓａがなす角度とする。また、チルト方位角θｂとは、データ線１１４の配列方向であるＹ方向に沿った垂直面に対して、液晶分子の長軸Ｓａおよび法線Ｓｖを含む垂直面（ｐ−ｑ線を含む垂直面）がなす角度とする。なお、チルト方位角θｂについては、画素電極１１８の側からコモン電極１０８に向けて平面視したときに、画面上方向（Ｙ方向の反対方向）から、液晶分子の長軸の一端を始点として他端に向かう方向（図６の（ａ）では右上方向）までを、時計回りで規定した角度とする。

図６の（ａ）に示すようにチルト方位角θｂが４５度である場合に、図６の（ｃ）に示したように高電位（高階調）の画素Ｗｔの上側と右側に低電位（低階調）の画素ＢＫが位置した場合を想定する。
高電位側の画素においては、液晶分子のチルト角θａが大きくなり、液晶分子は画素電極１１８に対して寝た状態となる。しかし、高電位側の画素の画素電極１１８と低電位側の画素の画素電極１１８との電位差により高電位側の画素の画素電極と低電位側の画素の画素電極との間には横電界が発生する。すると、高電位側の液晶素子の液晶分子のうち低電位側の画素電極１１８に近いものは、横電界の影響によって図６の（ｄ）に示したようにチルト角θａがマイナスの角度となり、画素電極１１８に対して立った状態となる。つまり、液晶分子が所期の配向方向とは異なる方向に配向し、図６の（ｃ）に示したように高電位側の画素の右側と上側にディスクリネーションが発生する。
このため、本実施形態に係る境界検出部２２は、横方向に隣り合う２つの画素において左側の画素への印加電圧が右側の画素への印加電圧より高い場合、縦方向に隣り合う２つの画素において上側の画素への印加電圧が下側の画素への印加電圧より低い場合及び斜め方向に隣り合う２つの画素において左下の画素への印加電圧が右上の画素への印加電圧より低い場合に画素間を境界として検出している。

電圧差演算部２３は、フレームメモリー２１から読み出された第１電圧データＤＶ１に基づいて、隣り合う２つの画素のうち一方の画素への印加電圧と他方の画素への印加電圧との電圧差ΔＶを算出する。ここでは、電圧差演算部２３は、高電位側の画素への印加電圧から、低電位側の画素への印加電圧を減じて電圧差ΔＶを算出する。電圧差ΔＶが大きいほど、一方の画素の画素電極１１８への印加電圧と他方の画素の画素電極１１８への印加電圧の差が大きいことになる。

補正値演算部２４は、第１補正係数αを記憶するメモリーを有し、電圧差演算部２３により算出された電圧差ΔＶに第１補正係数αを乗じて、補正値ΔＲＥ１を算出する。

補正部２５は、境界に接する画素の第１電圧データＤＶ１に補正処理を施し、第２表示データＤａ−ｏｕｔを出力するものである。
具体的には、補正部２５は、位置情報Ｐｏｓで示される位置にある境界に接する画素ののうち、高電位側の画素について、第１電圧データＤＶ１から補正値ΔＲＥ１を減算した結果を印加電圧とし、この印加電圧を表す第２表示データＤａ−ｏｕｔを出力する。なお、補正部２５は、位置情報Ｐｏｓで示される位置にある境界に接する画素のうち、低電位側の画素については、第１電圧データＤＶ１を補正せずに第２表示データＤａ−ｏｕｔとして出力する。また、補正部２５は、位置情報Ｐｏｓで示される位置にある境界に接していない画素については、第１電圧データＤＶ１を補正せずに第２表示データＤａ−ｏｕｔとして出力する。

（第１実施形態の動作例）
続いて、本実施形態の動作例について説明する。なお、以下の説明においては、図５に示した画像を表す第１表示データＤａ−ｉｎが画像処理回路２０に供給された場合を例にして説明を行う。

図５に示した画像を表す第１表示データＤａ−ｉｎが画像処理回路２０に供給されると、変換部２６は、各画素への印加電圧を表す第１電圧データＤＶ１を出力する。変換部２６が出力した各画素の第１電圧データＤＶ１は、フレームメモリー２１に記憶される。

境界検出部２２は、フレームメモリー２１に記憶された第１電圧データＤＶ１を取得し、境界を検出する（境界検出ステップ）。例えば、境界検出部２２は、３行１列目の画素への印加電圧が３行２列目の画素への印加電圧より高く、３行１列目の画素への印加電圧と３行２列目の画素への印加電圧との差が閾値以上である場合、図５に示したように、３行１列目の画素と３行２列目の画素との間を境界として検出し、検出した境界の位置を表す位置情報Ｐｏｓを出力する。また、境界検出部２２は、４行２列目の画素への印加電圧が３行２列目の画素への印加電圧より高く、４行２列目の画素への印加電圧と３行２列目の画素への印加電圧との差が閾値以上である場合、図５に示したように、３行２列目の画素と４行２列目の画素との間を境界として検出し、検出した境界の位置を表す位置情報Ｐｏｓを出力する。また、境界検出部２２は、４行１列目の画素への印加電圧が３行２列目の画素への印加電圧より高く、４行１列目の画素への印加電圧と３行２列目の画素への印加電圧との差が閾値以上である場合、図５に示したように、４行１列目の画素と３行２列目の画素との間を境界として検出、検出した境界の位置を表す位置情報Ｐｏｓを出力する。なお、境界検出部２２は、他の画素についても、隣り合う画素との間で境界を検出し、検出した境界の位置を表す位置情報Ｐｏｓを出力する。

補正部２５は、位置情報Ｐｏｓを取得すると、フレームメモリー２１から供給される第１電圧データＤＶ１を補正する（補正ステップ）。具体的には、図５に示したように、３行１列目と３行２列目との間が境界である場合、電圧差演算部２３は、３行１列目の画素への印加電圧と３行２列目の画素への印加電圧との電圧差ΔＶを算出する。補正値演算部２４は、電圧差演算部２３により算出された電圧差ΔＶに第１補正係数αを乗じて補正値ΔＲＥ１を算出する。そして、補正部２５は、境界に接する２つの画素のうち、高電位側の３行１列目の画素について、第１電圧データＤＶ１から補正値ΔＲＥ１を減算した結果を３行１列目の画素への印加電圧とし、この電圧を表す第２表示データＤａ−ｏｕｔを出力する。

また、図５に示したように、３行２列目と４行２列目との間が境界である場合、電圧差演算部２３は、３行２列目画素への印加電圧と４行２列目の画素への印加電圧との電圧差ΔＶを算出する。補正値演算部２４は、この算出された電圧差ΔＶに第１補正係数αを乗じて補正値ΔＲＥ１を算出する。そして、補正部２５は、境界に接する２つの画素のうち、高電位側の４行２列目の画素について、第１電圧データＤＶ１から補正値ΔＲＥ１を減算した結果を４行２列目の画素への印加電圧とし、この電圧を表す第２表示データＤａ−ｏｕｔを出力する。

また、図５に示したように、３行２列目と４行１列目との間が境界である場合、電圧差演算部２３は、３行２列目の画素への印加電圧と４行１列目の画素への印加電圧との電圧差ΔＶを算出する。補正値演算部２４は、この算出された電圧差ΔＶに第１補正係数αを乗じて補正値ΔＲＥ１を算出する。そして、補正部２５は、境界に接する２つの画素のうち、高電位側の４行１列目の画素について、第１電圧データＤＶ１から補正値ΔＲＥ１を減算した結果を４行２列目の画素への印加電圧とし、この電圧を表す第２表示データＤａ−ｏｕｔを出力する。

補正部２５は、他の画素についても、境界に接する画素のうち高電位側の画素について印加電圧の補正を行う。印加電圧の補正が行われた画素を図７に示す。図７は、第２表示データＤａ−ｏｕｔに基いて液晶パネル１００で表示される画像のうち、図５の部分に対応した部分を示した図である。図７においては、印加電圧に補正が施された画素を、斜線を交差させたハッチングで示している。なお、図７においては、実際には表示されないが、境界の位置を容易に理解できるようにするため、境界として検出された部分を斜線のハッチングで示している。

本実施形態によれば、例えば、４行１列目の画素と３行２列目の画素のように、斜め方向に隣り合い、印加電圧の電圧差が閾値以上の２つの画素において、高電位側の４行１列目の画素への印加電圧が低くなるように補正される。つまり、横方向や縦方向だけではなく、斜め方向で隣り合う画素間においても、印加電圧の電圧差が小さくなるため、横電界の発生が抑えられ、ディスクリネーションの発生が抑えられる。

［第２実施形態］
次に本発明の第２実施形態について説明する。本実施形態に係る電気光学装置１Ａは、画素への印加電圧を補正する際に境界に対して低電位側となる画素について印加電圧を補正する点が第１実施形態と異なり、この態様を実現するため、補正部２５ａと、補正値演算部２４ａを備える。なお、他の構成は第１実施形態と同じであるため、以下、第１実施形態との相違点について説明し、第１実施形態と同じ構成については同じ符号を付してその説明を省略する。

図８は、本実施形態に係る電気光学装置１Ａの全体構成を示したブロック図である。本実施形態に係る補正値演算部２４ａは、第１補正係数αに替えて第２補正係数βを記憶している点で第１実施形態の補正値演算部２４と相違する。補正部２５ａは、境界に隣り合う画素のうち、低電位側となる画素への印加電圧を補正し、高電位側となる画素については印加電圧を補正しない点が第１実施形態の補正部２５と異なる。なお、第２補正係数βは、第１補正係数αと同じ値であってもよく、また、異なる値であってもよい。

（第２実施形態の動作例）
続いて、本実施形態の動作例について説明する。なお、以下の説明においては、図５に示した画像を表す第１表示データＤａ−ｉｎが画像処理回路２０に供給された場合を例にして説明を行う。

図５に示した画像を表す第１表示データＤａ−ｉｎが画像処理回路２０に供給されると、変換部２６は、各画素への印加電圧を表す第１電圧データＤＶ１を出力する。変換部２６が出力した各画素の第１電圧データＤＶ１は、フレームメモリー２１に記憶される。境界検出部２２は、フレームメモリー２１に記憶された第１電圧データＤＶ１を取得し、第１実施形態と同様に、図５に示した境界を検出し、位置情報Ｐｏｓを出力する（境界検出ステップ）。

補正部２５ａは、位置情報Ｐｏｓを取得すると、フレームメモリー２１から供給される第１電圧データＤＶ１を補正する（補正ステップ）。具体的には、図５に示したように、３行１列目と３行２列目との間が境界である場合、電圧差演算部２３は、３行１列目の画素への印加電圧と３行２列目の画素への印加電圧との電圧差ΔＶを算出する。補正値演算部２４ａは、電圧差演算部２３により算出された電圧差ΔＶに第２補正係数βを乗じて補正値ΔＲＥ２を算出する。そして、補正部２５ａは、境界に接する２つの画素のうち、低電位側の３行２列目の画素について、第１電圧データＤＶ１に補正値ΔＲＥ２を加算した結果を３行２列目の画素への印加電圧とし、この電圧を表す第２表示データＤａ−ｏｕｔを出力する。

また、図５に示したように、３行２列目と４行２列目との間が境界である場合、電圧差演算部２３は、３行２列目の画素への印加電圧と４行２列目の画素への印加電圧との電圧差ΔＶを算出する。補正値演算部２４ａは、この算出された電圧差ΔＶに第２補正係数βを乗じて、補正値ΔＲＥ２を算出する。そして、補正部２５ａは、境界に接する２つの画素のうち、低電位側の３行２列目の画素について、第１電圧データＤＶ１に補正値ΔＲＥ２を加算した結果を３行２列目の画素への印加電圧とし、この電圧を表す第２表示データＤａ−ｏｕｔを出力する。

また、図５に示したように、４行２列目と３行３列目との間が境界である場合、電圧差演算部２３は、４行２列目の画素への印加電圧と３行３列目の画素への印加電圧との電圧差ΔＶを算出する。補正値演算部２４ａは、この算出された電圧差ΔＶに第２補正係数βを乗じて、補正値ΔＲＥ２を算出する。そして、補正部２５ａは、境界に接する２つの画素のうち、低電位側の３行３列目の画素について、第１電圧データＤＶ１に補正値ΔＲＥ２を加算した結果を３行３列目の画素への印加電圧とし、この電圧を表す第２表示データＤａ−ｏｕｔを出力する。

補正部２５ａは、他の画素についても、境界に接する画素のうち低電位側の画素について印加電圧の補正を行う。印加電圧の補正が行われた画素を図９に示す。図９は、第２表示データＤａ−ｏｕｔに基いて液晶パネル１００で表示される画像のうち、図５の部分に対応した部分を示した図である。図９においては、印加電圧に補正が施された画素を、縦線のハッチングで示している。なお、図９においては、実際には表示されないが、境界の位置を容易に理解できるようにするため、境界として検出された部分を斜線のハッチングで示している。

本実施形態によれば、例えば、４行２列目の画素と３行３列目の画素のように、斜め方向に隣り合い、印加電圧の電圧差が閾値以上の２つの画素において、低電位側の３行３列目の画素への印加電圧が高くなるように補正される。つまり、横方向や縦方向だけではなく、斜め方向で隣り合う画素間においても、印加電圧の電圧差が小さくなるため、横電界の発生が抑えられ、ディスクリネーションの発生が抑えられる。

［第３実施形態］
次に本発明の第３実施形態について説明する。本実施形態に係る電気光学装置１Ｂは、画素への印加電圧を補正する際に境界に対して低電位側となる画素と高電位側となる画素の両方について印加電圧を補正する点が第１実施形態と異なり、この態様を実現するため、補正部２５ｂと、補正値演算部２４ｂを備える。なお、他の構成は第１実施形態と同じであるため、以下、第１実施形態との相違点について説明し、第１実施形態と同じ構成については同じ符号を付してその説明を省略する。

図１０は、本実施形態に係る電気光学装置１Ｂの全体構成を示したブロック図である。本実施形態に係る補正値演算部２４ｂは、第１実施形態の第１補正係数αに加えて第２実施形態の第２補正係数βを記憶している点で第１実施形態の補正値演算部２４と相違する。補正部２５ｂは、境界に隣り合う画素のうち、低電位側となる画素への印加電圧と、高電位側となる画素への印加電圧との両方を補正する点が第１実施形態の補正部２５と相違する。

（第３実施形態の動作例）
続いて、本実施形態の動作例について説明する。なお、以下の説明においては、図５に示した画像を表す第１表示データＤａ−ｉｎが画像処理回路２０に供給された場合を例にして説明を行う。

図５に示した画像を表す第１表示データＤａ−ｉｎが画像処理回路２０に供給されると、変換部２６は、各画素への印加電圧を表す第１電圧データＤＶ１を出力する。変換部２６が出力した各画素の第１電圧データＤＶ１は、フレームメモリー２１に記憶される。境界検出部２２は、フレームメモリー２１に記憶された第１電圧データＤＶ１を取得し、第１実施形態と同様に、図５に示した境界を検出し、位置情報Ｐｏｓを出力する（境界検出ステップ）。

補正部２５ｂは、位置情報Ｐｏｓを取得すると、フレームメモリー２１から供給される第１電圧データＤＶ１を補正する（補正ステップ）。具体的には、図５に示したように、３行１列目と３行２列目との間が境界である場合、電圧差演算部２３は、３行１列目の画素への印加電圧と３行２列目の画素への印加電圧との電圧差ΔＶを算出する。補正値演算部２４ｂは、電圧差演算部２３により算出された電圧差ΔＶに第１補正係数αを乗じて補正値ΔＲＥ１を算出し、電圧差ΔＶに第２補正係数βを乗じて補正値ΔＲＥ２を算出する。そして、補正部２５ｂは、境界に接する２つの画素のうち、高電位側の３行１列目の画素について、第１電圧データＤＶ１から補正値ΔＲＥ１を減算した結果を３行１列目の画素への印加電圧とし、この電圧を表す第２表示データＤａ−ｏｕｔを出力する。また、補正部２５ｂは、低電位側の３行２列目の画素について、第１電圧データＤＶ１に補正値ΔＲＥ２を加算した結果を３行２列目の画素への印加電圧とし、この電圧を表す第２表示データＤａ−ｏｕｔを出力する。

また、図５に示したように、３行２列目と４行２列目との間が境界である場合、電圧差演算部２３は、３行２列目の画素への印加電圧と４行２列目の画素への印加電圧との電圧差ΔＶを算出する。補正値演算部２４ｂは、この算出された電圧差ΔＶに第１補正係数αを乗じて補正値ΔＲＥ１を算出し、電圧差ΔＶに第２補正係数βを乗じて補正値ΔＲＥ２を算出する。そして、補正部２５ｂは、境界に接する２つの画素のうち、高電位側の４行２列目の画素について、第１電圧データＤＶ１から補正値ΔＲＥ１を減算した結果を４行２列目の画素への印加電圧とし、この電圧を表す第２表示データＤａ−ｏｕｔを出力する。また、補正部２５ｂは、境界に接する２つの画素のうち、低電位側の３行２列目の画素について、第１電圧データＤＶ１に補正値ΔＲＥ２を加算した結果を３行２列目の画素への印加電圧とし、この電圧を表す第２表示データＤａ−ｏｕｔを出力する。

また、図５に示したように、４行１列目の画素と３行２列目の画素との間が境界である場合、電圧差演算部２３は、４行１列目の画素に印加される電圧と３行２列目の画素に印加される電圧との電圧差ΔＶを算出する。補正値演算部２４ｂは、この算出された電圧差ΔＶに第１補正係数αを乗じて補正値ΔＲＥ１を算出し、電圧差ΔＶに第２補正係数βを乗じて補正値ΔＲＥ２を算出する。そして、補正部２５ｂは、境界に接する２つの画素のうち、高電位側の４行１列目の画素について、第１電圧データＤＶ１から補正値ΔＲＥ１を減算した結果を４行１列目の画素への印加電圧とし、この電圧を表す第２表示データＤａ−ｏｕｔを出力する。また、補正部２５ｂは、境界に接する２つの画素のうち、低電位側の３行２列目の画素について、第１電圧データＤＶ１に補正値ΔＲＥ２を加算した結果を３行２列目の画素への印加電圧とし、この電圧を表す第２表示データＤａ−ｏｕｔを出力する。

また、図５に示したように、４行２列目と３行３列目との間が境界である場合、電圧差演算部２３は、４行２列目の画素への印加電圧と３行３列目の画素への印加電圧との電圧差ΔＶを算出する。補正値演算部２４ｂは、この算出された電圧差ΔＶに第１補正係数αを乗じて補正値ΔＲＥ１を算出し、電圧差ΔＶに第２補正係数βを乗じて補正値ΔＲＥ２を算出する。そして、補正部２５ｂは、境界に接する２つの画素のうち、高電位側の４行２列目の画素について、第１電圧データＤＶ１から補正値ΔＲＥ１を減算した結果を４行１列目の画素への印加電圧とし、この電圧を表す第２表示データＤａ−ｏｕｔを出力する。また、補正部２５ｂは、低電位側の３行３列目の画素について、第１電圧データＤＶ１に補正値ΔＲＥ２を加算した結果を３行３列目の画素への印加電圧とし、この電圧を表す第２表示データＤａ−ｏｕｔを出力する。

補正部２５ｂは、他の画素についても、境界に接する画素への印加電圧の補正を行う。印加電圧の補正が行われた画素を図１１に示す。図１１は、第２表示データＤａ−ｏｕｔに基いて液晶パネル１００で表示される画像のうち、図５の部分に対応した部分を示した図である。図１１においては、印加電圧に補正が施された画素を、ハッチングで示している。なお、図１１においては、実際には表示されないが、境界の位置を容易に理解できるようにするため、境界として検出された部分を斜線のハッチングで示している。

本実施形態によれば、例えば、４行１列目の画素と３行２列目の画素のように、斜め方向に隣り合い、印加電圧の電圧差が閾値以上の２つの画素において、高電位側の４行１列目の画素への印加電圧が低くなるように補正される。また、本実施形態によれば、例えば、４行２列目の画素と３行３列目の画素のように、斜め方向に隣り合い、印加電圧の電圧差が閾値以上の２つの画素において、低電位側の３行３列目の画素への印加電圧が高くなるように補正される。つまり、横方向や縦方向だけではなく、斜め方向で隣り合う画素間においても、印加電圧の電圧差が小さくなるため、横電界の発生が抑えられ、ディスクリネーションの発生が抑えられる。

なお、第３実施形態においては、斜め方向に隣り合い、印加電圧の電圧差が閾値以上の２つの画素について、両方とも印加電圧が補正されるが、この構成に限定されるものではない。例えば、図５においては、斜め方向に隣り合い、印加電圧の電圧差が閾値以上の２つの画素として、４行１列目の画素と３行２列目の画素の組や、４行２列目の画素と３行３列目の画素の組がある。この場合、補正部２５ｂは、図１２に示したように、４行１列目の高電位側の画素については印加電圧を補正し、３行３列目の低電位側の画素については印加電圧を補正しない構成としてもよい。また、補正部２５ｂは、図１３に示したように、３行３列目の低電位側の画素については印加電圧を補正し、４行１列目の高電位側の画素については印加電圧を補正しない構成としてもよい。

［電子機器］
次に、上述した実施形態に係る電気光学装置を用いた電子機器の例について説明する。図１４は、上述した電気光学装置１の液晶パネル１００をライトバルブとして用いた３板式プロジェクターの構成を示す平面図である。プロジェクター２１００の内部には、ハロゲンランプ等の白色光源を備えたランプユニット２１０２が設けられている。このプロジェクター２１００において、ランプユニット２１０２から射出された光は、内部に配置された３枚のミラー２１０６および２枚のダイクロイックミラー２１０８によってＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色に分離されて、各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。なお、Ｂ色の光は、他のＲ色やＧ色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ２１２２、リレーレンズ２１２３および出射レンズ２１２４からなるリレーレンズ系２１２１を介して導かれる。

ここで、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂの構成は、上述した実施形態における液晶パネル１００と同様であり、外部装置（図示省略）から供給されるＲ、Ｇ、Ｂの各色に対応する第２表示データＤａ−ｏｕｔでそれぞれ駆動されるものである。ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム２１１２に３方向から入射する。そして、このダイクロイックプリズム２１１２において、Ｒ色およびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。したがって、各色の画像が合成された後、レンズユニット２１１４によって正転拡大投影されるので、スクリーン２１２０には、カラー画像が表示されることとなる。

ライトバルブ１００Ｒ、１００Ｂの透過像は、ダイクロイックプリズム２１１２により反射した後に投射されるのに対し、ライトバルブ１００Ｇの透過像はそのまま投射されるので、ライトバルブ１００Ｒ、１００Ｂにより形成される画像と、ライトバルブ１００Ｇにより形成される画像とは左右反転の関係にある。

電子機器としては、プロジェクターの他にも、リアプロジェクション型のテレビジョンや、直視型、例えば携帯電話や、パーソナルコンピューター、ビデオカメラのモニター、カーナビゲーション装置、ページャー、電子手帳、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ（Point Of Sales）端末、ディジタルスチルカメラ、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種の電子機器に対しても、本発明に係る電気光学装置１を適用することができる。
なお、電子機器においては、電気光学装置１に替えて第２実施形態に係る電気光学装置１Ａ又は第３実施形態に係る電気光学装置１Ｂを適用してもよい。

［変形例］
以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されることなく、他の様々な形態で実施可能である。例えば、上述の実施形態を以下のように変形して本発明を実施してもよい。なお、上述した実施形態および以下の変形例は、各々を組み合わせてもよい。

上述した実施形態においては、高電位側の画素を補正する場合、第１補正係数αを用いて補正量ΔＲＥ１を算出しているが、この構成に限定されるものではない。
例えば、高電位側の画素を補正する場合、横方向で隣り合う画素のうち境界の左側に位置する画素と、縦方向で隣り合う画素のうち下側に位置する画素については、第１補正係数αを用いて補正量ΔＲＥ１を算出し、斜め方向で隣り合う画素のうち境界の左下に位置する画素については、第３補正係数γ１を用いて補正量ΔＲＥ３を算出するようにしてもよい。この場合、横方向で隣り合う画素のうち境界の左側に位置する画素と、縦方向で隣り合う画素のうち下側に位置する画素については、第１電圧データＤＶ１から補正量ΔＲＥ１を減算した結果を印加電圧とし、斜め方向で隣り合う画素のうち境界の左下に位置する画素については、第１電圧データＤＶ１から補正量ΔＲＥ３を減算した結果を画素への印加電圧とする。なお、第３補正係数γ１は、第１補正係数αより小さい構成であるのが好ましい。
また、例えば、低電位側の画素を補正する場合、横方向で隣り合う画素のうち境界の右側に位置する画素と、縦方向で隣り合う画素のうち上側に位置する画素については、第２補正係数βを用いて補正量ΔＲＥ２を算出し、斜め方向で隣り合う画素のうち境界の右上に位置する画素については、第４補正係数γ２を用いて補正量ΔＲＥ４を算出するようにしてもよい。この場合、横方向で隣り合う画素のうち境界の右側に位置する画素と、縦方向で隣り合う画素のうち上側に位置する画素については、第１電圧データＤＶ１に補正量ΔＲＥ２を加算した結果を印加電圧とし、斜め方向で隣り合う画素のうち境界の右上に位置する画素については、第１電圧データＤＶ１に補正量ΔＲＥ４を加算した結果を画素への印加電圧とする。なお、第４補正係数γ２は、第２補正係数βより小さい構成であるのが好ましい。

上述した第１実施形態においては、斜め方向に隣り合う画素のうち高電位側の画素への印加電圧を補正しているが、低電位側の画素についても印加電圧を補正するようにしてもよい。
また、上述した第２実施形態においては、斜め方向に隣り合う画素のうち低電位側の画素への印加電圧を補正しているが、高電位側の画素についても印加電圧を補正するようにしてもよい。

上述した実施形態においては、液晶パネル１００はノーマリーブラックのパネルとなっているが、ノーマリーホワイトのパネルであってもよい。ノーマリーホワイトの液晶パネルの場合、液晶素子１２０に印加する電圧の関係が、ノーマリーブラックのパネルの場合とは逆となり、階調値が低い場合ほど、液晶素子１２０に印加されるべき電圧が大きくなる。

上述した実施形態においては、図２に示したマトリクス状に配置された画素において、境界の左側の画素への印加電圧が境界の右側の画素への印加電圧より高い場合、境界の下側の画素への印加電圧が境界の上側の画素への印加電圧より高い場合及び境界の左下の画素への印加電圧が境界の右上の画素への印加電圧より高い場合に印加電圧の補正を行なっているが、この構成に限定されるものではない。例えば、液晶分子の配向が図６と異なり、チルト角θａが−４５度の場合、境界の右側の画素への印加電圧が境界の左側の画素への印加電圧より高い場合、境界の上側の画素への印加電圧が境界の下側の画素への印加電圧より高い場合及び境界の右上の画素への印加電圧が境界の左下の画素への印加電圧より高い場合に印加電圧の補正を行うようにしてもよい。

１，１Ａ，１Ｂ…電気光学装置、２０…画像処理回路、２１…フレームメモリー、２２…境界検出部、２３…電圧差演算部、２４，２４ａ，２４ｂ…補正値演算部、２５，２５ａ，２５ｂ…補正部、２６…変換部、１００…液晶パネル、１０１…表示領域、１０５…液晶、１０８…コモン電極、１１０…画素、１１２…走査線、１１４…データ線、１１８…画素電極、１２０…液晶素子、１３０…走査線駆動回路、１４０…データ線駆動回路、２１００…プロジェクター

Claims (6)

1. 第１方向と、前記第１方向と交差する第２方向とへ配置された複数の画素へ電圧を印加して前記画素を駆動する電気光学装置の表示を制御する画像処理回路であって、
   隣り合う一方の画素への印加電圧と他方の画素への印加電圧との差が閾値以上となる境界を検出する境界検出部と、
   前記境界検出部で検出された境界を挟んで前記第１方向に隣り合う一方の画素への印加電圧と他方の画素への印加電圧との差が小さくなるように、隣り合う少なくとも一方の画素への印加電圧を補正し、前記境界検出部で検出された境界を挟んで前記第２方向に隣り合う一方の画素への印加電圧と他方の画素への印加電圧との差が小さくなるように、隣り合う少なくとも一方の画素への印加電圧を補正し、前記境界検出部により検出された境界を挟んで前記第１方向及び前記第２方向と交差する第３方向に隣り合う一方の画素への印加電圧と他方の画素への印加電圧との差が小さくなるように、隣り合う少なくとも一方の画素への印加電圧を補正する補正部と
   を備える画像処理回路。
2. 前記補正部は、前記境界を挟んで前記第３方向に隣り合う画素への印加電圧の補正量を、前記境界を挟んで前記第１方向に隣り合う画素への印加電圧の補正量及び前記境界を挟んで前記第２方向に隣り合う画素への印加電圧の補正量より小さくする請求項１に記載の画像処理回路。
3. 前記補正部は、前記境界を挟んで隣り合う画素のうち、印加電圧が高い画素への印加電圧を補正する請求項１又は請求項２に記載の画像処理回路。
4. 前記補正部は、前記境界を挟んで隣り合う画素のうち、印加電圧が低い画素への印加電圧を補正する請求項１又は請求項２に記載の画像処理回路。
5. 第１方向と、前記第１方向と交差する第２方向とへ配置された複数の画素へ電圧を印加して前記画素を駆動する電気光学装置の表示を制御する方法であって、
   隣り合う一方の画素への印加電圧と他方の画素への印加電圧との差が閾値以上となる境界を検出する境界検出ステップと、
   前記境界検出ステップで検出された境界を挟んで前記第１方向に隣り合う一方の画素への印加電圧と他方の画素への印加電圧との差が小さくなるように、隣り合う少なくとも一方の画素への印加電圧を補正し、前記境界検出ステップで検出された境界を挟んで前記第２方向に隣り合う一方の画素への印加電圧と他方の画素への印加電圧との差が小さくなるように、隣り合う少なくとも一方の画素への印加電圧を補正し、前記境界検出ステップで検出された境界を挟んで前記第１方向及び前記第２方向と交差する第３方向に隣り合う一方の画素への印加電圧と他方の画素への印加電圧との差が小さくなるように、隣り合う少なくとも一方の画素への印加電圧を補正する補正ステップと
   を有する画像処理方法。
6. 請求項１乃至請求項４のいずれか一項に記載の画像処理回路を有する電子機器。

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