JP6139187B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
不揮発性の記憶機能を有する半導体装置として、フラッシュメモリが普及している。フラッシュメモリは、記憶素子を構成するトランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることでデータの記憶を行う（例えば、特許文献１参照）。
またフラッシュメモリでは１つのメモリセルに複数ビットのデータを格納する、多値技術が実用化されている（例えば、特許文献２）。多値技術によって、データの１ビットあたりのメモリセル面積を縮小することが可能である。
しかし、フラッシュメモリは書き込みの際に生じるトンネル電流によって記憶素子を構成するトランジスタのフローティングゲートとチャネル形成領域との間のゲート絶縁層が劣化する。このため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フラッシュメモリでは、フローティングゲートに電荷を保持させるため、または、その電荷を除去するために高い電圧が必要であるため、昇圧回路も必要となる。
特開昭５７−１０５８８９号公報 特開平０７−０９３９７９号公報
そこで本発明の一態様は、書き込み回数に制限のない半導体装置を提供することを目的の一とする。また、１ビットあたりのメモリセル面積を縮小可能な半導体装置を提供することを目的の一とする。また、不揮発性の半導体装置を提供することを目的の一とする。
上記目的を達成するため、本発明の一態様は、半導体装置の各メモリセルが、Ｄ−Ａコンバータと増幅トランジスタとを有する構成とする。
Ｄ−Ａコンバータは、２ビット以上の入力データに対応する電圧を出力することができる。たとえば２ビットのデータに対応する４レベルの電圧を出力することができる。
そのためＤ−Ａコンバータの出力電圧をメモリセルの格納データとすることで、メモリセルに複数ビットのデータを格納できる。Ｄ−Ａコンバータの出力電圧が供給される配線は、増幅トランジスタのゲート電極に電気的に接続される。該増幅トランジスタのソース−ドレイン間の抵抗は当該ゲート電極の電圧により異なり、当該ソース−ドレイン間の抵抗に応じた出力信号を読み出し回路で検出することで、メモリセルのデータを読み出すことができる。
このようにＤ−Ａコンバータの出力電圧をメモリセルの格納データとすると、データの書き込みに高性能な書き込み回路を必要としない。例えばフラッシュメモリにおけるフローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きには２０Ｖ程度の電圧の印加が必要であるが、本発明の一態様ではそれが不要である。そのため、書き込み電圧用の昇圧回路が不要となり、書き込み回路の簡略化が可能である。また、電子の注入および引き抜きに伴うゲート絶縁層の劣化といった問題も生じない。そのため書き込み可能回数に制限がなく信頼性の向上した半導体装置となる。
またＤ−Ａコンバータは、メモリセル内で複数のビットのデータに対応した電圧を出力し、当該出力電圧を格納データとして、増幅トランジスタのゲート電極の電位として供給するだけのため、メモリセル内のＤ−Ａコンバータの駆動能力は低くてもよい。そのため、格納データを出力するＤ−Ａコンバータをメモリセルの外部の周辺回路に有する構成に比べて、周辺回路を簡略化できる。
また、Ｄ−Ａコンバータの動作によりデータの書き込みが行われるため、高速な書き込みも容易に実現しうる。また、メモリセルに格納するデータを変更するためには、Ｄ−Ａコンバータで新しいデータに対応した電位を出力し、増幅トランジスタのゲート電極の電位として供給すればよい。したがって、フラッシュメモリの場合に必要となる、データ書き込みの前のデータを消去するための動作が不要であるというメリットもある。
またＤ−Ａコンバータは、複数のトランジスタと複数の抵抗素子を有する。Ｄ−Ａコンバータを構成する複数のトランジスタを積層して形成することで、メモリセル面積の縮小が可能である。たとえば１つのＤ−Ａコンバータに必要なトランジスタをすべて積層して設けることも可能である。これにより１ビットあたりのメモリセル面積を縮小することができる。積層して形成することができるトランジスタとしては、薄膜トランジスタを用いることができる。
また、トランジスタと電気的に接続される配線の抵抗を、Ｄ−Ａコンバータの抵抗素子として用いることができる。たとえば、トランジスタとして層間膜を介して積層したトランジスタを用い、抵抗素子として層間膜に形成されたコンタクトホールに設けられた導電性材料の抵抗を用いることができる。これにより、抵抗素子の小面積化が可能となり、１ビットあたりのメモリセル面積を縮小することができる。
本発明の一態様により、書き込み回数に制限のない半導体装置を提供することができる。また、１ビットあたりのメモリセル面積を縮小可能な半導体装置を提供することができる。また、不揮発性の半導体装置を提供することができる。
本発明の一態様の半導体装置を説明する図。 本発明の一態様の半導体装置を説明する図。 本発明の一態様の半導体装置を説明する図。 本発明の一態様の半導体装置を説明する図。 本発明の一態様の半導体装置を説明する図。 本発明の一態様の半導体装置を説明する図。 本発明の一態様の半導体装置を説明する図。 本発明の一態様の半導体装置を説明する図。 本発明の一態様の半導体装置を説明する図。 本発明の一態様の半導体装置を説明する図。 本発明の一態様の半導体装置を説明する図。
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第１、第２等の序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」および「ソース電極」ならびに「ドレイン」および「ドレイン電極」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。また本明細書等において、チャネル形成領域とは、ソース領域（ソース電極）およびドレイン領域（ドレイン電極）の対向する領域をいう。
またｐチャネル型トランジスタであるものはこれを付記し、特に言及がないものについてはｎチャネル型トランジスタとして説明する。ただし、トランジスタのチャネル型および各電極に供給する信号の電位（高／低）等は適宜設計することができる。例えば、一部のトランジスタのチャネル型を入れ替え、入れ替えたトランジスタのゲートに電位の高／低を入れ替えた信号を入力するよう設計してもよい。また、電位の高／低を入れ替えた信号を生成するために、適宜インバーター等を設けてもよい。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置について図１乃至図２および図９乃至図１１を参照して説明する。
＜メモリセルの一例＞
まず半導体装置の構成について説明する。図１（Ａ）に半導体装置の一例であるメモリセル１０１を示す。
図１（Ａ）のメモリセル１０１は、書き込み選択線ＷＳＬと、ｎ本の書き込みデータ線ＷＤＬ＿１〜ＷＤＬ＿ｎと、電源線ＰＬと、読み出しデータ線ＲＤＬが電気的に接続されている。ここでｎは２以上の自然数とする。メモリセル１０１には、ｎビットの第１のデジタルデータが入力される。この時、ｎビットの第１のデジタルデータは、各ビットのデータ毎に、対応する書き込みデータ線（書き込みデータ線ＷＤＬ＿１〜ＷＤＬ＿ｎのいずれか一つ）を介してメモリセル１０１に入力される。メモリセル１０１は、ｎビットの第１のデジタルデータを第１のアナログデータに変換して格納する機能を有する。
図１（Ａ）のメモリセル１０１は、Ｄ−Ａコンバータ１０２と、増幅トランジスタ１０４を有する。Ｄ−Ａコンバータ１０２と増幅トランジスタ１０４のゲート電極は、ノード１０３を介して電気的に接続されている。このとき、Ｄ−Ａコンバータ１０２により生成された第１のアナログデータに応じて増幅トランジスタのゲート電極の電位が変化する。
Ｄ−Ａコンバータ１０２は、複数のトランジスタを有する。ここで、複数のトランジスタを積層する構成としてもよい。積層する構成とすることで、１ビットあたりのメモリセル面積を縮小することができる。積層して形成することができるトランジスタとしては、たとえば薄膜トランジスタを用いることができる。Ｄ−Ａコンバータ１０２は、たとえばｎビットの第１のデジタルデータを第１のアナログデータに変換する機能を有する。Ｄ−Ａコンバータ１０２としては、たとえばＲ−２Ｒラダー型Ｄ−Ａコンバータを用いることができる。
またＤ−Ａコンバータ１０２には書き込み選択線ＷＳＬと、ｎ本の書き込みデータ線ＷＤＬ＿１〜ＷＤＬ＿ｎが電気的に接続されている。各書き込みデータ線ＷＤＬから、それぞれ１ビットのデータに対応した電圧を入力することができる。
Ｄ−Ａコンバータ１０２は、ｎ本の書き込みデータ線ＷＤＬ＿１〜ＷＤＬ＿ｎから入力されるｎビットのデータに対応する電圧をノード１０３に出力することができる。
また増幅トランジスタ１０４のソース電極は電源線ＰＬに電気的に接続されている。ドレイン電極は読み出しデータ線ＲＤＬに電気的に接続されている。増幅トランジスタのソース−ドレイン間の抵抗はゲート電極が電気的に接続されたノード１０３の電圧により異なる。そのため増幅トランジスタ１０４のソース−ドレイン間の抵抗に応じた出力信号を、読み出し回路で検出することで、メモリセル１０１のデータを読み出すことができる。
上記のような構成とすることで、メモリセル１０１はｎビットのデータを格納することが可能となる。
このようにＤ−Ａコンバータ１０２の出力電圧をメモリセル１０１の格納データとすると、データの書き込みに高性能な書き込み回路を必要としない。例えばフラッシュメモリにおけるフローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きには２０Ｖ程度の電圧の印加が必要であるが、本発明の一態様ではそれが不要である。そのため、書き込み電圧用の昇圧回路が不要となり、書き込み回路の簡略化が可能である。また、電子の注入および引き抜きに伴うゲート絶縁層の劣化といった問題も生じない。そのため書き込み可能回数に制限がなく信頼性の向上した半導体装置となる。
またＤ−Ａコンバータ１０２は、メモリセル１０１内で複数のビットのデータに対応した電圧を出力し、当該出力電圧を格納データとして、増幅トランジスタのゲート電極の電位として供給するだけのため、Ｄ−Ａコンバータ１０２の駆動能力は低くてもよい。そのため、格納データを出力するＤ−Ａコンバータをメモリセルの外部の周辺回路に有する構成に比べて、周辺回路を簡略化できる。
また、Ｄ−Ａコンバータ１０２の動作によりデータの書き込みが行われるため、高速な書き込みも容易に実現しうる。また、メモリセル１０１に格納するデータを変更するためには、Ｄ−Ａコンバータ１０２で新しいデータに対応した電位を出力し、増幅トランジスタ１０４のゲート電極の電位として供給すればよい。したがって、フラッシュメモリの場合に必要となる、データ書き込みの前のデータを消去するための動作が不要であるというメリットもある。
このように複数ビットのデータを格納できるメモリセル１０１とすることで、格納するデータ１ビットあたりのメモリセル面積を縮小することができる。これにより高集積化された半導体装置を提供することができる。また１ビットあたりのチップコストを低減することができるため、コストの低い半導体装置を提供することができる。
＜メモリセルの他の一例＞
次に図１（Ｂ）に、本発明の一態様に係る半導体装置の構成の他の一例であるメモリセル１０１を示す。図１（Ｂ）のメモリセル１０１は、Ｄ−ＡコンバータとしてＲ−２Ｒラダー型のＤ−Ａコンバータ１０２を用いている。図１（Ｂ）のメモリセル１０１は、２ビットのデータを格納することができる。
＜構成＞
まず、図１（Ｂ）のメモリセル１０１の構成を以下に説明する。
メモリセル１０１には、選択線ＳＬと、第１の書き込み選択線ＷＳＬ＿１と、第２の書き込み選択線ＷＳＬ＿２と、第１の電源線ＰＬ＿１と、第２の電源線ＰＬ＿２と、第１の書き込みデータ線ＷＤＬ＿１と、第２の書き込みデータ線ＷＤＬ＿２と、読み出し選択線ＲＳＬと、読み出しデータ線ＲＤＬが電気的に接続されている。
メモリセル１０１は、Ｄ−Ａコンバータ１０２と、増幅トランジスタ１０４と、選択トランジスタ１０５と、容量素子１０６と、を有する。
またＤ−Ａコンバータ１０２は、トランジスタ１１１と、トランジスタ１１２と、トランジスタ１１３と、抵抗素子１２１と、抵抗素子１２２と、抵抗素子１３１と、抵抗素子１３２と、抵抗素子１３３を有する。言い換えるとメモリセル１０１は、ｎビットの第１のデジタルデータのビット毎に設けられ、それぞれが１ビットのデータの書き込みを制御する複数のトランジスタを有する。なお、複数のトランジスタのそれぞれは積層して設けられてもよい。積層する構成とすることで、１ビットあたりのメモリセル面積を縮小することができる。
抵抗素子１２１および抵抗素子１２２の抵抗値は等しい。また抵抗素子１３１、抵抗素子１３２および抵抗素子１３３の抵抗値は等しい。また抵抗素子１２１および抵抗素子１２２の抵抗値は、抵抗素子１３１、抵抗素子１３２および抵抗素子１３３の抵抗値の２倍である。なお本明細書等において、抵抗値について、「等しい」「２倍である」等の表現をする場合、半導体装置の動作に問題のない範囲の誤差が含まれていてもよい。
メモリセル１０１の構成要素の関係は以下の通りである。
トランジスタ１１１のゲート電極は第１の書き込み選択線ＷＳＬ＿１と電気的に接続される。トランジスタ１１１のソース電極は第１の書き込みデータ線ＷＤＬ＿１と電気的に接続される。トランジスタ１１１のドレイン電極は抵抗素子１２１の一方の電極と電気的に接続される。
トランジスタ１１２のゲート電極は第２の書き込み選択線ＷＳＬ＿２と電気的に接続される。トランジスタ１１２のソース電極は第２の書き込みデータ線ＷＤＬ＿２と電気的に接続される。トランジスタ１１２のドレイン電極は抵抗素子１２２の一方の電極と電気的に接続される。
トランジスタ１１３のゲート電極は選択線ＳＬと電気的に接続される。トランジスタ１１３のソース電極は第１の電源線ＰＬ＿１と電気的に接続される。トランジスタ１１３のドレイン電極は抵抗素子１３３の一方の電極と電気的に接続される。
抵抗素子１２１の他方の電極は、ノード１０３、容量素子１０６の一方の電極および抵抗素子１３１の一方の電極と電気的に接続される。
抵抗素子１２２の他方の電極は、抵抗素子１３１の他方の電極および抵抗素子１３２の一方の電極と電気的に接続される。
抵抗素子１３２の他方の電極は、抵抗素子１３３の他方の電極と電気的に接続される。
増幅トランジスタ１０４はｎチャネル型であり、増幅トランジスタ１０４のゲート電極はノード１０３に電気的に接続される。増幅トランジスタ１０４のソース電極は第２の電源線ＰＬ＿２と電気的に接続される。増幅トランジスタ１０４のドレイン電極は選択トランジスタ１０５のソース電極と電気的に接続される。増幅トランジスタ１０４のゲートの電位は、第１のアナログデータに応じて設定される。また、増幅トランジスタ１０４のドレイン電極の電位は、メモリセル１０１のデータとして読み出される。
選択トランジスタ１０５は、ゲート電極は読み出し選択線ＲＳＬに電気的に接続される。ドレイン電極は読み出しデータ線ＲＤＬに電気的に接続される。
容量素子１０６の他方の電極は、第１の電源線ＰＬ＿１に電気的に接続される。
＜書き込み＞
次に、メモリセル１０１の書き込み方法の一例を説明する。
まず第１の書き込み選択線ＷＳＬ＿１および第２の書き込み選択線ＷＳＬ＿２に、トランジスタ１１１およびトランジスタ１１２がオンとなる電圧を印加する。トランジスタ１１１およびトランジスタ１１２がｎチャネル型の場合は、高電位（以下、”Ｈ”とする）を印加する。また第１の電源線ＰＬ＿１に低電位（以下、”Ｌ”とする）を印加する。
このとき、第１の書き込みデータ線ＷＤＬ＿１の電位をＶ１、第２の書き込みデータ線ＷＤＬ＿２の電位をＶ２とすると、ノード１０３の電位Ｖｎｏｄｅは数式（１）のように表せる。
Figure 0006139187
具体的には、”０”をデータ０に対応する電位、”Ｖ”をデータ１に対応する電位とすると、（Ｖ１，Ｖ２）＝（０，０）のときＶｎｏｄｅ＝０となる。（Ｖ１，Ｖ２）＝（０，Ｖ）のときＶｎｏｄｅ＝Ｖ／４となる。（Ｖ１，Ｖ２）＝（Ｖ，０）のときＶｎｏｄｅ＝Ｖ／２となる。（Ｖ１，Ｖ２）＝（Ｖ，Ｖ）のときＶｎｏｄｅ＝３Ｖ／４となる。このように４値、すなわち２ビットのデータに対応する電圧をノード１０３に出力することができる。
このようにして、２ビットのデータをメモリセル１０１に格納することができる。
＜読み出し＞
次に、図２を用いてメモリセル１０１の読み出し方法の一例を説明する。
図２（Ａ）に示す読み出し回路１４０は、メモリセル１０１の読み出しに用いることができる回路の一例である。
読み出し回路１４０には、第１の信号線ＳＧＬ＿１、第２の信号線ＳＧＬ＿２、第３の信号線ＳＧＬ＿３、第１の電源線ＰＬ＿１、第３の電源線ＰＬ＿３、出力信号線ＯＳＬ、読み出しデータ線ＲＤＬが電気的に接続されている。読み出し回路１４０は、例えばメモリセル１０１からデータを読み出してｎビットの第１のデジタルデータに再変換する機能を有する。このとき、メモリセル１０１から読み出されるデータは、増幅トランジスタ１０４及び選択トランジスタ１０５を介して出力されるアナログデータであり、該アナログデータはメモリセル１０１のノード１０３の電位に応じて一意に決まる。
また読み出し回路１４０は、トランジスタ１４１乃至トランジスタ１４９を有する。
読み出し回路１４０の構成要素の関係は以下の通りである。
トランジスタ１４１はｐチャネル型であり、トランジスタ１４１のゲート電極はトランジスタ１４１のドレイン電極、トランジスタ１４３のドレイン電極およびトランジスタ１４２のゲート電極と電気的に接続される。トランジスタ１４１のソース電極は第３の電源線ＰＬ＿３と電気的に接続される。
トランジスタ１４２はｐチャネル型であり、トランジスタ１４２のソース電極は第３の電源線ＰＬ＿３と電気的に接続される。トランジスタ１４２のドレイン電極はトランジスタ１４４のソース電極および出力信号線ＯＳＬと電気的に接続される。
トランジスタ１４３はｎチャネル型であり、トランジスタ１４３のゲート電極はトランジスタ１４８のドレイン電極およびトランジスタ１４６のドレイン電極と電気的に接続される。トランジスタ１４３のソース電極はトランジスタ１４４のドレイン電極およびトランジスタ１４５のドレイン電極と電気的に接続される。
トランジスタ１４４はｎチャネル型であり、トランジスタ１４４のゲート電極はトランジスタ１４９のドレイン電極および読み出しデータ線ＲＤＬに電気的に接続される。
トランジスタ１４５はｎチャネル型であり、トランジスタ１４５のゲート電極はトランジスタ１４６のゲート電極および第２の信号線ＳＧＬ＿２に電気的に接続される。トランジスタ１４５のソース電極は第１の電源線ＰＬ＿１に電気的に接続される。
トランジスタ１４６はｎチャネル型であり、トランジスタ１４６のソース電極はトランジスタ１４７のドレイン電極と電気的に接続される。
トランジスタ１４７はｎチャネル型であり、トランジスタ１４７のゲート電極は第３の信号線ＳＧＬ＿３に電気的に接続される。トランジスタ１４７のソース電極は第１の電源線ＰＬ＿１に電気的に接続される。
トランジスタ１４８はｐチャネル型であり、トランジスタ１４８のゲート電極は第１の信号線ＳＧＬ＿１に電気的に接続される。トランジスタ１４８のソース電極は第３の電源線ＰＬ＿３と電気的に接続される。
トランジスタ１４９はｐチャネル型であり、トランジスタ１４９のゲート電極は第１の信号線ＳＧＬ＿１に電気的に接続される。トランジスタ１４９のソース電極は第３の電源線ＰＬ＿３と電気的に接続される。
ここで、トランジスタ１４６は選択トランジスタ１０５と同等の電気特性を有するトランジスタとする。またトランジスタ１４７は増幅トランジスタ１０４と同等の電気特性を有するトランジスタとする。またトランジスタ１４８はトランジスタ１４９と同等の電気特性を有するトランジスタとする。
図２（Ｂ）に示すタイミングチャートに、図１（Ｂ）のメモリセル１０１および図２（Ａ）の読み出し回路１４０を用いた場合の読み出し方法の一例を示す。ここでは第１の電源線ＰＬ＿１の電位を”Ｌ”、第２の電源線ＰＬ＿２の電位を”Ｌ”、第３の電源線ＰＬ＿３の電位を”Ｈ”とした場合について説明する。
時刻Ｔ１〜時刻Ｔ２は、メモリセル１０１に第１のデータ（（Ｖ１，Ｖ２）＝（Ｖ，Ｖ））を書き込む、第１の書き込み動作に対応する。
時刻Ｔ１〜時刻Ｔ２において、選択線ＳＬを”Ｈ”、第１の書き込み選択線ＷＳＬ＿１を”Ｈ”、第２の書き込み選択線ＷＳＬ＿２を”Ｈ”とする。この時、トランジスタ１１１〜１１３が導通し、ノード１０３の電位は３Ｖ／４となり、当該電位が容量素子１０６に保持される。
時刻Ｔ２〜Ｔ８において、メモリセル１０１には第１のデータが保持される。
時刻Ｔ３〜時刻Ｔ７は、メモリセル１０１から第１のデータを読み出す、第１の読み出し動作に対応する。時刻Ｔ３〜時刻Ｔ７において、読み出し選択線ＲＳＬを”Ｈ”、第２の信号線ＳＧＬ＿２を”Ｈ”とする。また、第１の信号線ＳＧＬ＿１の電位を、適切な電位に設定する。なお、適切な電位とは、たとえばトランジスタ１４６又は１４７のゲート電極の電位が変化したときにトランジスタ１４３のゲート電極の電位が変化するような電位とする。ここで、選択トランジスタ１０５が導通し、読み出しデータ線ＲＤＬに増幅トランジスタ１０４のゲート電位、すなわち、ノード１０３の電位に応じた電位が出力される。ここで、ノード１０３の電位が高い程、読み出しデータ線ＲＤＬの電位は低くなる。
時刻Ｔ３〜時刻Ｔ４において、第３の信号線ＳＧＬ＿３の電位を０＋Ｖ／８＝Ｖ／８とする。時刻Ｔ４〜時刻Ｔ５において、第３の信号線ＳＧＬ＿３の電位をＶ／４＋Ｖ／８＝３Ｖ／８とする。時刻Ｔ５〜時刻Ｔ６において、第３の信号線ＳＧＬ＿３の電位をＶ／２＋Ｖ／８＝５Ｖ／８とする。時刻Ｔ６〜時刻Ｔ７において、第３の信号線ＳＧＬ＿３の電位を３Ｖ／４＋Ｖ／８＝７Ｖ／８とする。
ここで、トランジスタ１４３のゲートの電位がトランジスタ１４４のゲートの電位より高い（低い）場合、出力信号線ＯＳＬには”Ｈ”（”Ｌ”）が出力される。また、トランジスタ１４７のゲートの電位が増幅トランジスタ１０４のゲートの電位より高い（低い）場合、トランジスタ１４３のゲートの電位がトランジスタ１４４のゲートの電位より低く（高く）なる。したがって、トランジスタ１４７のゲートの電位が増幅トランジスタ１０４のゲートの電位より高い（低い）場合、出力信号線ＯＳＬには”Ｌ”（”Ｈ”）が出力される。
ここで、時刻Ｔ３〜時刻Ｔ６において、トランジスタ１４７のゲートの電位は増幅トランジスタ１０４のゲートの電位より低い。したがって、出力信号線ＯＳＬには”Ｈ”が出力される。また、時刻Ｔ６〜時刻Ｔ７において、トランジスタ１４７のゲートの電位は増幅トランジスタ１０４のゲートの電位より高い。したがって、出力信号線ＯＳＬには”Ｌ”が出力される。
時刻Ｔ８〜時刻Ｔ９は、メモリセル１０１に第２のデータ（（Ｖ１、Ｖ２）＝（０、Ｖ））を書き込む、第２の書き込み動作に対応する。時刻Ｔ８〜時刻Ｔ９において、選択線ＳＬを”Ｈ”、第１の書き込み選択線ＷＳＬ＿１を”Ｈ”、第２の書き込み選択線ＷＳＬ＿２を”Ｈ”とする。この時、トランジスタ１１１〜１１３が導通し、ノード１０３の電位はＶ／４となり、当該電位が容量素子１０６に保持される。
時刻Ｔ１０〜時刻Ｔ１４は、メモリセル１０１から第２のデータを読み出す、第２の読み出し動作に対応する。時刻Ｔ１０〜時刻Ｔ１４において、読み出し選択線ＲＳＬを”Ｈ”、第２の信号線ＳＧＬ＿２を”Ｈ”、とする。また、第１の信号線ＳＧＬ＿１の電位を、適切な電位に設定する。ここで、選択トランジスタ１０５が導通し、読み出しデータ線ＲＤＬにゲート電位、すなわち、ノード１０３の電位に応じた電位が出力される。ここで、ノード１０３の電位が高い程、読み出しデータ線ＲＤＬの電位は低くなる。
時刻Ｔ９〜Ｔ１４において、メモリセル１０１には第２のデータが保持される。
時刻Ｔ１０〜時刻Ｔ１１において、第３の信号線ＳＧＬ＿３の電位を０＋Ｖ／８＝Ｖ／８とする。時刻Ｔ１１〜時刻Ｔ１２において、第３の信号線ＳＧＬ＿３の電位をＶ／４＋Ｖ／８＝３Ｖ／８とする。時刻Ｔ１２〜時刻Ｔ１３において、第３の信号線ＳＧＬ＿３の電位をＶ／２＋Ｖ／８＝５Ｖ／８とする。時刻Ｔ１３〜時刻Ｔ１４において、第３の信号線ＳＧＬ＿３の電位を３Ｖ／４＋Ｖ／８＝７Ｖ／８とする。
ここで、トランジスタ１４３のゲートの電位がトランジスタ１４４のゲートの電位より高い（低い）場合、出力信号線ＯＳＬには”Ｈ”（”Ｌ”）が出力される。また、トランジスタ１４７のゲートの電位が増幅トランジスタ１０４のゲートの電位より高い（低い）場合、トランジスタ１４３のゲートの電位がトランジスタ１４４のゲートの電位より低く（高く）なる。したがって、トランジスタ１４７のゲートの電位が増幅トランジスタ１０４のゲートの電位より高い（低い）場合、出力信号線ＯＳＬには”Ｌ”（”Ｈ”）が出力される。
ここで、時刻Ｔ１０〜時刻Ｔ１１において、トランジスタ１４７のゲートの電位は増幅トランジスタ１０４のゲートの電位より低い。したがって、出力信号線ＯＳＬには”Ｈ”が出力される。また、時刻Ｔ１１〜時刻Ｔ１４において、トランジスタ１４７のゲートの電位は増幅トランジスタ１０４のゲートの電位より高い。したがって、出力信号線ＯＳＬには”Ｌ”が出力される。
以上のように、ノード１０３に保持された電位の高低、すなわち、メモリセル１０１に書き込んだデータに応じて、出力信号線ＯＳＬが”Ｈ”となる期間が異なる。すなわち、２ビットのデータをメモリセル１０１に格納し、読み出せることがわかる。
なお、Ｄ−Ａコンバータ１０２の出力精度を向上させるため、トランジスタ１１１、トランジスタ１１２、トランジスタ１１３のオン抵抗は、抵抗素子１２１、抵抗素子１２２、抵抗素子１３１、抵抗素子１３２、抵抗素子１３３の抵抗より低いことが好ましい。さらに、トランジスタ１１１のオン抵抗は、トランジスタ１１２、１１３のオン抵抗よりも低いことが好ましい。具体的にはトランジスタ１１１のオン抵抗はトランジスタ１１２、１１３のオン抵抗の半分程度であることが好ましい。
トランジスタ１１１のオン抵抗をトランジスタ１１２、１１３のオン抵抗よりも低くするため、たとえば選択線ＳＬの”Ｈ”の電位と、第１の書き込み選択線ＷＳＬ＿１の”Ｈ”の電位と、第２の書き込み選択線ＷＳＬ＿２の”Ｈ”の電位は異なっていてもよい。
なおトランジスタ１１１〜１１３のオン抵抗が、抵抗素子１２１、抵抗素子１２２、抵抗素子１３１、抵抗素子１３２、抵抗素子１３３の抵抗に対して無視できるほど小さい場合は、トランジスタ１１１のオン抵抗を、トランジスタ１１２、１１３のオン抵抗よりも低くしなくともよい。その場合、選択線ＳＬ、第１の書き込み選択線ＷＳＬ＿１および第２の書き込み選択線ＷＳＬ＿２を共通化してもよい。
なお図１（Ｂ）および図２では２ビットのデータを格納できるメモリセル１０１について説明したが、３ビット以上のデータを格納できるメモリセル１０１とすることも可能である。例えば３ビットのデータを格納できるメモリセル１０１とする場合は、トランジスタ、抵抗素子、第３の書き込みデータ線ＷＤＬ＿３および第３の書き込み選択線ＷＳＬ＿３等を適宜追加して設ければよい。
また図１（Ｂ）ではＤ−ＡコンバータとしてＲ−２Ｒラダー型のＤ−Ａコンバータ１０２を用いているが、本発明はこれに限らない。他のＤ−Ａコンバータ、たとえば重み抵抗型、重み定電流型、ラダーを使った重み定電流型等のＤ−Ａコンバータを用いてもよい。その場合、書き込み方法、読み出し方法は適宜変更することができる。
次に、図９乃至１１を用いてメモリセル１０１の読み出し方法の他の例を説明する。
まず、読み出し回路の他の例について以下に説明する。
図９に示す読み出し回路は、比較回路２００ａと、逐次変換レジスタ２００ｂと、Ｄ−Ａコンバータ２００ｃと、を有する。比較回路２００ａ、逐次変換レジスタ２００ｂ、Ｄ−Ａコンバータ２００ｃを用いて逐次比較型のＡ−Ｄコンバータが構成される。また、逐次変換レジスタ２００ｂ及びＤ−Ａコンバータ２００ｃを用いて参照データ生成回路が構成される。
図９に示す読み出し回路は、メモリセル１０１からデータを読み出してｎビットの第１のデジタルデータに再変換する機能を有する。
比較回路２００ａは、メモリセル１０１から読み出したデータと、参照データと、を逐次比較する機能を有する。
逐次変換レジスタ２００ｂは、比較回路２００ａの逐次比較の結果に従い、ｎビットの第２のデジタルデータの値をビット毎に逐次設定する機能を有する。ｎビットの第２のデジタルデータは、再変換後の第１のデジタルデータとなるデータである。
Ｄ−Ａコンバータ２００ｃは、ｎビットの第２のデジタルデータを第２のアナログデータに逐次変換する機能を有する。
Ｄ−Ａコンバータ２００ｃとしては、Ｒ−２Ｒラダー型Ｄ−Ａコンバータを用いることができる。
さらに、読み出し回路の構成例について図１０を用いて説明する。なお、図１０では、一例としてメモリセル１０１に格納可能なデータのビット数を２ビットとして説明するが、これに限定されず、メモリセル１０１を、３ビット、４ビットなど、さらに複数ビットのデータを格納するメモリセルに拡張することは容易である。
図１０（Ａ）に示すように、比較回路２００ａは、トランジスタ２４１乃至トランジスタ２４９を有する。
比較回路２００ａの構成要素の関係は以下の通りである。
トランジスタ２４１はｐチャネル型であり、図２（Ａ）に示す読み出し回路１４０のトランジスタ１４１に相当する。トランジスタ２４１のゲート電極はトランジスタ２４１のドレイン電極、トランジスタ２４３のドレイン電極およびトランジスタ２４２のゲート電極と電気的に接続される。トランジスタ２４１のソース電極は第３の電源線ＰＬ＿３と電気的に接続される。
トランジスタ２４２はｐチャネル型であり、図２（Ａ）に示す読み出し回路１４０のトランジスタ１４２に相当する。トランジスタ２４２のソース電極は第３の電源線ＰＬ＿３と電気的に接続され、ドレイン電極はトランジスタ２４４のソース電極および出力信号線ＯＳＬ＿Ｒと電気的に接続される。
トランジスタ２４３は、ｎチャネル型であり、図２（Ａ）に示す読み出し回路１４０のトランジスタ１４３に相当する。トランジスタ２４３のゲート電極はトランジスタ２４８のドレイン電極および参照データ線ＲｅｆＬと電気的に接続される。トランジスタ２４３のソース電極はトランジスタ２４４のドレイン電極およびトランジスタ２４５のドレイン電極と電気的に接続される。
トランジスタ２４４は、ｎチャネル型であり、図２（Ａ）に示す読み出し回路１４０のトランジスタ１４４に相当する。トランジスタ２４４のゲート電極はトランジスタ２４９のドレイン電極および読み出しデータ線ＲＤＬに電気的に接続される。
トランジスタ２４５は、ｎチャネル型であり、図２（Ａ）に示す読み出し回路１４０のトランジスタ１４５に相当する。トランジスタ２４５のゲート電極は第２の信号線ＳＧＬ＿２に電気的に接続される。トランジスタ２４５のソース電極は第５の電源線ＰＬ＿５に電気的に接続される。
トランジスタ２４８はｐチャネル型であり、図２（Ａ）に示す読み出し回路１４０のトランジスタ１４８に相当する。トランジスタ２４８のゲート電極は第１の信号線ＳＧＬ＿１に電気的に接続される。トランジスタ２４８のソース電極は第３の電源線ＰＬ＿３と電気的に接続される。
トランジスタ２４９はｐチャネル型であり、図２（Ａ）に示す読み出し回路１４０のトランジスタ１４９に相当する。トランジスタ２４９のゲート電極は第１の信号線ＳＧＬ＿１に電気的に接続される。トランジスタ２４９のソース電極は第３の電源線ＰＬ＿３と電気的に接続される。
ここで、トランジスタ２４８はトランジスタ２４９と同等の電気特性を有するトランジスタとする。
次に、逐次変換レジスタ２００ｂは、図１０（Ｂ）に示すように、ｎビット（ここでは２ビット）の第２のデジタルデータのビット毎に設けられたＳＲ型フリップフロップ２４０＿０、２４０＿１を有する。この時、ＳＲ型フリップフロップ２４０＿０が０ビット目のデータに相当し、ＳＲ型フリップフロップ２４０＿１が１ビット目のデータに相当する。このように、デジタルデータの場合、各ビットのデータを、下位ビットから順に０ビット目、１ビット目と表すことがある。例えば、２ビットのデジタルデータは、０ビット目のデータと１ビット目のデータにより構成される。
ＳＲ型フリップフロップ２４０＿０のクロック端子は第２のパルス信号線ＰＳＬ＿２に電気的に接続され、端子Ｄは出力信号線ＯＳＬ＿Ｒに電気的に接続され、端子Ｑは第１のビットデータ線ＢＤＬ＿Ｒ１に電気的に接続され、端子Ｓは第１のパルス信号線ＰＳＬ＿１に電気的に接続され、端子Ｒには、低電位または接地電位が与えられる。
ＳＲ型フリップフロップ２４０＿１のクロック端子は第３のパルス信号線ＰＳＬ＿３に電気的に接続され、端子Ｄは出力信号線ＯＳＬ＿Ｒに電気的に接続され、端子Ｑは第２のビットデータ線ＢＤＬ＿Ｒ２に電気的に接続され、端子Ｓは第２のパルス信号線ＰＳＬ＿２に電気的に接続され、端子Ｒは、第１のパルス信号線ＰＳＬ＿１に電気的に接続される。
ＳＲ型フリップフロップ２４０＿０、２４０＿１は、端子Ｓに”Ｈ”が入力されると、端子Ｑに”Ｈ”を出力し、端子Ｒに”Ｈ”が入力されると端子Ｑに”Ｌ”を出力する。また、ＳＲ型フリップフロップ２４０＿０、２４０＿１は、クロック端子を介して入力されるパルス信号の立ち上がりエッジに同期して端子Ｄの電位を信号として端子Ｑに出力する。
Ｄ−Ａコンバータ２００ｃには、Ｒ−２Ｒラダー型のＤ−Ａコンバータを適用することができる。Ｄ−Ａコンバータ２００ｃは、抵抗素子２２１と、抵抗素子２２２と、抵抗素子２３１と、抵抗素子２３２と、抵抗素子２３３を有する。なお、図１０（Ｂ）に示すように、Ｄ−Ａコンバータ２００ｃにトランジスタ２１１乃至２１３を設けてもよいが、これに限定されず、Ｄ−Ａコンバータ２００ｃとは別にトランジスタ２１１乃至２１３を設けてもよい。また、必ずしもトランジスタ２１１乃至２１３を設けなくてもよい。また、図１０（Ｂ）に示すように、読み出し回路は、増幅トランジスタ２０４を有する。また、選択トランジスタ２０５、及び容量素子２０６を設けてもよい。
Ｒ−２Ｒラダー型のＤ−Ａコンバータ２００ｃでは、例えば、抵抗素子２２１および抵抗素子２２２の抵抗値は等しい。また、抵抗素子２３１、抵抗素子２３２および抵抗素子２３３の抵抗値は等しい。また、抵抗素子２２１および抵抗素子２２２のそれぞれの抵抗値は、抵抗素子２３１、抵抗素子２３２および抵抗素子２３３のそれぞれの抵抗値の２倍である。なお、これに限定されず、Ｄ−Ａコンバータ２００ｃの設計仕様に応じて上記抵抗素子の値を適宜設定してもよい。
なお、Ｄ−Ａコンバータ１０２及びＤ−Ａコンバータ２００ｃは、それぞれ複数の抵抗素子を有し、複数のトランジスタのソース又はドレインは、互いに複数の抵抗素子のいずれかにより電気的に接続されていてもよい。これにより、回路面積の増大を抑制できる。
また、トランジスタ２１１のゲート電極は書き込み選択線ＷＳＬ＿Ｒと電気的に接続される。トランジスタ２１１のソース電極は第１のビットデータ線ＢＤＬ＿Ｒ１と電気的に接続される。トランジスタ２１１のドレイン電極は抵抗素子２２１の一方の電極と電気的に接続される。読み出し回路では、第１のビットデータ線ＢＤＬ＿Ｒ１及び第２のビットデータ線ＢＤＬ＿Ｒ２のそれぞれに１ビットのデータに対応する電位を入力することができる。
トランジスタ２１２のゲート電極は書き込み選択線ＷＳＬ＿Ｒと電気的に接続される。トランジスタ２１２のソース電極は第２のビットデータ線ＢＤＬ＿Ｒ２と電気的に接続される。トランジスタ２１２のドレイン電極は抵抗素子２２２の一方の電極と電気的に接続される。
トランジスタ２１３のゲート電極は書き込み選択線ＷＳＬ＿Ｒと電気的に接続される。トランジスタ２１３のソース電極は第４の電源線ＰＬ＿４と電気的に接続される。トランジスタ２１３のドレイン電極は抵抗素子２３３の一方の電極と電気的に接続される。
図１０（Ｂ）に示すＤ−Ａコンバータ２００ｃには、ｎビット（ここでは２ビット）の第２のデジタルデータが入力される。この時、ｎビット（ここでは２ビット）の第２のデジタルデータは、各ビットのデータ毎に、対応するビットデータ線（第１のビットデータ線ＢＤＬ＿Ｒ１および第２のビットデータ線ＢＤＬ＿Ｒ２の一つ）を介してＤ−Ａコンバータ２００ｃに入力される。
抵抗素子２２１の他方の電極は、容量素子２０６の一方の電極および抵抗素子２３１の一方の電極と電気的に接続される。
抵抗素子２２２の他方の電極は、抵抗素子２３１の他方の電極および抵抗素子２３２の一方の電極と電気的に接続される。
抵抗素子２３２の他方の電極は、抵抗素子２３３の他方の電極と電気的に接続される。
増幅トランジスタ２０４のゲート電極は、抵抗素子２２１を介してトランジスタ２１１のドレイン電極に電気的に接続される。また、増幅トランジスタ２０４のゲート電極は、抵抗素子２３１及び２２２を介してトランジスタ２１２のドレイン電極に電気的に接続される。また、増幅トランジスタ２０４のゲート電極は、抵抗素子２３１、２３２、及び２３３を介してトランジスタ２１３のドレイン電極に電気的に接続される。このとき、抵抗素子２２１の他方の電極、抵抗素子２３１の一方の電極、及び容量素子２０６の一方の電極と、増幅トランジスタ２０４のゲート電極と、の接続箇所をノード２５３とする。増幅トランジスタ２０４のソース電極は、第２の電源線ＰＬ＿２と電気的に接続される。増幅トランジスタ２０４のドレイン電極は、選択トランジスタ２０５のソース電極と電気的に接続される。
増幅トランジスタ２０４のゲートの電位は、第２のアナログデータに応じて設定される。また、増幅トランジスタ２０４のドレインの電位は、参照データとして出力される。
選択トランジスタ２０５のゲート電極は、読み出し選択線ＲＳＬ＿Ｒと電気的に接続される。選択トランジスタ２０５のドレイン電極は、参照データ線ＲｅｆＬに電気的に接続される。
容量素子２０６の他方の電極は、第１の電源線ＰＬ＿１に電気的に接続される。
なお、トランジスタ２１１乃至２１３のそれぞれを積層して読み出し回路を構成してもよい。これにより、読み出し回路の面積を縮小することができる。積層して形成することができるトランジスタとしては、たとえば薄膜トランジスタを用いることができる。
また、読み出し回路では、トランジスタ２１１にトランジスタ１１１と同じ電気特性のトランジスタを用い、トランジスタ２１２にトランジスタ１１２と同じ電気特性のトランジスタを用い、トランジスタ２１３にトランジスタ１１３と同じ電気特性のトランジスタを用いることが好ましい。これにより、メモリセル１０１のデータを第１のデジタルデータに再変換するときの誤差を小さくすることができる。
また、読み出し回路では、Ｄ−Ａコンバータ２００ｃの出力精度を向上させるため、トランジスタ２１１、トランジスタ２１２、トランジスタ２１３のオン抵抗は、抵抗素子２２１、抵抗素子２２２、抵抗素子２３１、抵抗素子２３２、抵抗素子２３３の抵抗より低いことが好ましい。
さらに、トランジスタ２１１のオン抵抗は、トランジスタ２１２、２１３のオン抵抗よりも低くてもよい。具体的にはトランジスタ２１１のオン抵抗はトランジスタ２１２、２１３のオン抵抗の半分程度であってもよい。トランジスタ２１１のオン抵抗をトランジスタ２１２、２１３のオン抵抗よりも低くするため、たとえばトランジスタ２１１のゲート電極に電気的に接続される書き込み選択線と、トランジスタ２１２及び２１３のゲート電極に電気的に接続される書き込み選択線とを別々にし、それぞれの書き込み選択線の電位を異ならせてもよい。
なお３ビット以上のデータを格納できるメモリセル１０１を用いる場合は、読み出し回路にトランジスタ、抵抗素子、ビットデータ線、および書き込み選択線等を適宜追加して設ければよい。
また図１０（Ｂ）ではＤ−Ａコンバータ２００ｃとしてＲ−２Ｒラダー型のＤ−Ａコンバータを用いているが、本発明はこれに限らない。他のＤ−Ａコンバータ、たとえば重み抵抗型、重み定電流型、ラダーを使った重み定電流型等のＤ−Ａコンバータを用いてもよい。その場合、書き込み方法、読み出し方法は適宜変更することができる。
次に、図９及び図１０に示す構成の読み出し回路を用いる場合のメモリセル１０１の格納データの読み出し方法の一例を図１１のタイミングチャートを用いて説明する。ここでは一例として第１の電源線ＰＬ＿１の電位を”Ｖ／２”、第２の電源線ＰＬ＿２の電位を”Ｌ”、第３の電源線ＰＬ＿３の電位を”Ｈ”、第４の電源線ＰＬ＿４の電位を”Ｌ”、第５の電源線ＰＬ＿５の電位を”Ｌ”とした場合について説明する。第１の電源線ＰＬ＿１の電位を第４の電源線ＰＬ＿４の電位と異なる値にすることにより、出力信号線ＯＳＬ＿Ｒの電位が不定値になるのを防止できる。
時刻Ｔ１〜時刻Ｔ２は、メモリセル１０１に第１のデジタルデータとして２ビットのデータ（（Ｖ１，Ｖ２）＝（Ｖ，Ｖ））を書き込む、第１の書き込み動作に対応する。なお、Ｖの電位はＨの電位と同等の値とする。
時刻Ｔ１〜時刻Ｔ２において、選択線ＳＬを”Ｈ”、第１の書き込み選択線ＷＳＬ＿１を”Ｈ”、第２の書き込み選択線ＷＳＬ＿２を”Ｈ”とする。この時、メモリセル１０１のトランジスタ１１１〜１１３が導通する。さらに、Ｄ−Ａコンバータ１０２において、抵抗素子１２１、１２２、１３１乃至１３３により、２ビットの第１のデジタルデータ（Ｖ，Ｖ）が第１のアナログデータに変換され、ノード１０３の電位は７Ｖ／８となる。また、容量素子１０６により第１のアナログデータが保持される。
時刻Ｔ２〜Ｔ７において、メモリセル１０１には第１のアナログデータが保持される。すなわち、メモリセル１０１に第１のアナログデータが格納される。
時刻Ｔ３〜時刻Ｔ５は、メモリセル１０１から第１のアナログデータを読み出す、第１の読み出し動作に対応する。時刻Ｔ３〜時刻Ｔ５において、読み出し選択線ＲＳＬを”Ｈ”、第２の信号線ＳＧＬ＿２を”Ｈ”、書き込み選択線ＷＳＬ＿Ｒを”Ｈ”とし、読み出し選択線ＲＳＬ＿Ｒを”Ｈ”とする。また、第１の信号線ＳＧＬ＿１を、適切な電位に設定する。なお、適切な電位とは、たとえば増幅トランジスタ２０４又は選択トランジスタ２０５のゲート電極の電位が変化したときにトランジスタ２４３のゲート電極の電位が変化するような電位とする。
この時、選択トランジスタ１０５が導通し、読み出しデータ線ＲＤＬに増幅トランジスタ１０４のゲート電位、すなわち、ノード１０３の電位に応じた電位が第１のアナログデータとして出力される。また、読み出し回路では、トランジスタ２１１〜２１３が導通し、Ｄ−Ａコンバータ２００ｃにおいて、抵抗素子２２１、２２２、２３１乃至２３３により、２ビットの第２のデジタルデータが第２のアナログデータに変換される。さらに、選択トランジスタ２０５が導通し、増幅トランジスタ２０４のゲート電位、すなわち、ノード２５３の電位に応じた電位が参照データとして参照データ線ＲｅｆＬに出力される。
また、時刻Ｔ３〜時刻Ｔ４において、第１のパルス信号線ＰＳＬ＿１を”Ｈ”にする。
この時、逐次変換レジスタ２００ｂにおいて、ＳＲ型フリップフロップ２４０＿０は、端子Ｓが”Ｈ”のため、端子Ｑが”Ｈ”となる。また、ＳＲ型フリップフロップ２４０＿１は、端子Ｒが”Ｈ”であるため端子Ｑが”Ｌ”となる。すなわち、第１のビットデータ線ＢＤＬ＿Ｒ１は”Ｈ”となり、第２のビットデータ線ＢＤＬ＿Ｒ２は”Ｌ”となり、ノード２５３の電位がＶ／２になる。
ここで、ノード１０３の電位（７Ｖ／８）よりもノード２５３の電位（Ｖ／２）の方が低いため、比較回路２００ａでは、読み出しデータ線ＲＤＬの電位よりも参照データ線ＲｅｆＬの電位の方が高くなる。従って出力信号線ＯＳＬ＿Ｒは”Ｈ”となる。
さらに、時刻Ｔ４〜時刻Ｔ５において、第２のパルス信号線ＰＳＬ＿２を”Ｈ”にする。
この時、逐次変換レジスタ２００ｂにおいて、ＳＲ型フリップフロップ２４０＿０は、端子Ｄが”Ｈ”のため、端子Ｑが”Ｈ”となる。また、ＳＲ型フリップフロップ２４０＿１は、端子Ｓが”Ｈ”であるため端子Ｑが”Ｈ”となる。すなわち、第１のビットデータ線ＢＤＬ＿Ｒ１は”Ｈ”のまま、第２のビットデータ線ＢＤＬ＿Ｒ２は”Ｌ”となり、ノード２５３の電位が３Ｖ／４になる。またノード２５３の電位に応じた電位が参照データ線ＲｅｆＬに出力される。
ここで、ノード１０３の電位（７Ｖ／８）よりもノード２５３の電位（３Ｖ／４）の方が低いため、比較回路２００ａでは、読み出しデータ線ＲＤＬの電位よりも参照データ線ＲｅｆＬの電位の方が高くなる。従って出力信号線ＯＳＬ＿Ｒは”Ｈ”となる。
さらに、時刻Ｔ５〜時刻Ｔ６において、第３のパルス信号線ＰＳＬ＿３を”Ｈ”にする。
この時、逐次変換レジスタ２００ｂでは、ＳＲ型フリップフロップ２４０＿１は、端子Ｄが”Ｈ”であるため端子Ｑが”Ｈ”となる。すなわち、第１のビットデータ線ＢＤＬ＿Ｒ１は”Ｈ”のまま、第２のビットデータ線ＢＤＬ＿Ｒ２も”Ｈ”のままとなる。ここで得られる第１のビットデータ線ＢＤＬ＿Ｒ１及び第２のビットデータ線ＢＤＬ＿Ｒ２の信号の組（”Ｈ”、”Ｈ”）がメモリセル１０１に格納されている第１のアナログデータに対応する第２のデジタルデータ（（Ｖ１，Ｖ２）＝（Ｖ，Ｖ））となる。このときの第２のデジタルデータは、第１のデジタルデータに対応するため、これにより第１のアナログデータが第１のデジタルデータに再変換される。
時刻Ｔ７〜時刻Ｔ８は、メモリセル１０１に第１のデジタルデータとして２ビットのデータ（（Ｖ１，Ｖ２）＝（０，Ｖ））を書き込む、第２の書き込み動作に対応する。
時刻Ｔ７〜時刻Ｔ８において、選択線ＳＬを”Ｈ”、第１の書き込み選択線ＷＳＬ＿１を”Ｈ”、第２の書き込み選択線ＷＳＬ＿２を”Ｈ”とする。この時、メモリセル１０１のトランジスタ１１１〜１１３が導通する。さらに、Ｄ−Ａコンバータ１０２において、抵抗素子１２１、１２２、１３１乃至１３３により、２ビットの第１のデジタルデータ（Ｖ，Ｖ）が第１のアナログデータに変換され、ノード１０３の電位は３Ｖ／８となり、容量素子１０６により第１のアナログデータが保持される。
時刻Ｔ７〜Ｔ１２において、メモリセル１０１には第１のアナログデータが保持される。すなわち、メモリセル１０１に第１のアナログデータが格納される。
時刻Ｔ９〜時刻Ｔ１１は、メモリセル１０１から第１のアナログデータを読み出す、第２の読み出し動作に対応する。時刻Ｔ９〜時刻Ｔ１１において、読み出し選択線ＲＳＬを”Ｈ”、第２の信号線ＳＧＬ＿２を”Ｈ”とし、書き込み選択線ＷＳＬ＿Ｒを”Ｈ”とし、読み出し選択線ＲＳＬ＿Ｒを”Ｈ”とする。また、第１の信号線ＳＧＬ＿１を、適切な電位に設定する。
この時、選択トランジスタ１０５が導通し、読み出しデータ線ＲＤＬに増幅トランジスタ１０４のゲート電位、すなわち、ノード１０３の電位に応じた電位が第１のアナログデータとして出力される。また、読み出し回路では、トランジスタ２１１〜２１３が導通し、Ｄ−Ａコンバータ２００ｃにおいて、２ビットの第２のデジタルデータが第２のアナログデータに変換される。さらに、選択トランジスタ２０５が導通し、増幅トランジスタ２０４のゲート電位、すなわち、ノード２５３の電位に応じた電位が参照データとして参照データ線ＲｅｆＬに出力される。
また、時刻Ｔ９〜時刻Ｔ１０において、第１のパルス信号線ＰＳＬ＿１を”Ｈ”にする。
この時、逐次変換レジスタ２００ｂにおいて、ＳＲ型フリップフロップ２４０＿０は、端子Ｓが”Ｈ”のため、端子Ｑが”Ｈ”となる。また、逐次変換レジスタ２００ｂにおいて、ＳＲ型フリップフロップ２４０＿１は、端子Ｒが”Ｈ”であるため端子Ｑが”Ｌ”となる。すなわち、第１のビットデータ線ＢＤＬ＿Ｒ１は”Ｈ”となり、第２のビットデータ線ＢＤＬ＿Ｒ２は”Ｌ”となり、ノード２５３の電位がＶ／２になる。
ここで、ノード１０３の電位（３Ｖ／８）よりもノード２５３の電位（Ｖ／２）の方が高いため、比較回路２００ａでは、読み出しデータ線ＲＤＬの電位よりも参照データ線ＲｅｆＬの電位の方が低くなる。従って出力信号線ＯＳＬ＿Ｒは”Ｌ”となる。
さらに、時刻Ｔ１０〜時刻Ｔ１１において、第２のパルス信号線ＰＳＬ＿２を”Ｈ”にする。
この時、逐次変換レジスタ２００ｂにおいて、ＳＲ型フリップフロップ２４０＿０は、端子Ｄが”Ｌ”のため、端子Ｑが”Ｌ”となる。また、ＳＲ型フリップフロップ２４０＿１は、端子Ｓが”Ｈ”であるため端子Ｑが”Ｈ”となる。すなわち、第１のビットデータ線ＢＤＬ＿Ｒ１は”Ｌ”となり、第２のビットデータ線ＢＤＬ＿Ｒ２は”Ｈ”となり、ノード２５３の電位がＶ／４になる。またノード２５３の電位に応じた電位が参照データ線ＲｅｆＬに出力される。
ここで、ノード１０３の電位（３Ｖ／８）よりもノード２５３の電位（Ｖ／４）の方が低いため、比較回路２００ａでは、読み出しデータ線ＲＤＬの電位よりも参照データ線ＲｅｆＬの電位の方が高くなる。従って出力信号線ＯＳＬ＿Ｒは”Ｈ”となる。
さらに、時刻Ｔ１１〜時刻Ｔ１２において、第３のパルス信号線ＰＳＬ＿３を”Ｈ”にする。
この時、ＳＲ型フリップフロップ２４０＿１は、端子Ｄが”Ｈ”であるため端子Ｑが”Ｈ”となる。すなわち、第１のビットデータ線ＢＤＬ＿Ｒ１は”Ｌ”のまま、第２のビットデータ線ＢＤＬ＿Ｒ２も”Ｈ”のままとなる。ここで得られる第１のビットデータ線ＢＤＬ＿Ｒ１及び第２のビットデータ線ＢＤＬ＿Ｒ２の信号の組（”Ｌ”、”Ｈ”）がメモリセル１０１に格納されている第１のアナログデータに対応する第１のデジタルデータ（（Ｖ１，Ｖ２）＝（０，Ｖ））となる。
以上のように、メモリセル１０１に書き込んだデータに応じて第１のビットデータ線ＢＤＬ＿Ｒ１及び第２のビットデータ線ＢＤＬ＿Ｒ２の信号の値が異なる。よって、複数ビットのデータをメモリセルに格納し読み出すことができる。
なお、ＳＲ型フリップフロップ２４０＿０、２４０＿１の出力信号（端子Ｑの電位）をそれぞれ入力信号とするフリップフロップを別に設け、該フリップフロップのクロック端子を第３のパルス信号線ＰＳＬ＿３に電気的に接続する構成が有効である。上記構成により、連続でデータを読み出すことができる。
図９乃至１１を用いて説明したように、比較回路、逐次変換レジスタ、及びＤ−Ａコンバータを用いて読み出し回路を構成することにより、デジタルデータの各ビットの値を決定するための比較動作の回数を少なくできる。よって、必要な動作期間を短くできる。また、メモリセルを複数有する場合、フラッシュメモリなどで行われる読み出しの際に読み出し対象のメモリセル以外のメモリセルに対するデータの書き戻し〈ベリファイともいう〉を本実施の形態の半導体装置では不要にすることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置について図３を参照して説明する。
＜メモリセルアレイ＞
実施の形態１で示したメモリセルを複数配列させてメモリセルアレイとすることができる。図３に一例として、ｍ×ｋ個（ｍ、ｋは自然数）のメモリセル１０１を有するメモリセルアレイ２０１を有する半導体装置のブロック回路図を示す。
本発明の一態様の半導体装置は、ｍ本の電源線ＰＬ＿１〜ＰＬ＿ｍと、ｍ×ｎ本の書き込みデータ線ＷＤＬ＿１＿１〜ＷＤＬ＿ｍ＿ｎと、ｍ本の読み出しデータ線ＲＤＬ＿１〜ＲＤＬ＿ｍと、ｋ本の書き込み選択線ＷＳＬ＿１〜ＷＳＬ＿ｋと、メモリセル１０１（１，１）〜メモリセル１０１（ｋ，ｍ）が縦ｋ個×横ｍ個のマトリクス状に配置されたメモリセルアレイ２０１と、駆動回路２０２と、駆動回路２０３を有する。
ｍ本の電源線ＰＬ＿１〜ＰＬ＿ｍと、ｍ×ｎ本の書き込みデータ線ＷＤＬ＿１＿１〜ＷＤＬ＿ｍ＿ｎと、ｍ本の読み出しデータ線ＲＤＬ＿１〜ＲＤＬ＿ｍは、駆動回路２０２に電気的に接続される。ｋ本の書き込み選択線ＷＳＬ＿１〜ＷＳＬ＿ｋは、駆動回路２０３に電気的に接続される。
駆動回路２０２は、ｍ本の読み出しデータ線ＲＤＬ＿１〜ＲＤＬ＿ｍと電気的に接続される読み出し回路を有する。読み出し回路としては図２（Ａ）、又は図９乃至１１で説明した読み出し回路を用いることができる。また駆動回路２０２は、ｍ本の電源線ＰＬ＿１〜ＰＬ＿ｍと電気的に接続される電源線駆動回路などを有する。
駆動回路２０３は、ｋ本の書き込み選択線ＷＳＬ＿１〜ＷＳＬ＿ｋと電気的に接続される書き込み選択線駆動回路などを有する。
なお図３では、図１（Ａ）で説明したメモリセル１０１を有する例を示したが、これに限らない。たとえば図１（Ｂ）で説明したメモリセル１０１を有する構成としてもよい。図１（Ｂ）で説明したメモリセル１０１を有する場合、半導体装置はｋ本の選択線ＳＬ＿１〜ＳＬ＿ｋ、ｋ本の第１の書き込み選択線ＷＳＬ＿１＿１〜ＷＳＬ＿１＿ｋ、ｋ本の第２の書き込み選択線ＷＳＬ＿２＿１〜ＷＳＬ＿２＿ｋ、ｍ本の第１の電源線ＰＬ＿１＿１〜ＰＬ＿１＿ｍ、ｍ本の第２の電源線ＰＬ＿２＿１〜ＰＬ＿２＿ｍ、ｍ本の第１の書き込みデータ線ＷＤＬ＿１＿１〜ＷＤＬ＿１＿ｍ、ｍ本の第２の書き込みデータ線ＷＤＬ＿２＿１〜ＷＤＬ＿２＿ｍ、ｍ本の読み出しデータ線ＲＤＬ＿１〜ＲＤＬ＿ｍを有する構成とすることができる。
また周辺回路として、リフレッシュ回路等が設けられていてもよい。
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置に用いることのできるトランジスタについて説明する。
実施の形態１で説明したように、本発明の一態様の半導体装置では各メモリセルがＤ−Ａコンバータを有する。Ｄ−Ａコンバータは複数のトランジスタ（たとえばトランジスタ１１１〜トランジスタ１１３）を有する。
Ｄ−Ａコンバータを構成するトランジスタを積層して形成する場合、トランジスタのチャネル形成領域には、薄膜の半導体を適用することが好ましい。薄膜は、たとえばスパッタリング法、蒸着法、ＣＶＤ法等で形成することができる。材料としてはシリコン（アモルファスシリコン、低温ポリシリコン、微結晶シリコン等）、酸化物半導体、有機半導体等を用いることができる。
なかでも特に酸化物半導体をチャネル形成領域に用いたトランジスタは、オフ電流を極めて低くすることが可能である。
酸化物半導体は、エネルギーギャップが２．８ｅＶ乃至３．２ｅＶであり、シリコンのエネルギーギャップ１．１ｅＶと比較して大きい。また、酸化物半導体の真性キャリア密度は、１０−９／ｃｍ３であり、シリコンの真性キャリア密度の１０１１／ｃｍ３と比較して極めて小さい。
酸化物半導体をチャネル形成領域に用いたトランジスタの多数キャリア（電子）は、トランジスタのソースから流れるのみである。また、チャネル形成領域を完全空乏化することが可能であるため、トランジスタのオフ電流を極めて小さくすることが可能である。酸化物半導体を用いたトランジスタのオフ電流は、室温において、１０ｙＡ／μｍ以下、８５℃〜９５℃においても、１ｚＡ／μｍ以下となり、極めて小さい。
そのため、Ｄ−Ａコンバータの有するトランジスタに適用することで、電荷保持特性の優れた、不揮発性の半導体装置とすることが容易となる。本実施の形態では、Ｄ−Ａコンバータの有するトランジスタのチャネル形成領域として、薄膜の酸化物半導体を適用することとする。
各メモリセルが有する増幅トランジスタ１０４および選択トランジスタ１０５、並びに読み出し回路１４０の有するトランジスタ１４１〜１４９のチャネル形成領域には、薄膜に限らずどのような半導体でも適用することができる。たとえば上記に加えて、単結晶シリコン、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、窒化ガリウム（ＧａＮ）等を適用することができる。本実施の形態では、増幅トランジスタ１０４および選択トランジスタ１０５、並びに読み出し回路１４０の有するトランジスタ１４１〜１４９のチャネル形成領域として、単結晶シリコンを適用することとする。
以下に、Ｄ−Ａコンバータに用いることのできるトランジスタ（たとえばトランジスタ１１１〜１１３）について、図４を用いて詳細に説明する。
図４（Ａ）に示すトランジスタ３００は、絶縁表面を有する基板３０１上に、酸化物半導体膜３０３と、酸化物半導体膜３０３と接続されるソース電極３０５ａおよびドレイン電極３０５ｂと、ゲート絶縁膜３０７を介して酸化物半導体膜３０３と重畳するゲート電極３０９と、を有する。
また、ソース電極３０５ａと電気的に接続される配線３１５ａ、およびドレイン電極３０５ｂと電気的に接続される配線３１５ｂが設けられていてもよい。またトランジスタ３００上に、絶縁膜３１１および絶縁膜３１３が設けられていてもよい。
トランジスタ３００が有する酸化物半導体膜３０３は、単結晶、多結晶（ポリクリスタルともいう）または非晶質などの状態をとる。酸化物半導体膜３０３は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とすることが好ましい。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではない。ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう）は確認できない場合がある。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、且つａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
以下に、トランジスタ３００に適用することができる材料、およびトランジスタ３００の作製方法の一例を説明する。
＜基板＞
絶縁表面を有する基板３０１に使用することができる基板に大きな制限はないが、少なくとも後の熱処理工程に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板３０１として用いてもよい。
また、基板３０１として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体膜３０３を含むトランジスタ３００を直接作製してもよいし、他の作製基板に酸化物半導体膜３０３を含むトランジスタ３００を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体膜を含むトランジスタ３００との間に剥離層を設けるとよい。
また基板３０１上に下地絶縁膜を設け、該下地絶縁膜上に半導体装置を作製してもよい。下地絶縁膜としては、プラズマＣＶＤ法又はスパッタリング法等により形成することができ、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を含む膜の単層又は積層構造とすることができる。但し、下地絶縁膜は、酸化物絶縁層を含む単層又は積層構造として、該酸化物絶縁層が後に形成される酸化物半導体膜３０３と接する構造とすることが好ましい。
下地絶縁膜は酸素過剰領域を有すると、下地絶縁膜に含まれる過剰な酸素によって、後に形成される酸化物半導体膜３０３の酸素欠損を補填することが可能であるため好ましい。下地絶縁膜が積層構造の場合は、少なくとも酸化物半導体膜３０３と接する層（好ましくは酸化物絶縁層）において酸素過剰領域を有することが好ましい。下地絶縁膜に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて下地絶縁膜を成膜すればよい。又は、成膜後の下地絶縁膜に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して、酸素過剰領域を形成してもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
また、下地絶縁膜は、酸素過剰領域を有する層の下側に接して、窒化シリコン膜、窒化酸化シリコン膜又は酸化アルミニウム膜を有することが好ましい。下地絶縁膜が窒化シリコン膜、窒化酸化シリコン膜又は酸化アルミニウム膜を有することで、酸化物半導体膜３０３への不純物の拡散を防止することができる。
＜酸化物半導体膜＞
次に、基板３０１上に酸化物半導体膜を形成し、島状に加工して酸化物半導体膜３０３を形成する。酸化物半導体膜３０３の膜厚は、例えば、１ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至１０ｎｍとする。
酸化物半導体膜は、単層構造であってもよいし、積層構造であってもよい。また、非晶質構造であってもよいし、結晶性であってもよい。酸化物半導体膜を非晶質構造とする場合には、後の作製工程において、酸化物半導体膜に熱処理を行うことによって、結晶性酸化物半導体膜としてもよい。非晶質酸化物半導体膜を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。
酸化物半導体膜の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。
酸化物半導体膜を成膜する際、できる限り酸化物半導体膜に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の成膜室内に供給する雰囲気ガスとして、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体膜の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプは、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、クライオポンプを用いて排気した成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
また、酸化物半導体膜をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜を緻密な膜とすることができる。
また、基板３０１を高温に保持した状態で酸化物半導体膜を形成することも、酸化物半導体膜中に含まれうる不純物濃度を低減するのに有効である。基板３０１を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半導体膜を形成することができる。
酸化物半導体膜３０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を含むことが好ましい。特に、インジウムと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）のいずれか一種または複数種を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、インジウムを含む酸化物半導体を用いたトランジスタは、これらに限られず、必要とする電気的特性（電界効果移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする電気的特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いたトランジスタでは比較的容易に高い電界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を用いたトランジスタでも、バルク内欠陥密度を低くすることにより電界効果移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
酸化物半導体膜３０３は、単層構造としてもよいし、複数の酸化物半導体膜が積層された構造としてもよい。例えば、酸化物半導体膜３０３を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体膜に三元系金属の酸化物を用い、第２の酸化物半導体膜に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体膜と第２の酸化物半導体膜を、どちらも三元系金属の酸化物としてもよい。
また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲート電極に近い側（チャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性をさらに高めることが可能となる。
また、第１の酸化物半導体膜と第２の酸化物半導体膜に、結晶性の異なる酸化物半導体膜を適用してもよい。すなわち、単結晶酸化物半導体膜、多結晶酸化物半導体膜、非晶質酸化物半導体膜、またはＣＡＡＣ−ＯＳ膜を適宜組み合わせた構成としてもよい。また、第１の酸化物半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体膜を適用すると、酸化物半導体膜３０３の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
一方で、非晶質酸化物半導体膜は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜などの結晶性を有する酸化物半導体膜を適用することが好ましい。
また、酸化物半導体膜３０３に、当該酸化物半導体膜３０３に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化又は脱水素化）するための熱処理を行うことが好ましい。熱処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とする。熱処理は減圧下又は窒素雰囲気下などで行うことができる。
この熱処理によって、ｎ型の導電性を付与する不純物である水素を酸化物半導体から除去することができる。例えば、脱水化又は脱水素化処理後の酸化物半導体膜３０３に含まれる水素濃度を、５×１０１９ｃｍ−３以下、好ましくは５×１０１８ｃｍ−３以下とすることができる。
なお、脱水化又は脱水素化のための熱処理は、酸化物半導体膜の成膜後であればトランジスタ３００の作製工程においてどのタイミングで行ってもよい。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。
なお、下地絶縁膜として酸素を含む絶縁層を設ける場合、脱水化又は脱水素化のための熱処理を、酸化物半導体膜を島状に加工する前に行うと、下地絶縁膜に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。
熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、熱処理で酸化物半導体膜３０３を加熱した後、加熱温度を維持、又はその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の亜酸化窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス又は亜酸化窒素ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は亜酸化窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は亜酸化窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は亜酸化窒素ガスの作用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体膜３０３を高純度化及びｉ型（真性）化することができる。
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して減少してしまうおそれがあるため、脱水化又は脱水素化処理を行った酸化物半導体膜に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
脱水化又は脱水素化処理を行った酸化物半導体膜に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体膜を高純度化、及びｉ型（真性）化することができる。高純度化し、ｉ型（真性）化した酸化物半導体を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
酸化物半導体膜に酸素導入する場合、酸化物半導体膜に直接導入してもよいし、後に形成されるゲート絶縁膜３０７や絶縁膜３１１などの他の膜を通過して酸化物半導体膜３０３へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法などを用いればよい。露出された酸化物半導体膜３０３へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。
酸素の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ２ガス、Ｎ２Ｏガス、ＣＯ２ガス、ＣＯガス、ＮＯ２ガス等を用いることができる。なお、酸素の供給ガスに希ガス（例えばＡｒ）を含有させてもよい。
例えば、イオン注入法で酸化物半導体膜３０３へ酸素イオンの注入を行う場合、ドーズ量を１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
または、酸化物半導体膜３０３と接する絶縁層を、酸素過剰領域を含む層とし、該絶縁層と酸化物半導体膜３０３とが接した状態で熱処理を行うことにより、絶縁層に過剰に含まれる酸素を酸化物半導体膜３０３へ拡散させ、酸化物半導体膜３０３へ酸素を供給してもよい。該熱処理は、トランジスタ３００の作製工程における他の熱処理と兼ねることもできる。
酸化物半導体膜への酸素の供給は酸化物半導体膜の成膜後であれば、そのタイミングは特に限定されない。また、酸化物半導体膜への酸素の導入は複数回行ってもよい。また、酸化物半導体膜を複数層の積層構造とする場合には、脱水化又は脱水素化のための熱処理及び／又は酸素の供給は、各酸化物半導体膜に対して別々に行ってもよいし、積層構造を形成した後の酸化物半導体膜３０３に対して行ってもよい。
下地絶縁膜を形成する場合は、下地絶縁膜と酸化物半導体膜３０３とを大気に曝露せずに連続的に形成することが好ましい。下地絶縁膜と酸化物半導体膜３０３とを大気に曝露せずに連続して形成すると、下地絶縁膜表面に水素や水分などの不純物が吸着することを防止することができる。
＜ソース電極、ドレイン電極＞
次に酸化物半導体膜３０３上に導電膜を形成し、該導電膜をエッチングして、ソース電極３０５ａ、ドレイン電極３０５ｂを形成する。
ソース電極３０５ａ、ドレイン電極３０５ｂの材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ソース電極３０５ａ、ドレイン電極３０５ｂとしてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ソース電極３０５ａ、ドレイン電極３０５ｂは、単層構造としてもよいし、積層構造としてもよい。
また、ソース電極３０５ａ、ドレイン電極３０５ｂの材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
＜ゲート絶縁膜＞
次いで、酸化物半導体膜３０３を覆うゲート絶縁膜３０７を形成する。ゲート絶縁膜３０７は、１ｎｍ以上２０ｎｍ以下の膜厚で、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。なお、μ波（例えば、周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成することができるため、ゲート絶縁膜３０７の形成に用いると好ましい。
ゲート絶縁膜３０７の被覆性を向上させるために、酸化物半導体膜３０３表面にも上記平坦化処理を行ってもよい。特にゲート絶縁膜３０７として膜厚の薄い絶縁層を用いる場合、酸化物半導体膜３０３表面の平坦性が良好であることが好ましい。
ゲート絶縁膜３０７の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いることができる。ゲート絶縁膜３０７は、酸化物半導体膜３０３と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁膜３０７は、膜中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁膜３０７として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。さらに、ゲート絶縁膜３０７は、作製するトランジスタのサイズやゲート絶縁膜３０７の段差被覆性を考慮して形成することが好ましい。
また、ゲート絶縁膜３０７の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどの材料を用いてもよい。さらに、ゲート絶縁膜３０７は、単層構造としても良いし、積層構造としても良い。
＜ゲート電極＞
次にゲート絶縁膜３０７上に導電膜を形成し、該導電膜をエッチングして、ゲート電極３０９を形成する。
ゲート電極３０９の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極３０９としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極３０９は、単層構造としてもよいし、積層構造としてもよい。また、ゲート電極３０９の膜厚は５０ｎｍ以上３００ｎｍ以下が好ましい。
また、ゲート電極３０９の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
また、ゲート絶縁膜３０７と接するゲート電極３０９の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
上記の材料および作製方法を適用することで、トランジスタ３００を作製することができる。
＜絶縁膜＞
次に、トランジスタ３００上に、絶縁膜３１１を形成することが好ましい。絶縁膜３１１はトランジスタ３００のバリア膜として機能する膜である。絶縁膜３１１としては、ゲート絶縁膜３０７よりも酸素に対する透過性の低い膜を適用することができる。また、水素、水素化合物（例えば、水）などの不純物、及び酸素の両方に対して膜を透過させない遮断効果（ブロック効果）が高い膜を適用することがより好ましい。
絶縁膜３１１としては、たとえば酸化アルミニウムを適用することができる。また、絶縁膜３１１は、ゲート絶縁膜３０７の上面と接する領域の膜厚が、５ｎｍ以上２０ｎｍ以下となるように形成することが好ましく、５ｎｍ以上１０ｎｍ以下となるように形成することがより好ましい。ゲート絶縁膜３０７の上面と接する領域の膜厚を５ｎｍ以上とすることで、十分なバリア効果を得ることができる。また、絶縁膜３１１の膜厚を大きくしすぎると、成膜時間が長くかかるうえ、加工のためのエッチング時間も長くかかり、生産性が低下してしまうが、絶縁膜３１１においてゲート絶縁膜３０７の上面と接する領域の膜厚（即ち、絶縁膜３１１において膜厚が最大となりうる領域）を２０ｎｍ以下とすることで、後の工程において容易にパターン形成を行うことができる。
＜絶縁膜＞
次に、絶縁膜３１１上に絶縁膜３１３を形成することが好ましい。絶縁膜３１３には、ゲート絶縁膜３０７と同様の材料および作製方法を適用することができる。
＜配線＞
次に、ソース電極３０５ａと電気的に接続される配線３１５ａ、およびドレイン電極３０５ｂと電気的に接続される配線３１５ｂを形成する。配線３１５ａ、配線３１５ｂには、ゲート電極３０９と同様の材料および作製方法を適用することができる。
なお図４（Ａ）ではソース電極３０５ａおよびドレイン電極３０５ｂ上に配線３１５ａ、および配線３１５ｂが設けられているが、これに限らない。たとえばソース電極３０５ａおよびドレイン電極３０５ｂの下に配線３１５ａおよび配線３１５ｂが設けられていてもよい。この場合は、ソース電極３０５ａおよびドレイン電極３０５ｂを形成する前に配線３１５ａおよび配線３１５ｂを形成する。
上記の工程を適用することでトランジスタ３００に安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。
また、図４（Ｂ）乃至（Ｄ）に示すトランジスタ３２１〜３２３を本発明の一態様の半導体装置に適用してもよい。トランジスタ３２１〜３２３は、図４（Ａ）のトランジスタ３００で説明した材料および作製方法を参酌して作製することができる。
図４（Ｂ）のトランジスタ３２１と、図４（Ａ）のトランジスタ３００の主な相違点は、図４（Ｂ）のトランジスタ３２１が絶縁膜３１７を介して酸化物半導体膜３０３と重畳する導電層３１９を有する点である。導電層３１９には、ゲート電極３０９と同様の材料および作製方法を適用することができる。
導電層３１９はバックゲート電極として機能させることができ、導電層３１９に与える電位の高さを制御することで、トランジスタ３００のしきい値電圧を制御することができる。例えばゲート電極３０９と導電層３１９とを電気的に接続することで、トランジスタ３００のオン電流を高めることができる。また、導電層３１９をソース電位またはソース電位以下の電位とすることで、トランジスタのオフ電流を低減することができる。
図４（Ｃ）のトランジスタ３２２と、図４（Ａ）のトランジスタ３００の主な相違点は、トランジスタの構成要素の積層順である。具体的には、図４（Ｃ）のトランジスタ３２２は、絶縁表面を有する基板３０１上に、ゲート電極３０９と、ゲート絶縁膜３０７を介してゲート電極３０９と重畳する酸化物半導体膜３０３と、酸化物半導体膜３０３と接続されるソース電極３０５ａおよびドレイン電極３０５ｂを有する。
また、ソース電極３０５ａと電気的に接続される配線３１５ａ、およびドレイン電極３０５ｂと電気的に接続される配線３１５ｂが設けられていてもよい。またトランジスタ３２２上に、絶縁膜３１１および絶縁膜３１３が設けられていてもよい。
図４（Ｄ）のトランジスタ３２３と、図４（Ｃ）のトランジスタ３２２の主な相違点は、図４（Ｄ）のトランジスタ３２３が絶縁膜を介して酸化物半導体膜３０３と重畳する導電層３１９を有する点である。
導電層３１９は電気的に絶縁しているフローティングの状態であってもよいし、電位が他から与えられている状態であってもよい。後者の場合、ゲート電極３０９に与えられる電位と同じ高さの電位が与えられていても良いし、導電層３１９にのみ接地電位などの固定の電位が与えられていてもよい。導電層３１９に与える電位の高さを制御することで、トランジスタ３２２のしきい値電圧を制御することができる。
（実施の形態４）
本実施の形態では、本発明の一態様に係る半導体装置に用いることのできるトランジスタおよび抵抗素子、並びにこれらの積層例について説明する。
まず図１（Ｂ）で説明したメモリセル１０１の積層例について、図５を参照して説明する。
図１（Ｂ）で説明したメモリセル１０１は、Ｒ−２Ｒラダー型のＤ−Ａコンバータ１０２、増幅トランジスタ１０４、選択トランジスタ１０５および容量素子１０６を有し、２ビットのデータを格納することができる。理解を容易にするため図５（Ａ−１）に、メモリセル１０１が有するトランジスタ１１１〜トランジスタ１１３、増幅トランジスタ１０４および抵抗素子１２１、抵抗素子１２２、抵抗素子１３１、抵抗素子１３２、抵抗素子１３３を抜粋して示す。
図５（Ａ−１）のメモリセル１０１における抵抗素子１３１、抵抗素子１３２、抵抗素子１３３の抵抗値をＲとする。抵抗素子１２１、抵抗素子１２２は抵抗素子１３１、抵抗素子１３２、抵抗素子１３３の２倍の抵抗値であるため、抵抗素子１２１、抵抗素子１２２の抵抗値は２Ｒと表せる。
ここで、図５（Ａ−１）のメモリセル１０１は、図５（Ａ−２）のようにすべて２Ｒの抵抗素子４４１〜抵抗素子４４８を組み合わせて構成することもできる。
図５（Ａ−２）に示す２Ｒの抵抗素子４４１〜抵抗素子４４８を組み合わせて構成したメモリセル１０１の積層例を、図５（Ｂ）および図５（Ｃ）を用いて説明する。図５（Ｂ）にメモリセル１０１が有する複数の層の代表として、トランジスタ１１１を有する層４０３＿１の平面図を示す。図５（Ｃ）は、図５（Ｂ）に示すＡ１−Ｂ１−Ｂ２−Ａ２を通る全ての層の断面図である。
まず、図５（Ｃ）に示すように、メモリセル１０１は最下層に増幅トランジスタ１０４を有する層４０１を設けることが好ましい。本実施の形態では、増幅トランジスタ１０４のチャネル形成領域として単結晶シリコンを適用することとする。増幅トランジスタ１０４のチャネル形成領域として単結晶シリコンを適用することで、高速な読み出しが可能となる。例えば、図５（Ｃ）に示すように、単結晶シリコン基板に複数の埋め込み絶縁層を設け、複数の埋め込み絶縁層の間の半導体領域に増幅トランジスタ１０４のチャネル形成領域、ソース領域、およびドレイン領域が設けられる。例えば、ゲート電極をマスクとして不純物元素を導入することによりソース領域及びドレイン領域を形成できる。この時、ソース領域とドレイン領域の間がチャネル形成領域となる。
また、層４０１上に、トランジスタ１１１および抵抗素子４４１〜抵抗素子４４３を有する層４０３＿１を設ける。また層４０３＿１上に、トランジスタ１１２および抵抗素子４４４〜抵抗素子４４６を有する層４０３＿２を設ける。また層４０３＿２上に、トランジスタ１１３および抵抗素子４４７、抵抗素子４４８を有する層４０５を設ける。このようにＤ−Ａコンバータを構成する複数のトランジスタを、層間膜を介して積層して形成することで、メモリセル面積の縮小が可能である。
図５（Ｃ）のメモリセル１０１では、トランジスタ１１１〜トランジスタ１１３として、図４（Ａ）で説明した酸化物半導体をチャネル形成領域に用いたトランジスタ３００を適用することとする。
また図５（Ｃ）に示すように、抵抗素子４４１〜抵抗素子４４８は、層間膜に形成されたコンタクトホールに設けられた導電性材料により形成することができる。抵抗素子４４１〜抵抗素子４４８は、エッチング法、ダマシン法等により形成することができる。抵抗素子４４１〜抵抗素子４４８に用いることのできる材料は導体から適宜選択すればよく、金属および半導体、並びにこれらの酸化物および合金を用いることができる。また導電性を有する有機物を用いてもよい。たとえばクロム、マンガン、ロジウム、ジルコニウム、スズ、ビスマス、タンタル、鉄、鉛、銅、チタン、ニッケル、タングステン、インジウム、アルミニウム、マグネシウム、亜鉛、シリコン、ゲルマニウム、アンチモン、並びにこれらの酸化物および合金等が挙げられる。また、抵抗素子４４１〜４４８の抵抗値２Ｒは、トランジスタ１１１〜トランジスタ１１３のオン抵抗ＲＴＦＴ（トランジスタが導通する際のチャネル抵抗ともいう）より十分大きいことが好ましい。たとえば数式（２）を満たすことが好ましい。ここでｎはビット数とする。
Figure 0006139187
抵抗素子４４１〜抵抗素子４４８を、層間膜に形成されたコンタクトホールに設けられた導電性材料により形成することで、抵抗素子の小面積化が可能となる。そのため１ビットあたりのメモリセル面積を縮小することができる。
また層４０３＿１または層４０３＿２と同一の構成を有する層を繰り返し積層することで、３ビット以上のデータを格納することができる。
一例として、図６を用いて３ビットのデータを格納できるメモリセル１０１の積層例を示す。
図６（Ａ−１）に、３ビットのデータを格納できるメモリセル１０１が有するトランジスタ１１１〜トランジスタ１１４、増幅トランジスタ１０４および抵抗素子１２１、抵抗素子１２２、抵抗素子１２３、抵抗素子１３１、抵抗素子１３２、抵抗素子１３３、抵抗素子１３４を抜粋して示す。
図６（Ａ−１）のメモリセル１０１における抵抗素子１３１、抵抗素子１３２、抵抗素子１３３、抵抗素子１３４の抵抗値をＲとする。抵抗素子１２１、抵抗素子１２２、抵抗素子１２３の抵抗値は抵抗素子１３１、抵抗素子１３２、抵抗素子１３３、抵抗素子１３４の２倍の抵抗値であるため、２Ｒと表せる。
ここで、図６（Ａ−１）のメモリセル１０１は、図６（Ａ−２）のようにすべて２Ｒの抵抗素子を組み合わせて構成することもできる。
図６（Ａ−２）に示す２Ｒの抵抗素子を組み合わせて構成したメモリセル１０１の積層例を、図６（Ｂ）に示す。図６（Ｂ）ではトランジスタ１１１〜トランジスタ１１４として、図４（Ｄ）で説明した酸化物半導体をチャネル形成領域に用いたトランジスタ３２３を適用することとする。
図６（Ｂ）に示すように、層４０３＿１と同一の構成を有する層４０３＿３を、層４０３＿２と層４０５の間に積層する。これにより、３ビットのデータを格納可能なメモリセル１０１とすることができる。
このような構成とすることで、層４０３＿３を形成する際に用いるフォトマスクと、層４０３＿１を形成する際に用いるフォトマスクと、を同一のフォトマスクとすることができる。すなわち、トランジスタ１１３、抵抗素子１２３、抵抗素子１３３を形成する際に、トランジスタ１１１、抵抗素子１２１、抵抗素子１３１を形成する際に用いるフォトマスクを用いることが可能である。したがって、フォトマスクに必要なコストを削減することができ、半導体装置の製造コストを低減することができる。また、層４０３＿３を形成する際のパターニング工程やエッチング工程などに用いる製造装置や装置の設定条件と、層４０３＿１を形成する際のパターニング工程やエッチング工程などに用いる製造装置や装置の設定条件と、を同一の製造装置や装置の設定条件とすることができる。したがって、製造装置の有効利用や、条件出しの簡略化ができるので、半導体装置の製造コストを低減することができる。
本実施の形態は、他の実施の形態と組み合わせて用いることができる。例えば、本実施の形態の内容を、図９乃至図１１を用いて説明したメモリセル１０１と同様にＤ−Ａコンバータを有する読み出し回路に適用してもよい。
（実施の形態５）
本実施の形態では、本発明の一態様に係る半導体装置の一つである、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（中央処理装置、又は中央演算処理装置））の構成について説明する。
図７に、本実施の形態のＣＰＵの構成を示す。図７に示すＣＰＵは、基板９００上に、ＡＬＵ９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９０５、Ｒｅｇｉｓｔｅｒ９０６、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９０７、Ｂｕｓ・Ｉ／Ｆ９０８、書き換え可能なＲＯＭ９０９、ＲＯＭ・Ｉ／Ｆ９２０と、を主に有している。なお、ＡＬＵはＡｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆはバスインターフェースであり、ＲＯＭ・Ｉ／ＦはＲＯＭインターフェースである。ＲＯＭ９０９及びＲＯＭ・Ｉ／Ｆ９２０は、別チップに設けても良い。勿論、図７に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
Ｂｕｓ・Ｉ／Ｆ９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９０５に入力される。
ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９０２は、ＡＬＵ９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９０７は、Ｒｅｇｉｓｔｅｒ９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９０６の読み出しや書き込みを行なう。
またＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９０５は、ＡＬＵ９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
本実施の形態のＣＰＵでは、Ｒｅｇｉｓｔｅｒ９０６に、上記実施の形態で示した構成を有する半導体装置が設けられている。実施の形態で示した構成を有する半導体装置は不揮発性半導体装置であるため、ＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を低減することができる。
本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の信号処理回路はＣＰＵに限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ、ＦＰＧＡ等のＬＳＩにも応用可能である。
本実施の形態は、他の実施の形態と組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図８を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
図８（Ａ）は、ノート型のパーソナルコンピュータであり、筐体５０１、筐体５０２、表示部５０３、キーボード５０４などによって構成されている。筐体５０１と筐体５０２の内部には、電子回路が設けられており、電子回路には、先の実施の形態に示す半導体装置が設けられている。そのため小型でコストが低く、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
図８（Ｂ）は、タブレット型端末５１０である。タブレット型端末５１０は、表示部５１２を有する筐体５１１と、表示部５１４を有する筐体５１３と、操作ボタン５１５を有する。また、タブレット型端末５１０を操作するスタイラス５１７などを備えている。筐体５１１と筐体５１３の内部には、電子回路が設けられており、電子回路には、先の実施の形態に示す半導体装置が設けられている。そのため小型でコストが低く、且つ消費電力が十分に低減された携帯情報端末が実現される。
図８（Ｃ）は、電子ペーパーを実装した電子書籍５２０であり、筐体５２１と筐体５２３の２つの筐体で構成されている。筐体５２１および筐体５２３には、それぞれ表示部５２５および表示部５２７が設けられている。筐体５２１と筐体５２３は、軸部５３７により接続されており、該軸部５３７を軸として開閉動作を行うことができる。また、筐体５２１は、電源５３１、操作キー５３３、スピーカー５３５などを備えている。筐体５２１、筐体５２３の少なくとも一つの内部には、メモリ回路が設けられており、メモリ回路には、先の実施の形態に示す半導体装置が設けられている。そのため小型でコストが低く、且つ消費電力が十分に低減された電子書籍が実現される。
図８（Ｄ）は、携帯電話機であり、筐体５４０と筐体５４１の２つの筐体で構成されている。さらに、筐体５４０と筐体５４１は、スライドし、図８（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体５４１は、表示パネル５４２、スピーカー５４３、マイクロフォン５４４、操作キー５４５、ポインティングデバイス５４６、カメラ用レンズ５４７、外部接続端子５４８などを備えている。また、筐体５４０は、携帯電話機の充電を行う太陽電池セル５４９、外部メモリスロット５５０などを備えている。また、アンテナは、筐体５４１に内蔵されている。筐体５４０と筐体５４１の少なくとも一つの内部には、電子回路が設けられており、電子回路には、先の実施の形態に示す半導体装置が設けられている。そのため小型でコストが低く、且つ消費電力が十分に低減された携帯電話機が実現される。
図８（Ｅ）は、デジタルカメラであり、本体５６１、表示部５６７、接眼部５６３、操作スイッチ５６４、表示部５６５、バッテリー５６６などによって構成されている。本体５６１内部には、電子回路が設けられており、電子回路には、先の実施の形態に示す半導体装置が設けられている。そのため小型でコストが低く、且つ消費電力が十分に低減されたデジタルカメラが実現される。
図８（Ｆ）は、テレビジョン装置５７０であり、筐体５７１、表示部５７３、スタンド５７５などで構成されている。テレビジョン装置５７０の操作は、筐体５７１が備えるスイッチや、リモコン操作機５８０により行うことができる。筐体５７１およびリモコン操作機５８０の内部には、電子回路が設けられており、電子回路には、先の実施の形態に示す半導体装置が搭載されている。そのため小型でコストが低く、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、小型でコストが低く、消費電力を低減した電子機器が実現される。
１０１ メモリセル
１０２ Ｄ−Ａコンバータ
１０３ ノード
１０４ 増幅トランジスタ
１０５ 選択トランジスタ
１０６ 容量素子
１１１ トランジスタ
１１２ トランジスタ
１１３ トランジスタ
１１４ トランジスタ
１２１ 抵抗素子
１２２ 抵抗素子
１２３ 抵抗素子
１３１ 抵抗素子
１３２ 抵抗素子
１３３ 抵抗素子
１３４ 抵抗素子
１４０ 読み出し回路
１４１ トランジスタ
１４２ トランジスタ
１４３ トランジスタ
１４４ トランジスタ
１４５ トランジスタ
１４６ トランジスタ
１４７ トランジスタ
１４８ トランジスタ
１４９ トランジスタ
２００ａ 比較回路
２００ｂ 逐次変換レジスタ
２００ｃ Ｄ−Ａコンバータ
２０１ メモリセルアレイ
２０２ 駆動回路
２０３ 駆動回路
２０４ 増幅トランジスタ
２０５ 選択トランジスタ
２０６ 容量素子
２１１ トランジスタ
２１２ トランジスタ
２１３ トランジスタ
２２１ 抵抗素子
２２２ 抵抗素子
２３１ 抵抗素子
２３２ 抵抗素子
２３３ 抵抗素子
２４０＿０ ＳＲ型フリップフロップ
２４０＿１ ＳＲ型フリップフロップ
２４１ トランジスタ
２４２ トランジスタ
２４３ トランジスタ
２４４ トランジスタ
２４５ トランジスタ
２４８ トランジスタ
２４９ トランジスタ
２５３ ノード
３００ トランジスタ
３０１ 基板
３０３ 酸化物半導体膜
３０５ａ ソース電極
３０５ｂ ドレイン電極
３０７ ゲート絶縁膜
３０９ ゲート電極
３１１ 絶縁膜
３１３ 絶縁膜
３１５ａ 配線
３１５ｂ 配線
３１７ 絶縁膜
３１９ 導電層
３２１ トランジスタ
３２２ トランジスタ
３２３ トランジスタ
４４１ 抵抗素子
４４３ 抵抗素子
４４４ 抵抗素子
４４６ 抵抗素子
４４７ 抵抗素子
４４８ 抵抗素子
５０１ 筐体
５０２ 筐体
５０３ 表示部
５０４ キーボード
５１０ タブレット型端末
５１１ 筐体
５１２ 表示部
５１３ 筐体
５１４ 表示部
５１５ 操作ボタン
５１７ スタイラス
５２０ 電子書籍
５２１ 筐体
５２３ 筐体
５２５ 表示部
５２７ 表示部
５３１ 電源
５３３ 操作キー
５３５ スピーカー
５３７ 軸部
５４０ 筐体
５４１ 筐体
５４２ 表示パネル
５４３ スピーカー
５４４ マイクロフォン
５４５ 操作キー
５４６ ポインティングデバイス
５４７ カメラ用レンズ
５４８ 外部接続端子
５４９ 太陽電池セル
５５０ 外部メモリスロット
５６１ 本体
５６３ 接眼部
５６４ 操作スイッチ
５６５ 表示部
５６６ バッテリー
５６７ 表示部
５７０ テレビジョン装置
５７１ 筐体
５７３ 表示部
５７５ スタンド
５８０ リモコン操作機
９００ 基板
９０１ ＡＬＵ
９０２ ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ
９０３ Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ
９０４ Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９０５ Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ
９０６ Ｒｅｇｉｓｔｅｒ
９０７ Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ
９０８ Ｂｕｓ・Ｉ／Ｆ
９０９ ＲＯＭ
９２０ ＲＯＭ・Ｉ／Ｆ

Claims (10)

  1. 複数のメモリセルを含むメモリセルアレイと、複数の書き込み選択線と、複数の書き込みデータ線と、電源線と、読み出しデータ線と、を有し、
    前記メモリセルは、Ｄ−Ａコンバータと、増幅トランジスタと、を有し、
    前記複数の書き込み選択線と、前記複数の書き込みデータ線は、前記Ｄ−Ａコンバータに電気的に接続され、
    前記増幅トランジスタは、ゲート電極は前記Ｄ−Ａコンバータに電気的に接続され、ソース電極は前記電源線に電気的に接続され、ドレイン電極は前記読み出しデータ線に電気的に接続される半導体装置。
  2. 請求項１において、
    前記Ｄ−Ａコンバータは複数の積層されたトランジスタを有する半導体装置。
  3. 請求項２において、
    前記複数の積層されたトランジスタのうち少なくとも１つは、薄膜トランジスタである半導体装置。
  4. 請求項３において、
    前記薄膜トランジスタは、酸化物半導体を用いたトランジスタである半導体装置。
  5. 複数のメモリセルを含むメモリセルアレイと、選択線と、第１の書き込み選択線と、第２の書き込み選択線と、第１の電源線と、第２の電源線と、第１の書き込みデータ線と、第２の書き込みデータ線と、読み出し選択線と、読み出しデータ線と、を有し、
    前記メモリセルは、２ビットのデータを格納可能であり、Ｄ−Ａコンバータと、増幅トランジスタと、選択トランジスタと、容量素子と、を有し、
    前記Ｄ−Ａコンバータは、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の抵抗素子と、第２の抵抗素子と、第３の抵抗素子と、第４の抵抗素子と、第５の抵抗素子とを有し、
    前記第１の抵抗素子および前記第２の抵抗素子の抵抗値は等しく、
    前記第３の抵抗素子、前記第４の抵抗素子および前記第５の抵抗素子の抵抗値は等しく、
    前記第１の抵抗素子および前記第２の抵抗素子の抵抗値は、前記第３の抵抗素子、前記第４の抵抗素子および前記第５の抵抗素子の抵抗値の２倍であり、
    前記第１のトランジスタの、ゲート電極は前記第１の書き込み選択線と電気的に接続され、ソース電極は前記第１の書き込みデータ線と電気的に接続され、ドレイン電極は前記第１の抵抗素子の一方の電極と電気的に接続され、
    前記第２のトランジスタの、ゲート電極は前記第２の書き込み選択線と電気的に接続され、ソース電極は前記第２の書き込みデータ線と電気的に接続され、ドレイン電極は前記第２の抵抗素子の一方の電極と電気的に接続され、
    前記第３のトランジスタの、ゲート電極は前記選択線と電気的に接続され、ソース電極は前記第１の電源線と電気的に接続され、ドレイン電極は前記第５の抵抗素子の一方の電極と電気的に接続され、
    前記第１の抵抗素子は、他方の電極が前記第３の抵抗素子の一方の電極、前記容量素子の一方の電極および前記増幅トランジスタのゲート電極と電気的に接続され、
    前記第２の抵抗素子は、他方の電極が前記第３の抵抗素子の他方の電極および前記第４の抵抗素子の一方の電極に電気的に接続され、
    前記第４の抵抗素子は、他方の電極が前記第５の抵抗素子の他方の電極に電気的に接続され、
    前記増幅トランジスタは、ソース電極は前記第２の電源線に電気的に接続され、ドレイン電極は前記選択トランジスタのソース電極に電気的に接続され、
    前記選択トランジスタは、ゲート電極は前記読み出し選択線に電気的に接続され、ドレイン電極は前記読み出しデータ線に電気的に接続され、
    前記容量素子の他方の電極は前記第１の電源線に電気的に接続される半導体装置。
  6. 請求項５において、
    前記第１のトランジスタ乃至前記第３のトランジスタ、増幅トランジスタおよび選択トランジスタのうち少なくとも一つは、層間膜を介して積層されて設けられ、
    前記第１の抵抗素子乃至前記第５の抵抗素子のうち少なくとも一つは、
    前記層間膜に形成されたコンタクトホールに設けられた導電材料により形成されている半導体装置。
  7. 請求項６において、
    前記第１のトランジスタ乃至前記第３のトランジスタは、酸化物半導体を用いたトランジスタである半導体装置。
  8. ｎビット（ｎは２以上の自然数）の第１のデジタルデータを第１のアナログデータに変換して格納するメモリセルと、
    前記メモリセルから前記第１のアナログデータに対応するデータを読み出してｎビットの第２のデジタルデータに変換する読み出し回路と、を有し、
    前記メモリセルは、
    前記ｎビットの第１のデジタルデータを前記第１のアナログデータに変換する第１のＲ−２Ｒラダー型Ｄ−Ａコンバータと、
    ゲート電極の電位が前記第１のアナログデータに対応する電位であり、ソース電極又はドレイン電極の電位が前記ゲート電極の電位に応じて設定される第１の増幅トランジスタと、を有し、
    前記読み出し回路は、
    前記メモリセルから読み出したデータと、第１の参照データと、を用いて第１の比較を行う比較回路と、
    前記比較回路の結果に従い、前記第２のデジタルデータを決定する、半導体装置。
  9. 請求項８において、
    前記メモリセルは、
    前記ｎビットの第１のデジタルデータのビット毎に設けられ、それぞれが１ビットのデータの書き込みを制御する複数のトランジスタを有し、
    前記複数のトランジスタのそれぞれは積層して設けられる半導体装置。
  10. 請求項９において、
    前記第１のＲ−２Ｒラダー型Ｄ−Ａコンバータは、複数の抵抗素子を有し、前記複数のトランジスタのソース又はドレインは、互いに前記複数の抵抗素子の何れかにより電気的に接続される半導体装置。
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