JP6100288B2

JP6100288B2 - フリーフライｄ級パワーアンプ

Info

Publication number: JP6100288B2
Application number: JP2014561182A
Authority: JP
Inventors: ホジュノイ; ディンレイ; ヘザーラハミ; エスハルーンバヘル
Original assignee: 日本テキサス・インスツルメンツ株式会社; テキサスインスツルメンツインコーポレイテッド
Priority date: 2012-03-09
Filing date: 2013-03-11
Publication date: 2017-03-22
Anticipated expiration: 2033-03-11
Also published as: JP2015509693A; CN104160620A; US20130234795A1; US8519791B1; WO2013134764A1

Description

本願は、概してＤ級アンプに関し、更に特定して言えば、フリーフライ(free-fly)Ｄ級パワーアンプ（ＰＡ）に関連する。

図１に移ると、振幅変調が可能な従来のＤ級ＰＡ１００の一例を見ることができる。このＰＡ１００は概して、ドライバ１０２−１〜１０２−Ｎ（これらは典型的にインバータである）、キャパシタＣＩ１〜ＣＩＮ、及びマッチングネットワーク１０４を含む。オペレーションにおいて、所定の数のキャパシタ（即ちキャパシタＣＩ１〜ＣＩＮ）がスイッチングされ、残り（即ち、キャパシタＣＩ（ｎ＋ｌ）〜ＣＩＮ）は「オフ」のままである。これにより、スイッチドキャパシタの和である実効静電容量ＣＩＥＦＦ（即ち、ＣＩＥＦＦ＝ＣＩ１＋．．．＋ＣＩＮ）及び実効供給電圧ＶＥＦＦ（即ち、ＶＥＦＦ＝ＶＤＤ×（ｎ／Ｎ））が生成される。ドライバ１０２−１〜１０２−Ｎを表し、実効静電容量ＣＩＥＦＦ及び実効供給電圧ＶＥＦＦを含むインバータ１０６を有する、機能的に同等の回路を図２で見ることができる。これにより、出力無線周波数（ＲＦ）信号ＲＦＯＵＴが、負荷ＲＬに印加されるように、入力ＲＦ信号ＲＦＩＮ（これは振幅変調され得る）から生成され得る。

しかし、この構成に関する一つの問題は、スイッチング損失が、実効静電容量ＣＩＥＦＦ及び周波数の関数であることである。これらの損失は、多くの応用例において許容できないほど著しくなり得、効率は非常に低くなり得る。特に、ＰＡ１００の効率は約５４％にしか達しない可能性がある。従って、改善されたＤ級ＰＡが求められている。

幾つかの他の従来の回路は下記文献に記載されている。
Yoo et al, "A Switched-Capacitor Power Amplifier for EER/Polar Transmitters," IEEE Intl, Solid-State Circuits Conference Digest of Technical Papers (ISSCC) 2011, Feb. 20-24, 2011, pp. 428-430 米国特許番号第６，８８２，８２９号米国特許番号第７，５０９，１０２号米国特許番号第７，７３３，１８７号米国特許番号第７，８３１，２２７号

一実施例が或る装置を提供する。この装置は、第１の入力と第１の出力と第１の寄生容量とを有する第１のドライバ、第２の入力と第２の出力と第２の寄生容量とを有する第２のドライバ、第１及び第２の出力に結合され、且つ、第２のドライバがイネーブルされるとき第１及び第２の出力を共に結合するように構成されるスイッチネットワーク、第１の出力に結合される第１の出力キャパシタ、第２の出力に結合される第２の出力キャパシタ、及び第１及び第２の出力キャパシタに結合されるマッチングネットワークを含む。第１のドライバにおいて、第１の入力は相補型の第１及び第２の無線周波数（ＲＦ）信号を受信するように構成され、第１及び第２のＲＦ信号からの連続するパルス間にフリーフライ（free-fly）インタバルの第１のセットがある。第２のドライバにおいて、第２の入力は相補型の第３及び第４のＲＦ信号を受信するように構成され、第３及び第４のＲＦ信号からの連続するパルス間にフリーフライインタバルの第２のセットがある。

スイッチネットワークは更に、第１及び第２の出力間に結合されるスイッチを含み得る。

この装置は更に、第１のドライバに結合され、且つ、第１及び第２のＲＦ信号を受け取る第１のイネーブル回路、第１のドライバに結合され、且つ、第３及び第４のＲＦ信号を受け取る第２のイネーブル回路、第１及び第２のイネーブル信号を提供するように第１及び第２のイネーブル回路に結合され、且つ、スイッチを制御するように結合されるコントローラを更に含み得る。

第１のドライバは更に、そのゲートで第１のイネーブル回路に、及びそのドレインで第１の出力キャパシタに結合されるＰＭＯＳトランジスタと、そのゲートで第１のイネーブル回路に、及びそのドレインで第１の出力キャパシタに結合されるＮＭＯＳトランジスタとを含み得る。

第１のイネーブル回路は更に、ＰＭＯＳトランジスタのゲート及びコントローラに結合される第１の論理回路と、ＮＭＯＳトランジスタのゲート及びコントローラに結合される第２の論理回路とを含み得る。

第１及び第２の論理回路は更にＡＮＤゲートを含み得る。

幾つかの実施例において、第１及び第３のＲＦ信号は実質的に同一の信号であり、第２及び第４のＲＦ信号は実質的に同一の信号である。

或る方法も提供される。この方法は、第１の出力と第１の寄生容量とを有する第１のドライバをイネーブルするように第１のイネーブル信号をアサートする工程、第２の出力と第２の寄生容量とを有する第２のドライバをイネーブルするように第２のイネーブル信号をアサートする工程、第２のドライバがイネーブルされるとき第１及び第２の出力を共に結合する工程、相補型の第１及び第２のＲＦ信号から第１のドライバにパルスを印加する工程であって、第１及び第２のＲＦ信号からの連続するパルス間にフリーフライインタバルの第１のセットがある工程、及び相補型の第３及び第４のＲＦ信号から第２のドライバにパルスを印加する工程であって、第３及び第４のＲＦ信号からの連続するパルス間にフリーフライインタバルの第２のセットがある工程を含む。

第１のイネーブル信号をアサートする工程は、第１のイネーブル信号を第１及び第２の論理回路に提供すること、第１の論理回路により第１のＲＦ信号を受け取ること、及び第２の論理回路により第２のＲＦ信号を受け取ることを更に含み得る。

第２のイネーブル信号をアサートする工程は、第２のイネーブル信号を第３及び第４の論理回路に提供すること、第３の論理回路により第３のＲＦ信号を受け取ること、及び第４の論理回路により第４のＲＦ信号を受け取ることを更に含み得る。

第１、第２、第３、及び第４の論理回路は更にＡＮＤゲートを含み得る。

幾つかの実施例において、この装置は、複数のイネーブル信号からのイネーブル信号のセットをアサートすることにより出力電力レベルを選択するように構成されるコントローラ、複数のイネーブル回路、複数のドライバ、各ドライバの出力に結合され、且つ、コントローラに結合されるスイッチネットワーク、複数の出力キャパシタ、及び各出力キャパシタに結合されるマッチングネットワークを含む。各イネーブル回路はイネーブル信号の少なくとも１つを受け取るようにコントローラに結合され、各イネーブル回路は相補型の第１及び第２のＲＦ信号を受信するように構成され、各セットに対する第１及び第２のＲＦ信号からの連続するパルス間にフリーフライインタバルがある。各ドライバは、入力と出力と寄生容量とを有し、各ドライバの入力がイネーブル回路の少なくとも１つに結合される。ドライバの出力の結合が共に、出力電力レベルを選択するようにアサートされるイネーブル信号のセットに少なくとも部分的に基づく。各出力キャパシタは、ドライバの少なくとも１つの出力に結合される。

複数のドライバはシーケンスに配置され得、スイッチネットワークは複数のスイッチを更に含む。各スイッチは、シーケンスにおける連続するドライバの出力間に結合される。

各イネーブル回路は更に、イネーブル信号の少なくとも１つを受け取るようにコントローラに結合され、且つ、第１のＲＦ信号を受け取る第１の論理回路と、イネーブル信号の少なくとも１つを受け取るようにコントローラに結合され、且つ、第２のＲＦ信号を受け取る第２の論理回路とを含み得る。

各ドライバは更に、そのゲートでその対応するイネーブル回路の第１の論理回路に結合され、そのドレインでその対応する出力キャパシタに結合されるＰＭＯＳトランジスタと、そのゲートでその対応するイネーブル回路の第２の論理ゲートに結合され、そのドレインでその対応する出力キャパシタに結合されるＮＭＯＳトランジスタとを含み得る。

第１及び第２の論理回路は更にＡＮＤゲートを含み得る。

各スイッチは送信ゲートを更に含み得る。

各スイッチは、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）スイッチ、リレー、又はＣＭＯＳスイッチを更に含み得る。

図１は、振幅変調が可能な従来のＤ級ＰＡの一例の図である。

図２は、図１のＰＡと機能的に同等な回路の図である。

図３は、本発明に従ったＰＡの一例の図である。

図４は、図３のＰＡのためのイネーブル回路及びドライバの一例の図である。

図５は、図３のスイッチングネットワークの一例の図である。

図６は、図３のＰＡと機能的に同等な回路の一例の図である。

図７は、図３のＰＡの一例のためのドレイン効率を示す図である。図８は、図３のＰＡの一例のためのドレイン効率を示す図である。図９は、図３のＰＡの一例のためのドレイン効率を示す図である。図１０は、図３のＰＡの一例のためのドレイン効率を示す図である。

図１１は、例えば、図１及び図３のＰＡの例の効率を比較する図である。

図３〜図５に移ると、一実施例に従ったＤ級ＰＡ２００の一例を見ることができる。図示するように、ＰＡ２００は概して、イネーブル回路２０２−１〜２０２−Ｒ、コントローラ２０４、ドライバ２０６−１〜２０６−Ｒ、スイッチネットワーク２０８、出力キャパシタＣＯ−１〜ＣＯ−Ｎ（これらは、例えば、各々ほぼ同じ静電容量を有し得る）、及びマッチングネットワーク１０４で構成される。ドライバ２０６−１〜２０６−Ｒは概して、トランジスタＱ１及びＱ２（これらは典型的に、それぞれＰＭＯＳ及びＮＭＯＳトランジスタである）で構成され、これらはそれぞれ寄生容量ＣＰ１及びＣＰ２を有し、これらはそれぞれ、イネーブル回路２０２−１〜２０２−Ｒの論理回路３０２及び３０４（即ち、ＡＮＤゲート又は他の機能的に等価な論理回路）を介してＲＦ入力信号ＲＦＩＮＵ及びＲＦＩＮＤを受け取る。スイッチネットワーク又はブリッジスイッチ２０８は概して、スイッチＳ−２〜Ｓ−Ｒ（これらは、例えば送信ゲートであり得、送信ゲートとして示されている）を含む。スイッチＳ−２〜Ｓ−Ｒは、各々、ドライバ２０６−１〜２０６−Ｒの連続する又は隣接する出力間に結合され、コントローラ２０４からの信号ＣＮＴＬ［２：Ｒ］により制御される。また、マッチングネットワーク１０４は、インダクタ、キャパシタ、及びレジスタを含み得る。また、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）スイッチ、リレー、又は他のＣＭＯＳスイッチが、スイッチＳ−２〜Ｓ−Ｒとして用いられてもよい。

オペレーションにおいて、ＲＦ出力信号ＲＦＯＵＴが生成され、負荷ＲＬに印加される。典型的に、ＰＡ２００は、幾つかの出力電力レベルを有し、これらは、イネーブル信号ＥＮ［１：Ｒ］を用いたドライバ２０２−１〜２０２−Ｒのアクティブ及びイナクティブを介してコントローラにより選択される。各イネーブル回路２０２−１〜２０２−Ｒは典型的に、その入力において入力ＲＦ信号ＲＦＩＮＵ及びＲＦＩＮＤを受け取り、所望の出力レベルに基づいて、対応する数のイネーブル回路２０２−１〜２０２−Ｒがアクティブにされ、ＲＦ信号ＲＦＩＮＵ及びＲＦＩＮＤを、対応するドライバ２０６−１〜２０６−Ｒに沿って通過させ得る。これらの信号ＲＦＩＮＵ及びＲＦＩＮＤは概して、ドライバ２０６−１〜２０６−Ｒ内のトランジスタＱ１及びＱ２をアクティブにすることが可能な相補型パルス幅変調された（ＰＷＭ）入力信号であるが、ＰＡ２００では、これらの信号は互いに「隣接」しておらず、これらの信号はタイミングの観点から真に相補型であることを意味する。信号ＲＦＩＮＵ及びＲＦＩＮＤの連続するパルス間に、フリーフライ又はデッドタイムインタバルがあり、トランジスタＱ１及びＱ２の連続するアクティベーション間にインタバルがあることを意味する。寄生容量ＣＰ１及びＣＰ２の一つが、そのトランジスタＱ１又はＱ２が「オン」である結果充電されるため、寄生キャパシタＣＰ１又はＣＰ２は、このフリーフライインタバルの間それが放電されるとき歪みをつくり、これが、インタバルを低減する効果を有する。この結果、非効率を自ら改善する。

フリーフライインタバルのみの利用を超えて更に効率を改善するために、ＰＡ２００の寄生容量を調整することが可能である。典型的に、これは、所望の電力レベルに従ってスイッチＳ−２〜Ｓ−Ｒをアクティブにすることにより成される。例えば、２の電力レベルでは、イネーブル回路２０２−１及び２０２−２をアクティブにするようにイネーブル信号ＥＮ［１］及びＥＮ［２］がアサートされ得、スイッチＳ−２をアクティブにする又は閉じるように制御信号ＣＮＴＬ［２］がアサートされ得る。別の例として、４の電力レベルでは、イネーブル回路２０２−１〜２０２−４をアクティブにするようにイネーブル信号ＥＮ［１］〜ＥＮ［４］がアサートされ得、スイッチＳ−２、Ｓ−３、及びＳ−４をアクティブにする又は閉じるように制御信号ＣＮＴＬ［２］〜ＣＮＴＬ［４］がアサートされ得る。スイッチネットワーク２０８におけるこれらのスイッチＳ−２〜Ｓ−Ｒが所望の電力レベルに従ってアクティブにされると、寄生容量が増大し、望ましい（即ち、理論的に最適な）電圧が作られ得る。従って、これにより、特に最大又は上限より低い電力出力レベルにおいて、ドレイン効率における著しい改善が提供される。

一例として、図６では、ＰＡ２００の機能的に等価な回路の一例がある。この回路では、トランジスタＱ３及びＱ４は、ドライバ２０６−１〜２０６−ｎを表し、これらは所望の電力レベル（「ｎ」で示す）に対応してアクティブに又はイネーブルにされる。図示するように、キャパシタＣＯ−１〜ＣＯ−ｎは互いに並列に結合され、Ｎ×ＣＯの総出力静電容量を提供する。また、ドライバ２０６−（ｎ＋ｌ）〜２０６−Ｒがイナクティブにされるため、キャパシタＣＯ−（ｎ＋ｌ）〜ＣＯ−Ｒは、マッチングネットワーク１０４と接地との間に結合される。電力レベルｎに対する総寄生容量もまた、適切なＲＦマッチングを提供するように（スイッチネットワーク２０８を介して提供されるように）ｎ^２×ＣＰである。

効率の改善を図示するため、（一例として）ＰＡ２００は、４つの出力レベルを有するように、４つのドライバ（即ち、２０６−１〜２０６−４）、４つのイネーブル回路（即ち、２０２−１〜２０２−４）、及び３つのスイッチ（即ち、Ｓ−２〜Ｓ−４）を用いると仮定され得る。この例では、最低出力レベル（即ち、レベル１）に対して、約８ｍＷの出力電力を提供するようにイネーブル回路２０２−１がアクティブにされる。レベル１に対するドライバ２０６−１のドレイン電圧は約５０％のドレイン効率の図７で見ることができる。レベル２（イネーブル回路２０２−１及び２０２−２及びスイッチＳ−２がアクティブにされる）では、出力電力は約３５ｍＷであり、ドレイン効率（これは図８で見ることができる）は約７８％である。同様に、電力レベル３及び４では、ドレイン効率は、（それぞれ）約８９ｍＷ及び約１７０ｍＷの出力電力レベルに対し約８６％及び９１％（それぞれ、及びこれらを図９及び図１０に示す）である。この効率の改善は、比較としての４レベルＰＡ１００より劇的に高く、これは図１１で見ることができる。

本発明に関連する技術に習熟した者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び他の実施例を実装し得ることが分かるであろう。

Claims

装置であって、
第１の入力と第１の出力と第１の寄生容量とを有する第１のドライバであって、前記第１の入力が相補型の第１及び第２の無線周波数（ＲＦ）信号を受信するように構成され、前記第１及び第２のＲＦ信号からの連続するパルス間にフリーフライ（free-fly）インタバルの第１のセットがある、前記第１のドライバと、
第２の入力と第２の出力と第２の寄生容量とを有する第２のドライバであって、前記第２の入力が相補型の第３及び第４のＲＦ信号を受信するように構成され、前記第３及び第４のＲＦ信号からの連続するパルス間にフリーフライインタバルの第２のセットがある、前記第２のドライバと、
前記第１及び第２の出力に結合され、前記第２のドライバがイネーブルされるときに前記第１及び第２の出力を共に結合するように構成される、スイッチネットワークと、
前記第１の出力に結合される第１の出力キャパシタと、
前記第２の出力に結合される第２の出力キャパシタと、
前記第１及び第２の出力キャパシタに結合されるマッチングネットワークと、
を含む、装置。
請求項１に記載の装置であって、
前記スイッチネットワークが前記第１及び第２の出力間に結合されるスイッチを更に含む、装置。
請求項２に記載の装置であって、
前記第１のドライバに結合され、前記第１及び第２のＲＦ信号を受け取る、第１のイネーブル回路と、
前記第１のドライバに結合され、前記第３及び第４のＲＦ信号を受け取る、第２のイネーブル回路と、
第１及び第２のイネーブル信号を提供するように前記第１及び第２のイネーブル回路に結合され、前記スイッチを制御するように結合される、コントローラと、
を更に含む、装置。
請求項３に記載の装置であって、
前記第１のドライバが、
そのゲートで前記第１のイネーブル回路に、そのドレインで前記第１の出力キャパシタに結合される、ＰＭＯＳトランジスタと、
そのゲートで前記第１のイネーブル回路に、そのドレインで前記第１の出力キャパシタに結合される、ＮＭＯＳトランジスタと、
を更に含む、装置。
請求項４に記載の装置であって、
前記第１のイネーブル回路が、
前記ＰＭＯＳトランジスタのゲートと前記コントローラとに結合される第１の論理回路と、
前記ＮＭＯＳトランジスタのゲートと前記コントローラとに結合される第２の論理回路と、
を更に含む、装置。
請求項５に記載の装置であって、
前記第１及び第２の論理回路がＡＮＤゲートを更に含む、装置。
請求項６に記載の装置であって、
前記第１及び第３のＲＦ信号が実質的に同一の信号であり、前記第２及び第４のＲＦ信号が実質的に同一の信号である、装置。
第１の出力と第１の寄生容量とを有する第１のドライバをイネーブルするように第１のイネーブル信号をアサートする工程と、
第２の出力と第２の寄生容量とを有する第２のドライバをイネーブルするように第２のイネーブル信号をアサートする工程と、
前記第２のドライバがイネーブルされるときに前記第１及び第２の出力を共に結合する工程と、
相補型の第１及び第２のＲＦ信号から前記第１のドライバにパルスを印加する工程であって、前記第１及び第２のＲＦ信号からの連続するパルス間にフリーフライインタバルの第１のセットがある、前記第１のドライバにパルスを印加する工程と、
相補型の第３及び第４のＲＦ信号から前記第２のドライバにパルスを印加する工程であって、前記第３及び第４のＲＦ信号からの連続するパルス間にフリーフライインタバルの第２のセットがある、前記第２のドライバにパルスを印加する工程と、
を含む、方法。
請求項８に記載の方法であって、
前記第１のイネーブル信号をアサートする工程が、
前記第１のイネーブル信号を第１及び第２の論理回路に提供することと、
前記第１の論理回路により前記第１のＲＦ信号を受け取ることと、
前記第２の論理回路により前記第２のＲＦ信号を受け取ることと、
を更に含む、方法。
請求項９に記載の方法であって、
前記第２のイネーブル信号をアサートする工程が、
前記第２のイネーブル信号を第３及び第４の論理回路に提供することと、
前記第３の論理回路により前記第３のＲＦ信号を受け取ることと、
前記第４の論理回路により前記第４のＲＦ信号を受け取ることと、
を更に含む、方法。
請求項１０に記載の方法であって、
前記第１、第２、第３及び第４の論理回路がＡＮＤゲートを更に含む、方法。
請求項１１に記載の方法であって、
前記第１及び第３のＲＦ信号が実質的に同一の信号であり、前記第２及び第４のＲＦ信号が実質的に同一の信号である、方法。
複数のイネーブル信号からの１つのセットのイネーブル信号をアサートすることにより出力パワーレベルを選択するように構成されるコントローラと、
複数のイネーブル回路であって、各イネーブル回路が少なくとも１つの前記イネーブル信号を受信するように前記コントローラに結合され、各イネーブル回路が相補型の第１及び第２のＲＦ信号を受信するように構成され、各セットに対して前記第１及び第２のＲＦ信号からの連続するパルスの間にフリーフライインターバルが存在する、前記複数のイネーブル回路と、
複数のドライバであって、各ドライバが入力と出力と寄生キャパシタンスとを有し、各ドライバの前記入力が少なくとも１つの前記イネーブル回路に結合される、前記複数のドライバと、
各ドラバイの前記出力に結合され、前記コントローラに結合される、スイッチネットワークであって、前記ドライバの出力を共に結合することが、前記出力パワーレベルを選択するためにアサートされる前記１つのセットのイネーブル信号の少なくとも一部に基づく、前記スイッチネットワークと、
複数の出力キャパシタであって、各出力キャパシタが少なくとも１つの前記ドライバの前記出力に結合される、前記複数の出力キャパシタと、
各出力キャパシタに結合されるマッチングネットワークと、
を含む、装置。
請求項１３に記載の装置であって、
前記複数のドライバがシーケンスに配置され、前記スイッチネットワークが複数のスイッチを更に含み、各スイッチが前記シーケンス内の連続するドライバの出力の間に結合される、装置。
請求項１４に記載の装置であって、
各イネーブル回路が、
少なくとも１つの前記イネーブル信号を受信するように前記コントローラに結合され、前記第１のＲＦ信号を受信する、第１の論理回路と、
少なくとも１つの前記イネーブル信号を受信するように前記コントローラに結合され、前記第２のＲＦ信号を受信する、第２の論理回路と、
を更に含む、装置。
請求項１５に記載の装置であって、
その対応するイネーブル回路の前記第１の論理回路にそのゲートで結合され、その対応する出力キャパシタにそのドレインで結合される、ＰＭＯＳトランジスタと、
その対応するイネーブル回路の前記第２の論理回路にそのゲートで結合され、その対応する出力キャパシタにそのドレインで結合される、ＮＭＯＳトランジスタと、
を更に含む、装置。
請求項１６に記載の装置であって、
前記第１及び第２の論理回路がＡＮＤゲートを更に含む、装置。
請求項１７に記載の装置であって、
各スイッチがトランスミッションゲートを更に含む、装置。
請求項１７に記載の装置であって、
各スイッチが、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）スイッチ、リレー又はＣＭＯＳスイッチを更に含む、装置。