JP6087652B2 - 記憶回路 - Google Patents

記憶回路 Download PDF

Info

Publication number
JP6087652B2
JP6087652B2 JP2013025228A JP2013025228A JP6087652B2 JP 6087652 B2 JP6087652 B2 JP 6087652B2 JP 2013025228 A JP2013025228 A JP 2013025228A JP 2013025228 A JP2013025228 A JP 2013025228A JP 6087652 B2 JP6087652 B2 JP 6087652B2
Authority
JP
Japan
Prior art keywords
transistor
layer
power supply
potential
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013025228A
Other languages
English (en)
Other versions
JP2013191266A (ja
JP2013191266A5 (ja
Inventor
小山　潤
潤 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2013025228A priority Critical patent/JP6087652B2/ja
Publication of JP2013191266A publication Critical patent/JP2013191266A/ja
Publication of JP2013191266A5 publication Critical patent/JP2013191266A5/ja
Application granted granted Critical
Publication of JP6087652B2 publication Critical patent/JP6087652B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Description

本発明は、記憶回路に関する。また、本発明は、上記記憶回路を有するキャッシュメモリを含む半導体装置に関する。
近年、中央演算処理装置（ＣＰＵともいう）などを有する半導体装置において、動作の高速化に関する技術開発が活発に行われている。
例えば、キャッシュメモリを用いて記憶容量を大きくしつつ、ＣＰＵの処理速度の低下を抑制する技術が知られている。
キャッシュメモリは、メインメモリのデータを一時的に記憶する機能を有するメモリである。ＣＰＵの演算は、メインメモリの応答よりも速い。このため、キャッシュメモリを用いてキャッシュ部を構成することにより、ＣＰＵが演算待ちの状態にならず、処理速度の低下を抑制できる。また、近年では、１次キャッシュ、２次キャッシュ、さらには３次キャッシュと、記憶データの使う頻度に応じてキャッシュメモリを用いたキャッシュ部を複数の階層にしてＣＰＵの処理速度の低下をさらに抑制する技術も知られている。
上記キャッシュメモリは、例えばスタティックランダムアクセスメモリ（ＳＲＡＭともいう）などの記憶回路を用いて構成される（例えば特許文献１）。
また、その他の動作の高速化に関する技術開発として、ＣＰＵの動作速度及び集積度を向上させるためにトランジスタなどの半導体素子の微細化が行われており、例えばゲート長が３０ｎｍである半導体素子を有する半導体装置が製造されている。
しかし、ＣＰＵを微細化することによって、トランジスタのリーク電流が増加し、消費電力が増加している。従来は、ＣＰＵの消費電力のほとんどは演算時の動作電力であったが、近年は、微細化によって上記消費電力の１割以上をトランジスタのリーク電流が占めるようになった。
そのため、電源供給制御スイッチであるパワーゲートを用いて、使用していない回路に対する電源電圧の供給を停止し、消費電力を下げる方法が検討されており、キャッシュメモリもその例外ではない。
特開２００２−２６９９８７号公報
しかしながら、キャッシュメモリを構成するＳＲＡＭは揮発性メモリであるため、電源電圧の供給が停止すると記憶データが消失してしまう。上記問題を解消するためには、電源電圧の供給を停止した場合であってもＳＲＡＭに記憶されたデータが消えないようにする必要がある。
上記問題を解消する方法の一つとして、ＳＲＡＭに不揮発性記憶素子を適用することが検討されている。キャッシュメモリは本来の目的から、高速性が要求されるため、不揮発性メモリとしてフラッシュメモリは使用できない。そのため、不揮発性記憶素子としては、例えば磁気抵抗メモリ（ＭＲＡＭともいう）が検討されている。
しかしながら、従来の不揮発性記憶素子を用いたＳＲＡＭは、特性が十分ではなく、実用化されていない。
例えば、ＭＲＡＭは、高速ではあるが書き込み時の電力が大きいという問題があり、電源電圧の供給の停止期間が短い場合、かえって消費電力が増えてしまうというジレンマがある。なお、ＭＲＡＭの１セルあたりの書き込み電流は５０〜５００μＡであるといわれている。
本発明の一態様では、電源電圧の供給を停止した場合であっても、データの保持を可能にすることを課題の一つとする。また、本発明の一態様では、消費電力を低減することを課題の一つとする。
本発明の一態様では、第１及び第２のインバータにより第１及び第２の記憶データを記憶する記憶回路に、オフ電流の低いトランジスタを用いた記憶部を設けることにより、電源電圧の供給を停止する場合に該記憶部に第１及び第２の記憶データを書き込んでおき、電源電圧の供給を停止した場合であっても、第１及び第２の記憶データの保持を可能にする。
また、本発明の一態様では、第１のインバータの入力端子と第２のインバータとの出力端子の導通を制御するトランジスタと、第１のインバータの出力端子と第２のインバータの入力端子との導通を制御するトランジスタを設ける。これにより、電源電圧の供給を停止する前に記憶したデータを電源電圧の供給を再開した後に読み出す際に、第１及び第２のインバータにより該データが消失することを防止する。
本発明の一態様では、ＣＰＵを設け、さらに上記記憶回路をキャッシュメモリに用いて半導体装置を構成する。これにより、非動作期間に電源電圧の供給を停止して消費電力の低減を図る。
本発明の一態様は、オン状態又はオフ状態になることにより、第１の記憶データの書き換え及び読み出しを制御する第１のトランジスタと、オン状態又はオフ状態になることにより、第２の記憶データの書き換え及び読み出しを制御する第２のトランジスタと、入力端子の電位が第１の記憶データとなる第１のインバータと、入力端子の電位が第２の記憶データとなる第２のインバータと、オン状態又はオフ状態になることにより、第２のインバータの出力端子と第１のインバータの入力端子との導通を制御する第３のトランジスタと、オン状態又はオフ状態になることにより、第１のインバータの出力端子と第２のインバータの入力端子との導通を制御する第４のトランジスタと、第１の保持データとして第１の記憶データが書き込まれる第１の容量素子と、オン状態又はオフ状態になることにより、第１の保持データの書き換え及び読み出しを制御する第５のトランジスタと、第２の保持データとして第２の記憶データが書き込まれる第２の容量素子と、オン状態又はオフ状態になることにより、第２の保持データの書き換え及び読み出しを制御する第６のトランジスタと、を有し、第５及び第６のトランジスタにおいて、チャネル幅１μｍあたりのオフ電流が１００ｚＡ以下である記憶回路である。
また、本発明の一態様は、上記記憶回路を有するキャッシュメモリと、入力信号に従い演算処理を行う機能を有し、演算処理の際に、キャッシュメモリに対してデータの読み出しを行うＣＰＵと、ＣＰＵに対する電源電圧の供給を制御する第１の電源供給制御スイッチと、キャッシュメモリに対する電源電圧の供給を制御する第２の電源供給制御スイッチと、入力信号、及びＣＰＵから入力される命令信号に従って第１及び第２の電源供給制御スイッチのそれぞれを個別に制御する機能を少なくとも有するコントローラと、を備える半導体装置である。
本発明の一態様では、オフ電流の低いトランジスタを用いた記憶回路により、電源電圧の供給を停止した場合であってもデータを保持できる。また、本発明の一態様により、書き込み又は読み出し動作を行わない期間に記憶回路に対する電源電圧の供給を停止できるため、消費電力を低減できる。
記憶回路の例を説明するための図。 記憶回路の例を説明するための図。 記憶回路の駆動方法例を説明するためのタイミングチャート。 トランジスタの例を説明するための断面模式図。 トランジスタのＩｄ−Ｖｇ特性を示す図。 記憶回路の構造例を説明するための断面模式図。 半導体装置の例を説明するための図。 半導体装置の例を説明するための図。 電源供給制御スイッチの構成例を説明するための図。 コントローラの構成例を説明するための図。 電子機器の例を説明するための図。
本発明に係る実施の形態の例について説明する。なお、本発明の趣旨及び範囲から逸脱することなく実施の形態の内容を変更することは、当業者であれば容易である。よって、例えば本発明は、下記実施の形態の記載内容に限定されない。
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに適宜置き換えることができる。
また、構成要素の混同を避けるために第１、第２などの序数を付しているが、各構成要素の数は、序数に限定されない。
（実施の形態１）
本実施の形態では、電源電圧の供給を停止してもデータの保持が可能な記憶回路の例について説明する。
本実施の形態に係る記憶回路の構成例について、図１を参照して説明する。
図１（Ａ）に示す記憶回路は、トランジスタ１１１乃至１１６と、トランジスタ１１７及び１１８を備えるインバータ１３１と、トランジスタ１１９及び１２０を備えるインバータ１３２と、容量素子１５１及び１５２と、を有する。
トランジスタ１１１のソース及びドレインの一方は、データ信号線ＤＬ１に電気的に接続される。また、トランジスタ１１１のゲートは、ワード線ＷＲＬに電気的に接続される。
トランジスタ１１１は、オン状態又はオフ状態になることにより、記憶データＤ１の書き換え及び読み出しを制御する機能を有する。
トランジスタ１１２のソース及びドレインの一方は、データ信号線ＤＬ２に電気的に接続される。また、トランジスタ１１２のゲートは、ワード線ＷＲＬに電気的に接続される。
トランジスタ１１２は、オン状態又はオフ状態になることにより、記憶データＤ２の書き換え及び読み出しを制御する機能を有する。
インバータ１３１の入力端子は、トランジスタ１１１のソース及びドレインの他方に電気的に接続される。
このとき、インバータ１３１の入力端子の電位は、記憶データＤ１となる。
インバータ１３１は、トランジスタ１１７及び１１８により構成される。トランジスタ１１７は、Ｐチャネル型トランジスタであり、トランジスタ１１８は、Ｎチャネル型トランジスタである。このとき、トランジスタ１１７のソース及びドレインの一方は、電位供給線ＰＳＬ１に電気的に接続され、トランジスタ１１８のソース及びドレインの一方は、電位供給線ＰＳＬ２に電気的に接続される。電源電圧供給時には、電位供給線ＰＳＬ１及びＰＳＬ２を介して電源電圧ＰＷＲが供給される。
インバータ１３２は、トランジスタ１１９及び１２０により構成される。トランジスタ１１９は、Ｐチャネル型トランジスタであり、トランジスタ１２０は、Ｎチャネル型トランジスタである。このとき、トランジスタ１１９のソース及びドレインの一方は、電位供給線ＰＳＬ１に電気的に接続され、トランジスタ１２０のソース及びドレインの一方は、電位供給線ＰＳＬ２に電気的に接続される。
なお、トランジスタ１１７及び１１８の極性、又はトランジスタ１１９及び１２０の極性を逆にしてもよい。このとき、電位供給線ＰＳＬ１及びＰＳＬ２のそれぞれに供給される電位も逆になる。
インバータ１３２の入力端子は、トランジスタ１１２のソース及びドレインの他方に電気的に接続される。
このとき、インバータ１３２の入力端子の電位は、記憶データＤ２となる。
トランジスタ１１３のソース及びドレインの一方は、インバータ１３１の入力端子に電気的に接続され、他方はインバータ１３２の出力端子に電気的に接続される。また、トランジスタ１１３のゲートは、制御信号線ＣＴＬ１に電気的に接続される。制御信号線ＣＴＬ１には、制御信号Ａが入力される。
トランジスタ１１３は、インバータ１３２の出力端子とインバータ１３１の入力端子との導通を制御する機能を有する。
トランジスタ１１４のソース及びドレインの一方は、インバータ１３２の入力端子に電気的に接続され、他方はインバータ１３１の出力端子に電気的に接続される。また、トランジスタ１１４のゲートは、制御信号線ＣＴＬ１に電気的に接続される。
トランジスタ１１４は、オン状態又はオフ状態になることにより、インバータ１３１の出力端子とインバータ１３２の入力端子との導通を制御する機能を有する。
容量素子１５１の一対の電極の一方は、電位供給線ＰＳＬ２に電気的に接続される。
容量素子１５１には、保持データＨＬＤ１として記憶データＤ１が書き込まれる。
容量素子１５２の一対の電極の一方は、電位供給線ＰＳＬ２に電気的に接続される。
容量素子１５２には、保持データＨＬＤ２として記憶データＤ２が書き込まれる。
容量素子１５１及び１５２は、データを保持する保持容量としての機能を有する。なお、例えばトランジスタのゲート容量や、複数の配線間の寄生容量などを用いて容量素子１５１及び１５２を構成してもよい。
トランジスタ１１５のソース及びドレインの一方は、インバータ１３１の入力端子に電気的に接続され、他方は容量素子１５１の一対の電極の他方に電気的に接続される。また、トランジスタ１１５のゲートは、制御信号線ＣＴＬ２に電気的に接続される。制御信号線ＣＴＬ２には、制御信号Ｂが入力される。
トランジスタ１１５は、オン状態又はオフ状態になることにより、保持データＨＬＤ１の書き換え及び読み出しを制御する機能を有する。
トランジスタ１１６のソース及びドレインの一方は、インバータ１３２の入力端子に電気的に接続され、他方は容量素子１５２の一対の電極の他方に電気的に接続される。また、トランジスタ１１６のゲートは、制御信号線ＣＴＬ２に電気的に接続される。
トランジスタ１１６は、オン状態又はオフ状態になることにより、保持データＨＬＤ２の書き換え及び読み出しを制御する機能を有する。
トランジスタ１１５及び１１６としては、例えばオフ電流が低いトランジスタを適用できる。
このとき、上記オフ電流の低いトランジスタのオフ電流は、チャネル幅１μｍあたり１×１０−１９Ａ（１００ｚＡ）以下であることが好ましい。
上記オフ電流の低いトランジスタとしては、例えばシリコンよりもバンドギャップの広い酸化物半導体材料を含むチャネル形成領域を有し、該チャネル形成領域が実質的にｉ型であるトランジスタを適用できる。上記酸化物半導体を含むトランジスタは、例えば水素又は水などの不純物を可能な限り除去し、酸素を供給して酸素欠損を可能な限り減らすことにより作製できる。
上記酸化物半導体を含むトランジスタは、バンドギャップが広いため熱励起によるリーク電流が低い。さらに、半導体層中のキャリアが極めて少ない。よって、オフ電流を低くできる。例えば、酸化物半導体層のキャリア密度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にし、チャネル幅１μｍあたりのトランジスタのオフ電流を１×１０−１９Ａ（１００ｚＡ）以下、より好ましくは１×１０−２２Ａ（１００ｙＡ）以下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、トランジスタのオフ電流の下限値は、約１×１０−３０Ａ／μｍであると見積もられる。
トランジスタ１１５及び１１６に上記オフ電流の低いトランジスタを用いることにより、電源電圧の供給が停止した場合であっても容量素子１５１及び１５２にデータを保持できる。
さらに、図１（Ａ）に示す記憶回路の書き込み電流は低いことが好ましい。
例えば、図１（Ａ）に示す記憶回路の書き込み電流を、１０μＡ以下、好ましくは１μＡ以下にすることもできる。算出例について以下に説明する。
例えば、線形領域におけるトランジスタのオン抵抗は、下記式（１）により求めることができる。
上記式（１）において、Ｒｄはトランジスタのオン抵抗であり、Ｉｄはトランジスタのソースとドレインの間に流れる電流（ドレイン電流ともいう）であり、Ｖｄはトランジスタのソースとドレインの間の電圧（ドレイン電圧ともいう）であり、Ｌはトランジスタのチャネル長であり、Ｗはトランジスタのチャネル幅であり、μはトランジスタの移動度であり、Ｃｏｘはトランジスタのゲート容量であり、Ｖｇはトランジスタのゲートとソースの間の電圧（ゲート電圧ともいう）であり、Ｖｔｈはトランジスタの閾値電圧である。
このとき、記憶回路の仕様例に従って、例えばトランジスタ１１１、１１２、１１５、及び１１６のそれぞれにおいて、移動度μが１０ｃｍ２／Ｖｓであり、ゲート容量Ｃｏｘが１．８２×１０−３Ｆ／ｍ２であり、閾値電圧Ｖｔｈが０．５Ｖであり、チャネル長Ｌが１μｍであり、チャネル幅Ｗが１μｍであり、ワード線ＷＲＬ、制御信号線ＣＴＬ１の電位が３．３Ｖであり、データ信号線ＤＬ１又はＤＬ２の電位が１．８Ｖであるとする。このときのソースとドレインの間の抵抗値Ｒｄは約３００ｋΩとなる。さらに、データ信号線ＤＬ１又はＤＬ２の電位が１．８Ｖであるため、データ信号線ＤＬ１又はＤＬ２に対応する書き込み電流の平均値は、１．８Ｖ／（３００ｋΩ×２）＝３μＡとなる。また、容量素子１５１及び１５２の容量値は、１ｆＦ程度であればよく、このときの容量素子１５１又は１５２が定常状態になるまでの時間は、（１．８×１×１０−１５）／３×１０−６＝０．６ｎｓｅｃである。よって、容量素子１５１又は１５２が定常状態になるまでに必要な書き込み電流は、上記平均値よりもさらに低く、例えば１μＡ以下にすることもできる。
上記に一例として示すように、本実施の形態の記憶回路では、書き込み電流を低くできるため、記憶回路の消費電力を低減できる。
また、トランジスタ１１１乃至１１４、トランジスタ１１７乃至１２０としては、例えばチャネルが形成され、シリコンを含有する半導体層を含むトランジスタを適用できる。また、これに限定されず、例えばトランジスタ１１１乃至１１４として、上記トランジスタ１１５及び１１６に適用可能なトランジスタを適用してもよい。
以上が図１（Ａ）に示す記憶回路の構成例の説明である。
次に、本実施の形態に係る記憶回路の駆動方法例として、図１（Ａ）に示す記憶回路の駆動方法例について、図１（Ｂ）のタイミングチャートを参照して説明する。なお、トランジスタ１１１乃至１１４はＮチャネル型トランジスタとする。また、ハイレベルの信号の電位を電位ＶＨとし、ローレベルの信号の電位を電位ＶＬとする。また、電位供給線ＰＳＬ１の電位を電位ＶＨとし、電位供給線ＰＳＬ２の電位を電位ＶＬとする。また、図１（Ｂ）の二重波線は、省略記号である。
図１（Ａ）に示す記憶回路の駆動方法例では、書き換え期間（Ｗｒｉｔｉｎｇ）において、電源電圧ＰＷＲを供給し、また、データ信号線ＤＬ１及びＤＬ２の電位を設定する。このとき、データ信号線ＤＬ１及びＤＬ２の一方の電位は電位ＶＨであり、他方の電位は電位ＶＬである。また、電位ＶＨ及びＶＬの一方を、データ「１」とし、他方をデータ「０」とする。
さらに、ワード信号線ＷＲＬの電位を電位ＶＨにしてトランジスタ１１１及び１１２をオン状態にする。また、制御信号線ＣＴＬ１の電位を電位ＶＨにしてトランジスタ１１３及び１１４をオン状態にする。また、制御信号線ＣＴＬ２の電位を電位ＶＬにしてトランジスタ１１５及び１１６をオフ状態にする。
このとき、記憶データＤ１としてデータ信号線ＤＬ１の電位が書き込まれ、記憶データＤ２としてデータ信号線ＤＬ２の電位が書き込まれる。
その後、ワード信号線ＷＲＬの電位を電位ＶＬにしてトランジスタ１１１及び１１２をオフ状態にする。これにより、記憶データＤ１及びＤ２が保持される。
また、電源停止移行期間（ＰＷＲ ＯＮ→ＯＦＦ）では、電源電圧ＰＷＲを供給したまま、ワード信号線ＷＲＬの電位を電位ＶＬにしてトランジスタ１１１及び１１２をオフ状態にする。また、制御信号線ＣＴＬ１の電位を電位ＶＨにしてトランジスタ１１３及び１１４をオン状態にしたまま、制御信号線ＣＴＬ２の電位を電位ＶＨにしてトランジスタ１１５及び１１６をオン状態にする。
このとき、容量素子１５１には、保持データＨＬＤ１として記憶データＤ１が書き込まれる。また、容量素子１５２には、保持データＨＬＤ２として記憶データＤ２が書き込まれる。
さらに、制御信号線ＣＴＬ２の電位を電位ＶＬにしてトランジスタ１１５及び１１６をオフ状態にすることにより、保持データＨＬＤ１及びＨＬＤ２が保持される。
その後、制御信号線ＣＴＬ１の電位を電位ＶＬにしてトランジスタ１１３及び１１４をオフ状態にし、また、記憶回路に対する電源電圧ＰＷＲの供給を停止する。例えば、パワーゲートと呼ばれる電源供給制御スイッチを用いて電位供給線ＰＳＬ１及びＰＳＬ２の少なくとも一方を介した電位の供給を停止することにより、記憶回路に対する電源電圧ＰＷＲの供給を停止できる。
電源停止期間（ＰＷＲ ＯＦＦ）では、記憶回路に対する電源電圧ＰＷＲの供給が停止していても容量素子１５１の保持データＨＬＤ１及び容量素子１５２の保持データＨＬＤ２が引き続き保持される。
電源供給再開移行期間（ＰＷＲ ＯＦＦ→ＯＮ）では、記憶回路に対する電源電圧ＰＷＲの供給を再開した後に、ワード信号線ＷＲＬ及び制御信号線ＣＴＬ１の電位を電位ＶＬにしてトランジスタ１１１乃至１１４をオフ状態にしたまま、制御信号線ＣＴＬ２の電位を電位ＶＨにしてトランジスタ１１５及び１１６をオン状態にする。
このとき、容量素子１５１の保持データＨＬＤ１が記憶データＤ１として読み出され、容量素子１５２の保持データＨＬＤ２が記憶データＤ２として読み出される。
なお、このとき、トランジスタ１１３及び１１４をオフ状態にすることにより、記憶回路に対する電源電圧の供給を再開した直後にインバータ１３１及び１３２の出力端子の電位が不定値になった場合であっても保持データＨＬＤ１及びＨＬＤ２を消失させずに読み出すことができる。
このように、電源電圧の供給を再開するときにトランジスタ１１３及び１１４の導通を制御することにより、保持データＨＬＤ１及びＨＬＤ２の消失を防止できる。
その後、ワード信号線ＷＲＬの電位を電位ＶＬにしてトランジスタ１１１及び１１２をオフ状態にし、制御信号線ＣＴＬ１の電位を電位ＶＨにしてトランジスタ１１３及び１１４をオン状態にし、制御信号線ＣＴＬ２の電位を電位ＶＬにしてトランジスタ１１５及び１１６をオフ状態にすることにより、インバータ１３１及び１３２により記憶データＤ１及びＤ２が再び保持される。
また、読み出し期間（Ｒｅａｄｉｎｇ）では、ワード信号線ＷＲＬの電位を電位ＶＨにしてトランジスタ１１１及び１１２をオン状態にする。また、制御信号線ＣＴＬ１の電位を電位ＶＨにしてトランジスタ１１３及び１１４をオン状態にする。また、制御信号線ＣＴＬ２の電位を電位ＶＬにしてトランジスタ１１５及び１１６をオフ状態にする。
このとき、記憶データＤ１の電位に応じてデータ信号線ＤＬ１の電位が設定され、記憶データＤ２の電位に応じてデータ信号線ＤＬ２の電位が設定される。よって、記憶回路に記憶された記憶データＤ１及びＤ２が読み出される。
なお、書き換え期間と電源停止移行期間の間に読み出し期間を設けてもよい。
以上が図１（Ａ）に示す記憶回路の駆動方法例の説明である。
なお、本実施の形態に係る記憶回路は、図１（Ａ）に示す構成に限定されない。
例えば、図２（Ａ）に示す記憶回路は、図１（Ａ）に示す記憶回路のトランジスタ１１３のゲートが制御信号線ＣＴＬ１の代わりに制御信号線ＣＴＬ１ａに電気的に接続され、トランジスタ１１４のゲートが制御信号線ＣＴＬ１の代わりに制御信号線ＣＴＬ１ｂに電気的に接続される構成である。
このとき、トランジスタ１１３のゲートには、第１の制御信号Ａが入力され、トランジスタ１１４のゲートには、第２の制御信号Ａが入力される。
また、これに限定されず、図２（Ｂ）に示すように、トランジスタ１１３のゲートが制御信号線ＣＴＬ１ｂに電気的に接続され、トランジスタ１１４のゲートが制御信号線ＣＴＬ１ａに電気的に接続される構成にしてもよい。このとき、トランジスタ１１３のゲートには、第２の制御信号Ａが入力され、トランジスタ１１４のゲートには、第１の制御信号Ａが入力される。
さらに、図２（Ａ）及び図２（Ｂ）に示す記憶回路の駆動方法例では、図１（Ａ）に示す記憶回路の駆動方法例と比較して、電源供給再開移行期間の動作が異なる。ここでは、一例として図２（Ａ）に示す記憶回路の駆動方法例について図３のタイミングチャートを参照して説明する。
電源供給再開移行期間では、制御信号線ＣＴＬ１ｂの電位が電位ＶＬのときに、制御信号線ＣＴＬ１ａの電位を電位ＶＨにしてトランジスタ１１３をオン状態にする。その後、制御信号線ＣＴＬ１ｂの電位を電位ＶＨにしてトランジスタ１１４をオン状態にする。
トランジスタ１１３をオン状態にするタイミングとトランジスタ１１４をオン状態にするタイミングをずらすことにより、電源電圧の供給を再開したときにインバータ１３１及び１３２の出力端子の電位をより安定に設定できる。
以上が本実施の形態に係る記憶回路の例の説明である。
図１乃至図３を参照して説明したように、本実施の形態に係る記憶回路の一例では、オフ電流の低いトランジスタを用いた記憶部を設けて記憶回路を構成する。
これにより、記憶回路に対する電源電圧の供給を停止した場合であってもデータを保持できる。よって、記憶回路に対する書き込み動作又は読み出し動作を行わないときに記憶回路に対する電源電圧の供給を停止して消費電力を低減できる。
また、本実施の形態に係る記憶回路の一例では、第１のインバータ（例えばインバータ１３１）の入力端子と第２のインバータ（例えばインバータ１３２）の出力端子との導通を制御するトランジスタ（例えばトランジスタ１１３）と第２のインバータの入力端子と第１のインバータの出力端子との導通を制御するトランジスタ（例えばトランジスタ１１４）を用いて記憶回路を構成する。
これにより、電源電圧の供給を再開した後に第１の記憶データ（例えば記憶データＤ１）として第１の容量素子（例えば容量素子１５１）の第１の保持データ（例えば保持データＨＬＤ１）を読み出し、第２の記憶データ（例えば記憶データＤ２）として第２の容量素子（例えば容量素子１５２）の第２の保持データ（例えば保持データＨＬＤ２）を読み出す際に、インバータ１３１及び１３２により第１及び第２の保持データが消失してしまうのを防止できる。
（実施の形態２）
本実施の形態では、実施の形態１に係る記憶回路の構造例について説明する。
まず、記憶回路に適用可能なトランジスタの構造の一例について、図４の断面模式図を参照して説明する。なお、図４に示す各構成要素は、実際の寸法と異なる場合がある。
図４（Ａ）に示すトランジスタは、半導体層７１１と、絶縁層７１４と、導電層７１５と、絶縁層７１６ａ及び７１６ｂと、絶縁層７１７と、導電層７１８ａ及び７１８ｂと、絶縁層７１９と、を含む。
半導体層７１１は、絶縁層７０１を介して被素子形成層７００の上に設けられる。なお、必ずしも絶縁層７０１の上に半導体層７１１を設けなくてもよく、被素子形成層７００上に半導体層７１１を直接設けてもよい。
半導体層７１１は、互いに離間して、ドーパントが添加された領域７１２ａ及び７１２ｂを有し、領域７１２ａ及び７１２ｂの間にチャネル形成領域７１３を有する。
絶縁層７１４は、半導体層７１１の一部の上に設けられる。
導電層７１５は、絶縁層７１４を介して半導体層７１１に重畳して設けられる。
絶縁層７１６ａは、導電層７１５の一対の側面の一方に接して設けられ、絶縁層７１６ｂは、該一対の側面の他方に接して設けられる。
絶縁層７１７は、導電層７１５の上に設けられる。なお、図４（Ｂ）に示すように、絶縁層７１７を設けなくてもよい。
導電層７１８ａは、領域７１２ａに接して設けられ、導電層７１８ｂは、領域７１２ｂに接して設けられる。また、導電層７１８ａは、絶縁層７１６ａの側面に接し、導電層７１８ｂは、絶縁層７１６ｂの側面に接する。
絶縁層７１９は、導電層７１８ａ及び７１８ｂの上に設けられる。
導電層７１８ａ及び７１８ｂ、並びに絶縁層７１９は、例えば導電膜及び絶縁層の積層に対して平坦化処理（例えばＣＭＰ処理）を行うことにより形成される。
また、図４（Ｃ）に示すトランジスタは、導電層７５１と、絶縁層７５２と、絶縁層７５３と、半導体層７５４と、導電層７５５ａ及び７５５ｂと、導電層７５６ａ及び７５６ｂと、絶縁層７５７と、を有する。
導電層７５１は、被素子形成層７５０の上に設けられる。
絶縁層７５２は、被素子形成層７５０の上に設けられる。絶縁層７５２及び導電層７５１の表面は平坦であることが好ましい。
導電層７５１及び絶縁層７５２は、例えば導電膜及び絶縁層の積層に対して平坦化処理（例えばＣＭＰ処理）を行うことにより形成される。
絶縁層７５３は、導電層７５１及び絶縁層７５２の上に設けられる。
半導体層７５４は、絶縁層７５３を介して導電層７５１に重畳して設けられる。
導電層７５５ａ及び７５５ｂは、互いに離間し、半導体層７５４に電気的に接続される。このとき、導電層７５５ａと導電層７５５ｂの間隔は、トランジスタのチャネル長に相当し、例えば５０ｎｍ未満であることが好ましい。例えば、電子ビームで露光して形成したレジストマスクを用いて、導電膜の一部をエッチングすることにより、導電層７５５ａと７５５ｂの間隔を５０ｎｍ未満にできる。また、例えば、導電層７５５ａと導電層７５５ｂの間隔は、導電層７５６ａと導電層７５６ｂの間隔よりも短いことが好ましい。
導電層７５６ａは、導電層７５５ａの一部の上に接して設けられており、導電層７５６ｂは、導電層７５５ｂの一部の上に接して設けられる。また、導電層７５６ａ及び７５６ｂの電気抵抗値は、導電層７５５ａ及び７５５ｂの電気抵抗値よりも低いことが好ましい。
絶縁層７５７は、半導体層７５４の上を覆うように設けられる。
さらに、各構成要素について以下に説明する。各構成要素は、必ずしも単層に限定されず、積層であってもよい。
絶縁層７０１は、下地層である。絶縁層７０１としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を適用できる。
絶縁層７５２は、絶縁層７０１と同様の材料を含む層を適用できる。
半導体層７１１及び７５４は、トランジスタのチャネルが形成される層（チャネル形成層ともいう）としての機能を有する。
半導体層７１１及び７５４としては、例えば酸化物半導体層を適用できる。
酸化物半導体層は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。また、酸化物半導体層がアモルファス層と結晶を含む層との積層であってもよい。
酸化物半導体層に適用可能な酸化物半導体としては、例えばインジウム及びガリウムの一方若しくは両方と、亜鉛と、を含む金属酸化物、又は該金属酸化物に含まれるガリウムの一部若しくは全部の代わりに他の金属元素を含む金属酸化物などが挙げられる。
上記金属酸化物としては、例えばＩｎ系金属酸化物、Ｚｎ系金属酸化物、Ｉｎ−Ｚｎ系金属酸化物、又はＩｎ−Ｇａ−Ｚｎ系金属酸化物などを適用できる。また、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａ（ガリウム）の一部若しくは全部の代わりに他の金属元素を含む金属酸化物を用いてもよい。
上記他の金属元素としては、例えばガリウムよりも多くの酸素原子と結合が可能な金属元素を用いればよく、例えばチタン、ジルコニウム、ハフニウム、ゲルマニウム、及び錫のいずれか一つ又は複数の元素を用いればよい。また、上記他の金属元素としては、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムのいずれか一つ又は複数の元素を用いればよい。これらの金属元素は、スタビライザーとしての機能を有する。なお、これらの金属元素の添加量は、金属酸化物が半導体として機能することが可能な量である。ガリウムよりも多くの酸素原子と結合が可能な金属元素を用い、さらには金属酸化物中に酸素を供給することにより、金属酸化物中の酸素欠陥を少なくできる。
例えば、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａ（ガリウム）の全部の代わりに錫を用いるとＩｎ−Ｓｎ−Ｚｎ系金属酸化物となり、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａ（ガリウム）の一部の代わりにチタンを用いるとＩｎ−Ｔｉ−Ｇａ−Ｚｎ系金属酸化物となる。
また、上記酸化物半導体層を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を含む酸化物半導体層としてもよい。
ＣＡＡＣ−ＯＳを含む酸化物半導体層は、完全な非晶質ではない。ＣＡＡＣ−ＯＳを含む酸化物半導体層は、例えば、結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭともいう）による観察像では、ＣＡＡＣ−ＯＳを含む酸化物半導体層に含まれる非晶質部と結晶部との境界、結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳを含む酸化物半導体層には明確な粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳを含む酸化物半導体層は、粒界に起因する電子移動度の低下が抑制される。結晶部では、例えば、ｃ軸がＣＡＡＣ−ＯＳを含む酸化物半導体層の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃い、且つａｂ面に垂直な方向から見て金属原子が三角形状又は六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列する。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれる。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれる。
上記ＣＡＡＣ−ＯＳを含む酸化物半導体層をチャネル形成層として用いた電界効果トランジスタは、可視光や紫外光の照射による電気特性の変動が低いため、信頼性が高い。
酸化物半導体層は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体層は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう）を膜中に含む。又は、微結晶酸化物半導体層は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。
酸化物半導体層は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体層は、例えば、原子配列が無秩序であり、結晶成分を有していない。又は、非晶質酸化物半導体層は、例えば、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体層が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合層であってもよい。混合層は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合層は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
なお、ＣＡＡＣ−ＯＳを含む酸化物半導体層において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳの形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳを含む酸化物半導体層へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
また、半導体層７１１及び７５４として酸化物半導体層を用いる場合、例えば脱水化・脱水素化を行い、酸化物半導体層中の水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物を排除し、且つ酸化物半導体層に酸素を供給すると、酸化物半導体層を高純度化させることができる。例えば、酸化物半導体層に接する層として酸素を含む層を用い、また、加熱処理を行うことにより、酸化物半導体層を高純度化させることができる。
また、形成直後の酸化物半導体層は、化学量論的組成より酸素が多い過飽和の状態であることが好ましい。例えば、スパッタリング法を用いて酸化物半導体層を形成する場合、成膜ガスの酸素の占める割合が多い条件で形成することが好ましく、特に酸素雰囲気（例えば酸素ガス１００％）で成膜を行うことが好ましい。
また、スパッタリング法を用いて酸化物半導体層を成膜する際に、基板温度を１００℃以上５００℃以下、好ましくは２００℃以上３５０℃以下にして酸化物半導体層を成膜してもよい。
また、酸化物半導体層に十分な酸素が供給されて酸素を過飽和の状態とするために、酸化物半導体層に接する絶縁層（例えば絶縁層７０１、７１４、７５３、７５７など）として過剰酸素を含む絶縁層を形成してもよい。
例えば、スパッタリング法を用いて膜中に酸素が多く含まれる成膜条件で絶縁膜を成膜することにより、過剰酸素を含む絶縁層を形成できる。また、より多くの過剰酸素を絶縁層に含ませたい場合には、イオン注入法やイオンドーピング法やプラズマ処理によって酸素を添加すればよい。また、酸化物半導体層に酸素を添加してもよい。
また、スパッタリング装置において、成膜室内の残留水分は、少ないことが好ましい。このため、スパッタリング装置に吸着型の真空ポンプを用いることが好ましい。また、コールドトラップを用いてもよい。
また、トランジスタの作製において、加熱処理を行うことが好ましい。このときの加熱処理の温度は、３５０℃以上基板の歪み点未満の温度、さらには、３５０℃以上４５０℃以下であることが好ましい。なお、加熱処理を複数回行ってもよい。
上記加熱処理に用いられる加熱処理装置としては、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置又はＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いてもよい。なお、これに限定されず、電気炉など、別の加熱処理装置を用いてもよい。
また、上記加熱処理を行った後、その加熱温度を維持しつつ、又はその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入するとよい。このとき、酸素ガス又はＮ２Ｏガスは、水及び水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度は、６Ｎ以上、好ましくは７Ｎ以上であると良い。すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度は、１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下であることが好ましい。この工程により、酸化物半導体層に酸素が供給され、酸化物半導体層中の酸素欠乏に起因する欠陥を低減できる。なお、上記高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エアの導入は、上記加熱処理時に行ってもよい。
高純度化させた酸化物半導体層の水素濃度は、二次イオン質量分析法（ＳＩＭＳともいう）の測定値において、５×１０１９ａｔｏｍｓ／ｃｍ３以下、さらには５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらには５×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
高純度化させた酸化物半導体層を電界効果トランジスタに用いることにより、酸化物半導体層のキャリア密度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にすることができる。このように、キャリア密度を少なくすることにより、チャネル幅１μｍあたりの電界効果トランジスタのオフ電流を１×１０−１９Ａ（１００ｚＡ）以下、より好ましくは１×１０−２２Ａ（１００ｙＡ）以下にまで抑制できる。電界効果トランジスタのオフ電流は、低ければ低いほどよいが、電界効果トランジスタのオフ電流の下限値は、約１×１０−３０Ａ／μｍであると見積もられる。
領域７１２ａ及び７１２ｂに含まれるドーパントとしては、例えば元素周期表における１３族の元素（例えば硼素など）、１５族の元素（例えば窒素、リン、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの一つ又は複数）を挙げることができ、これらのいずれか一つ又は複数を適用できる。
絶縁層７１４及び７５３は、トランジスタのゲート絶縁層としての機能を有する。絶縁層７１４及び７５３としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を適用できる。
導電層７１５及び７５１は、トランジスタのゲートとしての機能を有する。導電層７１５及び７５１としては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、又はスカンジウムなどの金属材料を含む層を適用できる。
絶縁層７１６ａ、７１６ｂ、７１７としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を適用できる。
導電層７１８ａ及び７１８ｂ、導電層７５５ａ及び７５５ｂ、並びに導電層７５６ａ及び７５６ｂは、トランジスタのソース又はドレインとしての機能を有する。導電層７１８ａ及び７１８ｂ、導電層７５５ａ及び７５５ｂ、並びに導電層７５６ａ及び７５６ｂとしては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、スカンジウム、又はルテニウムなどの金属材料を含む層を適用できる。
絶縁層７１９及び７５７は、保護層としての機能を有する。絶縁層７１９及び７５７としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を適用できる。
さらに、上記トランジスタの電気特性の一例として、図４（Ｂ）に示すトランジスタの一例のＩｄ−Ｖｇ特性について、図５を参照して説明する。なお、図５に示すＩｄ−Ｖｇ特性を示すトランジスタは、半導体層７１１が厚さ２０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体層であり、絶縁層７１４が厚さ２０ｎｍの酸化窒化シリコン層であり、導電層７１５が厚さ３０ｎｍの窒化タンタル層と厚さ２００ｎｍのタングステン層の積層であり、導電層７１８ａ及び７１８ｂが厚さ３０ｎｍのタングステン層であるとする。また、領域７１２ａ及び７１２ｂを形成するためにリンを添加し、該リンの添加量が１×１０１５ｃｍ−２であり、加速電圧は３０ｋＶであるとする。また、チャネル長が５μｍであり、チャネル幅が１０μｍであるとする。また、横軸がゲート電圧Ｖｇであり、縦軸がドレイン電流Ｉｄ又は移動度μＦＥである。
図５に示すＩｄ−Ｖｇ特性であるトランジスタの移動度は約２０ｃｍ２／Ｖｓであり、オフ電流は検出限界以下であり、閾値電圧が０Ｖ以上である。
さらに、実施の形態１に示す式（１）を参照して、図５に示すＩｄ−Ｖｇ特性であるトランジスタのオン抵抗の値を算出する。
絶縁層７１４の比誘電率を４．１とするとゲート容量Ｃｏｘは１．８２×１０−３Ｆ／ｍ２となる。さらに、図５のデータから、トランジスタの移動度μを２０ｃｍ２／Ｖｓとし、閾値電圧Ｖｔｈを０．６Ｖとし、記憶回路の仕様例としてゲート電圧Ｖｇを３．３Ｖとし、ドレイン電圧Ｖｄを１．８Ｖとすると、実施の形態１の式（１）からオン抵抗Ｒｄは７６．３ｋΩとなる。
以上が図４に示すトランジスタの構造例の説明である。
さらに、一例として図４（Ａ）に示すトランジスタを用いた場合の記憶回路の構造例について、図６を参照して説明する。図６は、本実施の形態に係る記憶回路の構造例を説明するための断面模式図である。なお、これに限定されず、図４（Ｂ）及び図４（Ｃ）に示すトランジスタを用いて記憶回路を構成してもよい。
図６（Ａ）に示す記憶回路は、チャネル形成層である単結晶シリコン層８１３を含むトランジスタ８０１と、絶縁層８１５乃至８１７を介してトランジスタ８０１の上に積層され、図４（Ａ）に示すトランジスタと同じ構造であるトランジスタ８０２と、を有する。なお、トランジスタ８０２の説明としては、図４（Ａ）に示すトランジスタの説明を適宜援用できる。
単結晶シリコン層８１３は、絶縁層８１１（ＢＯＸ層ともいう）を介して基板８１０の上に設けられる。なお、基板８１０、絶縁層８１１、及び単結晶シリコン層８１３の代わりに、図６（Ｂ）に示すように、単結晶半導体基板８２０の埋め込み絶縁領域８２２に囲まれた半導体領域８２３を用いてトランジスタ８０１を構成してもよい。このとき、半導体領域８２３には、Ｎ型又はＰ型の導電型である不純物領域８２５ａ及び８２５ｂが設けられる。
絶縁層８１５は、保護層としての機能を有する。絶縁層８１６は、保護層のみならず、平坦化層としての機能を有する。また、絶縁層８１７は、下地層としての機能を有する。絶縁層８１５乃至８１７としては、図４（Ａ）に示す絶縁層７０１と同様の材料を含む層を適用できる。
トランジスタ８０２のソース又はドレインとしての機能を有する導電層８１８は、トランジスタ８０１のゲートとしての機能を有する導電層８１４に接続される。なお、導電層８１８と導電層８１４は、複数の導電層を介して接続されていてもよい。なお、図６（Ｂ）に示すように、記憶回路の構造を、トランジスタ８０１のゲートとしての機能を有する導電層８２４と導電層８１８が直接接する構造にしてもよい。また、導電層８１８と導電層８１４を直接接続させず、別の導電層を介して導電層８１８と導電層８１４を電気的に接続させてもよい。
また、トランジスタ８０２を上記オフ電流の低いトランジスタとして適用できる。
また、トランジスタ８０１を用いて、インバータなどを構成できる。
以上が図６に示す記憶回路の構造例の説明である。
図４乃至図６を参照して説明したように、本実施の形態に係る記憶回路では、データの書き換え及び読み出しを制御するトランジスタを、酸化物半導体層を含むトランジスタにより構成し、インバータなどの論理回路のトランジスタを、単結晶シリコン層を含むトランジスタにより構成する。上記構成にすることにより、記憶回路の動作を高速化させつつ、データの保持時間を長くできる。
さらに、表１はＭＲＡＭに用いられる磁気トンネル接合素子（ＭＴＪ素子）と、本実施の形態に係る酸化物半導体層とシリコンの積層構造（ＯＳ／Ｓｉともいう）を用いた記憶回路との対比を示す。
ＭＴＪ素子としては、磁性材料を使用する。このため、ＭＴＪ素子をキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。さらに、ＭＴＪ素子は、メモリの大容量化によって書き込み電流の量が増大し、消費電力が増大してしまうといった問題がある。
また、ＭＴＪ素子は、磁界耐性に弱く、強磁界にさらされると磁化の向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体は、ナノスケールにすることにより磁化揺らぎが生じる。
また、ＭＴＪ素子はビット当たりの材料コストから見ても高価である。
一方、本実施の形態で示す酸化物半導体を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じにくい。このことからシリコン集積回路と非常に整合性が良いといえる。
（実施の形態３）
本実施の形態では、回路毎に電源電圧の供給の制御が可能な半導体装置の例について説明する。
まず、半導体装置の構成例について、図７を参照して説明する。
図７に示す半導体装置は、ＣＰＵ９１１と、キャッシュメモリ９１２と、メインメモリ９１３と、パワーゲートとなる電源供給制御スイッチ（ＳＷと示す）９２１乃至９２３と、コントローラ９５０と、を有する。ＣＰＵ９１１、キャッシュメモリ９１２、メインメモリ９１３、コントローラ９５０のそれぞれは、バスにより互いに信号の入出力を行うことができる。また、ＣＰＵ９１１、キャッシュメモリ９１２、及びメインメモリ９１３には、電源供給制御スイッチ９２１乃至９２３のいずれかを介して電源９９０から電源電圧ＰＷＲが供給される。なお、必ずしも半導体装置内にメインメモリ９１３を設けなくてもよい。
ＣＰＵ９１１は、入力信号に従い演算処理を行う機能を有する。入力信号としては、例えばクロック信号、ＣＰＵ９１１、キャッシュメモリ９１２、又はメインメモリ９１３の動作を制御するための信号、入力装置から入力される信号などが挙げられる。また、ＣＰＵ９１１は、演算結果に応じた値の信号を出力する。なお、本明細書では、特に指定する場合を除き、複数種の信号であっても単に信号と表記する場合がある。
また、ＣＰＵ９１１は、演算処理の際にキャッシュメモリ９１２にアドレス信号を入力し、キャッシュメモリ９１２に記憶されたデータの読み出しを行う機能を有する。また、ＣＰＵ９１１は、メインメモリ９１３にアドレス信号を入力し、メインメモリ９１３に記憶されたデータを読み出し、キャッシュメモリ９１２に書き込む機能を有する。
ＣＰＵ９１１のレジスタは、例えば揮発性記憶回路と不揮発性記憶回路を有する記憶回路を用いて構成できる。このとき、ＣＰＵ９１１に対する電源電圧の供給を停止させる直前に不揮発性記憶回路にデータを退避させる。また、電源電圧の供給を再開させた直後に不揮発性記憶回路に記憶されたデータを揮発性記憶回路に入力する。これにより、電源電圧の供給を再開させたときのＣＰＵ９１１の状態復帰を速くできる。ただし、これに限定されず、他の記憶回路を用いてレジスタを構成してもよい。
上記不揮発性記憶回路は、例えば実施の形態１の記憶回路に適用可能なオフ電流の低いトランジスタを用いて構成される。このとき、上記オフ電流の低いトランジスタは、不揮発性記憶回路のデータの書き込み及び保持を制御する機能を有する。
キャッシュメモリ９１２は、ＣＰＵ９１１の演算処理の際に、データの読み出しが行われる。例えば、ＣＰＵ９１１の命令信号に従って、キャッシュメモリ９１２にメインメモリ９１３のデータの一部が保持される。
なお、ＣＰＵ９１１内にキャッシュメモリ９１２を設けてもよい。例えば、図８に示すように、ＣＰＵ９１１は、演算部９３１と、キャッシュ部９３２と、を含み、キャッシュ部９３２にキャッシュメモリ９１２が設けられる。このとき、キャッシュメモリ９１２を介して演算部９３１とメインメモリ９１３がデータ通信を行う。また、キャッシュ部９３２に複数のキャッシュメモリを設けることにより、データキャッシュ、命令キャッシュなどを構成してもよい。
キャッシュメモリ９１２としては、例えばダイレクトマップ方式、セットアソシアティブ方式、又はフルアソシアティブ方式などのキャッシュメモリを適用できる。
キャッシュメモリ９１２は、実施の形態１の記憶回路を用いたメモリセルにより構成される。これにより、電源電圧の供給を停止させた場合であっても、書き込まれたデータを長時間保持できる。これにより、データの書き換え及び読み出しが不要な期間にキャッシュメモリ９１２に対する電源電圧の供給を停止でき、消費電力を低減することができる。
メインメモリ９１３は、例えばＣＰＵ９１１での演算処理に用いられるデータが記憶される。メインメモリ９１３は、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭともいう）などを用いて構成される。
電源供給制御スイッチ９２１は、ＣＰＵ９１１に対する電源電圧の供給を制御する機能を有する。なお、図８に示す半導体装置の場合には、電源供給制御スイッチ９２１は、ＣＰＵ９１１の演算部９３１に対する電源電圧の供給を制御する機能を有する。
電源供給制御スイッチ９２２は、キャッシュメモリ９１２に対する電源電圧の供給を制御する機能を有する。
電源供給制御スイッチ９２３は、メインメモリ９１３に対する電源電圧の供給を制御する機能を有する。
電源供給制御スイッチ９２１乃至９２３は、電界効果トランジスタを用いて構成される。このとき、上記電界効果トランジスタとしては、上記オフ電流の低いトランジスタを用いてもよい。
電源供給制御スイッチ９２１乃至９２３の構成例について、図９を参照して説明する。
図９に示す電源供給制御スイッチは、トランジスタ２１と、トランジスタ２２と、を有する。
トランジスタ２１は、電源９９０と、ＣＰＵ９１１、キャッシュメモリ９１２、又はメインメモリ９１３などの各回路と、の間に設けられる。トランジスタ２１のゲートには、コントローラ９５０から制御信号ＳＷ＿ＯＮが入力される。トランジスタ２１がオン状態又はオフ状態になることにより、ＣＰＵ９１１、キャッシュメモリ９１２、及びメインメモリ９１３などの各回路に電源電圧を供給するか否かが制御される。
トランジスタ２２のゲートには、コントローラ９５０から制御信号ＳＷ＿ＯＦＦが入力される。トランジスタ２２がオン状態又はオフ状態になることにより、ＣＰＵ９１１、キャッシュメモリ９１２、及びメインメモリ９１３などの各回路に接地電位を供給するか否かが制御される。
トランジスタ２１がオン状態であり、トランジスタ２２がオフ状態であるときに、図９に示す電源供給制御スイッチがオン状態となる。トランジスタ２１がオフ状態であり、トランジスタ２２がオン状態であるときに、図９に示す電源供給制御スイッチがオフ状態となる。
以上が図９に示す電源供給制御スイッチの構成例の説明である。
図７及び図８に示すコントローラ９５０は、上記入力信号、ＣＰＵ９１１から入力される命令信号に従って電源供給制御スイッチ９２１乃至９２３を個別に制御する機能を少なくとも有する。また、コントローラ９５０には、電源電圧ＰＷＲが供給される。なお、電源供給制御スイッチ９２１乃至９２３のうちの複数を、別々のコントローラにより制御してもよい。
さらに、一例として、コントローラ９５０の構成例について、図１０を参照して説明する。
図１０に示すコントローラ９５０は、インターフェース部９５１と、クロック生成部９５２と、出力信号制御部９５３と、バッファ部９５４と、を含む。
上記入力信号、ＣＰＵ９１１から入力される命令信号などの信号は、インターフェース部９５１を介して出力信号制御部９５３に入力される。
クロック生成部９５２では、入力されたクロック信号を用いてコントローラ９５０で使用するクロック信号を生成して出力信号制御部９５３を含む各回路に出力する。このとき、入力されたクロック信号を分周してコントローラ９５０で用いることにより、コントローラ９５０の消費電力を小さくすることができる。
出力信号制御部９５３は、カウンタ回路９５５を有する。出力信号制御部９５３は、カウンタ回路９５５でクロック信号をカウントし、コントローラ９５０に入力される信号に従って、出力する複数の信号のハイ状態又はロー状態を設定する機能を有する。上記複数の信号としては、電源供給制御スイッチ９２１乃至９２３を個別に制御するための制御信号（例えば複数の制御信号ＳＷ＿ＯＮ、複数の制御信号ＳＷ＿ＯＦＦ）、ＣＰＵ９１１の動作を制御するための信号などが挙げられる。
出力信号制御部９５３で生成された各信号は、バッファ部９５４を介して各回路に出力される。
以上が図１０に示すコントローラの構成例の説明である。
図７に示す半導体装置では、電源供給制御スイッチ９２１乃至９２３を設け、入力信号、ＣＰＵ９１１から入力される命令信号に従ってコントローラ９５０により、電源供給制御スイッチ９２１乃至９２３が個別に制御される。
ＣＰＵ９１１、キャッシュメモリ９１２、及びメインメモリ９１３のそれぞれにおいて、電源電圧の供給の最適なタイミングは互いに異なる。そのため、ＣＰＵ９１１、キャッシュメモリ９１２、及びメインメモリ９１３のそれぞれに対する電源電圧の供給を個別に最適化することにより、不要な電力の消費を抑制することができる。
図７乃至図１０を参照して説明したように、本実施の形態に係る半導体装置の一例では、キャッシュメモリ及びＣＰＵを有し、キャッシュメモリ及びＣＰＵのそれぞれに対して電源供給制御スイッチを設け、入力信号、ＣＰＵから入力される命令信号に従ってコントローラにより、複数の電源供給制御スイッチを個別に制御する。これにより、各回路に対する電源電圧の供給のタイミングを個別に最適化して、不要な電力の消費を抑制できる。
また、キャッシュメモリを実施の形態１の記憶回路を用いて構成することにより、電源電圧の供給を停止した場合であっても、データを保持できる。このため、データの再書き込み動作が不要になり、消費電力を低減できる。
（実施の形態４）
本実施の形態では、本発明の一態様である半導体装置を用いた電子機器の例について、図１１を参照して説明する。
図１１（Ａ）に示す電子機器は、携帯型情報端末の一例である。
図１１（Ａ）に示す電子機器は、筐体１０１１と、筐体１０１１に設けられたパネル１０１２と、ボタン１０１３と、スピーカー１０１４と、を具備する。
なお、筐体１０１１に、外部機器に接続するための接続端子及び操作ボタンが設けられていてもよい。
パネル１０１２は、表示パネル（ディスプレイ）である。パネル１０１２は、タッチパネルの機能を有することが好ましい。
ボタン１０１３は、筐体１０１１に設けられる。例えば、ボタン１０１３が電源ボタンであれば、ボタン１０１３を押すことにより、電子機器をオン状態にするか否かを制御することができる。
スピーカー１０１４は、筐体１０１１に設けられる。スピーカー１０１４は音声を出力する。
なお、筐体１０１１にマイクが設けられていてもよい。筐体１０１１にマイクを設けられることにより、例えば図１１（Ａ）に示す電子機器を電話機として機能させることができる。
図１１（Ａ）に示す電子機器は、筐体１０１１の内部に実施の形態３に示す半導体装置などを有する。
図１１（Ａ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
図１１（Ｂ）に示す電子機器は、折り畳み式の情報端末の一例である。
図１１（Ｂ）に示す電子機器は、筐体１０２１ａと、筐体１０２１ｂと、筐体１０２１ａに設けられたパネル１０２２ａと、筐体１０２１ｂに設けられたパネル１０２２ｂと、軸部１０２３と、ボタン１０２４と、接続端子１０２５と、記録媒体挿入部１０２６と、スピーカー１０２７と、を備える。
筐体１０２１ａと筐体１０２１ｂは、軸部１０２３により接続される。
パネル１０２２ａ及びパネル１０２２ｂは、表示パネル（ディスプレイ）である。パネル１０２２ａ及びパネル１０２２ｂは、タッチパネルとしての機能を有することが好ましい。
図１１（Ｂ）に示す電子機器は、軸部１０２３を有するため、パネル１０２２ａとパネル１０２２ｂを対向させて折り畳むことができる。
ボタン１０２４は、筐体１０２１ｂに設けられる。なお、筐体１０２１ａにボタン１０２４を設けてもよい。例えば、電源ボタンとしての機能を有するボタン１０２４を設けることより、ボタン１０２４を押すことで電子機器に対する電源電圧の供給を制御できる。
接続端子１０２５は、筐体１０２１ａに設けられる。なお、筐体１０２１ｂに接続端子１０２５が設けられていてもよい。また、接続端子１０２５が筐体１０２１ａ及び筐体１０２１ｂの一方又は両方に複数設けられていてもよい。接続端子１０２５は、図１１（Ｂ）に示す電子機器と他の機器を接続するための端子である。
記録媒体挿入部１０２６は、筐体１０２１ａに設けられる。筐体１０２１ｂに記録媒体挿入部１０２６が設けられていてもよい。また、記録媒体挿入部１０２６が筐体１０２１ａ及び筐体１０２１ｂの一方又は両方に複数設けられていてもよい。例えば、記録媒体挿入部にカード型記録媒体を挿入することにより、カード型記録媒体のデータを電子機器に読み出し、又は電子機器内のデータをカード型記録媒体に書き込むことができる。
スピーカー１０２７は、筐体１０２１ｂに設けられる。スピーカー１０２７は、音声を出力する。なお、筐体１０２１ａにスピーカー１０２７を設けてもよい。
なお、筐体１０２１ａ又は筐体１０２１ｂにマイクを設けてもよい。筐体１０２１ａ又は筐体１０２１ｂにマイクが設けられることにより、例えば図１１（Ｂ）に示す電子機器を電話機として機能させることができる。
図１１（Ｂ）に示す電子機器は、筐体１０２１ａ又は筐体１０２１ｂの内部に実施の形態３に示す半導体装置などを有する。
図１１（Ｂ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
図１１（Ｃ）に示す電子機器は、据え置き型情報端末の一例である。図１１（Ｃ）に示す据え置き型情報端末は、筐体１０３１と、筐体１０３１に設けられたパネル１０３２と、ボタン１０３３と、スピーカー１０３４と、を具備する。
パネル１０３２は、表示パネル（ディスプレイ）である。パネル１０３２は、タッチパネルとしての機能を有することが好ましい。
なお、筐体１０３１の甲板部１０３５にパネル１０３２と同様のパネルを設けてもよい。上記パネルは、タッチパネルとしての機能を有することが好ましい。
さらに、筐体１０３１に券などを出力する券出力部、硬貨投入部、及び紙幣挿入部などを設けてもよい。
ボタン１０３３は、筐体１０３１に設けられる。例えば、ボタン１０３３が電源ボタンであれば、ボタン１０３３を押すことで電子機器に対する電源電圧の供給を制御できる。
スピーカー１０３４は、筐体１０３１に設けられる。スピーカー１０３４は、音声を出力する。
図１１（Ｃ）に示す電子機器は、筐体１０３１の内部に実施の形態３に示す半導体装置などを有する。
図１１（Ｃ）に示す電子機器は、例えば現金自動預け払い機、チケットなどの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を有する。
図１１（Ｄ）は、据え置き型情報端末の一例である。図１１（Ｄ）に示す電子機器は、筐体１０４１と、筐体１０４１に設けられたパネル１０４２と、筐体１０４１を支持する支持台１０４３と、ボタン１０４４と、接続端子１０４５と、スピーカー１０４６と、を備える。
なお、筐体１０４１に外部機器に接続させるための接続端子を設けてもよい。
パネル１０４２は、表示パネル（ディスプレイ）としての機能を有する。
ボタン１０４４は、筐体１０４１に設けられる。例えば、ボタン１０４４が電源ボタンであれば、ボタン１０４４を押すことで電子機器に対する電源電圧の供給を制御できる。
接続端子１０４５は、筐体１０４１に設けられる。接続端子１０４５は、図１１（Ｄ）に示す電子機器と他の機器を接続するための端子である。例えば、接続端子１０４５により図１１（Ｄ）に示す電子機器とパーソナルコンピュータを接続すると、パーソナルコンピュータから入力されるデータ信号に応じた画像をパネル１０４２に表示させることができる。例えば、図１１（Ｄ）に示す電子機器のパネル１０４２が接続する他の電子機器のパネルより大きければ、当該他の電子機器の表示画像を拡大することができ、複数の人が同時に視認しやすくなる。
スピーカー１０４６は、筐体１０４１に設けられる。スピーカー１０４６は、音声を出力する。
図１１（Ｄ）に示す電子機器は、筐体１０４１の内部に実施の形態３に示す半導体装置などを有する。
図１１（Ｄ）に示す電子機器は、例えば出力モニタ、パーソナルコンピュータ、及びテレビジョン装置の一つ又は複数としての機能を有する。
図１１（Ｅ）は、電気冷凍冷蔵庫の一例である。図１１（Ｅ）に示す電子機器は、筐体１０５１と、冷蔵室用扉１０５２と、冷凍室用扉１０５３と、を備える。
図１１（Ｅ）に示す電子機器は、筐体１０５１の内部に実施の形態３に示す半導体装置などを有する。上記構成にすることにより、例えば、冷蔵室用扉１０５２及び冷凍室用扉１０５３の開閉に従って、筐体１０５１内の半導体装置に対する電源電圧の供給を制御できる。
図１１（Ｆ）は、エアコンディショナーの一例である。図１１（Ｆ）に示す電子機器は、室内機１０６０及び室外機１０６４により構成される。
室内機１０６０は、筐体１０６１と、送風口１０６２と、を備える。
図１１（Ｆ）に示す電子機器は、筐体１０６１の内部に実施の形態３に示す半導体装置などを有する。上記構成にすることにより、例えば、リモートコントローラからの信号に従って、筐体１０６１内の半導体装置に対する電源電圧の供給を制御できる。
なお、図１１（Ｆ）では、室内機と室外機で構成されるセパレート型のエアコンディショナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有するエアコンディショナーであってもよい。
なお、これに限定されず、電子レンジなどの高周波加熱装置、又は電気炊飯器などにも実施の形態３の半導体装置を適用できる。
以上が図１１に示す電子機器の例の説明である。
図１１を参照して説明したように、本実施の形態に係る電子機器では、実施の形態３の半導体装置を用いることにより、消費電力を低くできる。
２１ トランジスタ
２２ トランジスタ
１１１ トランジスタ
１１２ トランジスタ
１１３ トランジスタ
１１４ トランジスタ
１１５ トランジスタ
１１６ トランジスタ
１１７ トランジスタ
１１８ トランジスタ
１１９ トランジスタ
１２０ トランジスタ
１３１ インバータ
１３２ インバータ
１５１ 容量素子
１５２ 容量素子
７００ 被素子形成層
７０１ 絶縁層
７１１ 半導体層
７１２ａ 領域
７１２ｂ 領域
７１３ チャネル形成領域
７１４ 絶縁層
７１５ 導電層
７１６ａ 絶縁層
７１６ｂ 絶縁層
７１７ 絶縁層
７１８ａ 導電層
７１８ｂ 導電層
７１９ 絶縁層
７５０ 被素子形成層
７５１ 導電層
７５２ 絶縁層
７５３ 絶縁層
７５４ 半導体層
７５５ａ 導電層
７５５ｂ 導電層
７５６ａ 導電層
７５６ｂ 導電層
７５７ 絶縁層
８０１ トランジスタ
８０２ トランジスタ
８１０ 基板
８１１ 絶縁層
８１３ 単結晶シリコン層
８１４ 導電層
８１５ 絶縁層
８１６ 絶縁層
８１７ 絶縁層
８１８ 導電層
８２０ 単結晶半導体基板
８２２ 絶縁領域
８２３ 半導体領域
８２４ 導電層
８２５ａ 不純物領域
８２５ｂ 不純物領域
９１１ ＣＰＵ
９１２ キャッシュメモリ
９１３ メインメモリ
９２１ 電源供給制御スイッチ
９２２ 電源供給制御スイッチ
９２３ 電源供給制御スイッチ
９３１ 演算部
９３２ キャッシュ部
９５０ コントローラ
９５１ インターフェース部
９５２ クロック生成部
９５３ 出力信号制御部
９５４ バッファ部
９５５ カウンタ回路
９９０ 電源
１０１１ 筐体
１０１２ パネル
１０１３ ボタン
１０１４ スピーカー
１０２１ａ 筐体
１０２１ｂ 筐体
１０２２ａ パネル
１０２２ｂ パネル
１０２３ 軸部
１０２４ ボタン
１０２５ 接続端子
１０２６ 記録媒体挿入部
１０２７ スピーカー
１０３１ 筐体
１０３２ パネル
１０３３ ボタン
１０３４ スピーカー
１０３５ 甲板部
１０４１ 筐体
１０４２ パネル
１０４３ 支持台
１０４４ ボタン
１０４５ 接続端子
１０４６ スピーカー
１０５１ 筐体
１０５２ 冷蔵室用扉
１０５３ 冷凍室用扉
１０６０ 室内機
１０６１ 筐体
１０６２ 送風口
１０６４ 室外機

Claims (1)

  1. 第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第１のインバータと、第２のインバータと、第１の容量素子と、第２の容量素子と、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第１のインバータの入力と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタを介して前記第２のインバータの出力と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの一方は、前記第５のトランジスタを介して前記第１の容量素子と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記第２のインバータの入力と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記第４のトランジスタを介して前記第１のインバータの出力と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記第６のトランジスタを介して前記第２の容量素子と電気的に接続され、
    前記第３のトランジスタのゲートは、第１の配線に電気的に接続され、
    前記第４のトランジスタのゲートは、第２の配線に電気的に接続され、
    前記第１の配線と前記第２の配線には、異なる信号が入力され、
    前記第５のトランジスタと前記第６のトランジスタは、チャネルが酸化物半導体層に形成されるトランジスタであり、チャネル幅１μｍあたりのオフ電流が１００ｚＡ以下であることを特徴とする記憶回路。
JP2013025228A 2012-02-17 2013-02-13 記憶回路 Expired - Fee Related JP6087652B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013025228A JP6087652B2 (ja) 2012-02-17 2013-02-13 記憶回路

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012032437 2012-02-17
JP2012032437 2012-02-17
JP2013025228A JP6087652B2 (ja) 2012-02-17 2013-02-13 記憶回路

Publications (3)

Publication Number Publication Date
JP2013191266A JP2013191266A (ja) 2013-09-26
JP2013191266A5 JP2013191266A5 (ja) 2016-01-14
JP6087652B2 true JP6087652B2 (ja) 2017-03-01

Family

ID=48982155

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013025228A Expired - Fee Related JP6087652B2 (ja) 2012-02-17 2013-02-13 記憶回路

Country Status (3)

Country Link
US (1) US8817516B2 (ja)
JP (1) JP6087652B2 (ja)
KR (1) KR102081457B1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014063557A (ja) 2012-02-24 2014-04-10 Semiconductor Energy Lab Co Ltd 記憶装置及び半導体装置
JP6046514B2 (ja) 2012-03-01 2016-12-14 株式会社半導体エネルギー研究所 半導体装置
JP6000863B2 (ja) * 2013-01-24 2016-10-05 株式会社半導体エネルギー研究所 半導体装置、及びその駆動方法
JP6283237B2 (ja) * 2013-03-14 2018-02-21 株式会社半導体エネルギー研究所 半導体装置
TWI621127B (zh) 2013-10-18 2018-04-11 半導體能源研究所股份有限公司 運算處理裝置及其驅動方法
KR102329066B1 (ko) * 2014-02-28 2021-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법, 및 전자 기기
CN109344093B (zh) * 2018-09-13 2022-03-04 苏州盛科通信股份有限公司 缓存结构、读写数据的方法和装置

Family Cites Families (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5568438A (en) * 1995-07-18 1996-10-22 Analog Devices, Inc. Sense amplifier with offset autonulling
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
GB9614800D0 (en) * 1996-07-13 1996-09-04 Plessey Semiconductors Ltd Programmable logic arrays
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002269987A (ja) 2001-03-12 2002-09-20 Hitachi Ltd 半導体集積回路装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP2413366B1 (en) 2004-03-12 2017-01-11 Japan Science And Technology Agency A switching element of LCDs or organic EL displays
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CN101057339B (zh) 2004-11-10 2012-12-26 佳能株式会社 无定形氧化物和场效应晶体管
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5198785B2 (ja) * 2007-03-30 2013-05-15 ルネサスエレクトロニクス株式会社 半導体装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
CN101821810B (zh) 2007-08-31 2013-05-01 国立大学法人东京工业大学 利用电流感应磁化反转mtj的非易失性sram/锁存电路
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8194438B2 (en) * 2009-02-12 2012-06-05 Seagate Technology Llc nvSRAM having variable magnetic resistors
CN102714180B (zh) * 2009-12-11 2015-03-25 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路以及使用它们的半导体器件
KR20200013808A (ko) * 2009-12-25 2020-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 장치, 반도체 장치, 및 전자 장치
CN102804603B (zh) 2010-01-20 2015-07-15 株式会社半导体能源研究所 信号处理电路及其驱动方法
WO2012014790A1 (en) * 2010-07-27 2012-02-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5408455B2 (ja) * 2011-03-23 2014-02-05 株式会社東芝 半導体記憶装置

Also Published As

Publication number Publication date
KR20130095214A (ko) 2013-08-27
JP2013191266A (ja) 2013-09-26
US8817516B2 (en) 2014-08-26
KR102081457B1 (ko) 2020-02-25
US20130215661A1 (en) 2013-08-22

Similar Documents

Publication Publication Date Title
JP6571152B2 (ja) 半導体装置
JP6178466B2 (ja) 半導体装置及び半導体装置の作製方法
JP6661697B2 (ja) 半導体装置
US20220115411A1 (en) Semiconductor device
JP6563530B2 (ja) 半導体装置
JP6027898B2 (ja) 半導体装置
JP5905679B2 (ja) 半導体装置の作製方法
JP6087652B2 (ja) 記憶回路
JP6285589B2 (ja) 半導体装置の駆動方法
JP5719251B2 (ja) 半導体装置
JP2016042407A (ja) 半導体装置
JP2013016834A (ja) 半導体装置
JP2016197863A (ja) 集積回路

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151118

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151118

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160921

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161018

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161124

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170110

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170202

R150 Certificate of patent or registration of utility model

Ref document number: 6087652

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees