JP5985495B2 - コンタクトパッドおよびその製造方法 - Google Patents

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Description

[0001]本出願は、2010年11月10日に出願した米国特許出願番号第12/943,517号に優先権を主張し、その開示は、その全体が引用により本明細書中に援用される。
[0002]本開示は、コンタクトパッドに関し、特に、半導体デバイスにおいて利用されるコンタクトパッドに関する。
[0003]多くの半導体用途におけるコンタクトパッドは、1つの種類の材料から形成される上部層およびもう1つの種類の材料から形成される底部層を必要とする。上部層が、半導体デバイスを外部素子に電気的に接続するために使用されるのに対して、底部層は、半導体デバイスの下にあるエピタキシャル構造にコンタクトパッドを電気的に接続し機械的に付着させるために使用される。残念ながら、コンタクトパッドの上部層および底部層を形成するために使用される種々の材料は、相互に悪影響を及ぼすことがある。例えば、上部層がアルミニウム(Al)から形成され、底部層がチタン(Ti)から形成される場合には、上部層のアルミニウム(Al)は、高い製造温度および動作温度において底部層のチタン(Ti)中へと容易に拡散する。かかる拡散は、コンタクトパッドおよび半導体デバイスの全体に関する重大な信頼性の問題をもたらす。拡散に対抗するために、設計者は、コンタクトパッドの上部層と底部層との間にバリア層を設けることができる。バリア層の材料組成は、底部層の材料中への上部層の材料の拡散、およびこの逆を防止する、または少なくとも著しく抑制するように選択される。
[0004]コンタクトパッドの各種の層は、スパッタリングプロセスおよび蒸発堆積プロセスなどの薄膜堆積プロセスを使用して順番に形成される。多数の元素を組み合わせることの相対的な容易さおよび堆積中の化学反応の特質を仮定すると、スパッタリングプロセスが、より有効なバリア層を多くの場合には生成する。しかしながら、スパッタした層は、パターン形成したマスクが金属層を堆積する前に利用され、所望の形状を有するコンタクトパッドを所望の位置のところに形成するために、金属層が堆積された後で除去されるリフトオフ処理に適していない。特に、リフトオフ処理がスパッタリングプロセスとともに使用されるときには、パターンを形成したマスクおよびパターンを形成したマスクの上方に存在する金属層の部分の除去は、困難である。さらに、コンタクトパッドは、残存する切れ端および望ましくない他の人工物とともに残される。スパッタリングプロセスとは対照的に、蒸着プロセスは、リフトオフ処理には適しているが、スパッタプロセスほど有効なバリア層を過去には形成していない。
[0005]したがって、半導体デバイスにおいてコンタクトパッドに対する有効なバリア層についての必要性がある。リフトオフ処理が利用されるときに、信頼性良く形成され得る有効なバリア層についての必要性がさらにある。
[0006]本開示は、半導体デバイス用の多層化したコンタクトパッドを形成することに関し、コンタクトパッドの様々な層は、蒸発プロセスなどの1回または複数回の薄膜堆積プロセスを使用して形成される。各コンタクトパッドは、半導体デバイス用のデバイス構造を覆って形成される接着層、接着層を覆って形成される窒化チタン(TiN)バリア層、およびバリア層を覆って形成されるオーバーレイ層を含む。少なくとも窒化チタン(TiN)バリア層は、蒸発プロセスを使用して形成される。蒸発させた窒化チタン(TiN)バリア層は、オーバーレイ層を形成するために使用した材料が、製造または動作に関係する高温中に接着層中へとまたは接着層を通って拡散することを防止する、または少なくとも実質的に制限する優れたバリアを形成する。
[0007]一実施形態では、コンタクトパッドの各々一連の層は、蒸発プロセスを使用して形成される。したがって、接着層は、半導体デバイス用のデバイス構造を覆って蒸発で形成され、窒化チタン(TiN)バリア層は、接着層を覆って蒸発で形成され、オーバーレイ層は、バリア層を覆って蒸発で形成される。コンタクトパッドは、接着層の下方にまたは接着層、バリア層、およびオーバーレイ層のうちの任意の2層間に追加の層を含むことができる。特定の実施形態とは無関係に、バリア層およびおそらくコンタクトパッドの他の層を形成するために蒸発プロセスを利用することと組み合わせてバリア層用に窒化チタン(TiN)の使用は、リフトオフプロセスを使用して高品質のコンタクトパッドの製造を可能にする。
[0008]添付した図面と協働して下記の詳細な説明を読んだ後で、当業者なら本開示の範囲を了解し、そのさらなる態様を理解するであろう。
[0009]本明細書に組み込まれ一部を形成する添付した図面は、開示のいくつかの態様を図示するとともに、記載は、本開示の原理を説明するために役立つ。
[0010]本開示の一実施形態による、コンタクトパッドを有する半導体デバイスのブロック図である。 [0011]本開示の一実施形態による、コンタクトパッドを有する半導体デバイスを製造するためのプロセスの選択したステップを図示する。 本開示の一実施形態による、コンタクトパッドを有する半導体デバイスを製造するためのプロセスの選択したステップを図示する。 本開示の一実施形態による、コンタクトパッドを有する半導体デバイスを製造するためのプロセスの選択したステップを図示する。 本開示の一実施形態による、コンタクトパッドを有する半導体デバイスを製造するためのプロセスの選択したステップを図示する。 本開示の一実施形態による、コンタクトパッドを有する半導体デバイスを製造するためのプロセスの選択したステップを図示する。 本開示の一実施形態による、コンタクトパッドを有する半導体デバイスを製造するためのプロセスの選択したステップを図示する。 本開示の一実施形態による、コンタクトパッドを有する半導体デバイスを製造するためのプロセスの選択したステップを図示する。 本開示の一実施形態による、コンタクトパッドを有する半導体デバイスを製造するためのプロセスの選択したステップを図示する。 本開示の一実施形態による、コンタクトパッドを有する半導体デバイスを製造するためのプロセスの選択したステップを図示する。 本開示の一実施形態による、コンタクトパッドを有する半導体デバイスを製造するためのプロセスの選択したステップを図示する。 本開示の一実施形態による、コンタクトパッドを有する半導体デバイスを製造するためのプロセスの選択したステップを図示する。
[0012]下記に説明する実施形態は、当業者が本開示を実行し、本開示を実行する最良の形態を図説することを可能にするために必要な情報を示す。添付した図面を考慮して下記の説明を読むと、当業者は、本開示の概念を理解し、本明細書中で特に扱っていないこれらの概念の応用例を理解するであろう。これらの概念および応用例が、本開示および別記の特許請求の範囲の範囲内になることを理解すべきである。
[0013]層、領域または基板などの要素が、もう1つの要素の「上に」あるまたは「上へと」延伸すると呼ばれるときには、他の要素の直接上にあるもしくは直接上へと延伸することができ、または介在する要素がやはり存在してもよいことが、理解されるであろう。「上」が、何らかの特定の向きを示唆しないことが、やはり理解されるはずである。対照的に、ある要素が、もう1つの要素の「直接上に」あるまたは「直接上へと」延伸すると呼ばれるときには、介在する要素は存在しない。ある要素が、もう1つの要素に「接続される」または「連結される」と呼ばれるときには、他の要素に直接接続されるもしくは連結されてもよく、または介在する要素が存在してもよいことが、やはり理解されるであろう。対照的に、ある要素が、もう1つの要素に「直接接続される」または「直接連結される」と呼ばれるときには、介在する要素は存在しない。
[0014]「下方に」もしくは「上方に」または「上側」もしくは「下側」または「水平」もしくは「垂直」などの相対的な用語は、図に図示したように、1つの要素、層または領域のもう1つの要素、層または領域に対する関係を説明するように本明細書中では使用されることがある。これらの用語は、図に図示した向きに加えて、デバイスの違った向きを包含するように見なされることが、理解されるであろう。
[0015]下記の開示は、炭化ケイ素(SiC)材料系内に嵌め込まれる実施形態に特に脚光を当てる。しかしながら、本明細書中に提供した概念は、窒化ガリウム(GaN)材料系、ガリウムヒ素(GaAs)材料系、酸化亜鉛(ZnO)材料系、等の他の材料系に及ぶ。さらに、特定の化合物への参照は、第一化合物ならびに第一化合物の任意の三元化合物および四元化合物を含むように考えられる。例えば、窒化ガリウム系化合物または構造への言及は、窒化ガリウム(GaN)ならびに、限定しないがアルミニウム(Al)およびインジウム(In)などの任意の窒化ガリウムの三元化合物および四元化合物を含むように考えられる。というわけで、窒化ガリウム系化合物または構造は、窒化ガリウム(GaN)層、窒化アルミニウムガリウム(AlGaN)層、または窒化インジウムガリウム(InGaN)層の任意の組み合わせを含むことができる。異なる材料系からの化合物が、所与の構造内に含まれてもよい。さらに、特定の層または材料が窒化チタン(TiN)などの特定の化合物から形成されることを述べることは、その層または材料中での他の元素または他の化合物の存在を排除しないだけでなく、基本的に化合物からもやはり構成されるように、層または材料用の選択肢を少なくとも含むように解釈されるべきである。
[0016]特に、本開示は、半導体デバイス用の多層化したコンタクトパッドを形成することに関し、ここではコンタクトパッドの様々な層が、蒸発プロセスなどの1回または複数回の薄膜堆積プロセスを使用して形成される。各コンタクトパッドは、半導体デバイス用のデバイス構造を覆って形成される接着層、接着層を覆って形成される窒化チタン(TiN)バリア層、およびバリア層を覆って形成されるオーバーレイ層を含む。少なくとも窒化チタン(TiN)バリア層は、蒸発プロセスを使用して形成される。蒸発させた窒化チタン(TiN)バリア層は、製造または動作に関連する高温中に、オーバーレイ層を形成するために使用される材料が接着層中へとまたは接着層を通って拡散することを防止するまたは実質的に制限する優れたバリアを形成する。
[0017]一実施形態では、コンタクトパッドの各層は、蒸発プロセスを使用して形成される。したがって、接着層は、半導体デバイス用のデバイス構造を覆って蒸発で形成され、窒化チタン(TiN)バリア層は、接着層を覆って蒸発で形成され、オーバーレイ層は、バリア層を覆って蒸発で形成される。コンタクトパッドは、接着層の下方に、または接着層、バリア層、オーバーレイ層のうちの任意の2層間に追加の層を含むことができる。特定の実施形態とは無関係に、バリア層およびおそらくコンタクトパッドの他の層を形成するために蒸発プロセスを利用することと組み合わせてバリア層用の窒化チタン(TiN)の使用は、リフトオフプロセスを使用して高品質のコンタクトパッドの製造を可能にする。
[0018]一般に、蒸発プロセスおよびスパッタリングプロセスなどの堆積プロセスが、所与の表面を覆って所望の材料の薄膜、または層を形成するために使用される。様々な材料の多重層を形成するために、それぞれの層は、順に堆積されてもよい。例えば、接着層、バリア層、およびオーバーレイ層は、コンタクトパッドを形成するときに蒸発堆積プロセスを使用して順に堆積される。下記に説明されるリフトオフプロセスは、堆積した層またはそれ以外では設けられた層から、所望の寸法を有するコンタクトパッドなどの特定の構造を形成するための技法である。そのために、リフトオフ処理は、多くの場合に堆積プロセスとともに行われて、半導体デバイスの様々な態様を形成する。
[0019]典型的には、リフトオフプロセスは、コンタクトパッドが上に形成されるデバイス構造の表面を覆って除去可能なマスクを形成することを必要とする。マスクは、デバイス構造の表面の一部を露出させる開口部を有する。デバイス構造の表面のこれらの露出した部分は、形成しようとするコンタクトパッドの位置および基本寸法に対応する。コンタクトパッドの各層は、マスクを覆って、特にデバイス構造の表面の露出した部分上へとマスク内の開口部を介して順に堆積される。一旦、コンタクトパッド用の各層が形成されると、マスクが溶解され、マスク上にまたは上方に存在する堆積した層ならびに何らかのマスク残留物は、デバイス構造の表面から容易に除去される。結果として、堆積した層は、開口部が除去可能なマスク内に設けられた場所を除いたあらゆる所のデバイス構造の表面から除去される、すなわちリフトオフされる。所望のコンタクトパッドは、開口部がマスク内に設けられた前に露出したデバイス構造の表面上に残り、しっかりと付けられる。
[0020]述べたように、蒸発プロセスは、薄膜堆積プロセスであり、半導体デバイスのある種の層を形成するために使用される。特に、蒸発プロセスは、真空中で所与の層のために要求される1つまたは複数の材料を蒸発させることを必要とする。層が上に付けられようとしている表面に、得られた気相粒子が接触すると、気相粒子は、固体状態へと凝集して、所望の1つまたは複数の材料の層を徐々に形成する。層の厚さは、一般に、気相粒子の濃度、および表面が気相粒子に曝される時間の長さに対応する。例示的な蒸発プロセスは、電子線蒸発プロセスおよび抵抗(またはフラッシュ)蒸発プロセスを含む。
[0021]蒸発プロセスは、層を堆積するためのスパッタリングプロセスとは異なる。スパッタリングプロセスは、特定の材料の原子を移動するためにイオン化させたガス分子を利用する。移動した原子は、露出した表面に原子レベルで結合し、露出した表面上に層を生成する。一般的に大雑把に言えば、スパッタリングプロセスは、リフトオフ処理に役立たない、ところが蒸発プロセスは、一般的にリフトオフ処理とより相性がよい。
[0022]図1を参照すると、半導体デバイス10が、本開示の一実施形態にしたがって図示される。半導体デバイス10は、基板14およびエピタキシャル構造16から形成されるデバイス構造12を含み、これは、1つまたは複数の半導体層、金属層または誘電体層を表すことができる。典型的には、エピタキシャル構造16は、単独でまたは基板14と組み合わせて、当業者には認識されるように、ダイオード、サイリスタ、およびトランジスタなどの1つまたは複数の半導体デバイス用の能動領域のすべてまたは一部を形成するために必要な1つまたは複数の必須のエピタキシャル層を提供する。デバイス構造12は、半導体ウェハによって一般的に形成され、表側および裏側を有すると考えられ、表側は、ウェハの表側または上部側に対応し、裏側は、ウェハの裏側または底部側に対応する。半導体デバイス10の表側は、必ずしもそうであるとは限らないが、典型的には、エピタキシャル構造16が上に存在するウェハの側であり、したがってその上に、半導体デバイス10の能動部分が一般に形成される。
[0023]エピタキシャル構造16中に形成される半導体デバイス10のある部分は、一般に、コンタクトパッド18などの1つまたは複数の金属コンタクトパッドに電気的に接続される必要がある。コンタクトパッド18を必要とするこれらの部分は、ダイオードのアノードおよびカソードまたは電界効果型トランジスタ(FET)のソース、ゲート、およびドレインに対応することがある。各コンタクトパッド18は、ボンディングワイヤまたは他の素子のコンタクトパッド用のはんだ付け等の接続点として働く。コンタクトパッド18の底面が、エピタキシャル構造16の下にある部分と低抵抗かつ機械的に安定な接続を形成することを確実にするように、注意すべきである。コンタクトパッド18の上部部分は、はんだ付けすることまたはそれ以外にはボンディングワイヤもしくは他の素子のコンタクトパッドを接続することが容易である表面を形成するはずである。図示していないが、コンタクトパッド18はまた、デバイス構造12の表側の上に形成したものと同じ方式または異なる方式でデバイス構造12の裏側上に形成されてもよい。
[0024]図示したように、コンタクトパッド18は、3層の基本層:エピタキシャル構造16を覆って存在する接着層20、接着層20を覆って存在するバリア層22、およびバリア層22を覆って存在するオーバーレイ層24を有する。追加の層が、これらの基本層の下方にまたは間に設けられることがある。接着層20用の材料は、エピタキシャル構造16への低抵抗の電気的な接続および構造的に堅固な機械的な接続を与える能力に基づいて通常選択される。オーバーレイ層24用の材料は、ボンディングワイヤまたは他の素子もしくはデバイスのコンタクトパッドをはんだ付けするまたは接続する優れた表面を形成する能力に基づいて通常選択される。コンタクトパッド18は、ワイヤボンディングプロセスにおいてボールボンド用またはウェッジボンド用に使用されることがある。多くの場合には、接着層20およびオーバーレイ層24を形成するために使用する材料は、異なる。
[0025]例えば、炭化ケイ素(SiC)材料系を利用するときには、チタン(Ti)は、接着層20を形成するための優れた材料を与える、ところが一方で、アルミニウム(Al)は、コンタクトパッド18のオーバーレイ層24を形成するために優れた材料である。チタン(Ti)は、大きな仕事関数を有し、炭化ケイ素系のエピタキシャル構造16にうまく結合する、ところが一方で、アルミニウム(Al)は、比較的安価であり、コンタクトパッド18用にさらに非常に効果的であり強固な表面を与える。製造中のまたは動作条件下の高温において、1つの層のアルミニウム(Al)は、隣接する層中へと拡散することがある。アルミニウム(Al)オーバーレイ層24のアルミニウム(Al)がチタン(Ti)接着層20中へとまたは接着層を通ってエピタキシャル構造16中へと拡散するとすれば、コンタクトパッド18および下にある半導体デバイスの性能および信頼性が、著しく損なわれることがある。
[0026]バリア層22は、接着層20とオーバーレイ層24との間に設けられ、オーバーレイ層24を形成するために使用した材料が接着層20中へと拡散することを防止する、または少なくとも実質的に制限する。そのために、バリア層22は、オーバーレイ層24を形成するために使用した材料が拡散することに耐える材料から形成される。本開示に関して、接着層20、バリア層22、およびオーバーレイ層24は、上に述べたような蒸発プロセスを使用して形成されることがあり、コンタクトパッド18を製造するためにリフトオフ処理の使用を可能にする。
[0027]蒸発させた窒化チタン(TiN)から形成したバリア層22が、種々の金属間の思いがけなく優れた拡散バリアを形成し、比較的安価であり、コンタクトパッド18を形成するときに都合のよいリフトオフ処理技術に役立つことを、出願人は発見した。蒸発プロセスを使用して窒化チタン(TiN)バリア層22を形成するために、チタン(Ti)は、窒素(N)が存在する真空中で蒸発される。チタン(Ti)原子および窒素(N)原子は、相互に衝突し反応して、窒化チタン(TiN)を形成し、これが固体状態へと凝集して、接着層20の表面などの固体表面と接触するとバリア層22を形成する。特に、チタン(Ti)および窒素(N)は反応して、窒化チタン(TiN)および二原子(未反応の)窒素(N)を詰め込まれたチタン(Ti)を形成する。堆積プロセス中の窒素(N)注入からのバックグラウンドガス圧に由来する原子の散乱がバリア層22のカバレッジを著しく向上させることを、さらに発見した。原子の散乱は、堆積中にアルゴン(Ar)およびクリプトン(Kr)などの1種または複数種の不活性ガスの注入によってさらに増加させるまたは変えられることがあり、リフトオフ処理を依然として可能にするであろう。
[0028]リフトオフ処理が望まれるときに、窒化チタン(TiN)バリア層22の使用は、特に、オーバーレイ層24がアルミニウム(Al)であり、接着層20がチタン(Ti)であるときには、プラチナ(Pt)、モリブデン(Mo)、タングステン(W)、およびタンタル(Ta)から主に形成される層に対して勝ることを示している。しかしながら、窒化チタン(TiN)バリア層22は、オーバーレイ層24が金(Au)であり、接着層20がチタン(Ti)またはニッケル(Ni)である実施形態に対しては、非常に優れたバリアを形成する。追加の非限定的な例は、炭化ケイ素(SiC)系デバイス、窒化ガリウム(GaN)系デバイス、または窒化アルミニウム(AlN)系デバイスにおいて、窒化チタン(TiN)バリア層22、アルミニウム(Al)、プラチナ(Pt)、またはニッケル(Ni)から形成された接着層20、および金(Au)または銅(Cu)から形成されたオーバーレイ層24を使用することを含む。
[0029]原子数(原子量ではない)に基づいて、窒化チタン(TiN)バリア層22中のチタン(Ti)と窒素(N)の比率は、1:50から70:50までの範囲であってもよく、一実施形態では、チタン(Ti)と窒素(N)の比率は、10:50から40:50である。蒸発プロセス中により少ない量の窒素(N)を使用することは、チタン(Ti)のバルク抵抗率と同様なバルク抵抗率を有する金属的である窒化チタン(TiN)バリア層22を結果としてもたらす。蒸発プロセス中により多くの量の窒素(N)を使用することは、得られる窒化チタン(TiN)バリア層22をより透明にする傾向があり、バルク抵抗率ならびに層の化学的不活性度を大きくする。
[0030]加えて、バリア層22は、チタン(Ti)と窒素(N)の比率がバリア層22のすべてまたは一部にわたって堆積の方向に変化するように、勾配を付けることができる。例えば、接着層20上に初期に形成するバリア層22の最初の(下側の)部分が、チタンで実質的に形成されることがあり、少なくとも意図的には窒素(N)を含まない。バリア層22が第1の厚さに達した後で、窒素(N)が、導入されてもよく、チタン(Ti)と窒素(N)の所望の比率が第2の厚さのところで実現されるまで、徐々に増加させることができる。結果は、チタン(Ti)と窒素(N)の勾配を付けた比率を含むバリア層22の第2の部分である。チタン(Ti)と窒素(N)のこの所望の比率は、バリア層22が第3の厚さに達するまで維持されてもよく、チタン(Ti)と窒素(N)の比率が実質的に一様であるバリア層22の第3の部分を作り出す。一旦、第3の厚さが実現されると、チタン(Ti)と窒素(N)の比率が、徐々に減少されてもよく、第4の厚さのところで、窒素(N)は導入されない。そのような訳で、第4の厚さが実現された後で、バリア層22は、チタン(Ti)から実質的に形成されるように戻り、少なくとも意図的に窒素(N)を含むことがない。この点のところで、オーバーレイ層24が形成される。
[0031]上に説明した勾配を付ける方策は、1回行ってもよい、または所与のバリア層22のために複数回繰り返すことができる。当業者が認識するように、他の勾配を付ける方策が、上に開示したものの代わりにまたは加えて利用されてもよい。上に開示した多重ステップの勾配を付ける方策は、単に例示であり、単独でまたは相互に組み合わせて利用されてもよい様々な形式の勾配を付けることを説明するために選択される。例えば、バリア層22は、基本的なチタン(Ti)の層を窒化チタン(TiN)の層と交互にすることを含むことができる、またはチタン(Ti)と窒素(N)の異なる比率を有する窒化チタン(TiN)の複数の層を交互にすることを含むことができる。
[0032]図2Aから図2Kに関連して、下記の記載は、少なくとも1つのコンタクトパッド18を有する半導体デバイス10を形成するための例示的であり非限定的な製造プロセスを説明する。最初に、図2Aに図示したように、ウェハは、基板14およびエピタキシャル構造16を含むように用意される。この例では、製造プロセスが、炭化ケイ素(SiC)材料系用に行われると仮定する。しかしながら、プロセスステップは、他の材料系に同等に適用可能である。さらに、製造しようとするデバイスが、大電力用途用に設計された垂直集積型ショットキーダイオードであり、単一層または多層エピタキシャル構造16が、必要に応じて処理され、ドープされ、操作されてきており、ショットキーダイオードの能動部分を形成すると仮定する。ショットキーダイオードが一例として提供されるが、ショットキーダイオード用のコンタクトパッド18を形成するプロセスは、限定しないがトランジスタ、サイリスタ、抵抗器、およびコンデンサなどの他の種類の受動デバイスおよび能動デバイスに同等に適用可能である。
[0033]記載した例が、垂直集積型ショットキーダイオードであるので、コンタクトは、デバイスの上部および底部上に最終的には必要とされる。図示したプロセスが進むにつれて、コンタクトパッド18が、半導体デバイス10の表側上に最初に形成され、一方で、裏側コンタクト構造が、半導体デバイス10の裏側上に順に形成される。しかしながら、表側上にコンタクトパッド18を形成するステップの前に、基板14の裏側は、裏側コンタクトを形成するステップのために準備される。図2Bに図示したように、ニッケル(Ni)のコンタクト膜26が、スパッタリングプロセスを使用して形成される。一旦形成されると、ニッケルコンタクト膜26は、アニールされて、ニッケルシリサイド(NiSi)のオーミックコンタクト28を形成する(図2C)。図示した実施形態では、オーミックコンタクト28は、アニールした後で約800オングストローム(Å)(80nm)近くである、しかしながら、オーミックコンタクト28の厚さについての例示的であり非限定的な範囲は、100から3000Å(10から300nm)および600から1000Å(60から100nm)であってもよい。
[0034]一旦、オーミックコンタクト28が形成されると、ウェハの表側上の処理が再び始まる。特に、フォトレジスト(PR)膜が、エピタキシャル構造16の表面を覆って付けられ、PRマスク30を形成するためにエッチングされ、PRマスク30は、図2Dに図示したように、エピタキシャル構造16の一部が露出される開口部を含む。エピタキシャル構造16の表面のこれらの露出した部分は、形成しようとするコンタクトパッド18の位置および基本寸法に対応する。
[0035]図2Eに図示したように、チタン(Ti)の接着層20が、PRマスク30を覆い、そしてPRマスク30内の開口部を介してエピタキシャル構造16の表面の露出した部分上へと堆積される。図2Fに図示したように、窒化チタン(TiN)のバリア層22は、PRマスク30の残っている部分およびエピタキシャル構造16の表面の前に露出させた部分を覆って存在する表面を含む接着層20の全表面を覆って続いて堆積される。図2Gに図示したように、アルミニウム(Al)のオーバーレイ層24は、PRマスク30の残っている部分およびエピタキシャル構造16の表面の前に露出させた部分を覆って存在する表面を含むバリア層22の全表面を覆って続いて堆積される。図示した実施形態では、接着層20、バリア層22、オーバーレイ層24および任意の所望の中間層(図示せず)は、蒸発プロセスを使用して堆積され、PRマスク30の残っている部分を覆って存在するこれらの層の部分のやがて行われるリフトオフを可能にする。
[0036]一旦、コンタクトパッド18用の所望の層が堆積されると、PRマスク30は、PRマスク30を溶解することができる溶剤に曝される。例えば、ウェハは、PRマスク30用の溶剤として知られるN−メチルピロリドン(NMP)の槽中に沈められてもよい。PRマスク30の残っている部分が溶解されるので、PRマスク30の残っている部分を覆って存在する積み重ねた層が、離される、すなわちリフトオフされる。ウェハは、次に高圧洗浄を受けて、層の離された部分および溶解したPRマスク30のすべての残留物を除去する。PRマスク30の開口部内に形成された層の離れていない部分は、エピタキシャル構造16上に残り、しっかりとくっついて、図2Hに図示したように、コンタクトパッド18を形成する。
[0037]ショットキーダイオードを実現する図示した実施形態について、接着層20は、ショットキー層として作用することができ、ここでは金属−半導体接合が、接着(ショットキー)層20とエピタキシャル構造16との接合部のところに実現される。ショットキーダイオード構成について、基板14およびある種の応用例ではエピタキシャル構造16は、必要に応じてN型物質またはP型物質でドープされてもよく、所望の性能特性および性能パラメータを実現する。図示した実施形態について、基板14は、約1×1014と1×1019cm−1との間の濃度でN型物質によりドープされる。接着層20は、チタン(Ti)から形成され、約1000Å(100nm)近くの厚さであるが、接着層20の厚さについての例示的であり非限定的な範囲は、100から5000オングストローム(Å)(10から500nm)および500から1500Å(50から150nm)であってもよい。
[0038]バリア層22は、窒化チタン(TiN)から形成され、約800Å(80nm)近くの厚さであるが、バリア層22の厚さについての例示的であり非限定的な範囲は、50から10,000オングストローム(Å)(5から1000nm)および100から1000Å(10から100nm)であってもよい。特に、バリア層22は、上に説明したように勾配を付けられる等であってもよい。オーバーレイ層24は、アルミニウム(Al)から形成され、約40,000Å(4000nm)近くの厚さであるが、オーバーレイ層24の厚さについての例示的であり非限定的な範囲は、10,000から100,000オングストローム(Å)(1000から10,000nm)および30,000から60,000Å(3000から6000nm)であってもよい。これらの材料および厚さが具体的に与えられているが、開示および特許請求の範囲は、これに限定されない。
[0039]次に、図2Iに示したように、パッシベーション構造32が、コンタクトパッド18の周囲に形成されることがあり、水分または他の環境要素からコンタクトパッド18および下にあるエピタキシャル構造16を保護する。パッシベーション構造32は、様々な形状を持つことができ、任意の適した材料から形成することができるが、図示したパッシベーション構造32は、二酸化シリコン(SiO)、窒化シリコン(SiN)、および/またはポリイミド(PI)の第1のパッシベーション層34、二酸化シリコン(SiO)、窒化シリコン(SiN)、および/またはポリイミド(PI)の第2のパッシベーション層36、ならびに二酸化シリコン(SiO)、窒化シリコン(SiN)、および/またはポリイミド(PI)から形成された第3の最終パッシベーション層38から形成される。ポリイミド(PI)は、イミドモノマーのポリマーである。この点のところで、コンタクトパッド18が形成され、周囲を囲んでいるパッシベーション構造32で効果的に封止され、プロセスは、ここでウェハの裏側上のコンタクトを作ることに転じる。
[0040]図2Jを参照して、少なくとも裏側接着層40、裏側バリア層42、およびオーミックコンタクト28上の接続層44の逐次堆積が、裏側コンタクト層構造46を形成するために使用される。これらの層は、スパッタリングまたは蒸発堆積を介して形成されてもよい。図示した実施形態について、裏側接着層40は、蒸発させたチタン(Ti)から形成され、約800Å(80nm)近くの厚さであるが、裏側接着層40の厚さについての例示的であり非限定的な範囲は、100から5000(Å)(10から500nm)および500から1500Å(50から150nm)であってもよい。裏側バリア層42は、ニッケル(Ni)またはニッケルバナジウム(NiV)から形成され、約4000Å(400nm)近くの厚さであるが、裏側バリア層42の厚さについての例示的であり非限定的な範囲は、500から10,000Å(50から1000nm)および2000から8000Å(200から800nm)であってもよい。接続層44は、銀(Ag)から形成され、約2000Å(200nm)近くの厚さであるが、接続層44の厚さについての例示的であり非限定的な範囲は、2000から15,000オングストローム(Å)(200から1500nm)および6000から10,000Å(600から1000nm)であってもよい。これらの材料および厚さが具体的に与えられているとは言え、本開示および特許請求の範囲は、これらに限定されない。
[0041]図2Kに図示したように、この例では垂直集積型ショットキーダイオードである半導体構造10は、パッケージ48にはんだ付けされてもよい、そうでなければ接続されてもよい。特に、パッケージ48は、パッケージコンタクト52を設けるパッケージ本体50を含むことができる。はんだ54を用いると、接続層44は、パッケージコンタクト52に直接はんだ付けされる。さらに、ボンディングワイヤ56は、コンタクトパッド18のオーバーレイ層24にはんだ付けされてもよい、またはそうでなければ接続されてもよい。
[0042]当業者は、本開示の実施形態に対する改善形態および変更形態を認識するであろう。すべてのかかる改善形態および変更形態は、本明細書中に開示した概念および別記の特許請求の範囲の範囲内であると考える。

Claims (15)

  1. 第1の表面を備えた半導体構造を用意するステップと、
    前記第1の表面上の少なくとも1箇所の選択領域を露出させる開口部を有する除去可能なマスクを前記第1の表面上に形成するステップと、
    前記第1の表面の少なくとも1箇所の選択領域上に接着層を設けるステップと、
    蒸発プロセスを使用して前記接着層上に窒化チタンのバリア層を設けるステップであって、該蒸発プロセスが
    前記半導体構造の周囲に真空を作り出すステップと、
    前記接着層が設けられた後で、窒素及び不活性ガスの注入の間に窒化チタンの前記バリア層が接着層を覆って形成されるように、チタンを蒸発させ、前記チタンが蒸発するにつれて、前記真空中へと窒素及び不活性ガスの両方を注入するステップとを含む、バリア層を設けるステップと、
    前記バリア層上にオーバーレイ層を設けるステップであって、コンタクトパッドが、前記接着層、前記バリア層、および前記オーバーレイ層を含む、オーバーレイ層を設けるステップと
    を含む、方法。
  2. 前記バリア層が、窒化チタンから構成される、請求項1に記載の方法。
  3. 前記バリア層の少なくとも一部分の全体にわたって、チタンと窒素の比率が、前記バリア層内に勾配を付けた部分を設けるために実質的に連続して変化する、請求項1に記載の方法。
  4. 前記オーバーレイ層が、アルミニウムを含む、請求項1に記載の方法。
  5. 前記オーバーレイ層が、チタンを含む、請求項4に記載の方法。
  6. 前記オーバーレイ層が、アルミニウムから構成される、請求項1に記載の方法。
  7. 前記半導体構造が、前記コンタクトパッドを有するショットキーダイオードを形成するために使用され、前記接着層は、金属−半導体接合が前記接着層と前記第1の表面との接合部のところに形成されるようにショットキー層を設ける、請求項1に記載の方法。
  8. 前記半導体構造が、前記コンタクトパッドを有するショットキーダイオードを形成するために使用され、前記接着層は、金属−半導体接合が前記接着層と前記第1の表面との接合部のところに形成されるようにショットキー層を設ける、請求項1に記載の方法。
  9. 前記接着層、前記バリア層、および前記オーバーレイ層が形成された後で、前記第1の表面上の前記少なくとも1箇所の選択領域を覆って存在しない前記接着層、前記バリア層、および前記オーバーレイ層の部分が、前記除去可能なマスクを用いて除去され、前記コンタクトパッドが残るように、前記除去可能なマスクを除去するステップと
    を含む、請求項1に記載の方法。
  10. 前記オーバーレイ層がアルミニウムを含み、前記接着層がチタンを含む、請求項9に記載の方法。
  11. 前記オーバーレイ層がアルミニウムを含み、前記接着層がチタンを含み、前記バリア層が、前記接着層上に直接形成され、前記オーバーレイ層が前記バリア層上に直接形成される、請求項1に記載の方法。
  12. 前記半導体構造が、炭化ケイ素材料系から形成される、請求項1に記載の方法。
  13. 前記オーバーレイ層が、アルミニウム、金、および銅からなる群のうちの1つを含み、前記接着層が、アルミニウム、チタン、白金、およびニッケルからなる群のうちの1つを含む、請求項1に記載の方法。
  14. 前記バリア層が、100と5000オングストローム(10と500nm)厚の間である、請求項1に記載の方法。
  15. 前記バリア層が、500と1500オングストローム(50と150nm)厚の間である、請求項1に記載の方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9799733B2 (en) 2012-06-06 2017-10-24 Rohm Co., Ltd. Semiconductor device having a junction portion contacting a schottky metal
US8952481B2 (en) * 2012-11-20 2015-02-10 Cree, Inc. Super surge diodes
US20150255362A1 (en) * 2014-03-07 2015-09-10 Infineon Technologies Ag Semiconductor Device with a Passivation Layer and Method for Producing Thereof
KR101764468B1 (ko) * 2014-07-17 2017-08-02 주식회사 동부하이텍 쇼트키 다이오드 및 그 제조 방법
DE102015120668B4 (de) * 2015-11-27 2022-08-11 Infineon Technologies Ag Halbleiterbauelement und Verfahren zum Herstellen eines Halbleiterbauelementes
JP6528793B2 (ja) * 2017-02-22 2019-06-12 サンケン電気株式会社 半導体装置
WO2019107571A1 (ja) * 2017-12-01 2019-06-06 日本電信電話株式会社 平面光波路型光デバイス
EP3975265A1 (en) * 2020-09-28 2022-03-30 Nexperia B.V. A semiconductor device and a method of manufacturing of a semiconductor device

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5846631A (ja) 1981-09-16 1983-03-18 Nippon Telegr & Teleph Corp <Ntt> 半導体装置及びその製造方法
JPS59112654A (ja) 1982-12-18 1984-06-29 Toshiba Corp 砒化ガリウム半導体装置
AU3994785A (en) * 1984-02-13 1985-08-27 Schmitt, J.J. 111 Method and apparatus for the gas jet deposition of conductingand dielectric thin solid films and products produced there by
JPS6135517A (ja) 1984-07-27 1986-02-20 Toshiba Corp 半導体装置の形成方法
JPS62209835A (ja) 1986-03-10 1987-09-16 Nec Corp 表面電極形成方法
JPS6351630A (ja) 1986-08-21 1988-03-04 Sanken Electric Co Ltd シリコン基板への電極形成法
JPH04177764A (ja) 1990-11-13 1992-06-24 Nikko Kyodo Co Ltd ショットキ―電極の形成方法
US5426000A (en) * 1992-08-05 1995-06-20 Alliedsignal Inc. Coated reinforcing fibers, composites and methods
KR0174878B1 (ko) 1995-11-17 1999-04-01 양승택 확산 장벽층 형성방법
JP3315302B2 (ja) * 1995-12-18 2002-08-19 株式会社神戸製鋼所 真空アーク蒸着方法
JP2959493B2 (ja) 1996-10-25 1999-10-06 サンケン電気株式会社 半導体発光素子
US6074960A (en) * 1997-08-20 2000-06-13 Micron Technology, Inc. Method and composition for selectively etching against cobalt silicide
JP2003069048A (ja) 2001-08-30 2003-03-07 Sanyo Electric Co Ltd ショットキーバリアダイオードおよびその製造方法
US7084058B2 (en) * 2001-04-17 2006-08-01 Micron Technology Inc. Method of forming low-loss coplanar waveguides
EP1280210A3 (en) 2001-07-27 2005-04-06 Sanyo Electric Co., Ltd. Schottky barrier diode and manufacturing method of schottky barrier diode
JP3735550B2 (ja) * 2001-09-21 2006-01-18 Tdk株式会社 弾性表面波装置およびその製造方法
TWI220770B (en) * 2003-06-11 2004-09-01 Ind Tech Res Inst Method for forming a conductive layer
TWI229436B (en) 2003-07-10 2005-03-11 Advanced Semiconductor Eng Wafer structure and bumping process
JP4501488B2 (ja) 2004-03-26 2010-07-14 豊田合成株式会社 炭化珪素半導体のオーミック電極及びその製造方法
US7195952B2 (en) 2005-03-22 2007-03-27 Micrel, Inc. Schottky diode device with aluminum pickup of backside cathode
US7964961B2 (en) * 2007-04-12 2011-06-21 Megica Corporation Chip package
FR2917893B1 (fr) * 2007-06-22 2009-08-28 Commissariat Energie Atomique Procede de fabrication d'une connexion electrique a base de nanotubes de carbone
JP2009081177A (ja) 2007-09-25 2009-04-16 Nec Electronics Corp 電界効果トランジスタ、半導体チップ及び半導体装置
US7691747B2 (en) * 2007-11-29 2010-04-06 STATS ChipPAC, Ltd Semiconductor device and method for forming passive circuit elements with through silicon vias to backside interconnect structures
US7727882B1 (en) * 2007-12-17 2010-06-01 Novellus Systems, Inc. Compositionally graded titanium nitride film for diffusion barrier applications

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