JP5935290B2 - 画像記録装置 - Google Patents

Description

本発明は、複数の画素形成部を有する記録ヘッドを備えた、画像記録装置に関する。

この種の装置においては、記録ヘッドと記録ヘッド制御ＩＣ（かかる記録ヘッドの動作を制御するためのドライバＩＣ）とを有するヘッドユニットが、装置本体の内部に設けられている。かかるヘッドユニットは、キャリッジ及びキャリッジ駆動機構を介して、装置本体に支持されている。ヘッドユニットと、装置本体側に設けられたメイン基板とは、記録データ（印字データ：記録媒体上のいずれの位置に如何なるドットあるいはキャラクタを形成すべきかに関するデータ）を含む各種信号を送受するためのケーブルによって接続されている。

ここで、上述のケーブルによって送受される記録データ信号を、低電圧差動シグナリング（ＬＶＤＳ：Low Voltage Differential Signaling）等の差動伝送信号とすることで、データ通信を高速化するとともに、電磁波ノイズを発生することや電磁波ノイズを受けて誤動作等の悪影響が生じることを抑制するようにしたものが、従来種々提案されている（例えば、特開２００２−３２６３４８号公報、特開２００６−１９８９１０号公報、特開２００６−２４７８４３号公報、特開２０１０−１４３１５４号公報、等参照。）。

この種の装置において、電磁波ノイズの発生や、電磁波ノイズによる悪影響（誤作動等）の発生について、まだまだ改善の余地がある。本発明は、このような課題に対処するためになされたものである。

本発明の画像記録装置は、ヘッドユニットと、装置本体と、差動伝送ドライバと、差動伝送レシーバと、を備えている。前記ヘッドユニットは、前記装置本体によって支持されている。前記ヘッドユニットには、複数の画素形成部を有する記録ヘッドと、この記録ヘッドにおける前記画素形成部の動作を制御するための記録ヘッド制御ＩＣと、が設けられている。前記装置本体には、メイン基板が備えられている。このメイン基板には、当該画像記録装置における画像記録動作を制御するためのＡＳＩＣ（Application Specific Integrated Circuit）が実装されている。

前記差動伝送ドライバは、シングルエンド形式の入力信号を差動伝送信号に変換するとともに、当該差動伝送信号を出力するようになっている。前記差動伝送レシーバは、前記差動伝送ドライバによって出力された前記差動伝送信号を受信するとともに、受信した当該差動伝送信号をシングルエンド形式の出力信号に変換するようになっている。本発明の特徴は、前記装置本体における前記メイン基板内の前記ＡＳＩＣ上に前記差動伝送ドライバが実装（前記ＡＳＩＣ内の回路要素として当該ＡＳＩＣ上に搭載）されているとともに、前記記録ヘッド制御ＩＣ上に前記差動伝送レシーバが実装（前記記録ヘッド制御ＩＣ内の回路要素として当該記録ヘッド制御ＩＣ上に搭載）されていることにある。

さらに、本発明の画像記録装置においては、
多数組の差動伝送信号ラインと、隣り合う前記差動伝送信号ラインの組間に設けられたシグナルグラウンドラインと、を有する、第一のフレキシブルケーブルと、
当該画像記録装置に設けられていて前記画素形成部の画素形成のための駆動中に信号レベルが変化する第一のセンサの信号ラインである第一のセンサ信号ラインを有しない一方で、当該画像記録装置に設けられていて前記画素形成部の画素形成のための駆動中に信号レベルの変化がない第二のセンサの信号ラインである第二のセンサ信号ラインを有する、第二のフレキシブルケーブルと、
前記記録ヘッドに対して電源電圧を供給するための電源ラインを有する、第三のフレキシブルケーブルと、
が、この順で積層された状態で、前記ヘッドユニットと前記メイン基板との間に設けられていてもよい。

この場合、前記第二のフレキシブルケーブルは、幅方向における一端側に設けられた前記第二のセンサ信号ラインと、前記幅方向について前記第三のフレキシブルケーブルにおける前記電源ラインに対応する位置に設けられた電源グラウンドラインと、を有していてもよい。また、前記第三のフレキシブルケーブルは、前記幅方向について前記第二のセンサ信号ラインに対応する位置に設けられた前記第一のセンサ信号ラインと、前記幅方向について前記第二のフレキシブルケーブルにおける前記電源グラウンドラインに対応する位置に設けられた前記電源ラインと、を有していてもよい。

なお、本発明の画像記録装置においては、前記差動伝送レシーバによって出力された前記出力信号をシリアル−パラレル変換するためのシリアル−パラレル変換部は、前記記録ヘッド制御ＩＣ上に実装（前記記録ヘッド制御ＩＣ内の回路要素として当該記録ヘッド制御ＩＣ上に搭載）されていてもよい。また、本発明の画像記録装置においては、パラレルデータ信号をパラレル−シリアル変換することで前記入力信号を生成するためのパラレル−シリアル変換部は、前記メイン基板内の前記ＡＳＩＣ上に実装（前記ＡＳＩＣ内の回路要素として当該ＡＳＩＣ上に搭載）されていてもよい。

かかる構成を備えた本発明の画像記録装置においては、前記メイン基板内の前記ＡＳＩＣ上に前記差動伝送ドライバが実装（回路要素として当該ＡＳＩＣ上に搭載）されているとともに、前記記録ヘッド制御ＩＣ上に前記差動伝送レシーバが実装（回路要素として当該記録ヘッド制御ＩＣ上に搭載）されている。このため、前記ＡＳＩＣと前記記録ヘッド制御ＩＣとの間の配線には、シングルエンド形式の信号が入出力されることはない。したがって、かかる構成によれば、電磁波ノイズの発生や、電磁波ノイズによる悪影響（誤作動等）の発生が抑制される。また、前記メイン基板の構成や、前記ヘッドユニット側に設けられる基板の構成が簡略化される。さらに、前記ヘッドユニットと前記メイン基板との間に設けられるケーブルを上述のように構成することで、電磁波ノイズによる悪影響（誤作動等）が、良好に抑制される。

本発明の画像記録装置の一実施形態に係るカラーインクジェットプリンタの概略構成を示す図である。 図１に示されている記録部の拡大斜視図である。 図２Ａに示されている記録ヘッドの一部拡大平面図である。 図１に示されているカラーインクジェットプリンタの回路構成の一例を示す図である。 図１に示されているカラーインクジェットプリンタの回路構成の一例を示す図である。 図１に示されているカラーインクジェットプリンタの回路構成の他の一例（図３Ｂに示されている回路構成の一変形例）を示す図である。

以下、本発明の実施形態について、図面を参照しつつ説明する。なお、以下の実施形態に関する記載は、法令で要求されている明細書の記載要件（記述要件・実施可能要件）を満たすために、本発明の具体化の単なる一例を、可能な範囲で具体的に記述しているものにすぎない。よって、後述するように、本発明が、以下に説明する実施形態の具体的構成に何ら限定されるものではないことは、全く当然である。本実施形態に対して施され得る各種の変更（変形例：modification）は、当該実施形態の説明中に挿入されると、一貫した実施形態の説明の理解が妨げられるので、末尾にまとめて記載されている。

＜装置構成＞
図１は、本発明の画像記録装置の一実施形態に係るカラーインクジェットプリンタ１の概略構成を示す図である。本実施形態のカラーインクジェットプリンタ１は、本体部２と、記録部３と、キャリッジ４と、メイン基板５と、ケーブル群６と、を備えている。記録部３、キャリッジ４、メイン基板５、及びケーブル群６は、本体部２内に収容されている。

記録部３は、イエロー、マゼンタ、シアン、及びブラックの４色の液体状のインクを吐出可能に構成されている。この記録部３は、キャリッジ４によって支持されている。キャリッジ４は、図示しないキャリッジ移動機構によって、用紙幅方向（図中ｘ軸方向）に往復移動可能に支持されている。

メイン基板５は、本体部２に設けられている。このメイン基板５は、記録部３に向けて記録データ等の信号や電源電圧を供給するとともに、キャリッジ４側（記録部３側）に設けられた種々のセンサ類からの信号を受け取ることができるように、ケーブル群６を介してキャリッジ４側と接続されている。ケーブル群６は、第一フレキシブルケーブル６ａと、第二フレキシブルケーブル６ｂと、第三フレキシブルケーブル６ｃと、を備えている。

第一フレキシブルケーブル６ａ、第二フレキシブルケーブル６ｂ、及び第三フレキシブルケーブル６ｃは、周知の扁平なケーブルであって、幅方向（図中上下方向［ｚ軸方向］）に沿って配列された複数の信号線ＳＬ（後述する差動伝送信号ライン６１１〜ヘッド電源ライン６３５に対応する）を有している。第一フレキシブルケーブル６ａ、第二フレキシブルケーブル６ｂ、及び第三フレキシブルケーブル６ｃは、この順で厚さ方向（第一フレキシブルケーブル６ａ〜第三フレキシブルケーブル６ｃの長手方向すなわち信号線ＳＬの長手方向と直交し、且つ上述の幅方向と直交する方向）に積層された状態（図中の拡大図参照：なお、第一フレキシブルケーブル６ａ、第二フレキシブルケーブル６ｂ、及び第三フレキシブルケーブル６ｃは、互いに積層状態で束ねられているだけであって、必ずしも互いに密着している必要はない。）で配置されている。

図２Ａは、図１に示されている記録部３の拡大斜視図である。図２Ａを参照すると、本発明の「ヘッドユニット」に相当する記録部３は、ヘッドドライバＩＣ３１ａ及び３１ｂと、記録ヘッド３２と、を備えている。図２Ｂは、図２Ａに示されている記録ヘッド３２の一部拡大平面図である。図２Ａ及び図２Ｂを参照すると、記録ヘッド３２には、多数（具体的には１６８０個）のノズル３２ａ及びノズル駆動部３２ｂが、二次元的に配列されている。そして、ヘッドドライバＩＣ３１ａ及び３１ｂは、多数のノズル駆動部３２ｂ（ノズル３２ａ）の動作を制御するために設けられている。

具体的には、同一色のインクを吐出するためのノズル３２ａ、及びこのノズル３２ａにおけるインク吐出動作を行うためのノズル駆動部３２ｂが、用紙搬送方向（図中ｙ軸方向）に沿って配列されている。また、一色のインクを吐出するためのノズル３２ａ及びノズル駆動部３２ｂの用紙搬送方向に沿った列が、用紙幅方向について複数列設けられている。上述したような、記録ヘッド３２の構成は周知であるので、本明細書においては、これらについてのさらに詳細な構成の説明は省略する。

ヘッドドライバＩＣ３１ａは、多数のノズル駆動部３２ｂのうちの、用紙搬送方向における上流側（給紙側：ｙ軸における負方向側）の半分のもの（図２Ａにおける“Ａ”の領域に設けられているもの：ブラック、イエロー、シアン、及びマゼンタ各２１０個）の駆動を制御するように設けられている。一方、ヘッドドライバＩＣ３１ｂは、多数のノズル駆動部３２ｂのうちの、用紙搬送方向における下流側（排紙側：ｙ軸における正方向側）の半分のもの（図２Ａにおける“Ｂ”の領域に設けられているもの：ブラック、イエロー、シアン、及びマゼンタ各２１０個）の駆動を制御するように設けられている。

＜回路構成＞
図３Ａ及び図３Ｂは、図１に示されているカラーインクジェットプリンタ１の回路構成の一例を示す図である。ここで、図３Ａは主としてメイン基板５側の回路構成を示しており、図３Ｂは主としてキャリッジ４側（記録部３側）の回路構成を示している（図示の便宜上、図３Ａと図３Ｂとで重複部分が生じている）。以下、図３Ａ及び図３Ｂを参照しつつ、本実施形態における回路構成の詳細について説明する。

メイン基板５には、メイン電源部５１と、ヘッド電源部５２と、ＡＳＩＣ（Application Specific Integrated Circuit）５３と、ＲＯＭ５４と、ＲＡＭ５５と、不揮発性メモリ５６と、が実装されている。メイン電源部５１は、ヘッドドライバＩＣ３１ａ等の電源電圧の出力端子（図中Ｐ１端子：＋３．３Ｖ）、後述するメディアセンサ７１及びエンコーダ７２の電源電圧の出力端子（図中Ｐ２端子：３．３Ｖ）、ＡＳＩＣ５３のコア電源電圧用の出力端子（図中ＰＣ端子：＋１．２Ｖ）、及び接地端子（図中Ｇ端子：０Ｖ）を有している。ヘッド電源部５２は、記録ヘッド３２（図２Ｂに示されているノズル駆動部３２ｂ）の駆動用の電源電圧の出力端子（図中ＰＨ端子）と、接地端子（図中ＧＨ端子）と、を有している。

＜＜ＡＳＩＣ＞＞
ＡＳＩＣ５３は、ＣＰＵ５３ａを含む特定用途向け集積回路であって、ＲＯＭ５４、ＲＡＭ５５、及び不揮発性メモリ５６と、双方向バス５７を介して接続されている。また、ＡＳＩＣ５３は、上述のようにコア電源電圧の供給を受けるために、メイン電源部５１における上述のコア電源電圧用の出力端子（図中ＰＣ端子）と接続されている。ＣＰＵ５３ａは、双方向バス５７と接続されていて、図示しない外部装置（例えばパーソナルコンピュータ等）から受信した記録指令（記録データを含む）に基づいて、カラーインクジェットプリンタ１の各部を統括的に制御するように設けられている。以下、ＡＳＩＣ５３の内部の詳細な回路構成について説明する。

ＡＳＩＣ５３には、クロック生成部５３ｃと、記録制御部５３ｄと、メディアセンサ制御処理部５３ｆと、メディアセンサインタフェース部５３ｇと、エンコーダ信号制御処理部５３ｈと、エンコーダインタフェース部５３ｋと、温度検知信号制御処理部５３ｍと、が実装（回路要素として当該ＡＳＩＣ５３上に搭載：以下同様）されている。クロック生成部５３ｃ、記録制御部５３ｄ、メディアセンサ制御処理部５３ｆ、エンコーダ信号制御処理部５３ｈ、及び温度検知信号制御処理部５３ｍは、双方向バス５７と接続されている。

クロック生成部５３ｃは、シングルエンド信号から差動伝送信号へ変換する基準となる一定周期のクロックパルスを生成するように設けられている。記録制御部５３ｄは、ＣＰＵ５３ａによって処理された記録データと、クロック生成部５３ｃによって生成されたクロックパルスと、種々のセンサ類（後述するメディアセンサ７１やエンコーダ７２を含む）からの信号と、に基づいて、記録媒体（用紙）上に所定の画像を形成するために記録部３を含むカラーインクジェットプリンタ１の各部の動作を制御するように設けられている。

メディアセンサ制御処理部５３ｆは、記録媒体の有無の検知（すなわち記録媒体の用紙搬送方向における先端の検知）や記録媒体のサイズの検知（すなわち記録媒体の用紙幅方向における端縁の位置の検知）を行うために設けられた後述するメディアセンサ７１からの信号を受けることで、記録媒体の有無やサイズの検知を行うように設けられている。また、メディアセンサ制御処理部５３ｆは、メディアセンサ７１の動作を制御するように設けられている。すなわち、メディアセンサ制御処理部５３ｆは、待機時（記録ヘッド３２による画像の記録を行わないとき）にメディアセンサ７１の動作（具体的には発光部や受光部の動作）を停止させるとともに、画像記録時にメディアセンサ７１を動作させるように設けられている。

メディアセンサインタフェース部５３ｇは、メディアセンサ制御処理部５３ｆ及びメイン電源部５１と接続されている。このメディアセンサインタフェース部５３ｇは、ＡＳＩＣ５３のコア電圧レベル（１．２Ｖ）のデジタル信号と３．３Ｖのアナログ信号との間の変換を行う電圧変換部であって、メディアセンサ制御処理部５３ｆと後述するメディアセンサ７１との信号の授受のためのインタフェースとして設けられている。

同様に、エンコーダ信号制御処理部５３ｈは、記録ヘッド３２（すなわち図１におけるキャリッジ４）の用紙幅方向の位置を検知するために設けられた後述のエンコーダ７２からの信号を受けるとともに、当該エンコーダ７２の動作を制御するように設けられている。また、エンコーダインタフェース部５３ｋは、エンコーダ信号制御処理部５３ｈ及びメイン電源部５１と接続された電圧変換部であって、エンコーダ信号制御処理部５３ｈとエンコーダ７２との信号の授受のためのインタフェースとして設けられている。

温度検知信号制御処理部５３ｍは、ヘッドドライバＩＣ３１ａ及び３１ｂの温度を検知するための温度検知部（後述するＩＣ温度検知部３１１ａ及び３１１ｂ）からの信号を受け取ることで、ヘッドドライバＩＣ３１ａ及び３１ｂの温度を検知するように設けられている。また、温度検知信号制御処理部５３ｍは、記録ヘッド３２の温度を検知するための温度検知部（サーミスタ：後述するヘッド温度検知部８１）の動作を制御するとともに、かかる温度検知部からの信号を受け取ることで記録ヘッド３２の温度を検知するように設けられている。

また、ＡＳＩＣ５３には、ブラック波形生成部５３ｐとカラー波形生成部５３ｒとが実装されている。これらは、双方向バス５７と接続されている。ブラック波形生成部５３ｐは、ブラックインクによるドットサイズ（記録ヘッド３２により吐出されるインク液滴のサイズ：本実施形態においては４種類）に対応した波形のデータ（記録データのうちの波形データ：４ビット）の信号を出力するように設けられている。同様に、カラー波形生成部５３ｒは、カラー記録時におけるカラーインク（ブラック以外の色のインク）によるドットサイズに対応した波形のデータ（波形データ：４ビット）の信号を出力するように設けられている。

ここで、本実施形態における「波形データ」は、１ドットを形成するための所定時間内にノズル駆動部３２ｂ（図２Ｂ参照）に出力される駆動信号のオン／オフ状態を、各ドットサイズ（４種類）に対応して表したものである。具体的には、本実施形態においては、４ビットの波形データは、４種類のドットサイズに対応する波形データであることを表しており、「波形データ」は、「１」と「０」のデータを組み合わせて形成されている（「１」はオン、「０」はオフを示しているものとする）。

また、ＡＳＩＣ５３には、第一ヘッド制御信号生成部５３ｓ１と、第二ヘッド制御信号生成部５３ｓ２と、第三ヘッド制御信号生成部５３ｓ３と、第四ヘッド制御信号生成部５３ｓ４と、が実装されている。これらは、双方向バス５７と接続されている。

第一ヘッド制御信号生成部５３ｓ１は、ブラック及びイエローのノズル駆動部３２ｂ（図２Ｂ参照）における給紙側のもの（図２Ａにおける“Ａ”の領域に設けられているもの：以下同様）を駆動するための制御信号（記録データのうちドット形成データ（ドット形成の有無を示すドットデータとドットサイズの大きさを表すドットサイズデータとを含む）：パラレル形式・４ビット）を生成するように設けられている。同様に、第二ヘッド制御信号生成部５３ｓ２は、シアン及びマゼンタのノズル駆動部３２ｂにおける給紙側のものを駆動するための制御信号（ドット形成データ：パラレル形式・４ビット）を生成するように設けられている。

第三ヘッド制御信号生成部５３ｓ３は、ブラック及びイエローのノズル駆動部３２ｂにおける排紙側のもの（図２Ａにおける“Ｂ”の領域に設けられているもの：以下同様）を駆動するための制御信号（ドット形成データ：パラレル形式・４ビット）を生成するように設けられている。同様に、第四ヘッド制御信号生成部５３ｓ４は、シアン及びマゼンタのノズル駆動部３２ｂにおける排紙側のものを駆動するための制御信号（ドット形成データ：パラレル形式・４ビット）を生成するように設けられている。

また、ＡＳＩＣ５３には、第一パラレル−シリアル変換部５３ｔ１と、第二パラレル−シリアル変換部５３ｔ２と、第三パラレル−シリアル変換部５３ｔ３と、第四パラレル−シリアル変換部５３ｔ４と、が実装されている。これらは、第一ヘッド制御信号生成部５３ｓ１〜第四ヘッド制御信号生成部５３ｓ４、並びにブラック波形生成部５３ｐ及びカラー波形生成部５３ｒによって生成されたパラレル形式の記録データ信号をシリアル形式（１ビット）に変換するように設けられている。

具体的には、第一パラレル−シリアル変換部５３ｔ１は、第一ヘッド制御信号生成部５３ｓ１、第二ヘッド制御信号生成部５３ｓ２、及びクロック生成部５３ｃと接続されている。この第一パラレル−シリアル変換部５３ｔ１は、第一ヘッド制御信号生成部５３ｓ１と第二ヘッド制御信号生成部５３ｓ２とから出力されるパラレル形式の記録データ信号（ドット形成データ信号）を、クロック生成部５３ｃから出力されるクロックパルスを基準として、シリアル形式の信号に変換するように設けられている。

また、第二パラレル−シリアル変換部５３ｔ２は、ブラック波形生成部５３ｐ、カラー波形生成部５３ｒ、及びクロック生成部５３ｃと接続されている。この第二パラレル−シリアル変換部５３ｔ２は、ブラック波形生成部５３ｐとカラー波形生成部５３ｒから出力される各々４種類の波形データ信号を、クロック生成部５３ｃから出力されるクロックパルスを基準として、シリアル形式の信号に変換するように設けられている。

このように、第一パラレル−シリアル変換部５３ｔ１及び第二パラレル−シリアル変換部５３ｔ２は、記録ヘッド３２に設けられたノズル駆動部３２ｂ（図２Ｂ参照）における給紙側のもの（以下、「給紙側ノズル駆動部」と称する。）の駆動用のシリアル形式（１ビット）の信号を出力するように設けられている。

同様に、第三パラレル−シリアル変換部５３ｔ３は、第三ヘッド制御信号生成部５３ｓ３、第四ヘッド制御信号生成部５３ｓ４、及びクロック生成部５３ｃと接続されている。また、第四パラレル−シリアル変換部５３ｔ４は、ブラック波形生成部５３ｐ、カラー波形生成部５３ｒ、及びクロック生成部５３ｃ接続されている。そして、第三パラレル−シリアル変換部５３ｔ３及び第四パラレル−シリアル変換部５３ｔ４は、記録ヘッド３２に設けられたノズル駆動部３２ｂ（図２Ｂ参照）における排紙側のもの（以下、「排紙側ノズル駆動部」と称する。）の駆動用のシリアル形式（１ビット）の信号を出力するように設けられている。

さらに、ＡＳＩＣ５３には、差動信号用定電流生成部５３ｕと、第一差動信号変換出力部５３ｗ１と、第二差動信号変換出力部５３ｗ２と、第三差動信号変換出力部５３ｗ３と、第四差動信号変換出力部５３ｗ４と、第五差動信号変換出力部５３ｗ５と、第六差動信号変換出力部５３ｗ６と、が実装されている。本実施形態においては、差動信号用定電流生成部５３ｕ及び第一差動信号変換出力部５３ｗ１〜第六差動信号変換出力部５３ｗ６は、ＬＶＤＳ（Low Voltage Differential Signaling：低電圧差動シグナリング）信号を生成及び出力するように設けられている。

具体的には、差動信号用定電流生成部５３ｕは、ＬＶＤＳ用の定電流源であって、メイン電源部５１における電源電圧の出力端子（図中Ｐ１端子：＋３．３Ｖ）と接続されている。また、本発明の「差動伝送ドライバ」に相当する第一差動信号変換出力部５３ｗ１〜第六差動信号変換出力部５３ｗ６は、第一パラレル−シリアル変換部５３ｔ１〜第四パラレル−シリアル変換部５３ｔ４から出力されたシングルエンド形式（シリアル形式）の信号をＬＶＤＳ信号に変換するとともに、かかるＬＶＤＳ信号を出力するように設けられている。

第一差動信号変換出力部５３ｗ１は、第一パラレル−シリアル変換部５３ｔ１と接続されている。この第一差動信号変換出力部５３ｗ１は、第一ヘッド制御信号生成部５３ｓ１及び第二ヘッド制御信号生成部５３ｓ２によって出力されたドット形成データ（給紙側ノズル駆動部の駆動用）を第一パラレル−シリアル変換部５３ｔ１によってシリアル形式（１ビット）に変換した信号を、ＬＶＤＳ信号に変換するとともに、かかるＬＶＤＳ信号をヘッドドライバＩＣ３１ａに向けて出力するように設けられている。

第二差動信号変換出力部５３ｗ２は、第二パラレル−シリアル変換部５３ｔ２と接続されている。この第二差動信号変換出力部５３ｗ２は、ブラック波形生成部５３ｐ及びカラー波形生成部５３ｒによって出力された波形データ信号（給紙側ノズル駆動部の駆動用）を第二パラレル−シリアル変換部５３ｔ２によってシリアル形式（１ビット）に変換した信号を、ＬＶＤＳ信号に変換するとともに、かかるＬＶＤＳ信号をヘッドドライバＩＣ３１ａに向けて出力するように設けられている。

第三差動信号変換出力部５３ｗ３は、クロック生成部５３ｃと接続されている。この第三差動信号変換出力部５３ｗ３は、かかるクロック生成部５３ｃから出力されるクロックパルス信号に基づく、ヘッドドライバＩＣ３１ａの駆動用の基準クロック信号を、ＬＶＤＳ信号に変換するとともに、かかるＬＶＤＳ信号をヘッドドライバＩＣ３１ａに向けて出力するように設けられている。

第四差動信号変換出力部５３ｗ４は、第三パラレル−シリアル変換部５３ｔ３と接続されている。この第四差動信号変換出力部５３ｗ４は、第三ヘッド制御信号生成部５３ｓ３及び第四ヘッド制御信号生成部５３ｓ４によって出力されたドット形成データ（排紙側ノズル駆動部の駆動用）を第三パラレル−シリアル変換部５３ｔ３によってシリアル形式（１ビット）に変換した信号を、ＬＶＤＳ信号に変換するとともに、かかるＬＶＤＳ信号をヘッドドライバＩＣ３１ｂに向けて出力するように設けられている。

第五差動信号変換出力部５３ｗ５は、第四パラレル−シリアル変換部５３ｔ４と接続されている。この第五差動信号変換出力部５３ｗ５は、ブラック波形生成部５３ｐ及びカラー波形生成部５３ｒによって出力された波形データ信号（排紙側ノズル駆動部の駆動用）を第四パラレル−シリアル変換部５３ｔ４によってシリアル形式（１ビット）に変換した信号を、ＬＶＤＳ信号に変換するとともに、かかるＬＶＤＳ信号をヘッドドライバＩＣ３１ｂに向けて出力するように設けられている。

第六差動信号変換出力部５３ｗ６は、クロック生成部５３ｃと接続されている。この第六差動信号変換出力部５３ｗ６は、かかるクロック生成部５３ｃから出力されるクロックパルス信号に基づく、ヘッドドライバＩＣ３１ｂの駆動用の基準クロック信号を、ＬＶＤＳ信号に変換するとともに、かかるＬＶＤＳ信号をヘッドドライバＩＣ３１ｂに向けて出力するように設けられている。

＜＜キャリッジ基板＞＞
キャリッジ４（図１参照）には、キャリッジ基板７０が設けられている。キャリッジ基板７０は、第一フレキシブルケーブル６ａ、第二フレキシブルケーブル６ｂ、及び第三フレキシブルケーブル６ｃを介して、メイン基板５と接続されている。また、キャリッジ基板７０には、メディアセンサ７１と、エンコーダ７２と、が実装されている。

メディアセンサ７１は、検知信号をメディアセンサ制御処理部５３ｆに向けてメディアセンサインタフェース部５３ｇを介して出力するとともに、メディアセンサインタフェース部５３ｇを介してメディアセンサ制御処理部５３ｆからの制御信号を受け取るように設けられている。また、メディアセンサ７１は、後述するように、第三フレキシブルケーブル６ｃを介して、メイン電源部５１から発光部用電源としての電源電圧（３．３Ｖ）の供給を受けるように設けられている。

エンコーダ７２は、検知信号をエンコーダ信号制御処理部５３ｈに向けてエンコーダインタフェース部５３ｋを介して出力するとともに、エンコーダインタフェース部５３ｋを介してエンコーダ信号制御処理部５３ｈからの制御信号を受け取るように設けられている。また、エンコーダ７２は、後述するように、第三フレキシブルケーブル６ｃを介して、メイン電源部５１から発光部用電源としての電源電圧（３．３Ｖ）の供給を受けるように設けられている。

記録部３とキャリッジ基板７０とは、ＦＰＣ（フレキシブルプリント基板）８０を介して接続されている。本実施形態においては、このＦＰＣ８０には、上述のヘッド温度検知部８１が実装されている。ヘッド温度検知部８１は、サーミスタであって、記録ヘッド３２の温度に応じた出力を生じるように設けられている。

＜＜ヘッドドライバＩＣ＞＞
ヘッドドライバＩＣ３１ａには、上述のＩＣ温度検知部３１１ａが設けられている。このＩＣ温度検知部３１１ａは、ヘッドドライバＩＣ３１ａの温度に応じた出力を生じるようになっている。同様に、ヘッドドライバＩＣ３１ｂにも、上述のＩＣ温度検知部３１１ｂが設けられている。

ヘッドドライバＩＣ３１ａには、第一差動信号入力変換部３１２ａ１、第二差動信号入力変換部３１２ａ２、及び第三差動信号入力変換部３１２ａ３が実装（回路要素として当該ヘッドドライバＩＣ３１ａ上に搭載：以下同様）されている。同様に、ヘッドドライバＩＣ３１ｂには、第一差動信号入力変換部３１２ｂ１、第二差動信号入力変換部３１２ｂ２、及び第三差動信号入力変換部３１２ｂ３が実装（回路要素として当該ヘッドドライバＩＣ３１ｂ上に搭載：以下同様）されている。本発明の「差動伝送レシーバ」に相当する第一差動信号入力変換部３１２ａ１等は、第一差動信号変換出力部５３ｗ１等によって出力されたＬＶＤＳ信号を受信するとともに、受信したＬＶＤＳ信号をシングルエンド形式のシリアルデータ信号に変換するように設けられている。

具体的には、第一差動信号入力変換部３１２ａ１は、キャリッジ基板７０及び第一フレキシブルケーブル６ａを介して、第一差動信号変換出力部５３ｗ１と接続されている。この第一差動信号入力変換部３１２ａ１は、第一差動信号変換出力部５３ｗ１から出力されたＬＶＤＳ信号を受信して、かかるＬＶＤＳ信号を、給紙側ノズル駆動部の駆動用のドット形成データに対応するシリアルデータ信号に変換するようになっている。

同様に、第一差動信号入力変換部３１２ｂ１は、キャリッジ基板７０及び第一フレキシブルケーブル６ａを介して、第四差動信号変換出力部５３ｗ４と接続されている。この第一差動信号入力変換部３１２ｂ１は、第四差動信号変換出力部５３ｗ４から出力されたＬＶＤＳ信号を受信して、かかるＬＶＤＳ信号を、排紙側ノズル駆動部の駆動用のドット形成データに対応するシリアルデータ信号に変換するようになっている。

また、第二差動信号入力変換部３１２ａ２は、キャリッジ基板７０及び第一フレキシブルケーブル６ａを介して、第二差動信号変換出力部５３ｗ２と接続されている。この第二差動信号入力変換部３１２ａ２は、第二差動信号変換出力部５３ｗ２から出力されたＬＶＤＳ信号を受信して、かかるＬＶＤＳ信号を、給紙側ノズル駆動部の駆動用の波形データに対応するシリアルデータ信号に変換するようになっている。

同様に、第二差動信号入力変換部３１２ｂ２は、キャリッジ基板７０及び第一フレキシブルケーブル６ａを介して、第五差動信号変換出力部５３ｗ５と接続されている。この第二差動信号入力変換部３１２ｂ２は、第五差動信号変換出力部５３ｗ５から出力されたＬＶＤＳ信号を受信して、かかるＬＶＤＳ信号を、排紙側ノズル駆動部の駆動用の波形データに対応するシリアルデータ信号に変換するようになっている。

さらに、第三差動信号入力変換部３１２ａ３は、キャリッジ基板７０及び第一フレキシブルケーブル６ａを介して、第三差動信号変換出力部５３ｗ３と接続されている。この第三差動信号入力変換部３１２ａ３は、第三差動信号変換出力部５３ｗ３から出力されたＬＶＤＳ信号を受信して、かかるＬＶＤＳ信号を、給紙側のヘッドドライバＩＣ３１ａの駆動用の基準クロック信号に対応するシリアルデータ信号に変換するようになっている。

同様に、第三差動信号入力変換部３１２ｂ３は、キャリッジ基板７０及び第一フレキシブルケーブル６ａを介して、第六差動信号変換出力部５３ｗ６と接続されている。この第三差動信号入力変換部３１２ｂ３は、第六差動信号変換出力部５３ｗ６から出力されたＬＶＤＳ信号を受信して、かかるＬＶＤＳ信号を、排紙側のヘッドドライバＩＣ３１ｂの駆動用の基準クロック信号に対応するシリアルデータ信号に変換するようになっている。

また、ヘッドドライバＩＣ３１ａには、第一終端抵抗３１３ａ１、第二終端抵抗３１３ａ２、及び第三終端抵抗３１３ａ３が実装されている。同様に、ヘッドドライバＩＣ３１ｂには、第一終端抵抗３１３ｂ１、第二終端抵抗３１３ｂ２、及び第三終端抵抗３１３ｂ３が実装されている。

第一終端抵抗３１３ａ１は、第一差動信号入力変換部３１２ａ１に対応するように（すなわち第一差動信号入力変換部３１２ａ１の入力側の信号ライン対間に）設けられている。また、第二終端抵抗３１３ａ２は、第二差動信号入力変換部３１２ａ２に対応するように設けられている。さらに、第三終端抵抗３１３ａ３は、第三差動信号入力変換部３１２ａ３に対応するように設けられている。

同様に、第一終端抵抗３１３ｂ１は、第一差動信号入力変換部３１２ｂ１に対応するように（すなわち第一差動信号入力変換部３１２ｂ１の入力側の信号ライン対間に）設けられている。また、第二終端抵抗３１３ｂ２は、第二差動信号入力変換部３１２ｂ２に対応するように設けられている。さらに、第三終端抵抗３１３ｂ３は、第三差動信号入力変換部３１２ｂ３に対応するように設けられている。

また、ヘッドドライバＩＣ３１ａには、第一シリアル−パラレル変換部３１４ａ１及び第二シリアル−パラレル変換部３１４ａ２が実装されている。具体的には、第一シリアル−パラレル変換部３１４ａ１は、第一差動信号入力変換部３１２ａ１及び第三差動信号入力変換部３１２ａ３と接続されている。また、第二シリアル−パラレル変換部３１４ａ２は、第二差動信号入力変換部３１２ａ２及び第三差動信号入力変換部３１２ａ３と接続されている。

第一シリアル−パラレル変換部３１４ａ１は、第一差動信号入力変換部３１２ａ１によって出力された、給紙側ノズル駆動部の駆動用のドット形成データに対応するシリアルデータ信号を、第三差動信号入力変換部３１２ａ３によって出力されたクロック信号を基準としてシリアル−パラレル変換し、かかる変換後の信号（ドット形成データ信号：４ビット）を出力するように設けられている。第二シリアル−パラレル変換部３１４ａ２は、第二差動信号入力変換部３１２ａ２によって出力された、給紙側ノズル駆動部の駆動用の波形データに対応するシリアルデータ信号を、第三差動信号入力変換部３１２ａ３によって出力されたクロック信号を基準としてシリアル−パラレル変換し、かかる変換後の信号（波形データ信号：４ビット）を出力するように設けられている。

同様に、ヘッドドライバＩＣ３１ｂには、第一シリアル−パラレル変換部３１４ｂ１及び第二シリアル−パラレル変換部３１４ｂ２が実装されている。具体的には、第一シリアル−パラレル変換部３１４ｂ１は、第一差動信号入力変換部３１２ｂ１及び第三差動信号入力変換部３１２ｂ３と接続されている。また、第二シリアル−パラレル変換部３１４ｂ２は、第二差動信号入力変換部３１２ｂ２及び第三差動信号入力変換部３１２ｂ３と接続されている。

第一シリアル−パラレル変換部３１４ｂ１は、第一差動信号入力変換部３１２ｂ１によって出力されたシリアルデータ信号を、第三差動信号入力変換部３１２ｂ３によって出力されたクロック信号を基準としてシリアル−パラレル変換し、かかる変換後の信号（ドット形成データ信号：４ビット）を出力するように設けられている。第二シリアル−パラレル変換部３１４ｂ２は、第二差動信号入力変換部３１２ｂ２によって出力されたシリアルデータ信号を、第三差動信号入力変換部３１２ｂ３によって出力されたクロック信号を基準としてシリアル−パラレル変換し、かかる変換後の信号（波形データ信号：４ビット）を出力するように設けられている。

さらに、ヘッドドライバＩＣ３１ａには、ヘッド駆動信号生成部３１５ａが実装されている。ヘッド駆動信号生成部３１５ａは、第一シリアル−パラレル変換部３１４ａ１、第二シリアル−パラレル変換部３１４ａ２及び第三差動信号入力変換部３１２ａ３と接続されていて、これらの出力に基づいて給紙側ノズル駆動部を駆動するための駆動信号を生成するとともに、かかる駆動信号を記録ヘッド３２に向けて出力するように設けられている。

同様に、ヘッドドライバＩＣ３１ｂには、ヘッド駆動信号生成部３１５ｂが実装されている。ヘッド駆動信号生成部３１５ｂは、第一シリアル−パラレル変換部３１４ｂ１、第二シリアル−パラレル変換部３１４ｂ２及び第三差動信号入力変換部３１２ｂ３と接続されていて、これらの出力に基づいて排紙側ノズル駆動部を駆動するための駆動信号を生成するとともに、かかる駆動信号を記録ヘッド３２に向けて出力するように設けられている。

＜＜フレキシブルケーブル＞＞
第一フレキシブルケーブル６ａは、０．５ｍｍピッチ、２１ピンのフレキシブルケーブルであって、差動伝送信号ライン６１１及び６１２と、シグナルグラウンドライン６１３と、ヘッド温度センサ信号ライン６１４（１番ピン：図中「＃１」で示されている）と、ドライバＩＣ温度信号ライン６１５（２１番ピン：図中「＃２１」で示されている）と、を有している。本実施形態においては、隣り合う差動伝送信号ライン６１１と差動伝送信号ライン６１２からなる差動伝送信号ライン対は、第一フレキシブルケーブル６ａに６対設けられている。

すなわち、第一差動信号入力変換部３１２ａ１は、隣り合う差動伝送信号ライン６１１と差動伝送信号ライン６１２からなる差動伝送信号ライン対を介して、第一差動信号変換出力部５３ｗ１と接続されている（第二差動信号入力変換部３１２ａ２と第二差動信号変換出力部５３ｗ２との間、第三差動信号入力変換部３１２ａ３と第三差動信号変換出力部５３ｗ３との間、第一差動信号入力変換部３１２ｂ１と第四差動信号変換出力部５３ｗ４との間、第二差動信号入力変換部３１２ｂ２と第五差動信号変換出力部５３ｗ５との間、及び第三差動信号入力変換部３１２ｂ３と第六差動信号変換出力部５３ｗ６との間も同様である。）。

第一フレキシブルケーブル６ａの幅方向（図中上下方向）における各差動伝送信号ライン対の両側には、シグナルグラウンドライン６１３が配置されている。すなわち、シグナルグラウンドライン６１３は、隣り合う差動伝送信号ライン対の間に設けられている。また、シグナルグラウンドライン６１３は、第一フレキシブルケーブル６ａの幅方向における最も外側の差動伝送信号ライン対よりもさらに外側にて、当該ライン対と隣接するように設けられている。シグナルグラウンドライン６１３は、メイン基板５におけるメイン電源部５１の接地端子（図中Ｇ端子）から引き回された配線と接続されるとともに、ヘッドドライバＩＣ３１ａ及び３１ｂの（ロジック用）接地端子（図中ＧＬ端子）と接続されるようになっている。

ヘッド温度センサ信号ライン６１４は、ヘッド温度検知部８１からの温度検知信号を温度検知信号制御処理部５３ｍに伝達するための信号ラインである。このヘッド温度センサ信号ライン６１４は、第一フレキシブルケーブル６ａの長手方向（図中左右方向）における両端部の、コネクタに対する「斜め差し」が、万一生じた場合に、これを容易に検知することができるように、第一フレキシブルケーブル６ａの幅方向における一方（図中上方）の端部に配置されている。

ドライバＩＣ温度信号ライン６１５は、ＩＣ温度検知部３１１ａ及び３１１ｂからの温度検知信号を温度検知信号制御処理部５３ｍに伝達するための信号ラインである。このドライバＩＣ温度信号ライン６１５も、ヘッド温度センサ信号ライン６１４と同様に、第一フレキシブルケーブル６ａの長手方向における両端部の、コネクタに対する「斜め差し」が、万一生じた場合に、これを容易に検知することができるように、第一フレキシブルケーブル６ａの幅方向における他方の端部に配置されている。

第二フレキシブルケーブル６ｂは、１ｍｍピッチ、９ピンのフレキシブルケーブルであって、メディアセンサ信号ライン６２１（１番ピン：図中「＃１」で示されている）、メディアセンサ信号ライン６２２、ヘッド温度センサ制御ライン６２３（９番ピン：図中「＃９」で示されている）、及びヘッド電源グラウンドライン６２４を有している。

隣り合うメディアセンサ信号ライン６２１とメディアセンサ信号ライン６２２とからなるメディアセンサ信号ライン対は、メディアセンサ７１とメディアセンサ制御処理部５３ｆとをメディアセンサインタフェース部５３ｇを介して接続するために、メディアセンサ７１とメディアセンサインタフェース部５３ｇとの間に設けられた信号ライン対である。このメディアセンサ信号ライン対は、第二フレキシブルケーブル６ｂの長手方向における両端部の、コネクタに対する「斜め差し」が、万一生じた場合に、これを容易に検知することができるように、第二フレキシブルケーブル６ｂの幅方向における一方（図中上方）の端部に配置されている。

ヘッド温度センサ制御ライン６２３は、温度検知信号制御処理部５３ｍからの制御信号をヘッド温度検知部８１に伝達するための信号ラインである。このヘッド温度センサ制御ライン６２３も、上述のメディアセンサ信号ライン対と同様に、第二フレキシブルケーブル６ｂの長手方向における両端部の、コネクタに対する「斜め差し」が、万一生じた場合に、これを容易に検知することができるように、第二フレキシブルケーブル６ｂの幅方向における他方の端部に設けられている。

ヘッド電源グラウンドライン６２４は、メイン基板５におけるヘッド電源部５２の接地端子（図中ＧＨ端子）から引き回された配線と接続されるとともに、ヘッドドライバＩＣ３１ａ及び３１ｂのヘッド電源用接地端子と接続されるようになっていて、第二フレキシブルケーブル６ｂの幅方向における上述のメディアセンサ信号ライン対とヘッド温度センサ制御ライン６２３との間に配置されている。本実施形態においては、６本のヘッド電源グラウンドライン６２４が、互いに隣接するように、並列に分岐した状態で第二フレキシブルケーブル６ｂの幅方向（図中上下方向）に沿って配列されている。

第三フレキシブルケーブル６ｃは、１ｍｍピッチ、８ピンのフレキシブルケーブルであって、エンコーダ信号ライン６３１（１番ピン：図中「＃１」で示されている）、エンコーダ信号ライン６３２、センサ電源ライン６３３、ドライバＩＣ電源ライン６３４（８番ピン：図中「＃８」で示されている）、及びヘッド電源ライン６３５を有している。隣り合うエンコーダ信号ライン６３１とエンコーダ信号ライン６３２とからなるエンコーダ信号ライン対は、エンコーダ７２とエンコーダ信号制御処理部５３ｈとをエンコーダインタフェース部５３ｋを介して接続するために、エンコーダ７２とエンコーダインタフェース部５３ｋとの間に設けられた信号ライン対であって、第三フレキシブルケーブル６ｃの幅方向における一方（図中上方）の端部に配置されている。

センサ電源ライン６３３は、メイン電源部５１からメディアセンサ７１及びエンコーダ７２に電源電圧を供給するために、メイン電源部５１における電源電圧出力端子（図中Ｐ２端子：３．３Ｖ）とメディアセンサ７１及びエンコーダ７２との間に設けられた信号ライン（電源ライン）であって、第三フレキシブルケーブル６ｃの幅方向（図中上下方向）について上述のエンコーダ信号ライン対に隣接するように配置されている。

ドライバＩＣ電源ライン６３４は、ヘッドドライバＩＣ３１ａ及び３１ｂにロジック用の電源電圧を供給するために、メイン電源部５１における電源電圧出力端子（図中Ｐ１端子：３．３Ｖ）とヘッドドライバＩＣ３１ａ及び３１ｂとの間に設けられた信号ライン（電源ライン）であって、第三フレキシブルケーブル６ｃの幅方向における他方の端部に配置されている。

ヘッド電源ライン６３５は、ヘッド電源部５２からヘッドドライバＩＣ３１ａ及び３１ｂを介して記録ヘッド３２におけるノズル駆動部３２ｂ（図２Ｂ参照）の駆動用の電源電圧を供給するために、ヘッド電源部５２における電源電圧出力端子（図中ＰＨ端子）とヘッドドライバＩＣ３１ａ及び３１ｂとの間に設けられた信号ライン（電源ライン）であって、第三フレキシブルケーブル６ｃの幅方向におけるセンサ電源ライン６３３とドライバＩＣ電源ライン６３４との間に配置されている。本実施形態においては、４本のヘッド電源ライン６３５が、互いに隣接するように、並列に分岐した状態で第三フレキシブルケーブル６ｃの幅方向に沿って配列されている。

すなわち、本実施形態においては、第二フレキシブルケーブル６ｂは、ノズル駆動部３２ｂ（図２Ｂ参照）による画素形成のための駆動中に信号レベルが変化する図示しないエンコーダの信号ラインを有しない一方で、かかるノズル駆動部３２ｂによる画素形成のための駆動中に信号レベルの変化がないメディアセンサ７１の信号ラインを有している。

本実施形態の第一フレキシブルケーブル６ａ、第二フレキシブルケーブル６ｂ、及び第三フレキシブルケーブル６ｃは、幅方向の上から下（図１におけるｚ軸方向）へ、順次１番ピンから順に配置されている。また、本実施形態の第二フレキシブルケーブル６ｂにおいては、幅方向について第三フレキシブルケーブル６ｃにおける電源ライン（センサ電源ライン６３３、ドライバＩＣ電源ライン６３４、及びヘッド電源ライン６３５：合計６本）に対応する位置に、６本のヘッド電源グラウンドライン６２４が設けられている。

さらに、本実施形態の第三フレキシブルケーブル６ｃにおいては、エンコーダ信号ライン６３１及び６３２は、幅方向について第二フレキシブルケーブル６ｂにおけるメディアセンサ信号ライン６２１及び６２２に対応する位置に設けられている。

＜実施形態の動作説明＞
以下、上述のような構成を有する本実施形態のカラーインクジェットプリンタ１の動作について、各図面を参照しつつ説明する。

記録ヘッド３２におけるノズル駆動部３２ｂ（図２Ｂ参照）の駆動用の電源電圧は、メイン基板５におけるヘッド電源部５２から、第三フレキシブルケーブル６ｃにおけるヘッド電源ライン６３５を介してヘッドドライバＩＣ３１ａ及び３１ｂに入力され、ヘッドドライバＩＣ３１ａ及び３１ｂを介してノズル駆動部３２ｂに供給される。また、かかるノズル駆動部３２ｂは、ヘッドドライバＩＣ３１ａ及び３１ｂ、並びに、第二フレキシブルケーブル６ｂにおけるヘッド電源グラウンドライン６２４を介して、ヘッド電源部５２の接地端子（図中ＧＨ端子）と接続されることで、接地される。

ヘッドドライバＩＣ３１ａ及び３１ｂには、メイン電源部５１から、第三フレキシブルケーブル６ｃにおけるドライバＩＣ電源ライン６３４を介して、ロジック用の電源電圧が供給される。また、メディアセンサ７１及びエンコーダ７２には、メイン電源部５１から、第三フレキシブルケーブル６ｃにおけるセンサ電源ライン６３３を介して、電源電圧が供給される。

メディアセンサ７１は、メディアセンサ制御処理部５３ｆからの制御信号（発光部のオン／オフを制御するための信号）を、メディアセンサインタフェース部５３ｇ及び第二フレキシブルケーブル６ｂにおけるメディアセンサ信号ライン６２１を介して受け取る。また、メディアセンサ７１は、検知信号を、メディアセンサインタフェース部５３ｇ及び第二フレキシブルケーブル６ｂにおけるメディアセンサ信号ライン６２２を介して、メディアセンサ制御処理部５３ｆに送信する。

エンコーダ７２は、エンコーダ信号制御処理部５３ｈからの制御信号（発光部のオン／オフを制御するための信号）を、エンコーダインタフェース部５３ｋ及び第二フレキシブルケーブル６ｂにおけるエンコーダ信号ライン６３１を介して受け取る。また、メディアセンサ７１は、検知信号を、エンコーダインタフェース部５３ｋ及び第二フレキシブルケーブル６ｂにおけるエンコーダ信号ライン６３２を介して、エンコーダ信号制御処理部５３ｈに送信する。

図示しない外部装置（パーソナルコンピュータ等）から、記録データを含む記録指令を受信すると、ＣＰＵ５３ａは、本体部２内の各部の動作を制御することで、記録媒体を記録部３に向けて送出する。記録媒体の有無（記録媒体の先端がメディアセンサ７１に到達したこと、及び、記録媒体の後端がメディアセンサ７１を通過したこと）や、記録媒体の幅に関する信号は、メディアセンサ７１から、メディアセンサインタフェース部５３ｇを介して、メディアセンサ制御処理部５３ｆに伝達される。かかる信号に基づいて、ＣＰＵ５３ａは、キャリッジ４の位置を適宜制御する。キャリッジ４の位置に関する信号は、エンコーダ７２から、エンコーダインタフェース部５３ｋを介して、エンコーダ信号制御処理部５３ｈに伝達される。

また、ＣＰＵ５３ａは、受信した記録指令を処理して、記録指令のうちから記録データを抽出してＲＡＭ５５に一旦格納する。記録制御部５３ｄは、ＲＡＭ５５に一旦格納された記録データと、クロック生成部５３ｃによって生成されたクロックパルスと、メディアセンサ７１やエンコーダ７２等の種々のセンサ類からの信号と、に基づいて、記録媒体上に所定の画像を形成するために、ＡＳＩＣ５３内の各部の動作を制御する。

記録データのうち、ビットマップに展開された各色のドットデータ（コア電源レベル）と、ドットサイズデータとが、第一ヘッド制御信号生成部５３ｓ１〜第四ヘッド制御信号生成部５３ｓ４に送られる。第一ヘッド制御信号生成部５３ｓ１は、ブラック及びイエローの給紙側ノズル駆動部を駆動するための制御信号であるドット形成データ信号（コア電源レベル：パラレルデータ）を出力する。

同様に、第二ヘッド制御信号生成部５３ｓ２は、シアン及びマゼンタの給紙側ノズル駆動部を駆動するためのドット形成データ信号（コア電源レベル：パラレルデータ）を出力する。また、第三ヘッド制御信号生成部５３ｓ３は、ブラック及びイエローのノズル駆動部３２ｂにおける排紙側ノズル駆動部を駆動するためのドット形成データ信号（コア電源レベル：パラレルデータ）を出力する。また、第四ヘッド制御信号生成部５３ｓ４は、シアン及びマゼンタの排紙側ノズル駆動部を駆動するためのドット形成データ信号（コア電源レベル：パラレルデータ）を出力する。

また、記録データのうち、ブラックインクによるドットサイズに対応したデータがブラック波形生成部５３ｐに送られるとともに、カラーインクによるドットサイズに対応したデータがカラー波形生成部５３ｒに送られる。ブラック波形生成部５３ｐは、ブラックインクによるドットサイズに対応した波形データ信号（コア電源レベル：パラレルデータ）を出力する。同様に、カラー波形生成部５３ｒは、カラー記録時におけるカラーインクによるドットサイズに対応した波形データ信号（コア電源レベル：パラレルデータ）を出力する。

第一ヘッド制御信号生成部５３ｓ１によって出力されたブラック及びイエローの給紙側ノズル駆動部の駆動用のドット形成データ信号、及び第二ヘッド制御信号生成部５３ｓ２によって出力されたシアン及びマゼンタの給紙側ノズル駆動部の駆動用のドット形成データ信号は、第一パラレル−シリアル変換部５３ｔ１によって、シリアルデータ信号（コア電源レベル）に変換される。同様に、第三ヘッド制御信号生成部５３ｓ３によって出力されたブラック及びイエローの排紙側ノズル駆動部の駆動用のドット形成データ信号、及び第四ヘッド制御信号生成部５３ｓ４によって出力されたシアン及びマゼンタの排紙側ノズル駆動部の駆動用のドット形成データ信号は、第三パラレル−シリアル変換部５３ｔ３によって、シリアルデータ信号（コア電源レベル）に変換される。

ブラック波形生成部５３ｐ及びカラー波形生成部５３ｒから出力された波形データ信号のうち、給紙側ノズル駆動部に対応するものは、第二パラレル−シリアル変換部５３ｔ２によって、シリアルデータ信号（コア電源レベル）に変換される。同様に、ブラック波形生成部５３ｐ及びカラー波形生成部５３ｒから出力された波形データ信号のうち、排紙側ノズル駆動部に対応するものは、第四パラレル−シリアル変換部５３ｔ４によって、シリアルデータ信号（コア電源レベル）に変換される。

第一パラレル−シリアル変換部５３ｔ１から出力された給紙側ノズル駆動部の駆動用のドット形成データ信号（シリアルデータ信号・コア電圧レベル）は、第一差動信号変換出力部５３ｗ１によって、ＬＶＤＳ信号に変換される。第二パラレル−シリアル変換部５３ｔ２から出力された給紙側ノズル駆動部の駆動用の波形データ信号（シリアルデータ信号・コア電圧レベル）は、第二差動信号変換出力部５３ｗ２によって、ＬＶＤＳ信号に変換される。クロック生成部５３ｃから出力されるクロックパルス信号に基づく、ヘッドドライバＩＣ３１ａの駆動用の基準クロック信号は、第三差動信号変換出力部５３ｗ３によって、ＬＶＤＳ信号に変換される。

第三パラレル−シリアル変換部５３ｔ３から出力された排紙側ノズル駆動部の駆動用のドット形成データ信号（シリアルデータ信号・コア電圧レベル）は、第四差動信号変換出力部５３ｗ４によって、ＬＶＤＳ信号に変換される。第四パラレル−シリアル変換部５３ｔ４から出力された排紙側ノズル駆動部の駆動用の波形データ信号（シリアルデータ信号・コア電圧レベル）は、第五差動信号変換出力部５３ｗ５によって、ＬＶＤＳ信号に変換される。クロック生成部５３ｃから出力されるクロックパルス信号に基づく、ヘッドドライバＩＣ３１ｂの駆動用の基準クロック信号は、第六差動信号変換出力部５３ｗ６によって、ＬＶＤＳ信号に変換される。

このようにして、第一差動信号変換出力部５３ｗ１〜第六差動信号変換出力部５３ｗ６によって生成されたＬＶＤＳ信号は、クロック生成部５３ｃによって生成されたクロックパルスと、メディアセンサ制御処理部５３ｆ及びエンコーダ信号制御処理部５３ｈを介して取得されたエンコーダ信号やメディアセンサ信号によって同期がとられつつ、第一フレキシブルケーブル６ａにおける上述の差動伝送信号ライン対（隣り合う差動伝送信号ライン６１１と差動伝送信号ライン６１２からなる差動伝送信号ライン対：なお、隣り合う差動伝送信号ライン対間は、シグナルグラウンドライン６１３によって実質的にシールドされている。）を介して、ヘッドドライバＩＣ３１ａ及び３１ｂに向けて送信される。

第一差動信号変換出力部５３ｗ１によって出力された、給紙側ノズル駆動部の駆動用のドット形成データに対応するＬＶＤＳ信号は、ヘッドドライバＩＣ３１ａにおける第一差動信号入力変換部３１２ａ１によって受信される。受信されたＬＶＤＳ信号は、第一差動信号入力変換部３１２ａ１によって、給紙側ノズル駆動部の駆動用のドット形成データに対応する、シングルエンド形式のシリアルデータ信号（コア電圧レベル）に変換される。

また、第二差動信号変換出力部５３ｗ２によって出力された、給紙側ノズル駆動部の駆動用の波形データに対応するＬＶＤＳ信号は、ヘッドドライバＩＣ３１ａにおける第二差動信号入力変換部３１２ａ２によって受信される。受信されたＬＶＤＳ信号は、第二差動信号入力変換部３１２ａ２によって、給紙側ノズル駆動部の駆動用の波形データに対応するシングルエンド形式のシリアルデータ信号（コア電圧レベル）に変換される。

また、第三差動信号変換出力部５３ｗ３によって出力された、給紙側のヘッドドライバＩＣ３１ａの駆動用の基準クロック信号に対応するＬＶＤＳ信号は、ヘッドドライバＩＣ３１ａにおける第三差動信号入力変換部３１２ａ３によって受信される。受信されたＬＶＤＳ信号は、第三差動信号入力変換部３１２ａ３によって、給紙側のヘッドドライバＩＣ３１ａの駆動用の基準クロック信号に対応するシングルエンド形式のシリアルデータ信号（コア電圧レベル）に変換される。

ヘッドドライバＩＣ３１ａにおける第一差動信号入力変換部３１２ａ１及び第三差動信号入力変換部３１２ａ３からの出力は、第一シリアル−パラレル変換部３１４ａ１に入力される。この第一シリアル−パラレル変換部３１４ａ１においては、第一差動信号入力変換部３１２ａ１によって出力された、給紙側ノズル駆動部の駆動用のドット形成データに対応するシリアルデータ信号が、第三差動信号入力変換部３１２ａ３によって出力されたクロック信号を基準としてシリアル−パラレル変換され、かかる変換後の信号（ドット形成データ信号：４ビット）が出力される。同様に、ヘッドドライバＩＣ３１ａにおける第二差動信号入力変換部３１２ａ２及び第三差動信号入力変換部３１２ａ３からの出力は、第二シリアル−パラレル変換部３１４ａ２に入力される。この第二シリアル−パラレル変換部３１４ａ２においては、第二差動信号入力変換部３１２ａ２によって出力された、給紙側ノズル駆動部の駆動用の波形データに対応するシリアルデータ信号が、第三差動信号入力変換部３１２ａ３によって出力されたクロック信号を基準としてシリアル−パラレル変換され、かかる変換後の信号（波形データ信号：４ビット）が出力される。

第一シリアル−パラレル変換部３１４ａ１、第二シリアル−パラレル変換部３１４ａ２及び第三差動信号入力変換部３１２ａ３からの出力は、ヘッド駆動信号生成部３１５ａに入力される。ヘッド駆動信号生成部３１５ａは、第一シリアル−パラレル変換部３１４ａ１から出力されたドット形成データ信号（パラレルデータ信号）と、第二シリアル−パラレル変換部３１４ａ２から出力された波形データ信号（パラレルデータ）と、第三差動信号入力変換部３１２ａ３から出力されたクロック信号と、に基づいて、給紙側ノズル駆動部を駆動するための駆動信号を生成するとともに、かかる駆動信号を記録ヘッド３２に向けて出力する。

同様に、第四差動信号変換出力部５３ｗ４によって出力された、排紙側ノズル駆動部の駆動用のドット形成データに対応するＬＶＤＳ信号は、ヘッドドライバＩＣ３１ｂにおける第一差動信号入力変換部３１２ｂ１によって受信される。受信されたＬＶＤＳ信号は、第一差動信号入力変換部３１２ｂ１によって、排紙側ノズル駆動部の駆動用のドット形成データに対応する、シングルエンド形式のシリアルデータ信号（コア電圧レベル）に変換される。

また、第五差動信号変換出力部５３ｗ５によって出力された、排紙側ノズル駆動部の駆動用の波形データに対応するＬＶＤＳ信号は、ヘッドドライバＩＣ３１ｂにおける第二差動信号入力変換部３１２ｂ２によって受信される。受信されたＬＶＤＳ信号は、第二差動信号入力変換部３１２ｂ２によって、排紙側ノズル駆動部の駆動用の波形データに対応するシングルエンド形式のシリアルデータ信号（コア電圧レベル）に変換される。

また、第六差動信号変換出力部５３ｗ６によって出力された、排紙側のヘッドドライバＩＣ３１ｂの駆動用の基準クロック信号に対応するＬＶＤＳ信号は、ヘッドドライバＩＣ３１ｂにおける第三差動信号入力変換部３１２ｂ３によって受信される。受信されたＬＶＤＳ信号は、第三差動信号入力変換部３１２ｂ３によって、排紙側のヘッドドライバＩＣ３１ｂの駆動用の基準クロック信号に対応するシングルエンド形式のシリアルデータ信号（コア電圧レベル）に変換される。

ヘッドドライバＩＣ３１ｂにおける第一差動信号入力変換部３１２ｂ１及び第三差動信号入力変換部３１２ｂ３からの出力は、第一シリアル−パラレル変換部３１４ｂ１に入力される。この第一シリアル−パラレル変換部３１４ｂ１においては、第一差動信号入力変換部３１２ｂ１によって出力された、排紙側ノズル駆動部の駆動用のドット形成データに対応するシリアルデータ信号が、第三差動信号入力変換部３１２ｂ３によって出力されたクロック信号を基準としてシリアル−パラレル変換され、かかる変換後の信号（ドット形成データ信号：４ビット）が出力される。

同様に、ヘッドドライバＩＣ３１ｂにおける第二差動信号入力変換部３１２ｂ２及び第三差動信号入力変換部３１２ｂ３からの出力は、第二シリアル−パラレル変換部３１４ｂ２に入力される。この第二シリアル−パラレル変換部３１４ｂ２においては、第二差動信号入力変換部３１２ｂ２によって出力された、排紙側ノズル駆動部の駆動用の波形データに対応するシリアルデータ信号が、第三差動信号入力変換部３１２ｂ３によって出力されたクロック信号を基準としてシリアル−パラレル変換され、かかる変換後の信号（波形データ信号：４ビット）が出力される。

第一シリアル−パラレル変換部３１４ｂ１、第二シリアル−パラレル変換部３１４ｂ２及び第三差動信号入力変換部３１２ｂ３からの出力は、ヘッド駆動信号生成部３１５ｂに入力される。ヘッド駆動信号生成部３１５ｂは、第一シリアル−パラレル変換部３１４ｂ１から出力されたドット形成データ信号（パラレルデータ信号）と、第二シリアル−パラレル変換部３１４ｂ２から出力された波形データ信号（パラレルデータ）と、第三差動信号入力変換部３１２ｂ３から出力されたクロック信号と、に基づいて、排紙側ノズル駆動部を駆動するための駆動信号を生成するとともに、かかる駆動信号を記録ヘッド３２に向けて出力する。

ヘッドドライバＩＣ３１ａにおけるＩＣ温度検知部３１１ａは、ヘッドドライバＩＣ３１ａの温度に応じた出力（アナログ電圧）を生じる。同様に、ヘッドドライバＩＣ３１ｂにおけるＩＣ温度検知部３１１ｂは、ヘッドドライバＩＣ３１ｂの温度に応じた出力（アナログ電圧）を生じる。これらの出力は、第一フレキシブルケーブル６ａにおけるドライバＩＣ温度信号ライン６１５を介して、温度検知信号制御処理部５３ｍに入力される。また、ヘッド温度検知部８１は、記録ヘッド３２の温度に応じた出力（アナログ電圧）を生じる。このヘッド温度検知部８１の出力は、第一フレキシブルケーブル６ａにおけるヘッド温度センサ信号ライン６１４を介して、温度検知信号制御処理部５３ｍに入力される。

温度検知信号制御処理部５３ｍは、ＩＣ温度検知部３１１ａ及び３１１ｂから入力された信号に基づいてヘッドドライバＩＣ３１ａ及び３１ｂの温度検知信号を出力するとともに、ヘッド温度検知部８１から入力された信号に基づいて記録ヘッド３２の温度検知信号を出力する。記録制御部５３ｄは、これらの温度検知信号に基づいて、記録部３の動作制御（例えば、ヘッドドライバＩＣ３１ａ等の過熱時のエラー制御や、記録ヘッド３２の温度に応じたノズル駆動部３２ｂに対する印加電圧制御、等。）を行う。

＜実施形態の構成による作用・効果＞
かかる構成を備えた本実施形態のカラーインクジェットプリンタ１においては、メイン基板５内のＡＳＩＣ５３上に第一差動信号変換出力部５３ｗ１〜第六差動信号変換出力部５３ｗ６が実装されている。また、ヘッドドライバＩＣ３１ａ上に第一差動信号入力変換部３１２ａ１〜第三差動信号入力変換部３１２ａ３が実装されている。さらに、ヘッドドライバＩＣ３１ｂ上に第一差動信号入力変換部３１２ｂ１〜第三差動信号入力変換部３１２ｂ３が実装されている。

かかる構成によれば、ＡＳＩＣ５３とヘッドドライバＩＣ３１ａ及び３１ｂとの間の配線には、ＬＶＤＳ信号が入出力される一方、パラレル信号（シングルエンド形式の信号）が入出力されることはない。よって、電磁波ノイズの発生や、電磁波ノイズを受けることによる悪影響（誤作動等）の発生が抑制される。また、差動伝送技術（本実施形態ではＬＶＤＳ）を用いているため、多数のノズル３２ａ（ノズル駆動部３２ｂ）を設けた場合であっても、信号ラインの本数を少なくすることができ、伝送速度を高めることが可能になる。さらに、メイン基板５の構成や、記録部３側に設けられる基板の構成が簡略化される。

また、本実施形態においては、第一パラレル−シリアル変換部５３ｔ１〜第四パラレル−シリアル変換部５３ｔ４がＡＳＩＣ５３上に実装されているとともに、第一シリアル−パラレル変換部３１４ａ１及び第二シリアル−パラレル変換部３１４ａ２がヘッドドライバＩＣ３１ａに実装され、さらに、第一シリアル−パラレル変換部３１４ｂ１及び第二シリアル−パラレル変換部３１４ｂ２がヘッドドライバＩＣ３１ｂに実装されている。かかる構成によれば、ＡＳＩＣ５３やヘッドドライバＩＣ３１ａやヘッドドライバＩＣ３１ｂの外部にパラレル信号が出力されることが抑制され、以て電磁波ノイズの発生量が抑制される。

また、本実施形態においては、ＬＶＤＳ用の定電流源である差動信号用定電流生成部５３ｕが、ＡＳＩＣ５３上に実装されている。そして、ＡＳＩＣ５３に入力される外部ポート用電源（メディアセンサインタフェース部５３ｇ及びエンコーダインタフェース部５３ｋ用の電源）であるメイン電源部５１からの入力に基づいて、ＬＶＤＳ用の定電流源である差動信号用定電流生成部５３ｕが駆動される。したがって、本実施形態によれば、ＡＳＩＣ５３のピン数が（定電流源の専用ピンが不要となるため）削減されるとともに、ＡＳＩＣ５３の外部に別途定電流源を設ける必要が無くなる。

また、本実施形態においては、第一フレキシブルケーブル６ａ、第二フレキシブルケーブル６ｂ、及び第三フレキシブルケーブル６ｃをこの順で厚さ方向に積層してなるケーブル群６において、差動伝送信号ライン６１１及び６１２が、電源ラインから最も離れた位置に設けられる。また、差動伝送信号ライン６１１及び６１２を有する第一フレキシブルケーブル６ａ、及びこれと厚さ方向について隣接する第二フレキシブルケーブル６ｂには、ノズル駆動部３２ｂによる画素形成のための駆動中に信号レベルが変化するような信号ラインが設けられていない。さらに、ケーブル群６の積層方向における、第三フレキシブルケーブル６ｃにおける電源ライン（センサ電源ライン６３３、ドライバＩＣ電源ライン６３４、及びヘッド電源ライン６３５）と隣接するものは、第二フレキシブルケーブル６ｂにおけるヘッド電源グラウンドライン６２４のみである。

ここで、周知の通り、上述の第三フレキシブルケーブル６ｃにおける電源ラインは、ノイズ源となる。もっとも、本実施形態の構成においては、第二フレキシブルケーブル６ｂにおけるヘッド電源グラウンドライン６２４によって、かかる電源ラインが、第一フレキシブルケーブル６ａにおける差動伝送信号ライン６１１及び６１２に対して良好にシールドされる。よって、本実施形態によれば、電磁波ノイズによる悪影響（誤作動等）が、良好に抑制される。

また、本実施形態においては、０．５ｍｍピッチの第一フレキシブルケーブル６ａには合計２１本の信号ラインが設けられ、１ｍｍピッチの第二フレキシブルケーブル６ｂには合計９本の信号ラインが設けられ、１ｍｍピッチの第三フレキシブルケーブル６ｃには合計８本の信号ラインが設けられる。これにより、第一フレキシブルケーブル６ａ、第二フレキシブルケーブル６ｂ、及び第三フレキシブルケーブル６ｃの幅を揃えることができる。したがって、ケーブル群６における各フレキシブルケーブル間の位置ずれの発生が抑制され、以て予期しない電磁波ノイズの影響の発生が抑制される。

また、本実施形態においては、第一フレキシブルケーブル６ａの幅方向における一方の端部にヘッド温度センサ信号ライン６１４が設けられるとともに、他方の端部にドライバＩＣ温度信号ライン６１５が設けられている。これらの信号ラインにおける信号はアナログ電圧信号であるため、これをモニターすることで、第一フレキシブルケーブル６ａの長手方向における両端部の、コネクタに対する「斜め差し」が、万一生じた場合に、これを容易に検知することが可能になる。

同様に、本実施形態においては、第二フレキシブルケーブル６ｂの幅方向における一方の端部に隣り合うメディアセンサ信号ライン６２１とメディアセンサ信号ライン６２２とからなるメディアセンサ信号ライン対が設けられるとともに、他方の端部にヘッド温度センサ制御ライン６２３が設けられている。よって、かかる構成によれば、第二フレキシブルケーブル６ｂの長手方向における両端部の、コネクタに対する「斜め差し」が、万一生じた場合に、これを容易に検知することが可能になる。

なお、ＬＶＤＳ信号は差動信号であるため、ＬＶＤＳにおいては、信号レベル（Ｈ／Ｌ）にかかわらず１．２２５ｍＷの電力が消費される。この点、オープンモード（未使用の差動信号変換出力部における出力をＨ（ロジックハイレベル）に固定するとともに、未使用の差動信号入力変換部における入力をオープンにする）を設けて、スリープ時にＬＶＤＳ送信回路（第一差動信号変換出力部５３ｗ１〜第六差動信号変換出力部５３ｗ６）をオープン状態とすることで、スリープ時の消費電力を低減することが可能になる。

＜変形例の例示＞
なお、上述の実施形態は、上述した通り、出願人が取り敢えず本願の出願時点において最良であると考えた本発明の代表的な実施形態を、単に例示したものにすぎない。よって、本発明はもとより上述の実施形態に何ら限定されるものではない。したがって、本発明の本質的部分を変更しない範囲内において、上述の実施形態に対して種々の変形が施され得ることは、当然である。

以下、代表的な変形例について、幾つか例示する。もっとも、言うまでもなく、変形例とて、以下に列挙されたものに限定されるものではない。また、実施形態や変形例の、全部又は一部が、技術的に矛盾しない範囲内において、適宜、互いに複合的に適用され得る。

本発明（特に、本発明の課題を解決するための手段を構成する各構成要素における、作用的・機能的に表現されているもの）は、上述の実施形態や、下記変形例の記載に基づいて限定解釈されてはならない。このような限定解釈は、（先願主義の下で出願を急ぐ）出願人の利益を不当に害する反面、模倣者を不当に利するものであって、許されない。

本発明は、カラーインクジェットプリンタに限定されない。すなわち、例えば、本発明は、単色のインクジェットプリンタに対しても、良好に適用され得る。また、本発明は、任意の方式のインクジェットプリンタ（例えば、いわゆる「バブルジェット（登録商標）」方式のインクジェットプリンタを含む。）に対して、良好に適用され得る。あるいは、本発明は、サーマルプリンタ等の他の方式のプリンタに対しても良好に適用され得る。

本発明は、上述の実施形態に示された構成に何ら限定されない。例えば、ＲＯＭ５４やＲＡＭ５５等は、ＡＳＩＣ５３上に設けられていてもよい。また、記録部３に設けられるヘッドドライバＩＣは、１つであってもよいし、３つ以上であってもよい。

第一ヘッド制御信号生成部５３ｓ１等やブラック波形生成部５３ｐやカラー波形生成部５３ｒの出力信号におけるビット数も、上述の具体例に限定されない。第一シリアル−パラレル変換部３１４ａ１、第二シリアル−パラレル変換部３１４ａ２、第一シリアル−パラレル変換部３１４ｂ１、及び第二シリアル−パラレル変換部３１４ｂ２についても同様である。

具体的には、例えば、記録ヘッド３２により吐出されるインク液滴のサイズの種類に応じて、ブラック波形生成部５３ｐ、カラー波形生成部５３ｒ、第二シリアル−パラレル変換部３１４ａ２、及び第二シリアル−パラレル変換部３１４ｂ２の出力信号におけるビット数が適宜設定され得る（例えば７ビット）。この場合、ブラック波形生成部５３ｐ、カラー波形生成部５３ｒ、第二シリアル−パラレル変換部３１４ａ２、及び第二シリアル−パラレル変換部３１４ｂ２の出力信号におけるビット数と、第一ヘッド制御信号生成部５３ｓ１や第一シリアル−パラレル変換部３１４ａ１等の出力信号におけるビット数とが異なることがあり得る。

図４は、図１に示されているカラーインクジェットプリンタ１の回路構成の他の一例（図３Ｂに示されている回路構成の一変形例）を示す図である。図４に示されているように、終端抵抗（第一終端抵抗３１３ａ１等）は、ＦＰＣ８０に設けられていてもよい。あるいは、かかる終端抵抗は、キャリッジ基板７０に設けられていてもよい。

その他、特段に言及されていない変形例についても、本発明の本質的部分を変更しない範囲内において、本発明の技術的範囲に含まれることは当然である。また、本発明の課題を解決するための手段を構成する各要素における、作用・機能的に表現されている要素は、上述の実施形態や変形例にて開示されている具体的構造の他、当該作用・機能を実現可能ないかなる構造をも含む。さらに、本明細書にて引用した他の出願や公報の内容（明細書及び図面を含む）は、本明細書の一部を構成するものとして、必要に応じて且つ技術的に矛盾しない範囲内において援用され得る。

１…カラーインクジェットプリンタ ２…本体部
３…記録部
３１ａ…ヘッドドライバＩＣ ３１ｂ…ヘッドドライバＩＣ
３２…記録ヘッド
３２ａ…ノズル ３２ｂ…ノズル駆動部
３１１ａ…ＩＣ温度検知部 ３１１ｂ…ＩＣ温度検知部
３１２ａ１…第一差動信号入力変換部 ３１２ａ２…第二差動信号入力変換部
３１２ａ３…第三差動信号入力変換部 ３１２ｂ１…第一差動信号入力変換部
３１２ｂ２…第二差動信号入力変換部 ３１２ｂ３…第三差動信号入力変換部
３１３ａ１…第一終端抵抗 ３１３ａ２…第二終端抵抗
３１３ａ３…第三終端抵抗 ３１３ｂ１…第一終端抵抗
３１３ｂ２…第二終端抵抗 ３１３ｂ３…第三終端抵抗
３１４ａ１…第一シリアル−パラレル変換部
３１４ａ２…第二シリアル−パラレル変換部
３１４ｂ１…第一シリアル−パラレル変換部
３１４ｂ２…第二シリアル−パラレル変換部
３１５ａ…ヘッド駆動信号生成部 ３１５ｂ…ヘッド駆動信号生成部
４…キャリッジ
５…メイン基板
５１…メイン電源部 ５２…ヘッド電源部
５３…ＡＳＩＣ ５３ａ…ＣＰＵ
５３ｃ…クロック生成部 ５３ｄ…記録制御部
５３ｆ…メディアセンサ制御処理部 ５３ｇ…メディアセンサインタフェース部
５３ｈ…エンコーダ信号制御処理部 ５３ｋ…エンコーダインタフェース部
５３ｍ…温度検知信号制御処理部 ５３ｐ…ブラック波形生成部
５３ｒ…カラー波形生成部
５３ｓ１…第一ヘッド制御信号生成部 ５３ｓ２…第二ヘッド制御信号生成部
５３ｓ３…第三ヘッド制御信号生成部 ５３ｓ４…第四ヘッド制御信号生成部
５３ｔ１…第一パラレル−シリアル変換部
５３ｔ２…第二パラレル−シリアル変換部
５３ｔ３…第三パラレル−シリアル変換部
５３ｔ４…第四パラレル−シリアル変換部
５３ｕ…差動信号用定電流生成部
５３ｗ１…第一差動信号変換出力部 ５３ｗ２…第二差動信号変換出力部
５３ｗ３…第三差動信号変換出力部 ５３ｗ４…第四差動信号変換出力部
５３ｗ５…第五差動信号変換出力部 ５３ｗ６…第六差動信号変換出力部
６…ケーブル群 ６ａ…第一フレキシブルケーブル
６ｂ…第二フレキシブルケーブル ６ｃ…第三フレキシブルケーブル
６１１…差動伝送信号ライン ６１２…差動伝送信号ライン
６１３…シグナルグラウンドライン ６１４…ヘッド温度センサ信号ライン
６１５…ドライバＩＣ温度信号ライン
６２１…メディアセンサ信号ライン ６２２…メディアセンサ信号ライン
６２３…ヘッド温度センサ制御ライン ６２４…ヘッド電源グラウンドライン
６３１…エンコーダ信号ライン ６３２…エンコーダ信号ライン
６３３…センサ電源ライン ６３４…ドライバＩＣ電源ライン
６３５…ヘッド電源ライン
７０…キャリッジ基板
７１…メディアセンサ ７２…エンコーダ
８０…ＦＰＣ ８１…ヘッド温度検知部

特開２００２−３２６３４８号公報 特開２００６−１９８９１０号公報 特開２００６−２４７８４３号公報 特開２０１０−１４３１５４号公報

Claims (3)

1. 複数の画素形成部を有する記録ヘッドと、この記録ヘッドにおける前記画素形成部の動作を制御するための記録ヘッド制御ＩＣと、を有する、ヘッドユニットと、
   前記ヘッドユニットを支持する、装置本体と、
   を備えた、画像記録装置において、
   前記装置本体に備えられたメイン基板内のＡＳＩＣ上に実装されていて、シングルエンド形式の入力信号を差動伝送信号に変換するとともに当該差動伝送信号を出力する、差動伝送ドライバと、
   前記記録ヘッド制御ＩＣ上に実装されていて、前記差動伝送ドライバによって出力された前記差動伝送信号を受信するとともに受信した当該差動伝送信号をシングルエンド形式の出力信号に変換する、差動伝送レシーバと、
   多数組の差動伝送信号ラインと、隣り合う前記差動伝送信号ラインの組間に設けられたシグナルグラウンドラインと、を有する、第一のフレキシブルケーブルと、
   当該画像記録装置に設けられていて前記画素形成部の画素形成のための駆動中に信号レベルが変化する第一のセンサの信号ラインである第一のセンサ信号ラインを有しない一方で、当該画像記録装置に設けられていて前記画素形成部の画素形成のための駆動中に信号レベルの変化がない第二のセンサの信号ラインである第二のセンサ信号ラインを有する、第二のフレキシブルケーブルと、
   前記記録ヘッドに対して電源電圧を供給するための電源ラインを有する、第三のフレキシブルケーブルと、
   を備え、
   前記第二のフレキシブルケーブルは、幅方向における一端側に設けられた、前記第二のセンサ信号ラインと、前記幅方向について前記第三のフレキシブルケーブルにおける前記電源ラインに対応する位置に設けられた、前記記録ヘッドの接地のための電源グラウンドラインと、を有し、
   前記第三のフレキシブルケーブルは、前記幅方向について前記第二のセンサ信号ラインに対応する位置に設けられた前記第一のセンサ信号ラインと、前記幅方向について前記第二のフレキシブルケーブルにおける前記電源グラウンドラインに対応する位置に設けられた前記電源ラインと、を有し、
   前記第一のフレキシブルケーブルと、前記第二のフレキシブルケーブルと、前記第三のフレキシブルケーブルとは、この順で積層された状態で、前記ヘッドユニットと前記メイン基板との間に設けられていることを特徴とする、画像記録装置。
2. 請求項１に記載の、画像記録装置において、
   前記記録ヘッド制御ＩＣ上に実装されていて、前記差動伝送レシーバによって出力された前記出力信号をシリアル−パラレル変換する、シリアル−パラレル変換部をさらに備えたことを特徴とする、画像記録装置。
3. 請求項２に記載の、画像記録装置において、
   前記ＡＳＩＣ上に実装されていて、パラレルデータ信号をパラレル−シリアル変換することで前記入力信号を生成する、パラレル−シリアル変換部をさらに備えたことを特徴とする、画像記録装置。

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