JP5859124B2 - 差分マンチェスタエンコードされた信号をダウンサンプリングするためのデコーダ回路 - Google Patents
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Description
1つ以上の実施形態は、一般にデコーダに関し、より具体的には、差分マンチェスタエンコーディングのオーバーサンプリングのデコードに関する。
差分マンチェスタエンコーディングは、データ遷移の位置に応じてクロック遷移を次々行う。データ遷移の位置に遷移が存在している場合に、ビット値「1」としてエンコードされ、データ遷移の位置に遷移が存在していない場合に、ビット値「0」としてエンコードされる。
一実施形態において、デコーダ回路は、差分マンチェスタエンコーディングを有する入力信号をオーバーサンプリングした複数のサンプルをダウンサンプリングする。第1の入力ポートは、サンプルのうち第1、第2および第3のサンプルを受信するように構成される。第2の入力ポートは、クロック遷移またはデータ遷移が第1、第2および第3のサンプルに先行するかどうかを示す状態を受信するように構成される。第3の入力ポートは、サンプルから発生された第1、第2および第3のダウンサンプリングされたビットを受信するように構成される。検出器回路は、第1、第2および第3の入力ポートに結合される。検出器回路は、上記状態がクロック遷移を示しており、第2および第3のダウンサンプリングされたビットが等しく、かつ第1のダウンサンプリングされたビットおよび第3のサンプルとは異なる場合に、複数のサンプルの中に短パルスの存在を示す検出信号を発生するように構成される。発生器回路は、検出器回路および第1の入力ポートに結合される。発生器回路は、第4のダウンサンプリングされたビットを発生するように構成される。第4のダウンサンプリングされたビットは、検出信号が短パルスの存在を示す場合に第3のサンプルに等しく、検出信号が短パルスの存在を示していない場合に第2のサンプルに等しい。
図1は、差分マンチェスタ波形100のサンプリングを示すタイミング図である。丸は、入力信号の差分マンチェスタ波形100から採取した入力サンプルを示す。1つ以上の実施態様は入力サンプルをダウンサンプリングされたビットにダウンサンプリングする。図1の網掛けの丸で示されたように、ダウンサンプリングされたビットは、通常、偶数の入力サンプルである。なお、いくつかの実施形態において、その後の差分マンチェスタ波形100内にデコードされたデータの復調を支援するために、特定のダウンサンプリングされたビットが生成される。
Claims (14)
- 入力信号から時間順の複数のサンプルをダウンサンプリングするためのデコーダ回路であって、
前記時間順の複数のサンプルのうち第1、第2および第3のサンプルを受信するように構成された第1の入力ポートを含み、前記時間順の複数のサンプルのうち前記第2のサンプルは前記第1のサンプルの後かつ前記第3のサンプルの前であり、前記複数のサンプルは、前記入力信号のオーバーサンプルであり、
クロック遷移またはデータ遷移が前記第1、第2および第3のサンプルに先行するかどうかを示す状態を受信するように構成された第2の入力ポートを含み、
前記時間順の複数のサンプルから発生された第1、第2および第3のダウンサンプリングされたビットを受信するように構成された第3の入力ポートを含み、前記時間順の複数のサンプルのうち前記第2のダウンサンプリングされたビットは前記第1のダウンサンプリングされたビットの後かつ前記第3のダウンサンプリングされたビットの前であり、
前記第1、第2および第3の入力ポートに結合されて、前記状態が前記クロック遷移を示すとともに、前記第2および第3のダウンサンプリングされたビットが等しく、かつ前記第1のダウンサンプリングされたビットおよび前記第3のサンプルとは異なることに応答して、前記複数のサンプルの中に短パルスの存在を示す検出信号を発生するように構成された、検出器回路を含み、
前記検出器回路および前記第1の入力ポートに結合された発生器回路を含み、前記発生器回路は、第4のダウンサンプリングされたビットを発生するように構成され、前記第4のダウンサンプリングされたビットは、前記検出信号が前記短パルスの存在を示すことに応答して前記第3のサンプルに等しくなり、前記第4のダウンサンプリングされたビットは、前記検出信号が前記短パルスの存在を示していないことに応答して前記第2のサンプルに等しくなる、デコーダ回路。 - 前記第1、第2および第3の入力ポートは、前記第1、第2および第3のサンプルと、前記状態と、前記第1、第2および第3のダウンサンプリングされたビットとを並列に受信するように構成される、請求項1に記載のデコーダ回路。
- 前記複数のサンプルは、前記入力信号を8の倍数でオーバーサンプリングしたものであり、前記第1、第2、第3および第4のダウンサンプリングされたビットは、前記入力信号を4の倍数でオーバーサンプリングしたものに対応する、請求項1または2に記載のデコーダ回路。
- 前記検出器回路は、前記クロック遷移の後に開始され、前記複数のサンプルのうち3〜6個のサンプルを含み、前記第1のサンプルおよび第2のサンプルのうち1つを有するまたは前記第1のサンプルに先行する前記複数のサンプルのうち1つを有する前記データ遷移の前に終了する、前記短パルスを検出するように構成され、
前記短パルスに対応する前記ダウンサンプリングされたビットは、第2および第3のダウンサンプリングされたビットである、請求項3に記載のデコーダ回路。 - 前記複数のサンプル中の長パルスは、クロック遷移の後に開始され、前記複数のサンプルのうち6〜10個のサンプルを含み、別のクロック遷移の前に終了し、
3〜5個のダウンサンプリングされたビットは、前記長パルスに対応している、請求項4に記載のデコーダ回路。 - 前記検出器回路は、前記状態が前記クロック遷移を示しており、前記第1のダウンサンプリングされたビットが前記第2のダウンサンプリングされたビットに等しくなく、前記第2のダウンサンプリングされたビットが前記第3のダウンサンプリングされたビットに等しく、かつ、前記第3のダウンサンプリングされたビットが前記第3のサンプルに等しくないことに応答して、前記短パルスの存在を示す前記検出信号を発生するように構成される、請求項1または2に記載のデコーダ回路。
- 前記第1の入力ポートおよび前記発生器回路に結合され、前記第2のサンプルが前記第1のサンプルまたは第3のサンプルのいずれか一方に等しいことに応答して、前記第1、第2および第3のサンプルの安定性を示す連続信号を発生するように構成された連続回路をさらに含む、請求項1から6のいずれか1項に記載のデコーダ回路。
- 前記発生器回路は、
前記検出信号が前記複数のサンプル中に前記短パルスの存在を示すことに応答して前記第3のサンプルに等しい前記第4のダウンサンプリングされたビットを発生するように構成され、
前記検出信号が前記パルスの存在を示しておらず、前記連続信号が前記安定性を示すことに応答して前記第2のサンプルに等しい前記第4のダウンサンプリングされたビットを発生するように構成され、
前記検出信号が前記パルスの存在を示しておらず、前記連続信号が前記安定性を示していないことに応答して前記第3のダウンサンプリングされたビットに等しい前記第4のダウンサンプリングされたビットを発生するように構成される、請求項7に記載のデコーダ回路。 - 前記第2の入力ポートに結合され、クロック遷移またはデータ遷移が前記第1、第2および第3のサンプルに先行するかどうかを示す状態を発生するように構成されるプリデコーダ回路をさらに含む、請求項1から8のいずれか1項に記載のデコーダ回路。
- 前記検出器回路と前記発生器回路は、ダウンサンプリング回路の第1のインスタンスに含まれ、
前記デコーダ回路は、ダウンサンプリング回路の第2、第3および第4のインスタンスを含み、
前記第1のインスタンスからの前記第4のダウンサンプリングされたビットは、前記第2のインスタンスの前記第3の入力ポートの前記第3のダウンサンプリングされたビットと、前記第3のインスタンスの前記第3の入力ポートの前記第2のダウンサンプリングされたビットと、前記第4のインスタンスの前記第3の入力ポートの前記第1のダウンサンプリングされたビットとに結合され、
前記第2のインスタンスからの前記第4のダウンサンプリングされたビットは、前記第3のインスタンスの前記第3の入力ポートの前記第3のダウンサンプリングされたビットと、前記第4のインスタンスの前記第3の入力ポートの前記第2のダウンサンプリングされたビットとに結合され、
前記第3のインスタンスからの前記第4のダウンサンプリングされたビットは、前記第4のインスタンスの前記第3の入力ポートの前記第3のダウンサンプリングされたビットに結合され、
前記第1のインスタンスの前記第1の入力ポートの前記第3のサンプルは、前記第2のインスタンスの前記第1の入力ポートの前記第1のサンプルであり、
前記第2のインスタンスの前記第1の入力ポートの前記第3のサンプルは、前記第3のインスタンスの前記第1の入力ポートの前記第1のサンプルであり、
前記第3のインスタンスの前記第1の入力ポートの前記第3のサンプルは、前記第4のインスタンスの前記第1の入力ポートの前記第1のサンプルである、請求項1から9のいずれか1項に記載のデコーダ回路。 - 入力信号から時間順の複数のサンプルをダウンサンプリングするための方法であって、
前記入力信号のオーバーサンプルである前記時間順の複数のサンプルのうち3つのサンプルと、クロック遷移またはデータ遷移が前記3つのサンプルに先行するかどうかを示す現在の状態と、前記時間順の複数のサンプルから発生された3つのダウンサンプリングされたビットとをデコーダ回路に入力するステップを含み、
前記3つのサンプルは、第1、第2および第3のサンプルを含み、前記時間順の複数のサンプルのうち前記第2のサンプルは前記第1のサンプルの後かつ前記第3のサンプルの前であり、
前記3つのダウンサンプリングされたビットは、第1、第2および第3のダウンサンプリングされたビットを含み、前記時間順の複数のサンプルのうち前記第2のダウンサンプリングされたビットは前記第1のダウンサンプリングされたビットの後かつ前記第3のダウンサンプリングされたビットの前であり、
前記現在の状態が前記クロック遷移を示しており、前記第2および第3のダウンサンプリングされたビットが等しく、かつ前記第1のダウンサンプリングされたビットおよび前記第3のサンプルとは異なることに応答して、前記複数のサンプルの中に短パルスの存在を示す検出信号を発生するステップを含み、
第4のダウンサンプリングされたビットを発生するステップを含み、
前記第4のダウンサンプリングされたビットは、前記検出信号が前記短パルスの存在を示すことに応答して前記第3のサンプルに等しくなり、前記第4のダウンサンプリングされたビットは、前記検出信号が前記短パルスの存在を示していないことに応答して前記第2のサンプルに等しくなる、方法。 - 前記方法は、前記第2のサンプルが前記第1のサンプルまたは前記第3のサンプルのいずれか一方に等しいことに応答して、前記第1、第2および第3のサンプルの安定性を示す連続信号を発生するステップをさらに含む、請求項11に記載の方法。
- 前記第4のダウンサンプリングされたビットを発生するステップは、
前記検出信号が前記複数のサンプルの中に前記短パルスの存在を示すことに応答して、前記第3のサンプルに等しい前記第4のダウンサンプリングされたビットを発生し、
前記検出信号が前記存在を示しておらず、前記連続信号が前記安定性を示すことに応答して、前記第2のサンプルに等しい前記第4のダウンサンプリングされたビットを発生し、
前記検出信号が前記短パルスの存在を示しておらず、前記連続信号が前記安定性を示していないことに応答して、前記第3のダウンサンプリングされたビットに等しい前記第4のダウンサンプリングされたビットを発生するステップを含む、請求項11または12に記載の方法。 - 前記方法は、クロック遷移またはデータ遷移が前記第1、第2および第3のサンプルに先行するかどうかを示す状態信号を発生するステップをさらに含む、請求項11から13のいずれか1項に記載の方法。
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