JP2008234569A - スレーブ装置のフィルタ回路 - Google Patents

Abstract

【課題】通信速度が動的に変化する通信環境においてもノイズ除去性能を向上し得るスレーブ装置のフィルタ回路を提供する。
【解決手段】フィルタ回路１０では、シフトレジスタのフリップフロップＦＦ１１，１２の入力側に介在する制御ゲートＡnd１３，１４をシリアルデータの通信速度に基づいてセレクタＳelにより制御する。これにより、入力端子Ｄata_Inに入力されたシリアルデータの通信速度が動的に変化しても、その時々の通信速度に合わせて、シフトレジスタによるシフト動作の遅延量（遅延期間）を動的に変化させるため、この遅延期間内に発生するノイズを一致ゲートＡnd１５により除去することができる。したがって、通信速度が動的に変化する通信環境においてもノイズ除去性能を向上させることができる。
【選択図】図２

Description

本発明は、マスタ装置が通信速度を動的に変化させて送信するシリアルデータを受信するのに用いられるスレーブ装置のフィルタ回路に関するものである。

シリアルデータを受信するのに用いられるフィルタ回路として、例えば、下記特許文献１に開示される「ノイズ除去回路」がある。この特許文献１では、当該ノイズ除去回路の構成としてブロック図的なものが開示されているが、これをより具体的な回路として表現すると、例えば、図６(A) に示されるような回路として構成される。

即ち、フリップフロップＦＦ９１，ＦＦ９２を直列に接続し初段のフリップフロップＦＦ９１に入力端子Ｄata_Inから入力されたシリアルデータを所定タイミングで次段のフリップフロップＦＦ９２に順次出力するシフトレジスタと、このシフトレジスタの各フリップフロップＦＦ９１，ＦＦ９２から出力されるデータが全て一致する場合には当該データを受信データとして出力端子Ｄata_Out から出力し得る一致ゲートＡnd９３と、により構成し得る。なお、所定タイミングは、クロック端子ＣＬＫから入力されるクロックによって決定される。

このようにフィルタ回路を構成することにより、例えば、図６(B) に示すように、予定したシリアルデータが入力端子Ｄata_Inを介して初段のフリップフロップＦＦ９１に入力された場合には、このシリアルデータはクロック端子ＣＬＫから入力されるクロックの１周期分遅れて次段のフリップフロップＦＦ９２の入力と一致ゲートＡnd９３の一方の入力とに出力される（図６(B) に示すＦＦ９１_Q）。そして、次段のフリップフロップＦＦ９２に入力されたシリアルデータは、さらにクロック１周期分遅れて一致ゲートＡnd９３の他方の入力に出力される（図６(B) に示すＦＦ９２_Q）。これにより、一致ゲートＡnd９３では、フリップフロップＦＦ９１，９２から入力されるこれらのデータが一致する期間のみ受信データを出力端子Ｄata_Out を介して出力する（図６(B) に示すＤata_Out ）。

これに対し、例えば、図６(C) に示すように、短期間に発生し得るインパルス状のノイズが入力端子Ｄata_Inに入力された場合には（図６(C) に示すＤata_Inの一点鎖線円内）、初段のフリップフロップＦＦ９１からはクロックの１周期分だけデータが出力されて次段のフリップフロップＦＦ９２に入力されるものの、次のクロックのタイミングとの関係から次段のフリップフロップＦＦ９２では保持されないか、保持されたとしてもこれらの両データが同時期に一致ゲートＡnd９３に入力されることはない。このため、このような短期間（ここではクロック１周期以内）のノイズが入力されても、一致ゲートＡnd９３からは、受信データとしてデータが出力されることはなく（図６(C) に示すＤata_Out ）、フィルタ回路として機能し得る。

なお、図６(A) に示すフィルタ回路は、シフトレジスタを最小に構成した例であり、このような構成では、前述したとおり、クロックＣＬＫの１周期以内に発生するインパルス状のノイズを除去することはできても、それを超えた期間継続するノイズ（例えばバーストノイズ）のようなものについては除去することができない。そのため、通常、シフトレジスタを構成するフリップフロップの段数（ビット数）を多段（多ビット）に設定することで、ある程度の継続して発生するノイズをも除去可能にしている。
特開平５−１２０１６２号公報

しかしながら、上記特許文献１や図６(A) に示すように構成されるフィルタ回路は、通信速度がほぼ固定された仕様を有する通信方式においては、上述したような効果を得ることが可能となるが、例えば、マスタ装置が通信速度を動的に変化させて送信するシリアルデータを受信するのに用いようとすると、次のような問題がある。

例えば、セーフ・バイ・ワイヤ（ＳＢＷ；Safe-by-Wire）と称される通信プロトコルにおいては、マスタ装置により、通信速度が２０ｋbps,４０ｋbps,８０ｋbps,１６０ｋbps と動的に変更されることがあり、上述したようなフィルタ回路の構成は、最も通信速度が速いものに対応してフィルタ機能を維持する必要から、この場合には、フリップフロップの段数（ビット数）は、例えば１６０ｋbps の通信速度に適用可能に決定される。

このため、これよりも十分に通信速度が遅い場合においても（例えば２０ｋbps や４０ｋbps ）、１６０ｋbps の場合に合わせて設定された段数のフリップフロップでシフトレジスタが構成されることとになることから、前述したように、本来ならば、通信速度が遅くなるに従ってフリップフロップを多段（多ビット）に構成することによりノイズ除去性能を向上することが可能になるにもかかわらず、そのような性能が得られないという問題がある。つまり、通信速度が遅い場合には、回路構成上の制約によってノイズ除去性能の向上が妨げられているという問題がある。

本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、通信速度が動的に変化する通信環境においてもノイズ除去性能を向上し得るスレーブ装置のフィルタ回路を提供することにある。

上記目的を達成するため、特許請求の範囲に記載の請求項１のスレーブ装置のフィルタ回路では、マスタ装置が通信速度を動的に変化させて送信するシリアルデータを受信するのに用いられるスレーブ装置のフィルタ回路であって、複数のフリップフロップを直列に接続し初段のフリップフロップに入力されたシリアルデータを所定タイミングで次段のフリップフロップに順次出力するシフトレジスタと、前記シフトレジスタの各フリップフロップから出力されるデータが全て一致する場合には当該データを受信データとして出力し得る一致ゲートと、前記各フリップフロップの入力側に介在し、出力を許容する制御信号を受けた場合、入力されたデータを当該フリップフロップに出力する制御ゲートと、前記シリアルデータの前記通信速度に基づいた波形区間内において所定周期で発生するカウンタパルスの数をカウントするカウンタと、前記カウンタパルスの発生周期を２の累乗で分周しそれぞれの発生周期の分周パルスを出力可能な分周器と、前記カウンタによりカウントされた前記カウンタパルスの数が、前記波形区間内でカウントすべき最小カウント数のｎ倍（ｎは１以上の整数）である場合には、前記分周器により２^ｎ−１で分周された前記分周パルスを選択し前記制御信号として出力するセレクタと、を備えることを技術的特徴とする。

特許請求の範囲に記載の請求項２のスレーブ装置のフィルタ回路では、請求項１記載のスレーブ装置のフィルタ回路において、前記シリアルデータは、セーフ・バイ・ワイヤ（Safe-by-Wire）のための通信プロトコルによるＬ０レベルの信号であり、前記シフトレジスタは前記フリップフロップ２段（２ビット）で構成されていることを技術的特徴とする。

また、上記目的を達成するため、特許請求の範囲に記載の請求項３のスレーブ装置のフィルタ回路では、マスタ装置が通信速度を動的に変化させて送信するシリアルデータを受信するのに用いられるスレーブ装置のフィルタ回路であって、ｍ個（ｍは３以上の整数）のフリップフロップを直列に接続し初段のフリップフロップに入力されたシリアルデータを所定タイミングで次段のフリップフロップに順次出力するシフトレジスタと、前記初段である第１フリップフロップおよびその次段の第２フリップフロップから出力されるデータが一致する場合、当該データを出力し得る第１一致ゲートと、前記第１フリップフロップ〜第（ｍ−１）フリップフロップに加えてその後段の第ｍフリップフロップから出力されるデータのいずれもが一致する場合、当該データを出力し得る第（ｍ−１）一致ゲートと、前記シリアルデータの前記通信速度に基づいた波形区間内において所定周期で発生するカウンタパルスの数をカウントするカウンタと、前記カウンタによりカウントされた前記カウンタパルスの数が前記波形区間内でカウントすべき最小カウント数であるときには、前記第１一致ゲートから出力される前記データを受信データとして選択して出力し、前記最小カウント数の（ｍ−１）倍である場合には、前記第（ｍ−１）一致ゲートから出力される前記データを受信データとして選択して出力するセレクタと、を備えることを技術的特徴とする。

特許請求の範囲に記載の請求項４のスレーブ装置のフィルタ回路では、請求項３記載のスレーブ装置のフィルタ回路において、前記シリアルデータは、セーフ・バイ・ワイヤ（Safe-by-Wire）のための通信プロトコルによるＬ０レベルの信号であり、前記シフトレジスタは、第１フリップフロップ〜第５フリップフロップの５（＝ｍ）個のフリップフロップからなり、前記第１フリップフロップおよび前記第２フリップフロップから出力されるデータが一致する場合に当該データを出力する第１一致ゲートと、前記第１フリップフロップ、前記第２フリップフロップおよび前記第３フリップフロップから出力されるデータが一致する場合に当該データを出力する第２一致ゲートと、前記第１フリップフロップ、前記第２フリップフロップ、前記第３フリップフロップおよび前記第４フリップフロップから出力されるデータが一致する場合に当該データを出力する第３一致ゲートと、前記第１フリップフロップ、前記第２フリップフロップ、前記第３フリップフロップ、前記第４フリップフロップおよび前記第５フリップフロップから出力されるデータが一致する場合に当該データを出力する第４一致ゲートと、を備えることを技術的特徴とする。

請求項１の発明では、複数のフリップフロップを直列に接続して構成されるシフトレジスタの各フリップフロップの入力側には、出力を許容する制御信号を受けた場合、入力されたデータを当該フリップフロップに出力する制御ゲートが介在し、これらの制御ゲートには、セレクタから制御信号が出力される。このため、初段のフリップフロップに入力されたシリアルデータを所定タイミングで次段のフリップフロップに順次出力するという当該シフトレジスタによるシフト動作を、フリップフロップの入力側に介在する制御ゲートにより規制することが可能となり、またこれらの制御ゲートはセレクタからの制御信号によって制御される。そして、セレクタからは、このような制御信号として、シリアルデータの通信速度に基づいた波形区間内においてカウンタによりカウントされたカウンタパルスの数に基づくもので、当該波形区間内でカウントすべき最小カウント数のｎ倍（ｎは１以上の整数）である場合には、分周器により２^ｎ−１で分周された分周パルスが選択されて制御ゲートに出力される。

これにより、通信速度に基づいた波形区間内でカウントされるカウンタパルスの数が多い場合、つまり通信速度が遅い場合には、通信速度が速い場合（カウンタパルスの数が少ない場合）に比べて、遅い周期で発生する分周パルスで制御ゲートの出力を許容するので、シフトレジスタによるシフト動作を遅延させることが可能となる。

例えば、通信速度に基づいた波形区間内でカウントされたカウンタパルスの数が、最小カウント数の２倍である場合には、２^２−１＝２で分周、つまりカウンタパルスの発生周期を２分周した発生周期の分周パルスを選択しこれを制御信号として制御ゲートに出力するので、カウンタパルスの２周期分、シフトレジスタによるシフト動作を遅延させることが可能となる。また、通信速度に基づいた波形区間内でカウントされたカウンタパルスの数が、最小カウント数の３倍である場合には２^３−１＝４で、さらに最小カウント数の４倍である場合には２^４−１＝８で、それぞれ分周された遅い周期で発生する分周パルスにより制御ゲートの出力を許容するので、シフトレジスタによるシフト動作をその分遅延させることが可能となる。なお、最小カウント数と同じ（１倍）である場合には、分周器により２^０＝１で分周、つまりカウンタパルスの発生周期と同様に発生する分周パルスを選択しこれを制御信号として制御ゲートに出力する。

このようにシフトレジスタのフリップフロップの入力側に介在する制御ゲートを通信速度に基づいて制御することで、通信速度が動的に変化してもその時々の通信速度に合わせて、シフトレジスタによるシフト動作の遅延量（遅延期間）を動的に変化させるため、この遅延期間内に発生するノイズを一致ゲートにより除去することができる。したがって、通信速度が動的に変化する通信環境においてもノイズ除去性能を向上させることができる。

より具体的には、請求項２の発明にあるように、シリアルデータは、セーフ・バイ・ワイヤ（ＳＢＷ；Safe-by-Wire）のための通信プロトコルによるＬ０レベルの信号であり、シフトレジスタはフリップフロップ２段（２ビット）で構成されている。これにより、例えば、マスタ装置により、通信速度が２０ｋbps,４０ｋbps,８０ｋbps,１６０ｋbps と動的に変更されても、このようなフィルタ回路を備えたスレーブ装置のノイズ除去性能を向上させることができる。

請求項３の発明では、ｍ個（ｍは３以上の整数）のフリップフロップを直列に接続して構成されるシフトレジスタの各フリップフロップの出力側には、初段である第１フリップフロップおよびその次段の第２フリップフロップから出力されるデータが一致する場合、当該データを出力し得る第１一致ゲートと、第１フリップフロップ〜第（ｍ−１）フリップフロップに加えてその後段の第ｍフリップフロップから出力されるデータのいずれもが一致する場合、当該データを出力し得る第（ｍ−１）一致ゲートと、接続される。そして、これらの第１一致ゲート〜第（ｍ−１）一致ゲートから出力されるデータは、セレクタにより、シリアルデータの通信速度に基づいた波形区間内において所定周期で発生するカウンタによりカウントされたカウンタパルスの数が波形区間内でカウントすべき最小カウント数であるときには、第１一致ゲートから出力されるデータを受信データとして選択して出力され、最小カウント数の（ｍ−１）倍である場合には、第（ｍ−１）一致ゲートから出力されるデータを受信データとして選択して出力される。

これにより、通信速度に基づいた波形区間内でカウントされるカウンタパルスの数が最小カウント数である場合、つまり通信速度が速い場合には、初段の第１フリップフロップおよび次段の第２フリップフロップから出力されるデータのいずれもが一致するときに、当該データを受信データとして出力するのに対し、カウンタパルスの数が最小カウント数の（ｍ−１）倍である場合、つまり通信速度が遅い場合には、通信速度が速い場合に比べて、第１フリップフロップや第２フリップフロップ（第（ｍ−１）フリップフロップ）に加えてその後段の第ｍフリップフロップから出力されるデータのいずれもが一致するときに、当該データを受信データとして出力するので、通信速度に応じてフリップフロップの段数（ビット数）を変更することが可能となる。

例えば、通信速度に基づいた波形区間内でカウンタされたカウンタパルスの数が、最小カウント数の２倍である場合には、第１一致ゲート、第２一致ゲートおよび第３一致ゲートから出力されるデータのいずれもが一致するとき出力される当該データをセレクタが選択して受信データとして出力するので、フリップフロップを３段（３ビット）で構成したシフトレジスタの場合と同様にノイズを除去することができる。また、通信速度に基づいた波形区間内でカウンタされたカウンタパルスの数が、最小カウント数の３倍である場合には、第１一致ゲート、第２一致ゲート、第３一致ゲートおよび第４一致ゲートから出力されるデータのいずれもが一致するとき出力される当該データをセレクタが選択して受信データとして出力するので、フリップフロップを４段（４ビット）で、さらに最小カウント数の４倍である場合には、第１一致ゲート、第２一致ゲート、第３一致ゲート、第４一致ゲートおよび第５一致ゲートから出力されるデータのいずれもが一致するとき出力される当該データをセレクタが選択して受信データとして出力するので、フリップフロップを５段（５ビット）で、それぞれ構成したシフトレジスタの場合と同様にノイズを除去することができる。なお、最小カウント数と同じ（１倍）である場合には、第１一致ゲートおよび第２一致ゲートから出力されるデータのいずれもが一致するとき出力される当該データをセレクタが選択して受信データとして出力する。

このようにシフトレジスタとして機能するフリップフロップの段数（ビット数）を通信速度に基づいて制御することで、通信速度が動的に変化してもその時々の通信速度に合わせて、シフトレジスタによるシフト量を動的に変化させるため、このシフト動作の要する期間内（フリップフロップを動作させるクロック周期×（ｍ−１））に発生するノイズを一致ゲートにより除去することができる。したがって、通信速度が動的に変化する通信環境においてもノイズ除去性能を向上させることができる。

より具体的には、請求項４の発明にあるように、シリアルデータは、セーフ・バイ・ワイヤ（ＳＢＷ；Safe-by-Wire）のための通信プロトコルによるＬ０レベルの信号であり、シフトレジスタは、第１フリップフロップ〜第５フリップフロップの５（＝ｍ）個のフリップフロップから構成されている。そして、第１一致ゲート〜第４一致ゲートを備える。これにより、例えば、マスタ装置により、通信速度が２０ｋbps,４０ｋbps,８０ｋbps,１６０ｋbps と動的に変更されても、このようなフィルタ回路を備えたスレーブ装置のノイズ除去性能を向上させることができる。

［第１実施形態］
この発明に係るスレーブ装置のフィルタ回路（以下、単に「フィルタ回路」という。）の第１実施形態について図を参照して説明する。本実施形態では、セーフ・バイ・ワイヤ（ＳＢＷ；Safe-by-Wire）に準拠した通信プロトコルに従ってデータ通信を行うマスタ装置（送信装置）に対するスレーブ装置（受信装置）に、本発明のフィルタ回路を適用した例として説明する。

なお、図１は、セーフ・バイ・ワイヤの通信バスを流れる信号波形の例を示す説明図であり、図２は、本第１実施形態に係るフィルタ回路の構成を示す回路図である。また、図３は、本第１実施形態に係るフィルタ回路による各信号波形のタイミング例を示す説明図である。

まず、セーフ・バイ・ワイヤの通信バスを流れる物理層レベルの信号例について図１を参照して説明する。図１に示すように、セーフ・バイ・ワイヤに準拠した通信プロトコルでは、マスタ装置から各スレーブ装置への電力供給を目的とするパワーフェーズＰphと、データ信号の伝送を目的とするデータフェーズＤphと、を交互に形成し、さらにこれらの繰り返しによってクロック同期信号を抽出可能に、マスタ装置から通信バスに送出される伝送波形を形成している。なお、パワーフェーズＰphとデータフェーズＤphは、デューティ比がそれぞれほぼ５０％に設定されている。

また、データフェーズＤphにおいては、パワーフェーズＰph時の電圧レベルが例えば＋１１Ｖに設定されている場合に、例えば、データ「０」（または「１」）に意味づけられるＬ０の信号電圧＋６Ｖや、データ「１」（または「０」）に意味づけられるＬ１の信号電圧＋３Ｖ、さらにはデータの衝突時等のＬＳ０の信号電圧である０Ｖ、というように、３段階の電圧レベルを維持することによって、ビットデータ等の情報伝達を可能に規定されている。

このため、例えば、Ｌ０の信号レベルを判定可能な閾値電圧Th_0を７Ｖ、Ｌ１の信号レベルを判定可能な閾値電圧Th_1を４Ｖ、ＬＳ０の信号レベルを判定可能な閾値電圧Th_Sを０．５Ｖ、にそれぞれ設定することによって、図１に示すように、Ｌ０では前述したクロック信号を抽出することができ、Ｌ１では伝送される情報信号としてのシリアルデータを復号することができる。また、ＬＳ０により他の装置等と間でデータの衝突等が発生したことを検出することが可能となる。

このようにセーフ・バイ・ワイヤでは、Ｌ１の信号レベルにおいて情報信号としてのシリアルデータを伝送し、Ｌ０の信号レベルにおいてはこのようなシリアルデータをサンプリングするためのタイミングクロック（クロック同期信号）を伝送している。このため、以下、図２および図３を参照して説明するフィルタ回路では、Ｌ０の信号レベルにおけるノイズ除去を主目的として構成される場合を例示する。

図２に示すように、フィルタ回路１０は、フリップフロップＦＦ１１，ＦＦ１２、制御ゲートＡnd１３，Ａnd１４，Ａnd１５、カウンタＣnt、プリスケーラＰscおよびセレクタＳelから構成されている。

フリップフロップＦＦ１１，ＦＦ１２は、それぞれ直列に接続されて２段（２ビット）のシフトレジスタを構成し得るもので、ここでは例えば、Ｄ型のフリップフロップが用いられている。

即ち、初段のフリップフロップＦＦ１１では、後述する制御ゲートＡnd１３を介して入力端子Ｄata_InからＤ端子に入力されたシリアルデータを、クロック端子ＣＬＫから入力されたタイミングクロックの立ち上がりエッジでサンプリングし次の立ち上がりエッジでＱ端子から出力する（図３に示すFF11_Q）。

また、この次段のフリップフロップＦＦ１２では、後述する制御ゲートＡnd１４を介して初段のフリップフロップＦＦ１１のＱ端子からＤ端子に入力されたシリアルデータを、クロック端子ＣＬＫから入力されたタイミングクロックの立ち上がりエッジでサンプリングし次の立ち上がりエッジでＱ端子から出力する。これにより、タイミングクロック２周期分遅れて出力端子Ｄata_Out から出力可能になる（図３に示すFF12_Q）。

制御ゲートＡnd１３は、フリップフロップＦＦ１１のＤ端子（入力側）に介在して入力端子１３ｂに出力を許容する制御信号を受けた場合に、入力端子１３ａに入力されたシリアルデータを出力端子１３ｘから当該フリップフロップＦＦ１１のＤ端子（入力側）に出力し得るもので、ここでは例えば、ＡＮＤゲート（論理積）が用いられる。

また、制御ゲートＡnd１４は、フリップフロップＦＦ１２のＤ端子（入力側）に介在して入力端子１４ｂに出力を許容する制御信号を受けた場合に、入力端子１４ａに入力されたシリアルデータを出力端子１４ｘから当該フリップフロップＦＦ１１のＤ端子（入力側）に出力し得るもので、ここでも例えば、ＡＮＤゲート（論理積）が用いられる。

これに対し、一致ゲートＡnd１５は、シフトレジスタの各フリップフロップＦＦ１１，ＦＦ１２から出力されるデータが全て一致する場合には当該データを受信データとして出力し得るもので、ここでも例えば、ＡＮＤゲート（論理積）が用いられる。

即ち、フリップフロップＦＦ１１のＱ端子から出力されるシリアルデータを入力端子１５ａに入力し、フリップフロップＦＦ１２のＱ端子から出力されるシリアルデータを入力端子１５ｂに入力し、両者の論理値が一致した場合（Ｌ・Ｌ→Ｌ，Ｈ・Ｈ→Ｈ）に出力端子１５ｘから当該データを受信データとして出力端子Ｄata_Out を介して出力する（図３に示すＤata_Out）。

カウンタＣntは、シリアルデータの通信速度に基づいた波形区間内（図３に示すＤata_Inのタイミング期間内）において所定周期で発生するカウンタパルスの数をカウントし得るもので、ここでは「所定周期で発生するカウンタパルス」として、クロック端子ＣＬＫから入力されるタイミングクロックが用いられている。そして、これによりカウントされたカウンタ出力Cnt_Out は、セレクタＳelに出力されることで、後述するセレクタＳelによって当該セレクタＳelの出力制御が行われる。

プリスケーラＰscは、所定周期で発生するカウンタパルスの発生周期を２の累乗で分周しそれぞれの発生周期の分周パルスを出力可能な分周器で、例えば、×１（＝２^０），×２（＝２^１），×４（＝２^２），×８（＝２^３）というように複数の分周パルスをセレクタＳelに出力する。

即ち、図３に示すように、このプリスケーラＰscは、×１（＝２^０）では入力されたタイミングクロックを分周することなくそのまま分周パルスとして出力し、×２（＝２^１）では文字通り入力されたタイミングクロックの周波数を１／２倍に分周し、繰り返し周期を２倍にして分周パルスを出力している（図３に示すＰsc(×２)）。

これに対し、×４（＝２^２）では、単に分周をするのではなく、×２（＝２^１）の分周波形から１つ飛びに間引きをしたように、×２（＝２^１）の分周波形の繰り返し周期を２倍にして分周パルスを出力している（図３に示すＰsc(×４)）。同様に、×８（＝２^３）においても、単に分周をするのではなく、×４（＝２^２）の分周波形から１つ飛びに間引きをしたように、×４（＝２^２）の分周波形の繰り返し周期を２倍（×２の分周波形の繰り返し周期を４倍）にして分周パルスを出力している（図３に示すＰsc(×８)）。

セレクタＳelは、プリスケーラＰscからこれらの分周パルス（Ｐsc(×１)，Ｐsc(×２)，Ｐsc(×４)，Ｐsc(×８)）を入力するとともに、カウンタＣntによりカウントされたカウンタ出力Cnt_Out （カウンタパルスの数）が、前述の波形区間内（図３に示すＤata_Inのタイミング期間内）でカウントすべき最小カウント数のｎ倍（ｎは１以上の整数）である場合には、プリスケーラＰscにより２^ｎ−１で分周された分周パルスを選択し、制御ゲートＡnd１３，１４の出力を制御する制御信号Ｆil_Ｅnbとして出力する。

例えば、図３に示すように、Ｄata_Inのタイミング期間内にはタイミングクロックが４周期分、つまり４カウント分入るため、最小カウント数は「４」になる一方で、図３に示す符号αの期間におけるＤata_Inのタイミング期間には０〜３までの４カウントされることから、このαの期間においては最小カウント数４の１倍（＝ｎ）に対するプリスケーラＰscにより２^１−１＝１で分周された分周パルス、つまりＰsc(×１)の分周パルスがセレクタＳelにより選択されて制御信号Ｆil_Ｅnbとして制御ゲートＡnd１３，１４に出力される。

これにより、制御ゲートＡnd１３，１４は、タイミングクロックと同じ周期で出力が許容されるので、このような制御ゲートＡnd１３，１４が存在しない場合、つまり入力端子Ｄata_Inから直接、フリップフロップＦＦ１１にシリアルデータが入力され、さらにフリップフロップＦＦ１１から出力されたデータが直接、フリップフロップＦＦ１２に入力されたのと同様に、一致ゲートＡnd１５にデータが出力されて、両フリップフロップＦＦ１１，１２のデータが一致した場合にそれが受信データとして出力端子Ｄata_Out に出力される（図３に示すα’の期間）。

このため、フィルタ回路１０は、［背景技術］の欄で図６を参照して説明したように、フリップフロップＦＦ１１が図６に示すフリップフロップＦＦ９１、フリップフロップＦＦ１２が図６に示すフリップフロップＦＦ９２、一致ゲートＡnd１５が図６に示す一致ゲートＡnd９３、にそれぞれ対応して機能することから、タイミングクロックの１周期分以内のノイズが入力されても、一致ゲートＡnd１５からは、受信データとしてデータが出力されないので、例えば、セーフ・バイ・ワイヤにおける速い通信速度（例えば１６０ｋbps ）に対応可能なフィルタとして機能する。

これに対し、図３に示す符号βの期間におけるＤata_Inのタイミング期間には０〜１１までの１２カウントされることから、このβの期間においては最小カウント数４の３倍（＝ｎ）に対するプリスケーラＰscにより２^３−１＝８で分周された分周パルス、つまりＰsc(×８)の分周パルスがセレクタＳelにより選択されて制御信号Ｆil_Ｅnbとして制御ゲートＡnd１３，１４に出力される。

これにより、Ｄata_Inのタイミング期間内でカウントされるカウンタパルスの数が多い場合、例えば、１６０ｋbps よりも通信速度が遅い場合には、通信速度が１６０ｋbps の場合（カウンタパルスの数が少ない場合）に比べて、８分周された遅い周期で発生する分周パルスを制御信号Ｆil_Ｅnbとして制御ゲートＡnd１３，１４の出力を許容するので、シフトレジスタによるシフト動作をその分、つまりタイミングクロック（ＣＬＫ）の４周期分相当、遅延させることが可能となる（図３に示すβ’の期間）。

このため、フィルタ回路１０は、タイミングクロックの４周期分以内のノイズが入力されても、一致ゲートＡnd１５からは、受信データとしてデータが出力されないので、例えば、セーフ・バイ・ワイヤにおける遅い通信速度（例えば４０ｋbps ）に対応可能なフィルタとして機能する。

このようにシフトレジスタのフリップフロップＦＦ１１，１２の入力側に介在する制御ゲートＡnd１３，１４をシリアルデータの通信速度に基づいて制御することで、通信速度が動的に変化してもその時々の通信速度に合わせて、シフトレジスタによるシフト動作の遅延量（遅延期間）を動的に変化させるため、この遅延期間内に発生するノイズを一致ゲートＡnd１５により除去することができる。したがって、通信速度が動的に変化する通信環境においてもノイズ除去性能を向上させることができる。

［第２実施形態］
次に、この発明に係るスレーブ装置のフィルタ回路（以下、単に「フィルタ回路」という。）の第２実施形態について図を参照して説明する。本実施形態では、セーフ・バイ・ワイヤ（ＳＢＷ；Safe-by-Wire）に準拠した通信プロトコルに従ってデータ通信を行うマスタ装置（送信装置）に対するスレーブ装置（受信装置）に、本発明のフィルタ回路を適用した例として説明する。なお、セーフ・バイ・ワイヤの通信バスを流れる信号波形の例等については、図１を参照して既に説明しているので、ここではその説明を省略する。

なお、図４は、本第２実施形態に係るフィルタ回路の構成を示す回路図で、図５は、本第２実施形態に係るフィルタ回路による各信号波形のタイミング例を示す説明図である。

図４に示すように、フィルタ回路２０は、フリップフロップＦＦ２１，ＦＦ２２，ＦＦ２３，ＦＦ２４，ＦＦ２５、制御ゲートＡnd２６，Ａnd２７，Ａnd２８，Ａnd２９、カウンタＣntおよびセレクタＳelから構成されている。

フリップフロップＦＦ２１，ＦＦ２２，ＦＦ２３，ＦＦ２４，ＦＦ２５は、それぞれ直列に接続されて５段（５ビット）のシフトレジスタを構成し得るもので、ここでは例えば、Ｄ型のフリップフロップが用いられている。

即ち、初段のフリップフロップＦＦ２１では、入力端子Ｄata_InからＤ端子に入力されたシリアルデータを、クロック端子ＣＬＫから入力されたタイミングクロックの立ち上がりエッジでサンプリングし次の立ち上がりエッジでＱ端子から出力する（図５に示すFF21_Q）。また、この次段のフリップフロップＦＦ２２では、初段のフリップフロップＦＦ２１のＱ端子からＤ端子に入力されたシリアルデータを、クロック端子ＣＬＫから入力されたタイミングクロックの立ち上がりエッジでサンプリングし次の立ち上がりエッジでＱ端子から出力する（図５に示すFF22_Q）。

同様に、この次段のフリップフロップＦＦ２３〜ＦＦ２５では、前段のフリップフロップＦＦ２２〜ＦＦ２４のＱ端子からＤ端子に入力されたシリアルデータを、クロック端子ＣＬＫから入力されたタイミングクロックの立ち上がりエッジでサンプリングし次の立ち上がりエッジでＱ端子から出力する（図５に示すFF23_Q〜FF25_Q）。これにより、最終段のフリップフロップＦＦ２５のＱ端子から出力端子Ｄata_Out を介して出力されるデータは、タイミングクロック５周期分遅れて出力される（図５に示すFF25_Q）。

一致ゲートＡnd２６は、シフトレジスタの各フリップフロップＦＦ２１，ＦＦ２２から出力されるデータが全て一致する場合には当該データを受信データとして出力し得るもので、ここでは例えば、ＡＮＤゲート（論理積）が用いられる。即ち、フリップフロップＦＦ２１のＱ端子から出力されるシリアルデータを入力端子２６ａに入力し、フリップフロップＦＦ２２のＱ端子から出力されるシリアルデータを入力端子２６ｂに入力し、両者の論理値が一致した場合（Ｌ・Ｌ→Ｌ，Ｈ・Ｈ→Ｈ）に出力端子２６ｘから当該データをセレクタＳelに出力する（図５に示すＡnd26）。

一致ゲートＡnd２７は、シフトレジスタの各フリップフロップＦＦ２１〜ＦＦ２３から出力されるデータが全て一致する場合には当該データを受信データとして出力し得るもので、これもＡＮＤゲートが用いられる。即ち、フリップフロップＦＦ２１のＱ端子から出力されるシリアルデータを入力端子２７ａに入力し、フリップフロップＦＦ２２のＱ端子から出力されるシリアルデータを入力端子２７ｂに入力し、フリップフロップＦＦ２３のＱ端子から出力されるシリアルデータを入力端子２７ｃに入力し、これらの論理値がいずれも一致した場合（Ｌ・Ｌ・Ｌ→Ｌ，Ｈ・Ｈ・Ｈ→Ｈ）に出力端子２７ｘから当該データをセレクタＳelに出力する（図５に示すＡnd27）。

一致ゲートＡnd２８は、シフトレジスタの各フリップフロップＦＦ２１〜ＦＦ２４から出力されるデータが全て一致する場合には当該データを受信データとして出力し得るもので、これもＡＮＤゲートが用いられる。即ち、フリップフロップＦＦ２１のＱ端子から出力されるシリアルデータを入力端子２８ａに入力し、フリップフロップＦＦ２２のＱ端子から出力されるシリアルデータを入力端子２８ｂに入力し、フリップフロップＦＦ２３のＱ端子から出力されるシリアルデータを入力端子２８ｃに入力し、フリップフロップＦＦ２４のＱ端子から出力されるシリアルデータを入力端子２８ｄに入力し、これらの論理値がいずれも一致した場合（Ｌ・Ｌ・Ｌ・Ｌ→Ｌ，Ｈ・Ｈ・Ｈ・Ｈ→Ｈ）に出力端子２８ｘから当該データをセレクタＳelに出力する（図５に示すＡnd28）。

一致ゲートＡnd２９は、シフトレジスタの各フリップフロップＦＦ２１〜ＦＦ２５から出力されるデータが全て一致する場合には当該データを受信データとして出力し得るもので、これもＡＮＤゲートが用いられる。即ち、フリップフロップＦＦ２１のＱ端子から出力されるシリアルデータを入力端子２９ａに入力し、フリップフロップＦＦ２２のＱ端子から出力されるシリアルデータを入力端子２９ｂに入力し、フリップフロップＦＦ２３のＱ端子から出力されるシリアルデータを入力端子２９ｃに入力し、フリップフロップＦＦ２４のＱ端子から出力されるシリアルデータを入力端子２９ｄに入力し、フリップフロップＦＦ２５のＱ端子から出力されるシリアルデータを入力端子２９ｅに入力し、これらの論理値がいずれも一致した場合（Ｌ・Ｌ・Ｌ・Ｌ・Ｌ→Ｌ，Ｈ・Ｈ・Ｈ・Ｈ・Ｈ→Ｈ）に出力端子２９ｘから当該データをセレクタＳelに出力する（図５に示すＡnd29）。

カウンタＣntは、シリアルデータの通信速度に基づいた波形区間内（図５に示すＤata_Inのタイミング期間内）において所定周期で発生するカウンタパルスの数をカウントし得るもので、ここでは「所定周期で発生するカウンタパルス」として、クロック端子ＣＬＫから入力されるタイミングクロックが用いられている。そして、これによりカウントされたカウンタ出力Cnt_Out は、セレクタＳelに出力されることで、セレクタＳelによって当該セレクタＳelの出力制御が行われる。

セレクタＳelは、一致ゲートＡnd２６〜Ａnd２９からそれぞれ出力されるデータを入力するとともに、カウンタＣntによりカウントされたカウンタ出力Cnt_Out （カウンタパルスの数）が、前述の波形区間内（図５に示すＤata_Inのタイミング期間内）でカウントすべき最小カウント数であるときには、一致ゲートＡnd２６から出力されるデータを受信データとして選択して出力し、最小カウント数の（ｍ−１）倍である場合には、第（ｍ−１）番目の一致ゲートから出力されるデータを受信データとして選択して出力する。なお、「ｍ」は、フリップフロップの段数（ビット数）で３以上の整数（ここではｍ＝５）である。

例えば、図５に示すように、Ｄata_Inのタイミング期間内にはタイミングクロックが４周期分、つまり４カウント分入るため、最小カウント数は「４」になる一方で、図５に示す符号αの期間におけるＤata_Inのタイミング期間には０〜３までの４カウントされることから、このαの期間においては最小カウント数４とこのカウント数４とが等しくになるため、セレクタＳelでは一致ゲートＡnd２６から出力されるデータが受信データとして選択されて出力される（図５に示すα’の期間）。

このため、フィルタ回路２０は、［背景技術］の欄で図６を参照して説明したように、フリップフロップＦＦ２１が図６に示すフリップフロップＦＦ９１、フリップフロップＦＦ２２が図６に示すフリップフロップＦＦ９２、一致ゲートＡnd２６が図６に示す一致ゲートＡnd９３、にそれぞれ対応して機能することから、タイミングクロックの１周期分以内のノイズが入力されても、一致ゲートＡnd２６からは、セレクタＳelを介して受信データとしてデータが出力されないので、例えば、セーフ・バイ・ワイヤにおける速い通信速度（例えば１６０ｋbps ）に対応可能なフィルタとして機能する。

これに対し、図５に示す符号βの期間におけるＤata_Inのタイミング期間には０〜１１までの１２カウントされることから、このβの期間においては最小カウント数４の３倍（＝ｍ−１）であり、セレクタＳelでは、第３番目の一致ゲートＡnd２８から出力されるデータが受信データとして選択されて出力される（図５に示すβ’の期間）。このため、シフトレジスタは、４つのフリップフロップＦＦ２１，ＦＦ２２，ＦＦ２３，ＦＦ２４で、構成されているように機能することから、そのシフト量は４段分（４ビット分）となり、当該シフトレジスタによるシフト動作をその分、つまりタイミングクロック（ＣＬＫ）の４周期分相当、遅延させることが可能となる（図５に示すβ’の期間）。

このため、フィルタ回路２０は、タイミングクロックの４周期分以内のノイズが入力されても、一致ゲートＡnd２８からは、受信データとしてデータが出力されないので、例えば、セーフ・バイ・ワイヤにおける遅い通信速度（例えば４０ｋbps ）に対応可能なフィルタとして機能する。

このようにシフトレジスタとして機能するフリップフロップＦＦ２１〜ＦＦ２５の段数（ビット数）を通信速度に基づいて制御することで、通信速度が動的に変化してもその時々の通信速度に合わせて、シフトレジスタによるシフト量を動的に変化させるため、このシフト動作の要する期間内（フリップフロップを動作させるクロック周期×（ｍ−１））に発生するノイズを一致ゲートにより除去することができる。したがって、通信速度が動的に変化する通信環境においてもノイズ除去性能を向上させることができる。

なお、上述した各実施形態は、セーフ・バイ・ワイヤのＬ０の信号レベルにおけるノイズ除去を主目的として構成される場合を例示して説明したが、本発明の適用はこれに限られることはなく、シリアルデータの通信速度に基づいた波形区間が存在するデータフォーマットを有するものであれば、他の通信プロトコルに準拠等したものでも、上述と同様の作用および効果を得ることができる。

また、上述した各実施形態は、セーフ・バイ・ワイヤのＬ０の信号レベルにおけるノイズ除去を主目的として構成される場合を例示して説明したが、例えば、セーフ・バイ・ワイヤのＬ１やＬＳ０の信号レベルにおけるノイズ除去を目的としても構成することができ、このような場合においても、上述と同様の作用および効果を得ることができる。

セーフ・バイ・ワイヤの通信バスを流れる信号波形例を示す説明図である。 本発明の第１実施形態に係るフィルタ回路の構成を示す回路図である。 本第１実施形態に係るフィルタ回路による各信号波形のタイミング例を示す説明図である。 本発明の第２実施形態に係るフィルタ回路の構成を示す回路図である。 本第２実施形態に係るフィルタ回路による各信号波形のタイミング例を示す説明図である。 図６(A) は、従来例によるフィルタ回路の構成を示す回路図で、図６(B) および図６(C) は、従来例のフィルタ回路による各信号波形のタイミング例を示す説明図である。

符号の説明

１０、２０…フィルタ回路
Ａnd１３、Ａnd１４…制御ゲート
Ａnd１５…一致ゲート
Ａnd２６…一致ゲート（第１一致ゲート）
Ａnd２７…一致ゲート（第２一致ゲート）
Ａnd２８…一致ゲート（第３一致ゲート）
Ａnd２９…一致ゲート（第４一致ゲート）
Ｃnt…カウンタ
ＣＬＫ…クロック端子
Ｄata_In…入力端子
Ｄata_Out …出力端子
ＦＦ１１…フリップフロップ（初段のフリップフロップ）
ＦＦ１２…フリップフロップ（次段のフリップフロップ）
ＦＦ２１…フリップフロップ（第１フリップフロップ）
ＦＦ２２…フリップフロップ（第２フリップフロップ）
ＦＦ２３…フリップフロップ（第３フリップフロップ）
ＦＦ２４…フリップフロップ（第４フリップフロップ）
ＦＦ２５…フリップフロップ（第５フリップフロップ）
Ｐsc…プリスケーラ（分周器）
Ｓel…セレクタ

Claims (4)

1. マスタ装置が通信速度を動的に変化させて送信するシリアルデータを受信するのに用いられるスレーブ装置のフィルタ回路であって、
   複数のフリップフロップを直列に接続し初段のフリップフロップに入力されたシリアルデータを所定タイミングで次段のフリップフロップに順次出力するシフトレジスタと、
   前記シフトレジスタの各フリップフロップから出力されるデータが全て一致する場合には当該データを受信データとして出力し得る一致ゲートと、
   前記各フリップフロップの入力側に介在し、出力を許容する制御信号を受けた場合、入力されたデータを当該フリップフロップに出力する制御ゲートと、
   前記シリアルデータの前記通信速度に基づいた波形区間内において所定周期で発生するカウンタパルスの数をカウントするカウンタと、
   前記カウンタパルスの発生周期を２の累乗で分周しそれぞれの発生周期の分周パルスを出力可能な分周器と、
   前記カウンタによりカウントされた前記カウンタパルスの数が、前記波形区間内でカウントすべき最小カウント数のｎ倍（ｎは１以上の整数）である場合には、前記分周器により２^ｎ−１で分周された前記分周パルスを選択し前記制御信号として出力するセレクタと、
   を備えることを特徴とするスレーブ装置のフィルタ回路。
2. 前記シリアルデータは、セーフ・バイ・ワイヤ（Safe-by-Wire）のための通信プロトコルによるＬ０レベルの信号であり、前記シフトレジスタは前記フリップフロップ２段で構成されていることを特徴とする請求項１記載のスレーブ装置のフィルタ回路。
3. マスタ装置が通信速度を動的に変化させて送信するシリアルデータを受信するのに用いられるスレーブ装置のフィルタ回路であって、
   ｍ個（ｍは３以上の整数）のフリップフロップを直列に接続し初段のフリップフロップに入力されたシリアルデータを所定タイミングで次段のフリップフロップに順次出力するシフトレジスタと、
   前記初段である第１フリップフロップおよびその次段の第２フリップフロップから出力されるデータが一致する場合、当該データを出力し得る第１一致ゲートと、
   前記第１フリップフロップ〜第（ｍ−１）フリップフロップに加えてその後段の第ｍフリップフロップから出力されるデータのいずれもが一致する場合、当該データを出力し得る第（ｍ−１）一致ゲートと、
   前記シリアルデータの前記通信速度に基づいた波形区間内において所定周期で発生するカウンタパルスの数をカウントするカウンタと、
   前記カウンタによりカウントされた前記カウンタパルスの数が前記波形区間内でカウントすべき最小カウント数であるときには、前記第１一致ゲートから出力される前記データを受信データとして選択して出力し、前記最小カウント数の（ｍ−１）倍である場合には、前記第（ｍ−１）一致ゲートから出力される前記データを受信データとして選択して出力するセレクタと、
   を備えることを特徴とするスレーブ装置のフィルタ回路。
4. 前記シリアルデータは、セーフ・バイ・ワイヤ（Safe-by-Wire）のための通信プロトコルによるＬ０レベルの信号であり、前記シフトレジスタは、第１フリップフロップ〜第５フリップフロップの５（＝ｍ）個のフリップフロップからなり、
   前記第１フリップフロップおよび前記第２フリップフロップから出力されるデータが一致する場合に当該データを出力する第１一致ゲートと、
   前記第１フリップフロップ、前記第２フリップフロップおよび前記第３フリップフロップから出力されるデータが一致する場合に当該データを出力する第２一致ゲートと、
   前記第１フリップフロップ、前記第２フリップフロップ、前記第３フリップフロップおよび前記第４フリップフロップから出力されるデータが一致する場合に当該データを出力する第３一致ゲートと、
   前記第１フリップフロップ、前記第２フリップフロップ、前記第３フリップフロップ、前記第４フリップフロップおよび前記第５フリップフロップから出力されるデータが一致する場合に当該データを出力する第４一致ゲートと、
   を備えることを特徴とする請求項３記載のスレーブ装置のフィルタ回路。

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