KR20140051866A

KR20140051866A - 차동 맨체스터 인코딩 신호를 다운 샘플링하기 위한 디코더 회로

Info

Publication number: KR20140051866A
Application number: KR1020137035110A
Authority: KR
Inventors: 샐벤드라 고빈담마가리; 비렌더 쿠마 소마; 헤람바 아리가브; 더글라스 엠 그랜트
Original assignee: 자일링크스 인코포레이티드
Priority date: 2011-07-27
Filing date: 2012-02-14
Publication date: 2014-05-02
Also published as: WO2013015843A1; EP2737629A1; US20130027228A1; US8384568B2; EP2737629B1; JP2014522168A; KR101726915B1; CN103688470A; JP5859124B2

Abstract

디코더 회로 및 방법(200)은 차동 맨체스터 인코딩을 가진 입력 신호(100)를 오버샘플링하는 샘플들을 다운 샘플링한다. 제1 입력 포트(304)는 제1, 제2 및 제3 샘플을 수신한다. 제2 입력 포트(308)는 클럭 천이 또는 데이터 천이가 제1, 제2 및 제3 샘플에 선행하는지 여부를 표시하는 상태를 수신한다. 제3 입력 포트(306)는 제1, 제2 및 제3 다운 샘플링된 비트를 수신한다. 검출기 회로(322, 416)는 상기 상태가 클럭 천이를 표시하고 상기 제2 및 제3 다운 샘플링된 비트가 동일하며 상기 제1 다운 샘플링된 비트 및 상기 제3 샘플과 상이할 때 상기 샘플 내의 짧은 펄스의 존재를 표시하는 검출 신호(324, 420)를 발생하도록 구성된다. 제너레이터 회로(330, 418)는 상기 검출 신호가 짧은 펄스의 존재를 표시할 때 상기 제3 샘플과 동일하고 상기 검출 신호가 상기 존재를 표시하지 않을 때 상기 제2 샘플과 동일한 제4 다운 샘플링된 비트(302, 414)를 발생하도록 구성된다.

Description

차동 맨체스터 인코딩 신호를 다운 샘플링하기 위한 디코더 회로{DECODER CIRCUIT FOR DOWN-SAMPLING A DIFFERENTIAL MANCHESTER ENCODED SIGNAL}

하나 이상의 실시형태는 일반적으로 디코더에 관한 것이고, 특히 차동 맨체스터 인코딩(differential Manchester encoding)의 오버샘플링을 디코딩하는 것에 관한 것이다.

차동 맨체스터 인코딩은 데이터 천이를 위한 위치와 클럭 천이를 교대시킨다. 천이가 데이터 천이를 위한 위치에서 나타날 때는 1의 비트 값이 인코드되고, 천이가 데이터 천이를 위한 위치에서 발생하지 않을 때는 0의 비트 값이 인코드된다.

클럭 및 데이터 천이의 타이밍에 영향을 주는 노이즈 및 지터의 존재 하에 차동 맨체스터 인코딩의 효과적이고 강력한 디코딩에 대한 일반적인 필요성이 존재한다.

일실시예에서, 디코더 회로는 차동 맨체스터 인코딩을 가진 입력 신호를 오버샘플링하는 샘플들을 다운 샘플링한다. 제1 입력 포트는 상기 샘플들의 제1, 제2 및 제3 샘플을 수신하도록 배열된다. 제2 입력 포트는 클럭 천이 또는 데이터 천이가 상기 제1, 제2 및 제3 샘플에 선행하는지 여부를 표시하는 상태를 수신하도록 배열된다. 제3 입력 포트는 상기 샘플들로부터 발생된 제1, 제2 및 제3 다운 샘플링된 비트를 수신하도록 배열된다. 검출기 회로는 제1, 제2 및 제3 입력 포트에 결합된다. 검출기 회로는 상기 상태가 클럭 천이를 표시하고 상기 제2 및 제3 다운 샘플링된 비트가 동일하며 상기 제1 다운 샘플링된 비트 및 상기 제3 샘플과 상이할 때 그 샘플 내의 짧은 펄스의 존재를 표시하는 검출 신호를 발생시키도록 구성된다. 제너레이터 회로는 상기 검출기 회로 및 제1 입력 포트에 결합된다. 제너레이터 회로는 제4 다운 샘플링된 비트를 발생하도록 구성된다. 상기 제4 다운 샘플링된 비트는 상기 검출 신호가 짧은 펄스의 존재를 표시할 때 제3 샘플과 동일하고, 상기 제4 다운 샘플링된 비트는 상기 검출 신호가 상기 존재를 표시하지 않을 때 제2 샘플과 동일하다.

상기 제1, 제2 및 제3 입력 포트는 상기 제1, 제2 및 제3 샘플과, 상기 상태와, 상기 제1, 제2 및 제3 다운 샘플링된 비트를 병렬로 수신하도록 배열될 수 있다.

복수의 샘플들은 8배만큼의(by a factor of) 입력 신호의 오버샘플링일 수 있고, 상기 제1, 제2, 제3 및 제4 다운 샘플링된 비트는 4배만큼의 입력 신호의 오버샘플링에 대응한다. 검출기 회로는 클럭 천이 후에 시작하는 짧은 펄스를 검출하도록 구성될 수 있고, 상기 짧은 펄스는 복수의 샘플들 중 3 내지 6개의 샘플을 포함하며, 상기 제2 샘플, 상기 제1 샘플, 또는 상기 제1 샘플에 선행하는 복수의 샘플들 중 하나 중의 하나에 의한 데이터 천이 전에 종료된다. 상기 짧은 펄스에 대응하는 다운 샘플링된 비트는 제2 및 제3 다운 샘플링된 비트일 수 있다. 복수의 샘플 내의 긴 펄스는 클럭 천이 후에 시작하고, 복수의 샘플들 중 6-10개의 샘플을 포함하며, 다른 하나의 클럭 천이 전에 종료된다. 여기에서 3-5개의 다운 샘플링된 비트는 긴 펄스에 대응한다.

검출기 회로는 클럭 천이를 표시하는 상태, 제2 다운 샘플링된 비트와 동일하지 않은 제1 다운 샘플링된 비트, 제3 다운 샘플링된 비트와 동일한 제2 다운 샘플링된 비트, 및 제3 샘플과 동일하지 않은 제3 다운 샘플링된 비트에 응답하여 짧은 펄스의 존재를 표시하는 검출 신호를 발생시키도록 구성될 수 있다.

디코더 회로는 제1 입력 포트 및 제너레이터 회로에 결합된 연속성 회로를 또한 포함할 수 있고, 상기 연속성 회로는 제1 샘플 또는 제3 샘플과 동일한 제2 샘플에 응답하여 상기 제1, 제2 및 제3 샘플의 안정성을 표시하는 연속성 신호를 발생시키도록 구성된다. 제너레이터 회로는 복수의 샘플 내의 짧은 펄스의 존재를 표시하는 검출신호에 응답하여 제3 샘플과 동일하고, 상기 존재를 표시하지 않는 검출 신호 및 안정성을 표시하는 연속성 신호에 응답하여 제2 샘플과 동일하며, 상기 존재를 표시하지 않는 검출 신호 및 안정성을 표시하지 않는 연속성 신호에 응답하여 제3 다운 샘플링된 비트와 동일한 제4 다운 샘플링된 비트를 발생하도록 구성될 수 있다.

디코더 회로는 제2 입력 포트에 결합되고 클럭 천이 또는 데이터 천이가 제1, 제2 또는 제3 샘플에 선행하는지 여부를 표시하는 상태를 발생시키도록 구성되는 프리디코더(pre-decoder) 회로를 또한 포함할 수 있다.

검출기 회로와 제너레이터 회로는 다운 샘플링 회로의 제1 인스턴스(instance)에 포함될 수 있다. 디코더 회로는 다운 샘플링 회로의 제2, 제3 및 제4 인스턴스를 포함할 수 있다. 제1 인스턴스로부터의 제4 다운 샘플링된 비트는 제2 인스턴스의 제3 입력 포트의 제3 다운 샘플링된 비트, 제3 인스턴스의 제3 입력 포트의 제2 다운 샘플링된 비트 및 제4 인스턴스의 제3 입력 포트의 제1 다운 샘플링된 비트에 결합될 수 있다. 제2 인스턴스로부터의 제4 다운 샘플링된 비트는 제3 인스턴스의 제3 입력 포트의 제3 다운 샘플링된 비트 및 제4 인스턴스의 제3 입력 포트의 제2 다운 샘플링된 비트에 결합될 수 있다. 제3 인스턴스로부터의 제4 다운 샘플링된 비트는 제4 인스턴스의 제3 입력 포트의 제3 다운 샘플링된 비트에 결합될 수 있다. 제1 인스턴스의 제1 입력 포트의 제3 샘플은 제2 인스턴스의 제1 입력 포트의 제1 샘플일 수 있다. 제2 인스턴스의 제1 입력 포트의 제3 샘플은 제3 인스턴스의 제1 입력 포트의 제1 샘플일 수 있다. 제3 인스턴스의 제1 입력 포트의 제3 샘플은 제4 인스턴스의 제1 입력 포트의 제1 샘플일 수 있다.

일실시예에서, 디코더 회로는 차동 맨체스터 인코딩을 가진 입력 신호로부터의 샘플들을 다운 샘플링한다. 디코더 회로는 다운 샘플링 회로의 제1, 제2, 제3 및 제4 인스턴스를 포함하고, 다운 샘플링 회로의 각각의 인스턴스는 입력 및 출력 포트, 검출기 회로 및 제너레이터 회로를 포함한다. 출력 포트는 다운 샘플링 회로의 그 인스턴스로부터 각각의 다운 샘플링된 비트를 전송하도록 배열된다. 입력 포트는 상태, 3개의 샘플, 및 다운 샘플링 회로의 다른 인스턴스의 출력 포트의 각각의 다운 샘플링된 비트로부터의 3개의 다운 샘플링된 비트를 수신하도록 배열된다. 3개의 수신된 샘플은 최초, 중간 및 최종 샘플을 포함한다. 검출기 회로는 입력 포트에 결합되고 3개의 샘플 전에 또는 3개의 샘플 내에서 끝나는 짧은 펄스의 존재를 표시하는 검출 신호를 발생시키도록 구성된다. 검출 신호는 상기 상태, 3개의 샘플 및 3개의 다운 샘플링된 비트로부터 발생된다. 제너레이터 회로는 상기 검출기 회로와 상기 입력 및 출력 포트에 결합된다. 제너레이터 회로는 그 인스턴스의 각각의 다운 샘플링된 비트를 발생하도록 구성된다. 상기 각각의 다운 샘플링된 비트는 상기 검출 신호가 짧은 펄스의 존재를 표시할 때 최종 샘플과 동일하고, 상기 각각의 다운 샘플링된 비트는 상기 검출 신호가 상기 존재를 표시하지 않을 때 중간 샘플과 동일하다.

다운 샘플링 회로의 각각의 인스턴스의 입력 포트의 3개의 다운 샘플링된 비트는 최초, 중간 및 최종의 다운 샘플링된 비트를 포함할 수 있다. 제1 인스턴스의 출력 포트로부터의 각각의 다운 샘플링된 비트는 제2 인스턴스의 입력 포트의 최종 다운 샘플링된 비트, 제3 인스턴스의 입력 포트의 중간 다운 샘플링된 비트 및 제4 인스턴스의 입력 포트의 최초 다운 샘플링된 비트에 결합될 수 있다. 제2 인스턴스의 출력 포트로부터의 각각의 다운 샘플링된 비트는 제3 인스턴스의 입력 포트의 최종 다운 샘플링된 비트 및 제4 인스턴스의 입력 포트의 중간 다운 샘플링된 비트에 결합될 수 있다. 제3 인스턴스의 출력 포트로부터의 각각의 다운 샘플링된 비트는 제4 인스턴스의 입력 포트의 최종 다운 샘플링된 비트에 결합될 수 있다.

제2 인스턴스의 출력 포트로부터의 각각의 다운 샘플링된 비트는 제1 레지스터의 입력 신호에 결합될 수 있고, 제1 레지스터의 출력 신호는 제1 인스턴스의 입력 포트의 최초 다운 샘플링된 비트에 결합될 수 있다. 제3 인스턴스의 출력 포트로부터의 각각의 다운 샘플링된 비트는 제2 레지스터의 입력 신호에 결합될 수 있고, 제2 레지스터의 출력 신호는 제1 인스턴스의 입력 포트의 중간 다운 샘플링된 비트 및 제2 인스턴스의 입력 포트의 최초 다운 샘플링된 비트에 결합될 수 있다. 제4 인스턴스의 출력 포트로부터의 각각의 다운 샘플링된 비트는 제3 레지스터의 입력 신호에 결합될 수 있고, 제3 레지스터의 출력 신호는 제1 인스턴스의 입력 포트의 최종 다운 샘플링된 비트, 제2 인스턴스의 입력 포트의 중간 다운 샘플링된 비트 및 제3 인스턴스의 입력 포트의 최초 다운 샘플링된 비트에 결합될 수 있다.

제1 인스턴스의 입력 포트의 최종 샘플은 제2 인스턴스의 입력 포트의 최초 샘플일 수 있다. 제2 인스턴스의 입력 포트의 최종 샘플은 제3 인스턴스의 입력 포트의 최초 샘플일 수 있다. 제3 인스턴스의 입력 포트의 최종 샘플은 제4 인스턴스의 입력 포트의 최초 샘플일 수 있다.

다운 샘플링 회로의 각각의 인스턴스의 입력 포트의 3개의 다운 샘플링된 비트는 최초, 중간 및 최종의 다운 샘플링된 비트를 포함할 수 있다. 다운 샘플링 회로의 각각의 인스턴스의 검출기 회로는 클럭 천이를 표시하고 데이터 천이를 표시하지 않는 상태, 중간 다운 샘플링된 비트와 동일하지 않은 최초 다운 샘플링된 비트, 최종 다운 샘플링된 비트와 동일한 중간 다운 샘플링된 비트, 및 제3 샘플과 동일하지 않은 최종 다운 샘플링된 비트에 응답하여 짧은 펄스의 존재를 표시하는 검출 신호를 발생시키도록 구성될 수 있다.

다운 샘플링 회로의 각각의 인스턴스의 검출기 회로는 최초 샘플 또는 최종 샘플과 동일한 중간 샘플에 응답하여 인스턴스의 입력 포트의 최초, 중간 및 최종 샘플의 안정성을 표시하는 연속성 신호를 발생시키도록 또한 구성될 수 있다. 다운 샘플링 회로의 각각의 인스턴스의 제너레이터 회로는 복수의 샘플 내의 짧은 펄스의 존재를 표시하는 검출신호에 응답하여 최종 샘플과 동일하고, 상기 존재를 표시하지 않는 검출 신호 및 안정성을 표시하는 연속성 신호에 응답하여 중간 샘플과 동일하며, 상기 존재를 표시하지 않는 검출 신호 및 안정성을 표시하지 않는 연속성 신호에 응답하여 최종의 다운 샘플링된 비트와 동일한 각각의 다운 샘플링된 비트를 발생하도록 구성될 수 있다.

다운 샘플링 회로의 제1, 제2, 제3 및 제4 인스턴스 중의 적어도 하나의 인스턴스는 프리디코더 회로와 연합될 수 있다. 프리디코더 회로는 인스턴스의 입력 포트에 결합될 수 있고, 클럭 천이 또는 데이터 천이가 최초, 중간 및 최종 샘플에 선행하는지 여부를 표시하는 상태를 발생하도록 구성될 수 있다.

일실시예에서, 본 발명의 방법은 차동 맨체스터 인코딩을 가진 입력 신호를 오버샘플링하는 샘플들을 다운 샘플링한다. 3개의 샘플, 현재 상태, 및 3개의 다운 샘플링된 비트가 디코더 회로에 입력된다. 상기 현재 상태는 클럭 천이 또는 데이터 천이가 상기 3개의 샘플에 선행하는지를 표시한다. 상기 3개의 샘플은 제1, 제2 및 제3 샘플을 포함한다. 상기 3개의 다운 샘플링된 비트는 상기 샘플들로부터 발생되고, 제1, 제2 및 제3 다운 샘플링된 비트를 포함한다. 검출 신호가 발생되고, 이 검출 신호는 상기 현재 상태가 클럭 천이를 표시하고, 제2 및 제3 다운 샘플링된 비트가 동일하며 제1 다운 샘플링된 비트 및 제3 샘플과 상이할 때 복수의 샘플 내의 짧은 펄스의 존재를 표시한다. 제4 다운 샘플링된 비트가 발생되고, 이 제4 다운 샘플링된 비트는 상기 검출 신호가 짧은 펄스의 존재를 표시할 때 제3 샘플과 동일하고, 상기 검출 신호가 상기 존재를 표시하지 않을 때 제2 샘플과 동일하다.

상기 방법은 제1 샘플 또는 제3 샘플과 동일한 제2 샘플에 응답하여 상기 제1, 제2 및 제3 샘플의 안정성을 표시하는 연속성 신호를 발생시키는 단계를 또한 포함할 수 있다. 제4 다운 샘플링된 비트를 발생시키는 단계는 복수의 샘플 내의 짧은 펄스의 존재를 표시하는 검출신호에 응답하여 제3 샘플과 동일하고, 상기 존재를 표시하지 않는 검출 신호 및 안정성을 표시하는 연속성 신호에 응답하여 제2 샘플과 동일하며, 상기 존재를 표시하지 않는 검출 신호 및 안정성을 표시하지 않는 연속성 신호에 응답하여 제3 다운 샘플링된 비트와 동일한 제4 다운 샘플링된 비트를 발생시키는 단계를 포함할 수 있다. 상기 방법은 클럭 천이 또는 데이터 천이가 제1, 제2 및 제3 샘플에 선행하는지 여부를 표시하는 상태 신호를 발생시키는 단계를 또한 포함할 수 있다.

다른 실시형태들이 이하의 상세한 설명 및 특허 청구범위에서 설명된다.

여기에서 설명하는 실시형태들의 각종 양태 및 장점들은 이하의 상세한 설명 및 첨부 도면을 참조할 때 명확하게 될 것이다.

도 1은 차동 맨체스터 파형의 샘플링을 보인 타이밍 도이다.
도 2는 차동 맨체스터 인코딩으로부터 샘플들을 다운 샘플링하는 처리의 흐름도이다.
도 3은 차동 맨체스터 인코딩으로부터 샘플들을 다운 샘플링하는 디코더 회로의 블록도이다.
도 4는 다운 샘플링 회로의 복수의 인스턴스를 구비한 디코더 회로의 블록도이다.
도 5a 내지 도 5c는 함께 프리디코딩 천이 상태의 카운트를 특정하는 표를 형성하는 도이다.

도 1은 차동 맨체스터 파형(100)의 샘플링을 보인 타이밍 도이다. 원들은 입력 신호의 차동 맨체스터 파형(100)으로부터 취한 입력 샘플들을 나타낸다. 하나 이상의 실시형태는 입력 샘플들을 다운 샘플링된 비트로 다운 샘플링한다. 다운 샘플링된 비트들은 일반적으로 도 1에서 그물모양의 음영이 넣어진(crosshatched) 원으로 표시된 짝수 입력 샘플이다. 그러나, 일부 실시형태는 차동 맨체스터 파형(100) 내에서 인코드된 데이터의 후속 복조를 돕기 위해 소정의 다운 샘플링된 비트를 생성한다.

차동 맨체스터 파형(100)은 클럭 천이를 위한 명목상 위치(102, 104, 106, 108)를 갖는다. 차동 맨체스터 파형(100)은 각각의 명목상 위치(102, 104, 106, 또는 108)에 대한 클럭 천이를 포함한다. 차동 맨체스터 파형(100)은 명목상 위치(102)에 대한 상승 클럭 천이(112), 명목상 위치(104)에 대한 하강 클럭 천이(114), 명목상 위치(106)에 대한 하강 클럭 천이(116), 및 명목상 위치(108)에 대한 상승 클럭 천이(118)를 포함한다. 비록 클럭 천이(112, 114, 118)가 그들의 명목상 위치(102, 104, 108)에서 발생하지만, 클럭 천이(116)는 그 명목상 위치(106)로부터 지연된다. 예를 들면, 차동 맨체스터 파형(100)에서의 노이즈는 클럭 천이(116)를 그 명목상 위치(106)로부터 지연시킬 수 있다.

클럭 천이를 위한 명목상 위치(102, 104, 106, 108)들 사이에 개재되게, 차동 맨체스터 파형(100)은 선택적 데이터 천이를 위한 명목상 위치(122, 124, 126)를 갖는다. 명목상 위치(122, 124, 또는 126)에서 나타나는 데이터 천이는 1의 비트 값을 인코드하고, 명목상 위치(122, 124, 또는 126)에 없는 데이터 천이는 0의 비트 값을 인코드한다. 0의 비트 값을 인코드하기 위해, 차동 맨체스터 파형(100)은 명목상 위치(122)에서 데이터 천이를 갖지 않는다. 후속되는 1의 비트 값을 인코드하기 위해, 차동 맨체스터 파형(100)은 명목상 위치(124)에서 데이터 천이(128)를 갖는다. 다른 0의 비트 값을 인코드하기 위해, 차동 맨체스터 파형(100)은 명목상 위치(126)에서 데이터 천이를 갖지 않는다. 데이터 천이(128)는 예를 들면 노이즈에 의해 그 명목상 위치(124)로부터 지연된다.

데이터 복조는 천이(112, 114, 128, 116, 118)들 간의 펄스의 지속기간을 이용하여 데이터 천이(128)를 클럭 천이(112, 114, 116, 118)로부터 구별할 수 있다. 천이(114)는 긴 지속기간을 가진 펄스가 천이(114)로부터 선행 천이(112)를 분리하기 때문에 클럭 천이이다. 천이(114)가 클럭 천이이고 짧은 지속기간을 가진 펄스가 천이(114, 128)들을 분리하기 때문에, 천이(128)는 데이터 천이이고 다음 천이(116)는 클럭 천이이다. 긴 지속기간을 가진 펄스가 천이(116, 118)들을 분리하기 때문에 천이(118)는 클럭 천이이다. 인접하는 천이들 간의 상수 값 샘플들의 수는 샘플링 속도에 의존하는 해상도에서 개재 펄스(intervening pulse)의 지속기간을 표시한다.

샘플들(131-156)은 명목상 클럭 위치(102, 104, 106, 108)의 각각의 인접하는 쌍에 대하여 8개의 샘플이 있기 때문에 8의 인수에 의해 차동 맨체스터 파형(100)을 오버샘플링한다. 샘플들(131-156)은 홀수 샘플(131, 133, 135, 137, 139, 141, 143, 145, 147, 149, 151, 153, 155)과 짝수 샘플(132, 134, 136, 138, 140, 142, 144, 146, 148, 150, 152, 154, 156)을 포함한다.

짝수 샘플(또는 홀수 샘플)들은 4의 인수에 의해 차동 맨체스터 파형(100)을 오버샘플링하기 위해 사용될 수 있다. 그러나, 짝수 샘플들은 일반적으로 노이즈 및 지터에 의해 영향을 받은 차동 맨체스터 파형(100) 내에서 인코드된 데이터를 쉽게 복조할만큼 충분한 정보를 제공하지 않는다. 예를 들면, 데이터 천이(128)가 노이즈 및/또는 지터에 의해 지연되기 때문에, 천이(114, 128) 사이에는 짧은 펄스 내에 3개의 짝수 샘플(140, 142, 144)이 있고, 클럭 천이(116)가 노이즈 및/또는 지터에 의해 지연되기 때문에, 천이(116, 118) 사이에는 긴 펄스 내에 3개의 짝수 샘플(150, 152, 154)이 있다. 따라서 천이(114, 128) 사이의 짧은 펄스 내의 짝수 샘플의 수는 천이(116, 118) 사이의 긴 펄스 내의 짝수 샘플의 수와 동일하다. 그러므로, 2개의 천이 사이의 상수 값 짝수 샘플의 수는 짧은 펄스를 긴 펄스로부터 구별하기 위한 충분한 정보를 제공하지 못한다.

일실시예에서, 짧은 펄스는 1의 비트 값을 인코드하고, 상기 짧은 펄스는 클럭 천이 후에 시작하고 3 내지 6개의 샘플을 포함하며 데이터 천이 전에 종료된다. 긴 펄스는 0의 비트 값을 인코드하고, 상기 긴 펄스는 클럭 천이 후에 시작하고 6-10개의 샘플을 포함하며 다른 하나의 클럭 천이 전에 종료된다.

일실시예에서, 다운 샘플링된 비트는 4배만큼의 차동 맨체스터 파형(100)의 오버샘플링에 대응하고, 상기 다운 샘플링된 비트는 짝수 샘플(132, 134, 136, 138, 140, 142, 146, 148, 150, 152, 154, 156)을 반복하지만 짝수 샘플(144)을 생략한다. 다운 샘플링된 비트(160)는 짝수 샘플(144)을 교체하기 위해 생성된다. 이 교체에 의해, 천이(114, 128) 간의 짧은 펄스는 짝수 샘플(140, 142)에 대응하는 2개의 다운 샘플링된 비트를 포함한다. 이것은 2개의 다운 샘플링된 비트의 짧은 펄스들이 3개 이상의 다운 샘플링된 비트의 긴 펄스로부터 쉽게 구별될 수 있기 때문에 차동 맨체스터 파형(100) 내에서 인코드된 데이터의 후속 복조를 돕는다.

도 2는 차동 맨체스터 인코딩으로부터 샘플들을 다운 샘플링하는 처리(200)의 흐름도이다. 일실시예에서, 샘플들은 8의 인수에 의해 차동 맨체스터 인코딩을 오버샘플링하고, 디코더 회로는 4배만큼의 차동 맨체스터 인코딩의 오버샘플링에 대응하는 다운 샘플링된 비트를 발생한다.

블록 202에서, 3개의 샘플, 3개의 다운 샘플링된 비트, 및 현재 상태가 입력된다. 일실시예에 대한 도 1의 예에서, 3개의 샘플은 제1, 제2 및 제3 연속적인 샘플(143, 144, 145)이고, 3개의 다운 샘플링된 비트는 샘플(138, 140, 142)에 대응하는 제1, 제2 및 제3 연속적인 다운 샘플링된 비트이며, 현재 상태는 입력 샘플(143, 144, 145)에 선행하는 천이가 클럭 천이(114)(데이터 천이가 아님)임을 표시한다.

블록 204에서, 현재 상태가 클럭 천이를 표시하고 제2 및 제3 다운 샘플링된 비트가 동일하며 둘 다 제1 다운 샘플링된 비트 및 제3 샘플과 상이할 때 샘플 내에 짧은 펄스가 존재함을 표시하는 검출 신호가 발생된다. 일실시예에 대한 도 1의 예에서, 상기 검출 신호는 현재 상태가 클럭 천이(114)를 표시하고, 샘플(140, 142)에 대응하는 제2 및 제3 다운 샘플링된 비트들이 샘플(138)에 대응하는 제1 다운 샘플링된 비트의 높은 값 및 제3 샘플(145)의 높은 값과 상이한 낮은 값을 갖는 것으로서 동일할 때 짧은 펄스를 표시한다.

블록 206에서, 제2 샘플이 제1 샘플 또는 제3 샘플과 동일할 때 제1, 제2 및 제3 샘플의 안정성을 표시하는 연속성 신호가 발생된다. 일실시예에 대한 도 1의 예에서, 연속성 신호는 제2 샘플(144)이 제1 샘플(143)과 동일하기 때문에 입력 샘플(143, 144, 145)들이 안정된다고 표시한다. 연속성 신호는 3개의 입력 샘플이 제1 및 제3 샘플 양측과 상이한 제2 샘플에 의해 글리치(glitch)를 가질 때 안정성을 표시하지 않는다.

결정 블록(208)은 검출 신호가 짧은 펄스의 존재를 표시하는지 체크한다. 만일 짧은 펄스가 검출되면, 처리(200)는 블록 210으로 진행하고; 그렇지 않으면, 처리(200)는 결정 블록(212)으로 진행한다. 블록 210에서, 제3 샘플과 동일한 제4 다운 샘플링된 비트가 발생된다. 일실시예에 대한 도 1의 예에서, 제3 샘플(145)과 동일한 새로운 다운 샘플링된 비트(160)가 발생된다. 다운 샘플링된 비트들은 일반적으로 짝수 샘플들에 대응하지만, 새로운 다운 샘플링된 비트(160)는 짝수 샘플(144)을 대체한다. 이것은 검출된 짧은 펄스에 대한 다운 샘플링된 비트의 수를 샘플(140, 142)에 대응하는 2개의 다운 샘플링된 비트로 단축한다.

결정 블록(212)은 연속성 신호가 입력 샘플들의 안정성을 표시하는지 체크한다. 만일 입력 샘플들이 안정되면, 처리(200)는 블록 214로 진행하고; 그렇지 않으면, 처리(200)는 블록 216으로 진행한다. 블록 214에서, 3개의 입력 샘플 중 제2 샘플과 동일한 제4 다운 샘플링된 비트가 발생된다. 이것은 일실시예에서 제2 샘플이 짝수 샘플이기 때문에 각각의 다운 샘플링된 비트가 일반적으로 대응하는 짝수 샘플과 동일하게 되는 디폴트 경우를 제공한다. 블록 216에서, 샘플에서의 글리치를 억제하기 위해, 3개의 원래 다운 샘플링된 비트 중의 제3 다운 샘플링된 비트와 동일한 제4 다운 샘플링된 비트가 발생된다.

블록 210, 214 또는 216에서 제4 다운 샘플링된 비트를 발생한 후에, 상기 제4 다운 샘플링된 비트는 일실시예에서 다음의 다운 샘플링된 비트를 재귀적으로 발생하기 위해 사용된다. 이 재귀(recursion)는 일시적 재귀 및/또는 구조적 재귀일 수 있다. 일실시예에 대한 도 1의 예에서, 새로운 다운 샘플링된 비트(160), 및 샘플(140, 142)에 대응하는 이전에 발생된 다운 샘플링된 비트는 잠재적으로 갱신된 현재 상태 및 샘플(145, 146, 147)로부터 샘플(146)에 대응하는 다음의 다운 샘플링된 비트를 발생한다. 이 재귀는 다운 샘플링된 비트(160), 및 샘플(146)에 대응하는 다음의 다운 샘플링된 비트 둘 다를 발생하기 위해 홀수 샘플을 이용한다는 점에 주목한다.

도 3은 차동 맨체스터 인코딩으로부터 샘플들을 다운 샘플링하는 디코더 회로의 블록도이다. 샘플들은 차동 맨체스터 인코딩을 가진 입력 신호의 오버샘플이다. 디코더 회로는 입력 포트(304)에서 수신된 3개의 샘플, 입력 포트(306)에서 수신된 3개의 다운 샘플링된 비트, 및 입력 포트(308)에서 수신된 상태(state)로부터 출력 핀(302)에서 다운 샘플링된 비트를 발생한다.

입력 포트(304)는 입력 핀(310)에서 제1 샘플(S1)을, 입력 핀(312)에서 제2 샘플(S2)을, 및 입력 핀(314)에서 제3 샘플(S3)을 수신하도록 배열된다. 일실시예에서, 입력 핀(310)에서의 제1 샘플은 홀수 샘플이고, 입력 핀(312)에서의 제2 샘플은 짝수 샘플인 다음 샘플이며, 입력 핀(314)에서의 제3 샘플은 홀수 샘플인 다음의 연속되는 샘플이다. 일실시예에서, 입력 포트(304)에서 수신된 샘플들은 8배만큼의 입력 신호의 오버샘플링이고, 입력 포트(306)에서 수신된 다운 샘플링된 비트 및 출력 핀(302)에서 발생되는 다운 샘플링된 비트는 4배만큼의 입력 신호의 오버샘플링에 대응한다.

입력 포트(306)는 입력 핀(316)에서 제1 다운 샘플링된 비트(B1)를, 입력 핀(318)에서 제2 다운 샘플링된 비트(B2)를, 및 입력 핀(320)에서 제3 다운 샘플링된 비트(B3)를 수신하도록 배열된다. 입력 포트(306)에서 수신되는 상기 3개의 다운 샘플링된 비트는 입력 핀(310)에서 수신된 샘플을 포함하고 이 샘플에 선행하는 샘플들로부터 발생된다.

입력 핀(308)의 입력 포트는 클럭 천이 또는 데이터 천이가 입력 포트(304)에서 수신된 3개의 샘플에 선행하는지 여부를 표시하는 상태 신호("상태"(state))를 수신하도록 배열된다.

일실시예에서, 입력 포트(304, 306) 및 상태 핀(308)의 입력 포트는 핀(310, 312, 314)에서의 3개의 샘플, 핀(316, 318, 320)에서의 3개의 다운 샘플링된 비트, 및 핀(308)에서의 상태를 병렬로 수신하도록 배열된다.

검출기 회로(322)는 입력 포트(304, 306) 및 상태 핀(308)의 입력 포트에 결합된다. 검출기 회로(322)는 핀(308)에서 수신된 상태가 클럭 천이를 표시하고, 핀(318 및 320)에서 수신된 제2 및 제3 다운 샘플링된 비트가 동일하며 핀(316)에서 수신된 제1 다운 샘플링된 비트 및 핀(314)에서 수신된 제3 샘플과 상이할 때, 수신된 샘플 내에 짧은 펄스가 존재함을 표시하는 검출 신호를 라인(324)에서 발생하도록 구성된다. 일실시예에서, 검출기 회로(322)는 핀(308)에서의 상태가 클럭 천이를 표시하고, 핀(316)에서의 제1 다운 샘플링된 비트가 핀(318)에서의 제2 다운 샘플링된 비트와 동일하지 않으며, 상기 제2 다운 샘플링된 비트가 핀(320)에서의 제3 다운 샘플링된 비트와 동일하고, 상기 제3 다운 샘플링된 비트가 핀(314)에서의 제3 샘플과 동일하지 않을 때 짧은 펄스의 존재를 표시하는 검출 신호를 라인(324)에서 발생하도록 구성된다.

일실시예에서, 검출기 회로(322)는 클럭 천이 후에 시작하고 3 내지 6개의 샘플을 포함하며 핀(312)에서의 제2 샘플, 핀(310)에서의 제1 샘플, 또는 핀(310)에서의 제1 샘플에 선행하는 샘플 중의 하나에 의한 데이터 천이 전에 종료되는 짧은 펄스를 검출하도록 구성된다. 짧은 펄스가 검출된 때 그 짧은 펄스에 대응하는 다운 샘플링된 비트는 핀(318, 320)에서의 제2 및 제3 다운 샘플링된 비트이다. 이 실시형태에 있어서, 샘플들 내의 긴 펄스는 클럭 천이 후에 시작하고, 6-10개의 샘플을 포함하며, 다른 하나의 클럭 천이 전에 종료된다.

선택적인 연속성 회로(326)는 핀(312)에서의 제2 샘플이 핀(310)에서의 제1 샘플과 핀(314)에서의 제3 샘플 중의 어느 하나와 동일할 때 입력 포트(304)에서 수신한 샘플들의 안정성을 표시하는 연속성 신호를 라인(328)에서 발생하도록 구성된다.

제너레이터 회로(330)는 검출기 회로(322) 및 입력 포트(304)에 결합된다. 제너레이터 회로(330)는 출력 핀(302)에서 다운 샘플링된 비트(B4)를 발생하도록 구성된다. 이 다운 샘플링된 비트는 라인(324)에서의 검출 신호가 짧은 펄스의 존재를 표시할 때 핀(314)에서의 제3 샘플과 동일하다. 선택적인 연속성 회로(326)를 생략한 일실시예에서, 이 다운 샘플링된 비트는 라인(324)에서의 검출 신호가 짧은 펄스의 존재를 표시하지 않을 때 핀(312)에서의 제2 샘플과 동일하다. 선택적인 연속성 회로(326)를 포함하는 실시형태에 있어서, 출력 핀(302)에서의 다운 샘플링된 비트는 라인(324)에서의 검출 신호가 짧은 펄스의 존재를 표시하지 않고 라인(328)에서의 연속성 신호가 안정성을 표시할 때 핀(312)에서의 제2 샘플과 동일하고, 상기 다운 샘플링된 비트는 라인(324)에서의 검출 신호가 짧은 펄스의 존재를 표시하지 않고 라인(328)에서의 연속성 신호가 안정성을 표시하지 않을 때 핀(320)에서의 제3 다운 샘플링된 비트와 동일하다.

도 4는 다운 샘플링 회로의 복수의 인스턴스(402, 404, 406, 408)를 구비한 디코더 회로(400)의 블록도이다. 다운 샘플링 회로의 상기 복수의 인스턴스(402, 404, 406, 408)는 다운 샘플링 회로의 구조적 재귀를 구현한다. 다운 샘플링 회로(402, 404, 406, 408)는 예를 들면, 도 3에 도시된 것처럼 구현될 수 있다.

다운 샘플링 회로의 각각의 인스턴스(402, 404, 406, 408)는 입력 포트, 출력 포트, 검출기 회로 및 제너레이터 회로를 포함한다. 예를 들면, 인스턴스(402)는 라인(410, 411, 412)에서의 입력 포트, 라인(414)에서의 출력 포트, 검출기 회로(416) 및 제너레이터 회로(418)를 포함한다.

입력 포트의 라인(410)들은 최초, 중간 및 최종 샘플을 수신하도록 배열된다. 입력 포트의 라인(411)들은 다운 샘플링 회로의 다른 인스턴스(404, 406, 408)의 출력 포트에서 발생된 각각의 다운 샘플링된 비트로부터 최초, 중간 및 최종의 다운 샘플링된 비트를 수신하도록 배열된다. 입력 포트의 라인(412)은 상태를 수신하도록 배열된다.

라인(414)에서의 출력 포트는 인스턴스(402)로부터 각각의 다운 샘플링된 비트를 전송하도록 배열된다.

검출기 회로(416)는 라인(410, 411, 412)에서의 입력 포트에 결합된다. 검출기 회로(416)는 라인(410)의 3개의 샘플 전에 또는 3개의 샘플 내에서 끝나는 짧은 펄스의 존재를 표시하는 검출 신호를 라인(420)에서 발생하도록 구성된다. 라인(420)에서의 검출 신호는 라인(410)에서의 3개의 샘플, 라인(411)에서의 3개의 다운 샘플링된 비트, 및 라인(412)에서의 상태로부터 발생된다. 일실시예에서, 라인(420)에서의 검출 신호는 라인(412)에서의 상태가 클럭 천이를 표시하고 데이터 천이를 표시하지 않으며, 최초의 다운 샘플링된 비트가 중간의 다운 샘플링된 비트와 동일하지 않고, 중간의 다운 샘플링된 비트가 최종의 다운 샘플링된 비트와 동일하며, 최종의 다운 샘플링된 비트가 제3 샘플과 동일하지 않을 때 짧은 펄스의 존재를 표시한다.

제너레이터 회로(418)는 검출기 회로(416)와 입력 및 출력 포트의 라인(410, 411, 414)에 결합된다. 제너레이터 회로(418)는 인스턴스(402)에 대하여 라인(414)에서 각각의 다운 샘플링된 비트를 발생하도록 구성된다. 라인(414)에서의 각각의 다운 샘플링된 비트는 라인(420)에서의 검출 신호가 짧은 펄스의 존재를 표시할 때 최종 샘플과 동일하고, 상기 각각의 다운 샘플링된 비트는 상기 검출 신호가 짧은 펄스의 존재를 표시하지 않을 때 중간 샘플과 동일하다.

라인(414, 428, 430, 432)의 출력 포트에서 발생된 다운 샘플링된 비트는 인스턴스(402, 404, 406, 408)의 입력 포트에 대한 구조적 및/또는 일시적 재귀를 갖는다. 예를 들면, 인스턴스(404)의 라인(428)의 출력 포트로부터의 다운 샘플링된 비트는 제1 연속적인 다운 샘플링된 비트를 발생하기 위한 인스턴스(406)에 대한 구조적 재귀, 제2 연속적인 다운 샘플링된 비트를 발생하기 위한 인스턴스(408)에 대한 구조적 재귀, 및 다음 클럭 사이클에서 제3 연속적인 다운 샘플링된 비트를 발생하기 위한 인스턴스(402)에 대한 구조적 및 일시적 재귀를 갖는다.

인스턴스(402)로부터 인스턴스(404, 406, 408)로의 구조적 재귀를 달성하기 위해, 인스턴스(402)의 라인(414)의 출력 포트로부터의 각각의 다운 샘플링된 비트는 인스턴스(404)의 입력 포트의 라인(422)의 최종 다운 샘플링된 비트, 인스턴스(406)의 입력 포트의 라인(424)의 중간 다운 샘플링된 비트, 및 인스턴스(408)의 입력 포트의 라인(426)의 최초 다운 샘플링된 비트에 결합된다. 유사하게, 인스턴스(404)의 라인(428)의 출력 포트로부터의 각각의 다운 샘플링된 비트는 인스턴스(406)의 입력 포트의 라인(424)의 최종 다운 샘플링된 비트 및 인스턴스(408)의 입력 포트의 라인(426)의 중간 다운 샘플링된 비트에 결합된다. 또한, 인스턴스(406)의 라인(430)의 출력 포트로부터의 각각의 다운 샘플링된 비트는 인스턴스(408)의 입력 포트의 라인(426)의 최종 다운 샘플링된 비트에 결합된다.

인스턴스(404)로부터 인스턴스(402)로의 구조적 및 일시적 재귀를 달성하기 위해, 인스턴스(404)의 라인(428)의 출력 포트로부터의 각각의 다운 샘플링된 비트는 레지스터(434)의 입력 신호에 결합되고, 레지스터(434)의 출력 신호는 인스턴스(402)의 입력 포트의 라인(411)의 최초 다운 샘플링된 비트에 결합된다. 유사하게, 인스턴스(406)의 라인(430)의 출력 포트로부터의 각각의 다운 샘플링된 비트는 레지스터(436)의 입력 신호에 결합되고, 레지스터(436)의 출력 신호는 인스턴스(402)의 입력 포트의 라인(411)의 중간 다운 샘플링된 비트 및 인스턴스(404)의 입력 포트의 라인(422)의 최초 다운 샘플링된 비트에 결합된다. 또한, 인스턴스(408)의 라인(432)의 출력 포트로부터의 각각의 다운 샘플링된 비트는 레지스터(438)의 입력 신호에 결합되고, 레지스터(438)의 출력 신호는 인스턴스(402)의 입력 포트의 라인(411)의 최종 다운 샘플링된 비트, 인스턴스(404)의 입력 포트의 라인(422)의 중간 다운 샘플링된 비트, 및 인스턴스(406)의 입력 포트의 라인(424)의 최초 다운 샘플링된 비트에 결합된다.

디코더 회로(400)는 8개의 입력 샘플(S0-S7)을 입력 핀(440-447)에서 병렬로 수신한다. 핀(440, 442, 444, 446)에서 수신된 짝수 입력 샘플들은 각각의 인스턴스(402, 404, 406, 408)의 입력 포트의 각 라인(410, 450, 452, 454)의 중간 샘플이다. 핀(441, 443, 445, 447)에서 수신된 홀수 샘플들은 주기적으로 인접하는 인스턴스들의 각 쌍들 간에 공유된다. 핀(441)에서 수신된 홀수 입력 샘플은 인스턴스(402)의 입력 포트의 라인(410)의 최종 샘플과 인스턴스(404)의 입력 포트의 라인(450)의 최초 샘플이다. 핀(443)에서 수신된 홀수 입력 샘플은 인스턴스(404)의 입력 포트의 라인(450)의 최종 샘플과 인스턴스(406)의 입력 포트의 라인(452)의 최초 샘플이다. 핀(445)에서 수신된 홀수 입력 샘플은 인스턴스(406)의 입력 포트의 라인(452)의 최종 샘플과 인스턴스(408)의 입력 포트의 라인(454)의 최초 샘플이다. 또한, 핀(447)에서 수신된 홀수 입력 샘플은 인스턴스(408)의 입력 포트의 라인(454)의 최종 샘플과, 레지스터(456)를 통한 다음 클럭 사이클에서 인스턴스(402)의 입력 포트의 라인(410)의 최초 샘플이다.

디코더 회로(400)는 인스턴스(402, 404, 406, 408)로부터 라인(414, 428, 430, 432)의 출력 포트에서 발생된 다운 샘플링된 비트인 4개의 다운 샘플링된 비트(B0-B3)를 출력 핀(460, 461, 462, 463)에서 병렬로 발생한다. 각 클럭 사이클에서, 핀(460, 461, 462, 463)에서 발생된 4개의 다운 샘플링된 비트는 핀(440-447)에서 수신된 8개의 입력 샘플의 2배만큼의 다운 샘플링이다. 디코더 회로(400)의 이러한 다운 샘플링은 짧은 펄스가 출력 핀(460, 461, 462, 463)에서 발생된 다운 샘플링된 비트의 긴 펄스로부터 쉽게 구별될 수 있기 때문에 차동 맨체스터 파형 내에서 인코드된 데이터의 후속 복조를 돕는다.

일실시예에서, 각각의 인스턴스(402, 404, 406, 또는 408)의 검출기 회로는 그 입력 샘플의 안정성을 표시하는 연속성 신호를 발생시키도록 또한 구성된다. 예를 들면, 인스턴스(402)의 검출기 회로(416)는 중간 샘플이 최초 샘플 또는 최종 샘플과 동일할 때 라인(410)에서의 최초, 중간 및 최종 샘플의 안정성을 표시하는 연속성 신호를 라인(466)에서 발생하도록 구성된다. 제너레이터 회로(418)는 최종 샘플, 중간 샘플 또는 최종의 다운 샘플링된 비트 중의 하나와 동일한 각각의 다운 샘플링된 비트를 라인(414)에서 발생하도록 구성된다. 라인(414)에서의 각각의 다운 샘플링된 비트는 라인(420)에서의 검출 신호가 짧은 펄스의 존재를 표시할 때 최종 샘플과 동일하다. 라인(414)에서의 각각의 다운 샘플링된 비트는 라인(420)에서의 검출 신호가 상기 존재를 표시하지 않고 라인(466)에서의 연속성 신호가 안정성을 표시할 때 중간 샘플과 동일하다. 라인(414)에서의 각각의 다운 샘플링된 비트는 라인(420)에서의 검출 신호가 상기 존재를 표시하지 않고 라인(466)에서의 연속성 신호가 안정성을 표시하지 않을 때 최종의 다운 샘플링된 비트와 동일하다.

일실시예에서, 인스턴스(402, 404, 406, 408)는 각각의 프리디코더 회로(470, 472, 473) 및 상태 레지스터(474)와 연합된다. 예를 들면, 프리디코더 회로(470)는 인스턴스(406)의 입력 포트의 라인(476)과 결합된다. 프리디코더 회로(470)는 클럭 천이 또는 데이터 천이가 라인(452)에서의 최초, 중간 및 최종 샘플에 선행하는지 여부를 표시하는 상태를 발생하도록 구성된다.

도 5a 내지 도 5c은 함께 프리디코딩 천이 상태의 카운트를 특정하는 표를 구성하는 도이다. 도 4의 카운터 회로(480)는 도 5의 표에 따라서 라인(482)에 카운트를 발생한다.

열(column)(502, 504, 506, 508, 510)은 도 4의 카운터 회로(480)에 입력되는 각 라인(484)에 대응한다. 열(502)은 레지스터(438)의 출력 신호에 대응하고, 열(504)은 라인(414)에서의 다운 샘플링된 비트에 대응하며, 열(506)은 라인(428)에서의 다운 샘플링된 비트에 대응하고, 열(508)은 라인(430)에서의 다운 샘플링된 비트에 대응하고, 열(510)은 라인(432)에서의 다운 샘플링된 비트에 대응한다.

열(512)은 카운트의 값을 나타낸다. 행(514)은 열(502, 504, 506, 508, 510)에서의 5개의 다운 샘플링된 비트의 각종 가능한 값 내에서의 천이의 수를 특정한다. 행(516)은 열(502, 504, 506, 508, 510)에서의 5개의 다운 샘플링된 비트의 각종 값의 끝에서 펄스의 변경되지 않은 불변 비트의 수의 카운트를 특정한다. 행(518)은 열(502, 504, 506, 508, 510)에서의 5개의 다운 샘플링된 비트의 각종 값의 끝에서 최종 천이에 선행하는 펄스의 불변 비트의 수의 카운트를 특정한다. 행(520)은 열(502, 504, 506, 508, 510)에서의 5개의 다운 샘플링된 비트의 각종 값의 시작부에서 제1 펄스의 폭에 대한 증분을 특정한다. 이 제1 펄스의 총 폭은 행(520)으로부터의 증분 폭과 이전 클럭 사이클 동안 행(516)으로부터의 값의 합이다. 행(522)은 열(502, 504, 506, 508, 510)에서의 5개의 다운 샘플링된 비트의 각종 값의 시작부로부터 제2 펄스의 폭을 특정한다. 행(524)은 열(502, 504, 506, 508, 510)에서의 5개의 다운 샘플링된 비트의 각종 값의 시작부로부터 제3 펄스의 폭을 특정한다.

상태 레지스터(474)는 이전 클럭 사이클에서 프리디코드된 상태를 저장한다. 이 상태는 클럭 천이 또는 데이터 천이가 입력 핀(440-447)에서의 샘플들에 선행하는지를 표시한다. 인스턴스(402, 404)는 레지스터(474)로부터 상태를 직접 수신한다. 인스턴스(406)는 상태 프리디코더 회로(470)에 의해 갱신된 레지스터(474)로부터의 상태를 수신한다. 인스턴스(408)는 상태 프리디코더 회로(473)에 의해 갱신된 또는 상태 프리디코더 회로(470, 472)에 의해 연속적으로 갱신된 레지스터(474)로부터의 상태를 수신한다(명확히 하기 위해, 레지스터(474)로부터 상태 프리디코더 회로(473)로의 접속은 도 4에서 생략되어 있다).

도 4의 프리디코더 회로(470)는 행(516)의 열(512)에 표시된 불변 비트의 카운트가 1 또는 2개의 불변 비트이고 행(516, 518)에서의 불변 비트의 2개의 카운트의 합이 6개 이상의 불변 비트일 때 데이터 천이를 표시한다. 프리디코더 회로(470)는 행(516)의 열(512)에 표시된 불변 비트의 수가 3, 4 또는 5개의 불변 비트일 때 클럭 천이를 표시한다.

멀티플렉서(478)는 행(514)의 열(512)에 주어진 천이의 수에 의해 제어된다. 만일 하나의 천이가 있으면, 멀티플렉서(478)는 프리디코더 회로(473)로부터의 상태를 통과시키고, 그렇지 않으면 멀티플렉서(478)는 프리디코더 회로(472)로부터의 상태를 통과시킨다.

최초의 천이가 출력 핀(460, 461)에서의 다운 샘플링된 비트들 사이에서 있을 때, 프리디코더 회로(473)는 이 천이 후에 상태를 갱신한다. 프리디코더 회로(473)는 도 5의 표에 따라서 카운터 회로(480)에 의해 제공된 각종 카운트 및 레지스터(474)에서의 이전 상태로부터 상기 갱신된 상태를 결정한다.

프리디코더 회로(472)는 출력 핀(460, 461)에서의 다운 샘플링된 비트들의 2개의 천이 후에 상태를 갱신한다. 프리디코더 회로(472)는 도 5의 표에 따라서 카운터 회로(480)에 의해 제공된 각종 카운트 및 프리디코더 회로(470)의 상태 출력으로부터 상기 갱신된 상태를 결정한다.

상기 실시형태들은 차동 맨체스터 인코딩의 오버샘플링을 다운 샘플링하는 각종 시스템에 적용될 수 있는 것으로 생각된다. 다른 양태 및 실시형태들도 이 명세서의 설명에 비추어 이 기술에 숙련된 사람에게는 명백할 것이다. 상기 실시형태들은 소프트웨어를 실행하도록 구성된 하나 이상의 프로세서로서, 용도 특정 집적 회로(ASIC)로서, 또는 프로그램가능 논리 장치의 로직으로서 구현될 수 있다. 명세서 및 설명된 실시형태들은 예로서 고려되고, 본 발명의 진정한 범위는 이하의 특허 청구범위에 의해 표시되는 것으로 의도된다.

Claims

차동 맨체스터 인코딩(differential Manchester encoding)을 갖는 입력 신호로부터의 복수의 샘플들을 다운 샘플링하기 위한 디코더 회로에 있어서,
상기 입력 신호의 오버샘플인 상기 복수의 샘플들 중 제1, 제2 및 제3 샘플을 수신하도록 배열되는 제1 입력 포트;
클럭 천이 또는 데이터 천이가 상기 제1, 제2 및 제3 샘플에 선행하는지 여부를 표시하는 상태를 수신하도록 배열되는 제2 입력 포트;
상기 복수의 샘플들로부터 발생된 제1, 제2 및 제3 다운 샘플링된 비트를 수신하도록 배열되는 제3 입력 포트;
상기 제1, 제2 및 제3 입력 포트에 결합되고, 상기 클럭 천이를 표시하는 상태 및 서로 동일하지만 상기 제1 다운 샘플링된 비트 및 상기 제3 샘플과는 상이한 상기 제2 및 제3 다운 샘플링된 비트에 응답하여 상기 복수의 샘플 내의 짧은 펄스의 존재를 표시하는 검출 신호를 발생시키도록 구성되는 검출기 회로; 및
상기 검출기 회로 및 상기 제1 입력 포트에 결합되고, 제4 다운 샘플링된 비트를 발생시키도록 구성되는 제너레이터 회로
를 포함하고,
상기 제4 다운 샘플링된 비트는 상기 짧은 펄스의 존재를 표시하는 검출 신호에 응답하여 상기 제3 샘플과 동일하고, 상기 제4 다운 샘플링된 비트는 상기 존재를 표시하지 않는 검출 신호에 응답하여 상기 제2 샘플과 동일한 것인, 디코더 회로.
제1항에 있어서,
상기 제1, 제2 및 제3 입력 포트는 상기 제1, 제2 및 제3 샘플과, 상기 상태와, 상기 제1, 제2 및 제3 다운 샘플링된 비트를 병렬로 수신하도록 배열되는 것인, 디코더 회로.
제1항 또는 제2항에 있어서,
상기 복수의 샘플들은 8배만큼의(by a factor of) 상기 입력 신호의 오버샘플링이고, 상기 제1, 제2, 제3 및 제4 다운 샘플링된 비트는 4배만큼의 상기 입력 신호의 오버샘플링에 대응하는 것인, 디코더 회로.
제3항에 있어서,
상기 검출기 회로는 상기 클럭 천이 후에 시작하는 상기 짧은 펄스를 검출하도록 구성되고, 상기 짧은 펄스는 상기 복수의 샘플들 중 3 내지 6 개의 샘플을 포함하며, 상기 제1 샘플에 선행하는 상기 복수의 샘플들 중 하나, 상기 제1 샘플, 또는 상기 제2 샘플 중 하나를 이용하여 상기 데이터 천이 전에 종료되며;
상기 짧은 펄스에 대응하는 다운 샘플링된 비트는 상기 제2 및 제3 다운 샘플링된 비트인 것인, 디코더 회로.
제4항에 있어서,
상기 복수의 샘플 내의 긴 펄스는 클럭 천이 후에 시작하고, 상기 복수의 샘플들 중 6 내지 10 개의 샘플을 포함하며, 다른 하나의 클럭 천이 전에 종료되고;
3 내지 5 개의 다운 샘플링된 비트는 상기 긴 펄스에 대응하는 것인, 디코더 회로.
제1항 또는 제2항에 있어서,
상기 검출기 회로는 상기 클럭 천이를 표시하는 상태, 상기 제2 다운 샘플링된 비트와 동일하지 않은 상기 제1 다운 샘플링된 비트, 상기 제3 다운 샘플링된 비트와 동일한 상기 제2 다운 샘플링된 비트, 및 상기 제3 샘플과 동일하지 않은 상기 제3 다운 샘플링된 비트에 응답하여 상기 짧은 펄스의 존재를 표시하는 검출 신호를 발생시키도록 구성되는 것인, 디코더 회로.
제1항 내지 제6항 중 어느 한 항에 있어서,
상기 제1 입력 포트 및 상기 제너레이터 회로에 결합된 연속성 회로를 더 포함하고, 상기 연속성 회로는 상기 제1 샘플 또는 상기 제3 샘플과 동일한 상기 제2 샘플에 응답하여 상기 제1, 제2 및 제3 샘플의 안정성을 표시하는 연속성 신호를 발생시키도록 구성되는 것인, 디코더 회로.
제7항에 있어서, 상기 제너레이터 회로는,
상기 복수의 샘플 내의 상기 짧은 펄스의 존재를 표시하는 검출 신호에 응답하여 상기 제3 샘플과 동일하고;
상기 존재를 표시하지 않는 검출 신호 및 상기 안정성을 표시하는 연속성 신호에 응답하여 상기 제2 샘플과 동일하고; 그리고
상기 존재를 표시하지 않는 검출 신호 및 상기 안정성을 표시하지 않는 연속성 신호에 응답하여 상기 제3 다운 샘플링된 비트와 동일한
상기 제4 다운 샘플링된 비트를 발생시키도록 구성되는 것인, 디코더 회로.
제1항 내지 제8항 중 어느 한 항에 있어서,
상기 제2 입력 포트에 결합되고 클럭 천이 또는 데이터 천이가 상기 제1, 제2 및 제3 샘플에 선행하는지 여부를 표시하는 상기 상태를 발생시키도록 구성되는 프리디코더 회로를 더 포함하는, 디코더 회로.
제1항 내지 제9항 중 어느 한 항에 있어서,
상기 검출기 회로와 상기 제너레이터 회로는 다운 샘플링 회로의 제1 인스턴스에 포함되고;
상기 디코더 회로는 상기 다운 샘플링 회로의 제2, 제3 및 제4 인스턴스를 포함하고;
상기 제1 인스턴스로부터의 제4 다운 샘플링된 비트는 상기 제2 인스턴스의 제3 입력 포트의 제3 다운 샘플링된 비트, 상기 제3 인스턴스의 제3 입력 포트의 제2 다운 샘플링된 비트, 및 상기 제4 인스턴스의 제3 입력 포트의 제1 다운 샘플링된 비트에 결합되고;
상기 제2 인스턴스로부터의 제4 다운 샘플링된 비트는 상기 제3 인스턴스의 제3 입력 포트의 제3 다운 샘플링된 비트 및 상기 제4 인스턴스의 제3 입력 포트의 제2 다운 샘플링된 비트에 결합되고;
상기 제3 인스턴스로부터의 제4 다운 샘플링된 비트는 상기 제4 인스턴스의 제3 입력 포트의 제3 다운 샘플링된 비트에 결합되고;
상기 제1 인스턴스의 제1 입력 포트의 제3 샘플은 상기 제2 인스턴스의 제1 입력 포트의 제1 샘플이고;
상기 제2 인스턴스의 제1 입력 포트의 제3 샘플은 상기 제3 인스턴스의 제1 입력 포트의 제1 샘플이며;
상기 제3 인스턴스의 제1 입력 포트의 제3 샘플은 상기 제4 인스턴스의 제1 입력 포트의 제1 샘플인, 디코더 회로.
차동 맨체스터 인코딩을 가진 입력 신호로부터 복수의 샘플들을 다운 샘플링하기 위한 방법에 있어서,
상기 입력 신호의 오버샘플인 상기 복수의 샘플들 중 3개의 샘플, 클럭 천이 또는 데이터 천이가 상기 3개의 샘플에 선행하는지 여부를 표시하는 현재 상태, 및 상기 복수의 샘플로부터 발생된 3개의 다운 샘플링된 비트 ― 상기 3개의 샘플은 제1, 제2 및 제3 샘플을 포함하고, 상기 3개의 다운 샘플링된 비트는 제1, 제2 및 제3 다운 샘플링된 비트를 포함함 ― 를 디코더 회로에 입력하는 단계;
상기 클럭 천이를 표시하는 상기 현재 상태, 및 서로 동일하지만 상기 제1 다운 샘플링된 비트 및 상기 제3 샘플과는 상이한 상기 제2 및 제3 다운 샘플링된 비트에 응답하여 상기 복수의 샘플 내의 짧은 펄스의 존재를 표시하는 검출 신호를 발생시키는 단계; 및
제4 다운 샘플링된 비트를 발생시키는 단계
를 포함하고,
상기 제4 다운 샘플링된 비트는 상기 짧은 펄스의 존재를 표시하는 검출 신호에 응답하여 상기 제3 샘플과 동일하고, 상기 제4 다운 샘플링된 비트는 상기 존재를 표시하지 않는 검출 신호에 응답하여 상기 제2 샘플과 동일한 것인, 다운 샘플링 방법.
제11항에 있어서,
상기 제1 샘플 또는 상기 제3 샘플과 동일한 상기 제2 샘플에 응답하여 상기 제1, 제2 및 제3 샘플의 안정성을 표시하는 연속성 신호를 발생시키는 단계를 더 포함하는, 다운 샘플링 방법.
제11항 또는 제12항에 있어서, 상기 제4 다운 샘플링된 비트를 발생시키는 단계는,
상기 복수의 샘플 내의 상기 짧은 펄스의 존재를 표시하는 검출 신호에 응답하여 상기 제3 샘플과 동일하고;
상기 존재를 표시하지 않는 검출 신호 및 상기 안정성을 표시하는 연속성 신호에 응답하여 상기 제2 샘플과 동일하고; 그리고
상기 존재를 표시하지 않는 검출 신호 및 상기 안정성을 표시하지 않는 연속성 신호에 응답하여 상기 제3 다운 샘플링된 비트와 동일한
상기 제4 다운 샘플링된 비트를 발생시키는 단계를 포함하는, 다운 샘플링 방법.
제11항 내지 제13항 중 어느 한 항에 있어서,
클럭 천이 또는 데이터 천이가 상기 제1, 제2 및 제3 샘플에 선행하는지 여부를 표시하는 상태 신호를 발생시키는 단계를 더 포함하는, 다운 샘플링 방법.