JP5851263B2 - エレベータ制御装置 - Google Patents

Description

本発明の実施形態は、エレベータの伝送系を旧方式から新方式に変更するエレベータ制御装置に関する。

エレベータの制御は、リレーシーケンスによる時代を経てマイコン制御に移行してきた。リレーシーケンスによる制御では、かご呼び及び乗り場呼び等の信号は、それぞれ単独の信号として制御盤に入出力されていた。例えば、乗り場呼びにはＵＰ(アップ)及びＤＮ(ダウン)のボタンがあるが、ＵＰボタンが押された場合を考えると、「ＵＰボタンが押されたことを制御盤に入力する信号」と、「ＵＰボタンを点灯させる制御盤からの出力信号」とが必要となり２本の信号線が必要となる。ＤＮボタンについても同様であるので、ＵＰとＤＮとで最低でも４本の信号線が必要であった。また、各階の乗り場には、エレベータの位置を示すインジケータがあり、階床数分の信号を各階に出力する配線が必要であった。

エレベータの制御盤がマイコン制御になると、かご呼び及び乗り場呼び等の信号は、配線本数が少ないシリアル伝送により制御盤に入出力されるようになってきた。

シリアル伝送方式による乗り場呼び登録について説明する。昇降路内の各階にはシリアル伝送路を介して各別に変換基板が設置されており、各変換基板には固有のアドレスが設定されている。各変換基板には、乗り場呼びボタンが接続されており、夫々の乗り場呼びボタンの信号を入力すると、信号の情報を夫々のＲＡＭに格納する。制御盤側のＣＰＵは、サイクリックに伝送路を介してシリアル伝送により、各階の変換基板へ順次アドレスを送信する。アドレスが一致すると、該当する変換基板のＣＰＵは、ＲＡＭ内に格納された乗り場呼びボタンの情報をシリアル伝送路を介して制御盤側へデータ送信する。このようにして、制御盤側に乗り場呼び入力の情報を与えるようにしている。また、制御盤は、乗り場呼び入力の情報から、シリアル伝送路を介して該当する階の乗り場呼びを点灯させる情報を該当する変換基板に与え、変換基板から乗り場ボタンを点灯させる信号を出力させる。このように、シリアル伝送を使用したことにより、昇降路の配線本数は、大幅に減少することができる。

特開平１１−３４９２５４号公報

ところで、エレベータの稼働年数が経つにつれて、エレベータの制御盤も旧式から最新式（現行）へ変更する、いわゆる“リニューアル”の要請が高まって来る。しかし、制御盤のリニューアル工事の際には、エレベータを一時的に停止させなければならないが、この停止時間は可能な限り短縮させることが望まれている。エレベータの停止時間を短くするためには、旧式エレベータで使用していた用品を交換することなく、可能な限り現行エレベータへ流用させることにより、交換作業時間を低減させることが望まれる。リレーシーケンスのエレベータのように、各信号が制御盤に入出力されている方式では、シリアル伝送方式に変更する工事作業が発生してしまう。元々がシリアル伝送方式のエレベータについては、シリアル伝送の伝送速度・データ構成に違いがあるが、工事作業を削減して工事期間中のエレベータの停止時間を少なくすることが望まれていた。

本発明は上記の事情に鑑み、工事作業を削減でき、工事期間中のエレベータの停止時間を少なくすることができるエレベータ制御装置を提供することを目的としている。

上記の目的を達成するための第１の態様は、新伝送方式の新伝送制御部と、前記新伝送制御部に接続されると共に、乗り場側に設けられた旧伝送方式の旧伝送制御部に接続され、前記乗り場側の旧伝送制御部から伝送された旧伝送方式のデータを、前記新伝送制御部からアクセス可能に保存すると共に、前記新伝送制御部から伝送された新伝送方式のデータを、前記乗り場側の旧伝送制御部からアクセス可能に保存する新旧伝送変換部と、を備えることを特徴とするエレベータ制御装置である。

上記の目的を達成するための第２の態様は、新伝送方式の新伝送制御部と、前記新伝送制御部に接続されると共に、乗りかご側に設けられた旧伝送方式の旧伝送制御部に接続され、前記乗りかご側の旧伝送制御部から伝送された旧伝送方式のデータを、前記新伝送制御部からアクセス可能に保存すると共に、前記新伝送制御部から伝送された新伝送方式のデータを、前記乗りかご側の旧伝送制御部からアクセス可能に保存する新旧伝送変換部と、を備えることを特徴とするエレベータ制御装置である。

上記の目的を達成するための第３の態様は、新伝送方式の新伝送制御部と、
前記新伝送制御部に接続されると共に、乗り場側に設けられた旧伝送方式の旧伝送制御部に接続され、前記乗り場側の旧伝送制御部から伝送された旧伝送方式のデータを、前記新伝送制御部からアクセス可能に保存すると共に、前記新伝送制御部から伝送された新伝送方式のデータを、前記乗り場側の旧伝送制御部からアクセス可能に保存する第１の新旧伝送変換部と、
前記新伝送制御部に接続されると共に、乗りかご側に設けられた旧伝送方式の旧伝送制御部に接続され、前記乗りかご側の旧伝送制御部から伝送された旧伝送方式のデータを、前記新伝送制御部からアクセス可能に保存すると共に、前記新伝送制御部から伝送された新伝送方式のデータを、前記乗りかご側の旧伝送制御部からアクセス可能に保存する第２の新旧伝送変換部と、を備えることを特徴とするエレベータ制御装置である。

上記の目的を達成するための第４の態様は、旧伝送方式の旧伝送制御部と、
前記旧伝送制御部に接続されると共に、乗り場側に設けられた新伝送方式の新伝送制御部に接続され、前記乗り場側の新伝送制御部から伝送された新伝送方式のデータを、前記旧伝送制御部からアクセス可能に保存すると共に、前記旧伝送制御部から伝送された旧伝送方式のデータを、前記乗り場側の新伝送制御部からアクセス可能に保存する変換部と、を備えることを特徴とするエレベータ制御装置である。

上記の目的を達成するための第５の態様は、旧伝送方式の旧伝送制御部と、前記旧伝送制御部に接続されると共に、乗り場側に設けられた新伝送方式の新伝送制御部に接続され、前記乗り場側の新伝送制御部から伝送された新伝送方式のデータを、前記旧伝送制御部からアクセス可能に保存すると共に、前記旧伝送制御部から伝送された旧伝送方式のデータを、前記乗り場側の新伝送制御部からアクセス可能に保存する第３の新旧伝送変換部と、前記旧伝送制御部に接続されると共に、乗りかご側に設けられた新伝送方式の新伝送制御部に接続され、前記乗りかご側の新伝送制御部から伝送された新伝送方式のデータを、前記旧伝送制御部からアクセス可能に保存すると共に、前記旧伝送制御部から伝送された旧伝送方式のデータを、前記乗りかご側の新伝送制御部からアクセス可能に保存する第４の新旧伝送変換部と、を備えることを特徴とするエレベータ制御装置である。

エレベータ制御装置の第１の実施形態を示す構成図。 デュアルポートメモリの構成を示す説明図。 エレベータ制御装置の第２の実施形態を示す構成図。 エレベータ制御装置の第３の実施形態を示す構成図。 エレベータ制御装置の第４の実施形態を示す構成図。

＜第１の実施形態＞
図１は第１の実施形態によるエレベータ制御システムの構成を示すブロック図である。第１の実施形態は、制御盤側の基板が新式で、各階の乗り場側の基板が旧式の場合のリニューアルを示している。なお、以下の説明では、マスタ側の各ＣＰＵは伝送制御を司っている親機として位置づけられる。一方、スレーブ側の各ＣＰＵはマスタ側のＣＰＵからアクセスされたときにのみ反応する子機として位置づけられる。

図１に示すように、新旧伝送変換基板１０は、新伝送制御基板２０と、各階ｆ１，・・・，ｆｎの各乗り場に設けられた変換基板３０-1，・・・，３０-nとの間に介在され、新伝送制御基板２０と乗り場側の変換基板３０-1，・・・，３０-nとの相互間で伝送信号を変換する機能を有する。この新旧伝送変換基板１０は、新伝送制御基板２０と共にエレベータの制御盤４０内に設けられている。制御盤４０と各乗り場の変換基板３０-1，・・・，３０-nとは伝送路（シリアル伝送路）５０によって接続されている。

新旧伝送変換基板１０は、新伝送制御用スレーブ側ＣＰＵ１１と、旧伝送制御用マスタ側ＣＰＵ１２と、新伝送制御用スレーブ側ＣＰＵ１１と旧伝送制御用マスタ側ＣＰＵ１２との間を相互に接続するＤＰ−ＲＡＭ（デュアルポートメモリ）１３と、ＲＯＭ１４と、新伝送制御基板２０と新伝送制御用スレーブ側ＣＰＵ１１とを接続する伝送回路１５と、変換基板３０-1，・・・，３０-nと旧伝送制御用マスタ側ＣＰＵ１２とを伝送路５０を介して接続する伝送回路１６とを備えている。ＲＯＭ１４には、旧伝送制御用のプログラムが格納されている。

新伝送制御用スレーブ側ＣＰＵ１１はＲＯＭ１１１とＲＡＭ１１２を備え、ＲＯＭ１１１には、新伝送制御用のプログラムが格納され、ＲＡＭ１１２はワーキングエリアとして使用される。新伝送制御用スレーブ側ＣＰＵ１１は、ＲＯＭ１１１内のプログラムに従って動作する。

ＤＰ-ＲＡＭ１３は、図２に模式的に示すように、新伝送制御用スレーブ側ＣＰＵ１１と旧伝送制御用マスタ側ＣＰＵ１２の双方から読み書きが可能な記憶エリアを備えている。すなわち、ＤＰ−ＲＡＭ１３内には、新伝送用スレーブ側ＣＰＵ１１からアクセス可能な記憶エリア１３１と、旧伝送制御用マスタ側ＣＰＵ１２からアクセス可能な記憶エリア１３２とを備えており、夫々の記憶エリア１３１，１３２には同一内容のデータが格納可能に構成されている。従って、記憶エリア１３１，１３２内のデータは双方のＣＰＵ１１，１２からアクセス可能となっているため、データを共有することができる。これにより、新旧で異なる伝送方式のデータであっても相互のＣＰＵ１１，１２で共有することができる。

新伝送制御基板２０は、新伝送制御用マスタ側ＣＰＵ２１と伝送回路２２とを備えている。新伝送制御用マスタ側ＣＰＵ２１はＲＡＭ２１１を備えている。

乗り場側変換基板３０-1，・・・，３０-nは、旧式エレベータの昇降路の各階ｆ１，・・・，ｆｎ側に設置され、それぞれ固有のアドレスが設定されている。各変換基板３０-1，・・・，３０-nは、各別に、旧伝送制御用スレーブ側ＣＰＵ３１-1，・・・，３１-nと伝送回路３２-1，・・・，３２-nと入力回路３３-1，・・・，３３-nと出力回路３４-1，・・・，３４-nとを備えている。伝送回路３２-1，・・・，３２-nは伝送路５０を介して新旧伝送変換基板１０の伝送回路１６と接続されている。入力回路３３-1，・・・，３３-nは、操作パネル６０-1，・・・，６０-nに設けられた乗り場ボタン６１-1，・・・，６１-nに接続され、乗り場側の呼びを伝送路５０を介して制御盤４０に供給する。出力回路３４-1，・・・，３４-nは、操作パネル６０-1，・・・，６０-nに設けられた乗り場表示器６２-1，・・・，６２-nに接続され、制御盤４０から伝送路５０を介して供給される表示データを乗り場表示器６２-1，・・・，６２-nに供給して表示させる。

第１の実施形態では乗り場側変換基板３０-1，・・・，３０-nは、旧式エレベータのものをそのまま利用した旧式のシリアル伝送方式が採用され、旧伝送制御用マスタ側ＣＰＵ１２は、旧式エレベータに使用されてきた旧伝送制御用のものであり、ＲＯＭ１４に格納されたソフトウェアが設計流用されて構成される。旧伝送制御用マスタ側ＣＰＵ１２とＲＯＭ１４に格納されたソフトウェアを設計流用するのは、設計資産の有効活用と、実績のある物を使用することにより、実現を容易にするためである。

次に、第１の実施形態の動作を説明する。

旧伝送制御用マスタ側ＣＰＵ１２は、各階ｆ１，・・・，ｆｎに設置された乗り場側変換基板３０-1，・・・，３０-nのアドレスに、伝送路５０を介してサイクリックにアクセスすることによって、一定の周期で乗り場呼びの発生等の乗り場呼び情報を得ている。今仮に、利用者によって乗り場ｆ１の操作パネル６０-1の乗り場ボタン６１-1が押されたとすると、その乗り場呼び情報は、一旦、ＲＡＭ３１２-1に格納される。旧伝送制御用スレーブ側ＣＰＵ３１-1は、旧伝送制御用マスタ側ＣＰＵ１２から自身に対するアクセスがあると、ＲＡＭ３１２-1内の乗り場呼び情報を伝送回路３２-1→伝送路５０→伝送回路１６を介して旧伝送制御用マスタ側ＣＰＵ１２に伝送する。伝送された乗り場呼び情報はＤＰ−ＲＡＭ１３の所定の記憶エリア、例えば、記憶エリア１３２の０番地に固有アドレスと乗り場呼び情報の内容が格納される。このとき、記憶エリア１３１にも同じ内容の情報が格納される。なお、ＤＰ−ＲＡＭ１３に乗り場呼び情報が格納されるアドレスは、旧式のシリアル伝送方式のソフトウェアにおけるメモリマップに従っている。

このように、各階の乗り場呼び情報は、双方向から読み書きが可能なＤＰ-ＲＡＭ１３に格納される。その際の乗り場呼びの情報が格納されるアドレスは、旧式のシリアル伝送方式のソフトウェアにおけるメモリマップに従って実施される。新伝送制御用スレーブ側ＣＰＵ１１と旧伝送制御用マスタ側ＣＰＵ１２は、ＤＰ-ＲＡＭ１３を介して接続されているため、双方向にデータのやりとりが可能である。

新伝送制御用スレーブ側ＣＰＵ１１は、旧伝送制御用マスタ側ＣＰＵ１２がＤＰ-ＲＡＭ１３に格納した各階の乗り場呼び情報をサイクリックにアクセスして読み込み、新式のシリアル伝送方式に準拠したメモリマップ構成に、データの構成を変更し、新伝送制御用スレーブ側ＣＰＵ１１内のＲＡＭ１１２に格納する。先の例では、ＤＰ-ＲＡＭ１３の記憶エリア１３１の０番地から乗り場ｆ１からの乗り場呼び情報が呼び出され、新伝送制御用スレーブ側ＣＰＵ１１内のＲＡＭ１１２に格納される。

リニューアルされた制御盤４０に搭載されている新伝送制御用マスタ側ＣＰＵ２１は、伝送回路２２、伝送路４１、伝送回路１５を介してサイクリックに新伝送制御用スレーブ側ＣＰＵ１１にアクセスする。これにより、格納されていた乗り場情報が伝送回路１５→伝送路４１→伝送回路２２を介して新伝送制御用マスタ側ＣＰＵ２１に伝送される。通常、新伝送制御スレーブ側ＣＰＵ１１は、１つにつき１アドレスが割り当てられているが、各階に設置される複数の基板としての役割を持たせることから、１つにつき複数アドレスを割り当て、サイクリックに各アドレスへデータを要求する新伝送制御用マスタ側ＣＰＵ２１に対して、新伝送制御用スレーブ側ＣＰＵ１１は要求されたデータをＤＰ−ＲＡＭ１３から読込んでＲＡＭ１１２に一旦保存したデータを送信する。

新伝送制御用マスタ側ＣＰＵ２１は、乗り場呼び情報に従って、乗り場呼びを生成して乗りかごを制御するともに、表示指令を伝送回路２２→伝送路４１→伝送回路１５→新伝送用スレーブ側ＣＰＵ１１に伝送して、ＤＰ−ＲＡＭ１３の所定の記憶エリア、先の例では、乗り場ｆ１からの乗り場呼び情報に対応するエリアに表示指令を記憶させる。旧伝送制御用マスタ側ＣＰＵ１２は、サイクリックにＤＰ−ＲＡＭ１３をアクセスしており、該当する記憶エリアから表示指令を呼び出し、伝送回路１６→伝送路５０→伝送回路３２-1を介して表示指令を旧伝送制御用スレーブ側ＣＰＵ３１-1に伝送する。旧伝送制御用スレーブ側ＣＰＵ３１-1は、出力回路３４-1を介して表示指令を操作パネル６０-1に設けられた乗り場表示器６２-1に表示させる。

従って、旧伝送制御用マスタ側ＣＰＵ１２と旧伝送制御用スレーブ側ＣＰＵ３１-1，・・・，３１-nとの間では、旧伝送方式の伝送速度でシリアル伝送がされ、新伝送制御用マスタ側ＣＰＵ２１と新伝送制御用スレーブ側ＣＰＵ１１との間では、新伝送方式の伝送速度でシリアル伝送がされることとなる。この場合、ＤＰ−ＲＡＭ１３を介在して新方式データと旧方式のデータとのやり取りが行われるので、お互いの伝送速度を同期させる必要はない。

このように第１の実施形態によれば、新伝送制御用マスタ側ＣＰＵ２１と旧伝送制御用スレーブ側ＣＰＵ３１-1，・・・，３１-nとの間で、新旧伝送変換基板１０を介して接続するようにしているので、異なる伝送方式でシリアル伝送することが可能となる。その結果、旧方式のエレベータ乗り場伝送制御装置である乗り場側変換基板３０-1，・・・，３０-n及び操作パネル６０-1，・・・，６０-nの交換が不要となり、リニューアル工事におけるエレベータの停止時間が削減でき、その作業性が向上する。

＜第２の実施形態＞
図３は第２の実施形態を示している。なお、図１に示した第１の実施形態と同一構成部分には同一符号を付してその説明は省略する。

第２の実施形態は、乗り場呼びに加えてかご呼び側にも旧伝送制御が使用されている場合に、制御盤４０で新旧変換するようにしたものである。

図３に示すように、制御盤４０は、２つの新旧伝送変換基板１０ａ，１０ｂを備えている。新旧伝送変換基板１０ａは、第１の新旧伝送変換基板として、新伝送制御基板２０と、各階ｆ１，・・・，ｆｎの各乗り場に設けられた変換基板３０-1，・・・，３０-nとの間に介在され、新伝送制御基板２０と乗り場側の変換基板３０-1，・・・，３０-nとの相互間で伝送信号を変換する機能を有する。新旧伝送変換基板１０ｂは、第２の新旧伝送変換基板として、新伝送制御基板２０と、乗りかごに設けられた変換基板７０との間に介在され、新伝送制御基板２０と乗りかご側の変換基板７０との相互間で伝送信号を変換する機能を有する。なお、第１の新旧伝送変換基板１０ａは、第１の実施形態の新旧伝送変換基板１０と全く同様の機能を有している。また、２つの新旧伝送変換基板１０ａ，１０ｂも基本的に同じ機能を有しているので、ここでは、新旧伝送変換基板１０ｂの機能についてのみ説明する。

新旧伝送変換基板１０ｂは、新伝送制御用スレーブ側ＣＰＵ１１ｂと旧伝送制御用マスタ側ＣＰＵ１２ｂとの間を相互に接続するＤＰ−ＲＡＭ（デュアルポートメモリ）１３ｂと、ＲＯＭ１４ｂと、新伝送制御基板２０と新伝送制御用スレーブ側ＣＰＵ１１ｂとを接続する伝送回路１５ｂと、乗りかご側の変換基板７０と旧伝送制御用マスタ側ＣＰＵ１２ｂとを伝送路５０を介して接続する伝送回路１６ｂとを備えている。ＲＯＭ１４ｂには、旧伝送制御用のプログラムが格納されている。

新伝送制御用スレーブ側ＣＰＵ１１ｂは、ＲＯＭ１１１ｂとＲＡＭ１１２ｂとを備えている。ＲＯＭ１１１ｂには新伝送制御用のプログラムが格納され、ＲＡＭ１１２ｂはワーキングエリアとして使用される。新伝送制御用スレーブ側ＣＰＵ１１ｂはＲＯＭ１１１ｂ内の新伝送制御用のプログラムに従って動作する。

ＤＰ-ＲＡＭ１３ｂは、図２に模式的に示したＤＰ−ＲＡＭ１３と同様、新伝送制御用スレーブ側ＣＰＵ１１ｂと旧伝送制御用マスタ側ＣＰＵ１２ｂの双方から読み書きが可能な記憶エリアを備えている。すなわち、ＤＰ−ＲＡＭ１３ｂ内には、新伝送用スレーブ側ＣＰＵ１１ｂからアクセス可能な記憶エリアと、旧伝送制御用マスタ側ＣＰＵ１２ｂからアクセス可能な記憶エリアとを備えており、夫々の記憶エリアには同一内容のデータが格納可能に構成されている。従って、記憶エリア内のデータは双方のＣＰＵ１１，１２からアクセス可能となっているため、データを共有することができる。これにより、新旧で異なる伝送方式のデータであっても相互のＣＰＵ１１ｂ，１２ｂで共有することができる。

新伝送制御基板２０は、新伝送制御用マスタ側ＣＰＵ２１と、新旧伝送変換基板１０ａに接続される伝送回路２２ａと、新旧伝送変換基板１０ｂに接続される伝送回路２２ｂとを備えている。新伝送制御用マスタ側ＣＰＵ２１はＲＡＭ２１１を備えている。

乗りかご側変換基板７０は、旧伝送制御用スレーブ側ＣＰＵ７１と伝送回路７２と入力回路７３と出力回路７４とを備えている。伝送回路７２は伝送路８０を介して新旧伝送変換基板１０ｂの伝送回路１６ｂと接続されている。入力回路７３は、乗りかご内の操作パネル９０に設けられた行先階ボタン等の押しボタン９１に接続され、乗りかご側の呼びを伝送路８０を介して制御盤４０に供給する。出力回路７４は、操作パネル９０に設けられた表示器９２に接続され、制御盤４０から伝送路５０を介して供給される表示データを乗りかご内の表示器９２に供給して表示させる。

第２の実施形態では乗り場側変換基板３０-1，・・・，３０-n、及び乗りかご側変換基板７０は、旧式エレベータのものをそのまま利用した旧式のシリアル伝送方式が採用されている。新旧伝送変換基板１０ａ，１０ｂ内の旧伝送制御用マスタ側ＣＰＵ１２ａ，１２ｂは、旧式エレベータに使用されてきた旧伝送制御用のものであり、ＲＯＭ１４ａ，１４ｂに格納されたソフトウェアが設計流用されて構成される。旧伝送制御用マスタ側ＣＰＵ１２ａ，１２ｂとＲＯＭ１４ａ，１４ｂに格納されたソフトウェアを設計流用するのは、設計資産の有効活用と、実績のある物を使用することにより、実現を容易にするためである。

次に、第２の実施形態の動作を説明する。

旧伝送制御用マスタ側ＣＰＵ１２ｂは、乗りかご側変換基板７０のアドレスに、伝送路８０を介してサイクリックにアクセスすることによって、一定の周期で行先階情報を得ている。乗客によって行先階ボタン９１が操作されると、その行先階情報は、一旦、ＲＡＭ７１２に格納される。旧伝送制御用スレーブ側ＣＰＵ７１は、旧伝送制御用マスタ側ＣＰＵ１２ｂから自身に対するアクセスがあると、ＲＡＭ７１２内の乗り場呼び情報を伝送回路７２→伝送路８０→伝送回路１６ｂを介して旧伝送制御用マスタ側ＣＰＵ１２ｂに伝送する。伝送された乗り場呼び情報はＤＰ−ＲＡＭ１３ｂの所定の記憶エリアの所定番地に固有アドレスと行先階情報の内容が格納される。ＤＰ−ＲＡＭ１３ｂに行先階情報が格納されるアドレスは、旧式のシリアル伝送方式のソフトウェアにおけるメモリマップに従っている。

このように、各乗りかごの行先情報は、双方向から読み書きが可能なＤＰ-ＲＡＭ１３ｂに格納される。新伝送制御用スレーブ側ＣＰＵ１１ｂと旧伝送制御用マスタ側ＣＰＵ１２ｂは、ＤＰ-ＲＡＭ１３ｂを介して接続されているため、双方向にデータのやりとりが可能である。

新伝送制御用スレーブ側ＣＰＵ１１ｂは、旧伝送制御用マスタ側ＣＰＵ１２ｂがＤＰ-ＲＡＭ１３ｂに格納した各乗りかごの行先階情報をサイクリックにアクセスして読み込み、新式のシリアル伝送方式に準拠したメモリマップ構成に、データの構成を変更し、新伝送制御用スレーブ側ＣＰＵ１１ｂ内のＲＡＭ１１２ｂに格納する。

リニューアルされた制御盤４０に搭載されている新伝送制御用マスタ側ＣＰＵ２１は、伝送回路２２ｂ、伝送路４１ｂ、伝送回路１５ｂを介してサイクリックに新伝送制御用スレーブ側ＣＰＵ１１ｂにアクセスする。これにより、格納されていた行先階情報が伝送回路１５ｂ→伝送路４１ｂ→伝送回路２２ｂを介して新伝送制御用マスタ側ＣＰＵ２１に伝送される。

新伝送制御用マスタ側ＣＰＵ２１は、行先階情報に従って、乗りかごを制御するともに、表示指令を伝送回路２２ｂ→伝送路４１ｂ→伝送回路１５ｂ→新伝送用スレーブ側ＣＰＵ１１ｂに伝送して、ＤＰ−ＲＡＭ１３ｂの所定の記憶エリアに記憶する。旧伝送制御用マスタ側ＣＰＵ１２ｂは、サイクリックにＤＰ−ＲＡＭ１３ｂをアクセスしており、該当する記憶エリアから表示指令を呼び出し、伝送回路１６ｂ→伝送路５０→伝送回路７２を介して表示指令を旧伝送制御用スレーブ側ＣＰＵ７１に伝送する。旧伝送制御用スレーブ側ＣＰＵ７１は、出力回路７４を介して表示指令を操作パネル９０に設けられた乗りかご内表示器９２に表示させる。

従って、旧伝送制御用マスタ側ＣＰＵ１２ｂと旧伝送制御用スレーブ側ＣＰＵ７１との間では、旧伝送方式の伝送速度でシリアル伝送がされ、新伝送制御用マスタ側ＣＰＵ２１と新伝送制御用スレーブ側ＣＰＵ１１ｂとの間では、新伝送方式の伝送速度でシリアル伝送がされることとなる。この場合、ＤＰ−ＲＡＭ１３ｂを介在して新方式データと旧方式のデータとのやり取りが行われるので、お互いの伝送速度を同期させる必要はない。

このように第２の実施形態によれば、新伝送制御用マスタ側ＣＰＵ２１と旧伝送制御用スレーブ側ＣＰＵ７１との間で、新旧伝送変換基板１０ｂを介して接続するようにしているので、異なる伝送方式でシリアル伝送することが可能となる。その結果、旧方式のエレベータ乗り場伝送制御装置である乗りかご側変換基板７０及び操作パネル９０の交換が不要となり、リニューアル工事におけるエレベータの停止時間が削減でき、その作業性が向上する。

＜第３の実施形態＞
図４は第３の実施形態を示している。なお、図１に示した第１の実施形態と同一構成部分には同一符号を付してその説明は省略する。

第３の実施形態は、乗り場側のボタンや表示器等が搭載された操作パネルを新式に変更して、乗り場呼び側の基板を新伝送基板とし、制御盤側はそのまま旧伝送基板を使用する、いわゆる改修工事を想定したものである。

図４に示すように、新旧伝送変換基板１０は、旧伝送制御基板２５と、各階ｆ１，・・・，ｆｎの各乗り場に設けられた変換基板３５-1，・・・，３５-nとの間に介在され、旧伝送制御基板２５と乗り場側の新伝送用の変換基板３５-1，・・・，３５-nとの相互間で伝送信号を変換する機能を有する。この新旧伝送変換基板１０は、旧伝送制御基板２５と共にエレベータの制御盤４０内に設けられている。制御盤４０と各乗り場の変換基板３５-1，・・・，３５-nとは伝送路（シリアル伝送路）５０によって接続されている。

新旧伝送変換基板１０は、旧伝送制御用スレーブ側ＣＰＵ１７と、新伝送制御用マスタ側ＣＰＵ１８と、旧伝送制御用スレーブ側ＣＰＵ１７と新伝送制御用マスタ側ＣＰＵ１８との間を相互に接続するＤＰ−ＲＡＭ（デュアルポートメモリ）１３と、旧伝送制御基板２５と旧伝送制御用スレーブ側ＣＰＵ１７とを接続する伝送回路１５と、変換基板３５-1，・・・，３５-nと新伝送制御用マスタ側ＣＰＵ１８とを伝送路５０を介して接続する伝送回路１６とを備えている。新伝送制御用マスタ側ＣＰＵ１８のＲＯＭ１８１には、新伝送制御用のプログラムが格納されている。

旧伝送制御用スレーブ側ＣＰＵ１７はＲＯＭ１７１とＲＡＭ１７２を備え、ＲＯＭ１７１には、旧伝送制御用のプログラムが格納され、ＲＡＭ１７２はワーキングエリアとして使用される。旧伝送制御用スレーブ側ＣＰＵ１７は、ＲＯＭ１７１内のプログラムに従って動作し、新伝送制御用マスタ側ＣＰＵ１８は、ＲＯＭ１８１内のプログラムに従ってそれぞれ動作する。

ＤＰ-ＲＡＭ１３は、図２に模式的に示したものと同様、旧伝送制御用スレーブ側ＣＰＵ１７と新伝送制御用マスタ側ＣＰＵ１８の双方から読み書きが可能な記憶エリアを備えている。従って、記憶エリア内のデータは双方のＣＰＵ１７，１８からアクセス可能となっているため、新旧で異なる伝送方式であっても相互のＣＰＵ１７，１８でデータを共有することができる。

旧伝送制御基板２５は、旧伝送制御用マスタ側ＣＰＵ２３と伝送回路２２とを備えている。旧伝送制御用マスタ側ＣＰＵ２３はＲＯＭ２３１と、ＲＡＭ２３２を備えている。

乗り場側変換基板３５-1，・・・，３５-nは、新式エレベータの昇降路の各階ｆ１，・・・，ｆｎ側に設置され、それぞれ固有のアドレスが設定されている。各変換基板３５-1，・・・，３５-nは、各別に、新伝送制御用スレーブ側ＣＰＵ３６-1，・・・，３６-nと伝送回路３２-1，・・・，３２-nと入力回路３３-1，・・・，３３-nと出力回路３４-1，・・・，３４-nとを備えている。伝送回路３２-1，・・・，３２-nは伝送路５０を介して新旧伝送変換基板１０の伝送回路１６と接続されている。入力回路３３-1，・・・，３３-nは、操作パネル６０-1，・・・，６０-nに設けられた乗り場ボタン６１-1，・・・，６１-nに接続され、乗り場側の呼びを伝送路５０を介して制御盤４０に供給する。出力回路３４-1，・・・，３４-nは、操作パネル６０-1，・・・，６０-nに設けられた乗り場表示器６２-1，・・・，６２-nに接続され、制御盤４０から伝送路５０を介して供給される表示データを乗り場表示器６２-1，・・・，６２-nに供給して表示させる。

次に、第３の実施形態の動作を説明する。

新伝送制御用マスタ側ＣＰＵ１８は、各階ｆ１，・・・，ｆｎに設置された乗り場側変換基板３５-1，・・・，３５-nのアドレスに、伝送路５０を介してサイクリックにアクセスすることによって、一定の周期で乗り場呼びの発生等の乗り場呼び情報を得ている。新伝送制御用スレーブ側ＣＰＵ３６-1は、新伝送制御用マスタ側ＣＰＵ１８から自身に対するアクセスがあると、ＲＡＭ３６２-1内の乗り場呼び情報を伝送回路３２-1→伝送路５０→伝送回路１６を介して新伝送制御用マスタ側ＣＰＵ１８に伝送する。伝送された乗り場呼び情報はＤＰ−ＲＡＭ１３の所定の記憶エリアに固有アドレスと乗り場呼び情報の内容が格納される。このとき、ＤＰ−ＲＡＭ１３に乗り場呼び情報が格納されるアドレスは、新方式のシリアル伝送方式のソフトウェアにおけるメモリマップに従っている。

このように、各階の乗り場呼び情報は、双方向から読み書きが可能なＤＰ-ＲＡＭ１３に格納される。旧伝送制御用スレーブ側ＣＰＵ１７と新伝送制御用マスタ側ＣＰＵ１８は、ＤＰ-ＲＡＭ１３を介して接続されているため、双方向にデータのやりとりが可能である。

旧伝送制御用スレーブ側ＣＰＵ１７は、新伝送制御用マスタ側ＣＰＵ１８がＤＰ-ＲＡＭ１３に格納した各階の乗り場呼び情報をサイクリックにアクセスして読み込み、旧式のシリアル伝送方式に準拠したメモリマップ構成に、データの構成を変更し、旧伝送制御用スレーブ側ＣＰＵ１７内のＲＡＭ１７２に格納する。

制御盤４０の旧伝送制御基板２４に搭載されている旧伝送制御用マスタ側ＣＰＵ２３は、伝送回路２２、伝送路４１、伝送回路１５を介してサイクリックに旧伝送制御用スレーブ側ＣＰＵ１７にアクセスする。これにより、格納されていた乗り場情報が伝送回路１５→伝送路４１→伝送回路２２を介して旧伝送制御用マスタ側ＣＰＵ２３に伝送される。

旧伝送制御用マスタ側ＣＰＵ２３は、乗り場呼び情報に従って、乗り場呼びを生成して乗りかごを制御するともに、表示指令を伝送回路２２→伝送路４１→伝送回路１５→旧伝送用スレーブ側ＣＰＵ１７に伝送して、ＤＰ−ＲＡＭ１３の所定の記憶エリアに記憶する。新伝送制御用マスタ側ＣＰＵ１８は、サイクリックにＤＰ−ＲＡＭ１３をアクセスしており、該当する記憶エリアから表示指令を呼び出し、伝送回路１６→伝送路５０→伝送回路３２-1を介して表示指令を旧伝送制御用スレーブ側ＣＰＵ３６-1に伝送する。新伝送制御用スレーブ側ＣＰＵ３６-1は、出力回路３４-1を介して表示指令を操作パネル６０-1に設けられた乗り場表示器６２-1に表示させる。

従って、新伝送制御用マスタ側ＣＰＵ１８と新伝送制御用スレーブ側ＣＰＵ３６-1，・・・，３６-nとの間では、新伝送方式の伝送速度でシリアル伝送がされ、旧伝送制御用マスタ側ＣＰＵ２３と旧伝送制御用スレーブ側ＣＰＵ１７との間では、旧伝送方式の伝送速度でシリアル伝送がされることとなる。この場合、ＤＰ−ＲＡＭ１３を介在して新方式データと旧方式のデータとのやり取りが行われるので、お互いの伝送速度を同期させる必要はない。

このように第３の実施形態によれば、旧伝送制御用マスタ側ＣＰＵ２３と新伝送制御用スレーブ側ＣＰＵ３６-1，・・・，３６-nとの間で、新旧伝送変換基板１０を介して接続するようにしているので、異なる伝送方式でシリアル伝送することが可能となる。その結果、乗り場側変換基板３５-1，・・・，３５-n及び操作パネル６０-1，・・・，６０-nを新方式に交換した場合にあっても、制御盤４０を新しくする必要は無く、改修工事におけるエレベータの停止時間を短縮することができ、その作業性が向上する。

＜第４の実施形態＞
図５は第４の実施形態を示している。なお、図４と同一構成部分には同一符号を付してその説明は省略する。

第４の実施形態は、乗り場呼びに加えてかご呼び側にも新伝送制御が使用されている場合に、制御盤４０で新旧変換するようにしたものである。制御盤４０はそのままで、乗り場側及びかご側のボタンや表示器等が搭載された操作パネルのみをそれぞれ変更する改修工事を想定している。

図５に示すように、制御盤４０は、２つの新旧伝送変換基板１０ａ，１０ｂを備えている。新旧伝送変換基板１０ａは、第３の新旧伝送変換基板として、旧伝送制御基板２５と、各階ｆ１，・・・，ｆｎの各乗り場に設けられた変換基板３５-1，・・・，３５-nとの間に介在され、旧伝送制御基板２５と乗り場側の変換基板３５-1，・・・，３５-nとの相互間で伝送信号を変換する機能を有する。新旧伝送変換基板１０ｂは、第４の新旧伝送変換基板として、旧伝送制御基板２５と、乗りかごに設けられた変換基板７５との間に介在され、旧伝送制御基板２５と乗りかご側の変換基板７５との相互間で伝送信号を変換する機能を有する。なお、第１の新旧伝送変換基板１０ａは、第３の実施形態の新旧伝送変換基板１０と全く同様の機能を有している。また、２つの新旧伝送変換基板１０ａ，１０ｂも基本的に同じ機能を有しているので、ここでは、新旧伝送変換基板１０ｂの機能について簡単に説明する。

新旧伝送変換基板１０ｂは、旧伝送制御用スレーブ側ＣＰＵ１７ｂと新伝送制御用マスタ側ＣＰＵ１８ｂとの間を相互に接続するＤＰ−ＲＡＭ（デュアルポートメモリ）１３ｂと、ＲＯＭ１４ｂと、旧伝送制御基板２５と旧伝送制御用スレーブ側ＣＰＵ１７ｂとを接続する伝送回路１５ｂと、乗りかご側の新式の変換基板７５と新伝送制御用マスタ側ＣＰＵ１８ｂとを伝送路８０を介して接続する伝送回路１６ｂとを備えている。ＲＯＭ１４ｂには、新伝送制御用のプログラムが格納されている。

旧伝送制御用スレーブ側ＣＰＵ１７ｂはＲＯＭ１７１ｂとＲＡＭ１７２ｂを備え、ＲＯＭ１７１ｂには、旧伝送制御用のプログラムが格納され、ＲＡＭ１７２ｂはワーキングエリアとして使用される。旧伝送制御用スレーブ側ＣＰＵ１７ｂは、ＲＯＭ１７１ｂ内のプログラムに従って動作する。

ＤＰ-ＲＡＭ１３ｂは、図２に模式的に示したＤＰ−ＲＡＭ１３と同様、旧伝送制御用スレーブ側ＣＰＵ１７ｂと新伝送制御用マスタ側ＣＰＵ１８ｂの双方から読み書きが可能な記憶エリアを備えている。従って、記憶エリア内のデータは双方のＣＰＵ１７ｂ，１８ｂからアクセス可能となっているため、データを共有することができる。これにより、新旧で異なる伝送方式のデータであっても相互のＣＰＵ１７ｂ，１８ｂで共有することができる。

旧伝送制御基板２５は、旧伝送制御用マスタ側ＣＰＵ２３と、新旧伝送変換基板１０ａに接続される伝送回路２２ａと、新旧伝送変換基板１０ｂに接続される伝送回路２２ｂとを備えている。旧伝送制御用マスタ側ＣＰＵ２３はＲＡＭ２３２を備えている。

乗りかご側変換基板７５は、新伝送制御用スレーブ側ＣＰＵ７６と伝送回路７２と入力回路７３と出力回路７４とを備えている。伝送回路７２は伝送路８０を介して新旧伝送変換基板１０ｂの伝送回路１６ｂと接続されている。入力回路７３は、乗りかご内の操作パネル９０に設けられた行先階ボタン等の押しボタン９１に接続され、乗りかご側の呼びを伝送路８０を介して制御盤４０に供給する。出力回路７４は、操作パネル９０に設けられた表示器９２に接続され、制御盤４０から伝送路８０を介して供給される表示データを乗りかご内の表示器９２に供給して表示させる。

次に、第４の実施形態の動作を説明する。

新伝送制御用マスタ側ＣＰＵ１８ｂは、乗りかご側に設置された乗りかご側変換基板７５のアドレスに、伝送路８０を介してサイクリックにアクセスすることによって、一定の周期で行先階情報を得ている。乗客によって行先階ボタン９１が操作されると、その行先階情報は、一旦、ＲＡＭ７６２に格納される。新伝送制御用スレーブ側ＣＰＵ７６は、新伝送制御用マスタ側ＣＰＵ１８ｂから自身に対するアクセスがあると、ＲＡＭ７６２内の行先階情報を伝送回路７２→伝送路８０→伝送回路１６ｂを介して新伝送制御用マスタ側ＣＰＵ１８ｂに伝送する。伝送された乗り場呼び情報はＤＰ−ＲＡＭ１３ｂの所定の記憶エリアの所定番地に固有アドレスと行先階情報の内容が格納される。ＤＰ−ＲＡＭ１３ｂに行先階情報が格納されるアドレスは、新方式のシリアル伝送方式のソフトウェアにおけるメモリマップに従っている。

このように、各乗りかごの行先情報は、双方向から読み書きが可能なＤＰ-ＲＡＭ１３ｂに格納される。新伝送制御用スレーブ側ＣＰＵ１１ｂと旧伝送制御用マスタ側ＣＰＵ１２ｂは、ＤＰ-ＲＡＭ１３ｂを介して接続されているため、双方向にデータのやりとりが可能である。

旧伝送制御用スレーブ側ＣＰＵ１７ｂは、新伝送制御用マスタ側ＣＰＵ１８ｂがＤＰ-ＲＡＭ１３ｂに格納した各乗りかごの行先階情報をサイクリックにアクセスして読み込み、旧式のシリアル伝送方式に準拠したメモリマップ構成に、データの構成を変更し、旧伝送制御用スレーブ側ＣＰＵ１７ｂ内のＲＡＭ１７２ｂに格納する。

制御盤４０の旧伝送制御基板２５に搭載されている旧伝送制御用マスタ側ＣＰＵ２３は、伝送回路２２ｂ、伝送路４１ｂ、伝送回路１５ｂを介してサイクリックに旧伝送制御用スレーブ側ＣＰＵ１７ｂにアクセスする。これにより、格納されていた行先階情報が伝送回路１５ｂ→伝送路４１ｂ→伝送回路２２ｂを介して旧伝送制御用マスタ側ＣＰＵ２３に伝送される。

旧伝送制御用マスタ側ＣＰＵ２３は、行先階情報に従って、乗りかごを制御するともに、表示指令を伝送回路２２ｂ→伝送路４１ｂ→伝送回路１５ｂ→旧伝送用スレーブ側ＣＰＵ１７ｂに伝送して、ＤＰ−ＲＡＭ１３ｂの所定の記憶エリアに記憶する。新伝送制御用マスタ側ＣＰＵ１８ｂは、サイクリックにＤＰ−ＲＡＭ１３ｂをアクセスしており、該当する記憶エリアから表示指令を呼び出し、伝送回路１６ｂ→伝送路８０→伝送回路７２を介して表示指令を新伝送制御用スレーブ側ＣＰＵ７６に伝送する。新伝送制御用スレーブ側ＣＰＵ７６は、出力回路７４を介して表示指令を操作パネル９０に設けられた乗りかご内表示器９２に表示させる。

従って、新伝送制御用マスタ側ＣＰＵ１８ｂと乗りかご側の新伝送制御用スレーブ側ＣＰＵ７６との間では、新伝送方式の伝送速度でシリアル伝送がされ、旧伝送制御用マスタ側ＣＰＵ２３と旧伝送制御用スレーブ側ＣＰＵ１７ｂとの間では、旧伝送方式の伝送速度でシリアル伝送がされることとなる。この場合、ＤＰ−ＲＡＭ１３ｂを介在して新方式データと旧方式のデータとのやり取りが行われるので、お互いの伝送速度を同期させる必要はない。

なお、旧伝送制御基板２５と乗り場側の変換基板３５-1〜３５-nとの間は新旧伝送変換基板１０ａを介して行われることは第３の実施形態に示した通りである。

このように第４の実施形態によれば、旧伝送制御用マスタ側ＣＰＵ２３と新伝送制御用スレーブ側ＣＰＵ７６との間で、新旧伝送変換基板１０ｂを介して接続するようにしているので、異なる伝送方式でシリアル伝送することが可能となる。その結果、乗りかご側変換基板７５及び操作パネル９０を新方式に交換した場合にあっても、制御盤４０を新しくする必要は無く、改修工事におけるエレベータの停止時間が削減でき、その作業性が向上する。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０：新旧伝送変換基板
１０ａ：新旧伝送変換基板（第１、第３の新旧伝送変換基板）
１０ｂ：新旧伝送変換基板（第２、第４の新旧伝送変換基板）
１１，１１ａ，１１ｂ：新伝送制御用スレーブ側ＣＰＵ
１２，１２ａ，１２ｂ：旧伝送制御用マスタ側ＣＰＵ
１３，１３ａ，１３ｂ：ＤＰ−ＲＡＭ
２０：新伝送制御基板
２１新伝送制御用マスタ側ＣＰＵ
２３：旧伝送制御用マスタ側ＣＰＵ
２５：旧伝送変換基板
３０-1〜３０-n：乗り場側の伝送変換基板（旧式）
３１-1〜３１-n，７１：旧伝送制御用スレーブ側ＣＰＵ
３５-1〜３５-n：乗り場側の伝送変換基板（新式）
３６-1〜３６-n，７６：新伝送制御用スレーブ側ＣＰＵ
４０：制御盤
４１，４１ａ，５０：シリアル伝送路
６０-1〜６０-n：操作パネル
７０：かご側変換基板（旧式)
７５：かご側変換基板（新式）
９０：操作パネル

Claims (5)

1. 旧シリアル伝送方式とは少なくともデータの伝送速度が異なる新シリアル伝送方式の新伝送制御部と、
   前記新伝送制御部に接続された新伝送制御用ＣＰＵと、乗り場側に設けられた前記旧シリアル伝送方式の旧伝送制御部に接続された旧伝送制御用ＣＰＵと、前記新伝送制御用ＣＰＵ及び前記旧伝送制御用ＣＰＵの双方に接続され、前記乗り場側の旧伝送変換部から伝送された前記旧シリアル伝送方式のデータを前記旧伝送制御用ＣＰＵを介して保存すると共に、当該保存されたデータを前記新伝送制御用ＣＰＵを介して前記新伝送制御部からアクセス可能に保持する一方、前記新伝送制御部から伝送された前記新シリアル伝送方式のデータを前記新伝送制御用ＣＰＵを介して保存すると共に、当該保存されたデータを前記旧伝送制御用ＣＰＵを介して前記乗り場側の旧伝送変換部からアクセス可能に保持するデュアルポートメモリとを含む新旧伝送変換部と、
   を備えることを特徴とするエレベータ制御装置。
2. 旧シリアル伝送方式とは少なくともデータの伝送速度が異なる新シリアル伝送方式の新伝送制御部と、
   前記新伝送制御部に接続された新伝送制御用ＣＰＵと、乗りかご側に設けられた前記旧シリアル伝送方式の旧伝送制御部に接続された旧伝送制御用ＣＰＵと、前記新伝送制御用ＣＰＵ及び前記旧伝送制御用ＣＰＵの双方に接続され、前記乗りかご側の旧伝送変換部から伝送された前記旧シリアル伝送方式のデータを前記旧伝送制御用ＣＰＵを介して保存すると共に、当該保存されたデータを前記新伝送制御用ＣＰＵを介して前記新伝送制御部からアクセス可能に保持する一方、前記新伝送制御部から伝送された前記新シリアル伝送方式のデータを前記新伝送制御用ＣＰＵを介して保存すると共に、当該保存されたデータを前記旧伝送制御用ＣＰＵを介して前記乗りかご側の旧伝送変換部からアクセス可能に保持するデュアルポートメモリとを含む新旧伝送変換部と、
   を備えることを特徴とするエレベータ制御装置。
3. 旧シリアル伝送方式とは少なくともデータの伝送速度が異なる新シリアル伝送方式の新伝送制御部と、
   前記新伝送制御部に接続された第１の新伝送制御用ＣＰＵと、乗り場側に設けられた前記旧シリアル伝送方式の旧伝送制御部に接続された第１の旧伝送制御用ＣＰＵと、前記第１の新伝送制御用ＣＰＵ及び前記第１の旧伝送制御用ＣＰＵの双方に接続され、前記乗り場側の旧伝送変換部から伝送された前記旧シリアル伝送方式のデータを前記第１の旧伝送制御用ＣＰＵを介して保存すると共に、当該保存されたデータを前記第１の新伝送制御用ＣＰＵを介して前記新伝送制御部からアクセス可能に保持する一方、前記新伝送制御部から伝送された前記新シリアル伝送方式のデータを前記第１の新伝送制御用ＣＰＵを介して保存すると共に、当該保存されたデータを前記第１の旧伝送制御用ＣＰＵを介して前記乗り場側の旧伝送変換部からアクセス可能に保持する第１のデュアルポートメモリとを含む第１の新旧伝送変換部と、
   前記新伝送制御部に接続された第２の新伝送制御用ＣＰＵと、乗りかご側に設けられた前記旧シリアル伝送方式の旧伝送制御部に接続された第２の旧伝送制御用ＣＰＵと、前記第２の新伝送制御用ＣＰＵ及び前記第２の旧伝送制御用ＣＰＵの双方に接続され、前記乗りかご側の旧伝送変換部から伝送された前記旧シリアル伝送方式のデータを前記第２の旧伝送制御用ＣＰＵを介して保存すると共に、当該保存されたデータを前記第２の新伝送制御用ＣＰＵを介して前記新伝送制御部からアクセス可能に保持する一方、前記新伝送制御部から伝送された前記新シリアル伝送方式のデータを前記第２の新伝送制御用ＣＰＵを介して保存すると共に、当該保存されたデータを前記第２の旧伝送制御用ＣＰＵを介して前記乗りかご側の旧伝送変換部からアクセス可能に保持する第２のデュアルポートメモリとを含む第２の新旧伝送変換部と、
   を備えることを特徴とするエレベータ制御装置。
4. 旧シリアル伝送方式の旧伝送制御部と、
   前記旧伝送制御部に接続された旧伝送制御用ＣＰＵと、乗り場側に設けられた前記旧シリアル伝送方式とは少なくともデータの伝送速度が異なる新シリアル伝送方式の新伝送制御部に接続された新伝送制御用ＣＰＵと、前記旧伝送制御用ＣＰＵ及び前記新伝送制御用ＣＰＵの双方に接続され、前記乗り場側の新伝送変換部から伝送された前記新シリアル伝送方式のデータを前記新伝送制御用ＣＰＵを介して保存すると共に、当該保存されたデータを前記旧伝送制御用ＣＰＵを介して前記旧伝送制御部からアクセス可能に保持する一方、前記旧伝送制御部から伝送された前記旧シリアル伝送方式のデータを前記旧伝送制御用ＣＰＵを介して保存すると共に、当該保存されたデータを前記新伝送制御用ＣＰＵを介して前記乗り場側の新伝送変換部からアクセス可能に保持するデュアルポートメモリとを含む新旧伝送変換部と、
   を備えることを特徴とするエレベータ制御装置。
5. 旧シリアル伝送方式の旧伝送制御部と、
   前記旧伝送制御部に接続された第３の旧伝送制御用ＣＰＵと、乗り場側に設けられた前記旧シリアル伝送方式とは少なくともデータの伝送速度が異なる新シリアル伝送方式の新伝送制御部に接続された第３の新伝送制御用ＣＰＵと、前記第３の旧伝送制御用ＣＰＵ及び前記第３の新伝送制御用ＣＰＵの双方に接続され、前記乗り場側の新伝送変換部から伝送された前記新シリアル伝送方式のデータを前記第３の新伝送制御用ＣＰＵを介して保存すると共に、当該保存されたデータを前記第３の旧伝送制御用ＣＰＵを介して前記旧伝送制御部からアクセス可能に保持する一方、前記旧伝送制御部から伝送された前記旧シリアル伝送方式のデータを前記第３の旧伝送制御用ＣＰＵを介して保存すると共に、当該保存されたデータを前記第３の新伝送制御用ＣＰＵを介して前記乗り場側の新伝送変換部からアクセス可能に保持する第３のデュアルポートメモリとを含む第３の新旧伝送変換部と、
   前記旧伝送制御部に接続された第４の旧伝送制御用ＣＰＵと、乗りかご側に設けられた前記新シリアル伝送方式の新伝送制御部に接続された第４の新伝送制御用ＣＰＵと、前記第４の旧伝送制御用ＣＰＵ及び前記第４の新伝送制御用ＣＰＵの双方に接続され、前記乗りかご側の新伝送変換部から伝送された前記新シリアル伝送方式のデータを前記第４の新伝送制御用ＣＰＵを介して保存すると共に、当該保存されたデータを前記第４の旧伝送制御用ＣＰＵを介して前記旧伝送制御部からアクセス可能に保持する一方、前記旧伝送制御部から伝送された前記旧シリアル伝送方式のデータを前記第４の旧伝送制御用ＣＰＵを介して保存すると共に、当該保存されたデータを前記第４の新伝送制御用ＣＰＵを介して前記乗りかご側の新伝送変換部からアクセス可能に保持する第４のデュアルポートメモリとを含む第４の新旧伝送変換部と、
   を備えることを特徴とするエレベータ制御装置。

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