JP5844425B2 - 磁気センサのためのヒステリシスオフセット相殺 - Google Patents

Description

本発明は一般に、磁場センサに関し、詳細には、磁気抵抗（ＭＲ）感知素子を利用する磁場センサに関する。

すべての磁性材料は、ヒステリシスを有する。ヒステリシス、特に磁気ヒステリシスは、材料に印加される磁場の履歴に依存する性質のことである。巨大磁気抵抗（ＧＭＲ）センサなどの磁気抵抗（ＭＲ）センサは、磁性材料で作られるので、その応答は、ヒステリシス効果を示す。印加磁場に対する抵抗のプロットは、順方向（印加磁場を増加させるための）および逆方向（印加磁場を減少させるための）での抵抗の変化が同じでないので、ヒステリシスループを形成する。それ故に、ヒステリシスループは、抵抗が、印加磁場だけでなく、印加磁場が以前にどうであったかにもまた依存する。

ヒステリシスから生じるエラーは、センサ出力内で直流（ＤＣ）オフセットの形を取る。ＧＭＲセンサなどのＭＲセンサは一般に、他の種類の磁場センサ、例えばホール効果センサよりも高い感度をもたらすけれども、それらは現在、それらのヒステリシス特性のために、高分解能センサ応用には使用されない。

一般に、一態様では、本発明は、センサを対象とする。センサは、磁場を感知し、感知磁場に比例するＡＣ信号電圧を生成するための磁気抵抗（ＭＲ）感知デバイスを含む。センサはさらに、ＡＣ信号電圧を受信し、受信ＡＣ信号電圧からＤＣオフセットを除去するための、ＭＲ感知デバイスに結合された回路構成を含む。

本発明の実施形態は、次の特徴の１つまたは複数を含んでもよい。ＤＣオフセットは、ＭＲ感知デバイスのヒステリシス特性に関連する可能性がある。ＭＲ感知デバイスは、磁場を感知する感知素子を含んでもよく、その感知素子は、巨大磁気抵抗（ＧＭＲ）素子、磁気トンネル接合（ＭＴＪ）素子、トンネル磁気抵抗（ＴＭＲ）素子または異方性磁気抵抗（ＡＭＲ）素子であってもよい。回路構成は、ＡＣ信号電圧を入力として受信し、平均ＤＣオフセットを出力として提供するＤＣオフセット決定器を含んでもよい。回路構成はさらに、ＡＣ信号電圧から平均ＤＣオフセットを引き算してセンサ出力信号を生成するデバイスを含んでもよい。ＤＣオフセット決定器は、正ピーク値を生成するための正ピーク検出部分、負ピーク値を生成する負ピーク検出部分、正および負のピーク値の合計を生成する加算ブロック、ならびに合計を２で割って平均ＤＣオフセットを生成する平均化回路を含んでもよい。正ピーク検出部分、負ピーク検出部分、加算ブロックおよび平均化回路は、デジタル領域で動作してもよい。正および負のピーク検出部分は、少なくとも１クロック周期の間ＤＣオフセット決定器によるオフセット決定を遅らせるホールド回路を含んでもよい。

ＤＣオフセット決定器は、所定数の周期の間提供される平均ＤＣオフセットに基づいて周期平均ＤＣオフセットを生成する周期平均化回路を含んでもよい。平均ＤＣオフセットおよび周期平均ＤＣオフセットからエラー信号を生成する検出器が、回路構成内に含まれてもよい。ＤＣオフセット決定器は、ＡＣ信号電圧がＤＣオフセット除去後に非ゼロＤＣ成分を含むように、平均ＤＣオフセットを調整する回路構成を含んでもよい。

別の態様では、本発明は、電流センサを対象とする。電流センサは、測定されるべき電流が印加される導体、および電流に比例するＡＣ信号電圧を生成するために、電流が導体に印加されるとき導体内に作り出される磁場に応答するＭＲ感知デバイスを含む。電流センサはさらに、ＡＣ信号電圧を受信し、受信ＡＣ信号電圧からＤＣオフセットを除去するために、ＭＲ感知デバイスに結合された回路構成を含む。

別の態様では、本発明は、ＭＲ感知デバイスで磁場を感知するステップと、感知磁場に比例するＡＣ信号電圧を生成するステップと、ＡＣ信号電圧からＤＣオフセットを除去するステップとを含む方法を対象とする。

本発明の先の特徴、ならびに本発明それ自体は、図面の次の詳細な説明からより完全に理解されてもよい。

磁場センサおよびＤＣオフセット決定器を含むＤＣオフセット除去回路を備える例となるセンサを示す図である。 巨大磁気抵抗（ＧＭＲ）感知デバイスを有する閉ループ電流センサとして実施される例となる磁場センサを示す図である。 例となるＤＣオフセット決定器を示す図である。 ＤＣオフセットを持つ感知ＡＣ信号に対する波形例を示す図である。 出力エラーを生成するためのオフセット差検出器を含む例となる代替センサ実施形態を示す図である。 非ゼロＤＣオフセットのためのＤＣオフセット決定器の例となる代替実施形態を示す図である。 正ピーク検出の例となる代替実施形態を示す図である。 負ピーク検出の例となる代替実施形態を示す図である。

類似の参照数字は、類似の要素を表すために使用される。
図１を参照すると、ＤＣオフセット除去回路１４に結合された磁場センサ１２を含むセンサ１０が、示される。磁場センサ１２は、感知磁場を、感知磁場に比例する、感知電圧Ｖｓ１６として示されるＡＣ信号電圧に変換する。ＤＣオフセット除去回路１４は、磁気センサ１２によって測定された電圧Ｖｓ１６を入力として受信し、ＤＣオフセットについて調整されたＡＣ信号電圧（出力電圧Ｖｏｕｔ１８として示される）をセンサ出力に提供する。ＤＣオフセット除去回路１４は、磁場を感知することに関連するＤＣオフセット、特に磁場センサ１２のヒステリシス特性に関連するＤＣオフセットを除去するのに役立つ。例えば、以下でより完全に述べられるように、磁場センサ１２がある種の磁気抵抗（ＭＲ）感知デバイスを用いるとき、ＤＣオフセットは、ヒステリシス誘起ＤＣオフセットである。

理想的なセンサ動作は、測定ＡＣ信号が、ゼロ点（０Ｖ ＤＣ）基準、または別法として、周知の非ゼロオフセット、すなわちユーザーによって所望されるものに基づく非ゼロ点基準の周りに中心があるものである。どんな望ましくないＤＣオフセットも、感知ＡＣ信号が、ゼロ点基準周りでまたは所望の非ゼロオフセットに対してもはや対称的でないように、振幅を変化させる（正かまたは負の方向へ）原因となる。その代わりに、それは、望ましくないＤＣオフセットに関して対称的である。したがって、そのような望ましくないＤＣオフセットをＡＣ信号から除去することが望ましい。

図１をなお参照すると、ＤＣオフセット除去回路１４は、ＡＣ信号内に存在する望ましくないＤＣオフセットの量を決定するＤＣオフセット決定器２０を含む。決定器２０によ
って決定されるような望ましくないＤＣオフセットは、単一クロック周期の間の平均ＤＣオフセット２２、または後で述べられるような単一クロック周期よりも長い間の平均ＤＣオフセット２２’（本明細書では周期平均ＤＣオフセット２２’としてもまた参照される）として示される平均ＤＣオフセットの形を取る。ＤＣオフセット除去回路１４はさらに、感知ＡＣ信号電圧１６から望ましくないＤＣオフセットを分離するために、ここでは増幅器２４として示されるデバイスを含む。増幅器２４は、入力として感知ＡＣ信号電圧１６および平均ＤＣオフセット２２（または周期平均ＤＣオフセット２２’）を受信する。それは次いで、感知ＡＣ信号電圧１６から平均ＤＣオフセット２２（または周期平均ＤＣオフセット２２’）を引き算して出力電圧Ｖｏｕｔ１８をその出力に生成し、このようにして磁場を感知する結果として導入される望ましくないＤＣオフセットを効果的に除去する。ＭＲセンサによって示されるヒステリシス効果をこのようにして相殺するまたは最小限にすることによって、非常に小さな信号でさえ、正確に測定することができる。

一実施形態では、センサ１０は、２８ａ、２８ｂおよび２８ｃのラベルを付けられたピン、端子または導線２８を有するセンサ集積化回路（ＩＣ）２６で実施される。図示されるように、導線２８ａは、電源３０に接続するためのＶＣＣピンであり、導線２８ｂは、外部応用デバイスがセンサ出力電圧Ｖｏｕｔ１８を受信するまたは監視することを可能にするためのセンサ出力Ｖｏｕｔピンであり、導線２８ｃは、接地３２に接続するための接地（ＧＮＤ）ピンである。減結合コンデンサ３４は、電源３０と接地３２との間に接続される。電力は、ＶＣＣピン２８ａを通じてＩＣ２６に供給され、それは、電圧レギュレータ３６に内部接続される。電圧レギュレータ３６は、センサＩＣ２６のサブ回路に実質的に一定の電圧を供給する。磁場センサ１２およびＤＣオフセット除去回路１４などのサブ回路は、電圧レギュレータ３０から電力を得る。ツェナーダイオード３８は、たとえ電源側が接地に短絡されても電圧レギュレータを保護するために、電圧レギュレータ３６の電源側と接地との間に提供される。ＧＮＤピン２８ｃは、センサのサブ回路に対して接地接続を提供するために内部接続される。例えば制御およびクロック発生などの他の回路構成は、単純化の目的のために図から排除されている。

図２を参照すると、例となる一実施形態では、磁場センサ１２は、電流センサとして示される。電流センサ１２は、導体４０および磁気コア４２を含む。導体４０は、終端端子ＩＰ＋とＩＰ−との間に伝導経路を提供する。ＩＣ実装形態では、終端端子は、ＩＣの追加Ｉ／Ｏピンとして現れてもよい。電流センサ１２は、単純なＡＣ電流測定の閉ループ電流センサとして描写される。それは、導体４０の近くに置かれる感知デバイス４４を含む。導体４０を通って流れる印加電流は、磁場４６を作り出し、それは、感知デバイス４４によって感知され、比例電圧に変換される。電流センサ１２はさらに、演算増幅器４８を含み、それは、感知デバイス４４ならびに増幅器４８および感知デバイス４４に結合されるバックバイアス回路５０に結合される。

例となる一実施形態では、図示されるように、感知デバイス４４は、ＧＭＲ感知デバイスである。ＧＭＲ感知デバイス４４は、磁場にさらされ、磁場を感知する（「感知素子」）少なくとも１つのＧＭＲ素子（すなわち、ＧＭＲ型抵抗器または磁気抵抗器）を含んでもよい。ＧＭＲ感知デバイス４４は、感知素子として動作する１つの素子、または少なくとも１つの感知素子を含む多数のＧＭＲ素子を用いるように設計されてもよい。２つ以上のＧＭＲ素子が使用されるとき、それらは、フルブリッジ（ホイートストン）またはハーフブリッジ（電圧分割器）構成で配置されてもよい。磁場の存在下で、１つの抵抗が増加し、他方の抵抗が減少するように配置される２つの感知素子、例えば２つのスピンバルブ素子があってもよい。

図２で例示される設計は、閉ループ電流センサの設計であるが、他の種類の電流センサ（例えば、他の種類の閉ループまたは開ループ設計）ならびに電流に加えて他のパラメー
タ（例えば、変位）も測定する磁場センサが、同様に考えられる。閉ループおよび開ループのセンサ構成の異なる例は、Ｓｔａｕｔｈなどの名前で２００７年８月２１日に発行され、主題出願の譲受人、Ａｌｌｅｇｒｏ Ｍｉｃｒｏｓｙｓｔｅｍｓ、Ｉｎｃ．に譲渡された「Ｉｎｔｅｇｒａｔｅｄ Ｓｅｎｓｏｒ（集積センサ）」という名称の米国特許第７，２５９，５４５号で述べられる。

また、感知デバイス４４はＧＭＲ感知デバイスとして示されるけれども、感知デバイスは、ピン止めされないサンドイッチの反強磁性多層およびスピンバルブ構造を含むＧＭＲ、異方性磁気抵抗（ＡＭＲ）、磁気トンネル接合（ＭＴＪ、またスピン依存トンネルもしくは「ＳＤＴ」としても周知の）、およびトンネル磁気抵抗（ＴＭＲ）を含むが、限定はされない、任意の種類のＭＲ素子で作られてもよい。本明細書で提供されるＤＣオフセット除去機構はまた、チョッパー安定化および能動的プレート切り替えなどの周知のホール効果センサＤＣオフセット相殺または調整スキームの代わりにまたは追加してホール効果センサで用途を見いだしてもよい。

感知デバイス４４によって測定されるべき電流は、導体４０の伝導経路に印加されることになる。動作中、伝導経路を通って流れる印加電流は、磁場を作り出し、それは、感知デバイスの１つまたは複数の感知（または能動的）素子によって感知される。感知磁場４６は、感知デバイス４４の任意の内部感知素子の抵抗を変える。差動増幅器４８は、ここでは信号Ｖｏ１とＶｏ２との間で利用できる差動電圧として示される（５２ａおよび５２ｂとしてそれぞれ示される）、ＧＭＲ感知デバイス４４によって生成される電圧５２を受信し、次に出力信号５４によってバックバイアス回路５０を駆動する。バックバイアス回路５０は、整合バイポーラ接合トランジスタ対から成るプッシュプル出力段として実施されてもよい。バックバイアス回路５０は次に、フィードバック信号５６を生成する。フィードバック信号５６は、感知デバイス４４の内部補償電流ループ（図示されず）に印加され、それは、磁束勾配がゼロへ追いやられる原因となる。

典型的には、図示されるような閉ループ配置では、感知デバイス４４はまた、感知素子に近接近して位置決めされるフィードバックコイルも含む。感知デバイス４４上のフィードバックコイルは、導体４０内の電流によって作り出される磁場に対抗する磁場を作り出すために使用される。磁束をゼロにするのに必要とされる電流は、電流センサ出力であり、抵抗器５８は、その電流を感知電圧Ｖｓ１６に変換する。バックバイアス回路５０は、フィードバックコイルとともに、感知素子をゼロ磁束点近くに維持する閉ループ制御を提供する。

次に図３を参照すると、例となる一実施形態によるＤＣオフセット決定器２０の詳細が、示される。この特定の実施形態は、ＡＣ信号電圧Ｖｓ１６からすべてのまたは実質的にすべてのＤＣオフセットを除去するように動作する。一実装形態では、ＤＣオフセット決定器２０は、出力として平均ＤＣオフセット２２を提供してもよい。ＤＣオフセット決定器２０は、先に図１を参照して周期平均ＤＣオフセット２２’として参照される、２周期以上にわたって、すなわちＮが１より大きいとして、所定数「Ｎ」の周期にわたって平均化される平均ＤＣオフセットを生成するように実施されてもよい。ＤＣオフセット２２、２２’の１つまたは両方は、ＤＣオフセット決定器２０の出力で利用できるようにされてもよい。

感知ＡＣ信号電圧Ｖｓ１６は、２つの分離したピーク検出部分（ＤＣオフセット決定器２０の）、正ピーク検出部分６０ａおよび負ピーク検出部分６０ｂに提供される。例示される実施形態では、ピーク検出は、デジタルピーク検出として実施される。正ピーク検出部分６０ａは、感知ＡＣ信号電圧Ｖｓの正ピーク軌跡の値を検出し、保持し、出力６２ａに正符号付きピーク値を提供する。同様に、負ピーク検出部分６０ｂは、感知ＡＣ信号電
圧Ｖｓの負ピーク軌跡の値を検出し、保持し、出力６２ｂに符号付き負ピーク値を提供する。もし感知ＡＣ信号電圧ＶｓにＤＣオフセット成分があるならば、それは、これらの出力に存在することになる。加算ブロック６４は、出力６２ａおよび６２ｂでの正および負の符号付きピーク値の合計を取るために使用され、デジタル合計値６５をもたらす。

図３をなお参照すると、より詳細には、正ピーク検出器６０ａを参照すると、アナログ電圧Ｖｓ１６は、比較器６６ａに入力され、それの出力は、Ｖｓの瞬時値を表す比較信号である。比較器６６ａは、入力信号Ｖｓを受信するための非反転入力６８ａおよび参照信号を受信するための反転入力７０ａを有する。比較器６６ａは、出力７２ａをゲート７４ａに提供し、それの出力は、カウンタ７８ａへの入力７６ａとして提供される。クロック信号８０ａもまた、ゲート７４ａに提供されてカウンタ７８ａへの入力７２ａのタイムを計る。カウンタ７８ａは、Ｎビットのデジタル出力８１ａをデジタル／アナログ変換器（ＤＡＣ）８２ａに提供し、それは次に、アナログ出力信号（カウンタ７８ａ内に保存されるデジタル計数を表す電圧レベル）７０ａを比較器６６ａへの参照入力として提供する。また、Ｎビットのデジタルカウンタ出力は、正符号付きピーク値＋Ｖ_Ｐｍａｘを保存する正ピークホールド（またはラッチ）ユニット８６ａへの入力８４ａとしても提供される。

比較器６６ａは、入力６８ａとして現れる入力信号をＤＡＣ８２ａからのアナログ電圧７０ａと比較する。もし入力６８ａでの信号Ｖｓのピーク振幅が、入力７０ａ（ＤＡＣ出力）に現れる信号のそれよりも大きいならば、比較器６６ａは、出力をゲート７４ａに提供し、ゲート７４ａがハイ信号をカウンタ７８ａに提供する原因となる。もしピーク振幅がより大きくないならば、ロー信号が、カウンタ７８ａに提供される。カウンタ７８ａの出力は、デジタル／アナログ変換器（ＤＡＣ）８２ａに入力され、ＤＡＣの出力は、Ｖｓとの比較のために比較器６６ａに入力されるランプ状信号である。それ故に、比較信号７２ａは、ＶｓがＤＡＣ８２ａの出力以上であるときハイ信号（論理１）であり、さもなければロー信号（論理０）である。

負ピーク検出部分６０ｂの構成は、正ピーク検出部分６０ａのそれを鏡のように映す。比較器６６ｂは、信号Ｖｓを受信するための反転入力６８ｂおよび参照信号を受信するための非反転入力７０ｂを有する。比較器６６ｂは、出力７２ｂをゲート７４ｂに提供し、それの出力は、カウンタ７８ｂへの入力７６ｂとして提供される。クロック信号８０ｂもまた、ゲート７４ｂに提供されてカウンタ７８ｂへの入力７２ｂのタイムを計る。カウンタ７８ｂは、Ｎビットのデジタル出力８１ｂをデジタル／アナログ変換器（ＤＡＣ）８２ｂに提供し、それは次に、アナログ出力信号を比較器６６ｂへの参照入力７０ｂとして提供する。また、Ｎビットのデジタルカウンタ出力は、負符号付きピーク値−Ｖ_Ｐｍｉｎを保存する負ピークホールド（またはラッチ）ユニット８６ｂへの入力８４ｂとしても提供される。

それ故に、各ピーク検出部分６０ａ、６０ｂでは、比較器６６ａ、６６ｂは、ゲート７４ａ、７４ｂを選択的に駆動し、それは次に、デジタル計数を含むカウンタ７８ａ、７８ｂを駆動する。カウンタ内の計数は、ゲートの条件およびカウンタ内の計数に応じて、所定量だけ選択的に増加または減少させられる。計数は、デジタル／アナログ変換器（ＤＡＣ）８２ａ、８２ｂによって変換されて比較器参照信号７０ａ、７０ｂを提供する。正ピーク値（＋Ｖ_Ｐｍａｘ）および負ピーク値（−Ｖ_Ｐｍｉｎ）は、ゼロ点基準（または接地）に対して測定される。合計値６５、すなわち正と負とのピーク値または振幅間の差は、各クロック周期に対して決定される。

決定器２０はまた、平均化回路８８（「合計／２回路」８８として図示される）も含み、それは、デジタル合計値６５を取得し、その合計を２で割ってデジタル平均ＤＣオフセット値９０を生成する。もしＤＣオフセットが信号内に存在しないならば、値９０は、ゼ
ロであろう。それ故に、値９０は、感知ＡＣ信号電圧Ｖｓ内に存在するＤＣオフセットの平均値に等しい。先に論じられたように、Ｎクロック周期にわたって平均化される平均ＤＣオフセット値を生成することが、望ましいこともある。したがって、図で示されるように、ＤＣオフセット決定器２０はさらに、デジタル周期平均ＤＣオフセット値９４を生成するための周期平均化回路９２を含んでもよい。さらに明確には、周期平均化回路９２は、Ｎ周期の各々に対して平均ＤＣオフセット値９０を受信し、Ｎ値の平均を決定することになる。周期平均化回路９２は、移動平均を維持する、またはＮ周期の値が受信されたときだけ周期平均ＤＣオフセット９４を決定するために値９０を保存し、平均を取ってもよい。Ｎの選択は、設計上の選択の問題である。

いったんデジタル平均ＤＣオフセット値９０が決定されたら、それは、第３のＤＡＣ、ＤＡＣ９６によってアナログＤＣオフセット（すなわち、平均ＤＣオフセット２２）に変換される。平均ＤＣオフセット２２は、増幅器２４（図１から）への電圧入力として提供される。もしデジタル周期平均化値９４もまた提供されるならば、ＤＡＣ９８が、デジタル値をアナログ周期平均ＤＣオフセット２２’に変換するために用いられることになる。周期平均ＤＣオフセット２２’は次いで、周期当たりの平均ＤＣオフセット２２の代わりに増幅器２４への電圧入力として提供されてもよい。両方のオフセット２２、２２’は、出力として提供されてもよく、１つは、増幅器２４へ行き、他方（または両方）は、他の目的のために使用され、それの例は、図５を参照して述べられる。例示されるＤＣオフセット決定器２０は、デジタル設計として実施されるけれども、アナログ実装が、それと置き換えられてもよい。

図４は、ＤＣオフセット１０４を含む感知ＡＣ信号１０２に対するＡＣ波形例１００を示す。ＡＣ信号は、正弦波形状信号として例示される。ＤＣオフセットを持つ正弦波形状信号は、ゼロ点基準に対して、＋Ｖ_Ｐｍａｘおよび−Ｖ_Ｐｍｉｎとしてそれぞれ示される、同じでない正および負のピーク値を有する。ＡＣ信号のサンプル１０６は、クロック周波数によって設定される所定のサンプリングレートでＤＣオフセット決定器２０の各ピーク検出部分のカウンタ／ＤＡＣ回路構成（図３から）によって取得される。小さな間隔のサンプルだけが図示されるけれども、感知ＡＣ信号１０２は、連続的にサンプリングされることが理解されよう。ＤＣオフセット決定器２０は、図３を参照して前に論じられたように、サンプルを使用してゼロ点基準に対するＡＣ信号の正ピーク値（＋Ｖ_Ｐｍａｘ）および負ピーク値（−Ｖ_Ｐｍｉｎ）を各周期について測定し、それらのピーク値からＤＣオフセット１０４の値を決定する。簡単な例をあげると、もしＡＣ信号１０２が、２０Ｖピークピーク値を有し、ＤＣオフセットシフト１０４が、＋１Ｖであるならば、＋Ｖ_Ｐｍａｘ値は、＋１１Ｖであり、−Ｖ_Ｐｍｉｎ値は、−９Ｖであることになる。ＤＣオフセット決定器２０は、これらの値を加算して＋２Ｖ振幅差を得ることになり、それは次いで、２で割られて＋１ＶのＤＣオフセットを得て、増幅器２４でＡＣ信号から引き算されることになる（図１）。結果として生じるＤＣオフセットのない信号、すなわちＶｏｕｔ１８は、＋１０Ｖおよび−１０Ｖの＋Ｖ_Ｐｍａｘおよび−Ｖ_Ｐｍｉｎ値をそれぞれ有することになる。

図３を参照して前に論じられたように、周期平均化は、所定数Ｎのクロック周期にわたって出力を平均化するために使用されてもよい。そのような周期平均化は、Ｖｓ（したがって平均ＤＣオフセット）内の電流スパイクまたは始動グリッチの影響を時間について滑らかにするために使用されてもよい。加えて、もしＤＣオフセット２２および２２’が、ＤＣオフセット決定器２０の出力として利用できるようにされるならば、基本的な平均ＤＣオフセット出力２２のかなりのシフトを時間について追跡するまたは検出することが可能なこともある。次に図５を参照すると、オフセット差検出を備える、ここではセンサ１１０として示されるセンサ１０の代替実施形態が、示される。センサ１１０は、磁場センサ１２がＤＣオフセット除去回路１１４に結合されるセンサＩＣまたは回路１１２を含む
。この実施形態では、ＤＣオフセット決定器１１６として示されるＤＣオフセット決定器は、出力として平均ＤＣオフセット値２２および周期平均ＤＣオフセット値２２’の両方を提供する。これらの値の１つは、増幅器２４に提供される。例示される例では、増幅器２４への入力として提供されるのは、周期平均ＤＣオフセット２２’である。しかしながら、平均ＤＣオフセット２２が代わりに、増幅器２４へのＤＣオフセット入力として使用されてもよいことが理解されよう。図５のセンサ１１０では、ＤＣオフセット除去回路１１４は、オフセット差検出器１１８に結合される。オフセット差検出器１１８は、入力として平均ＤＣオフセット２２および周期平均ＤＣオフセット２２’を受信し、エラー出力信号１２０を生成する。エラー出力信号は、出力エラー端子２８ｄとして図示される第４の出力端子に提供される。端子２８ｄでの出力エラーは、異なる目的のための、例えば、高速故障応答を開始するための、センサ出力（Ｖｏｕｔ１８）が正しくない可能性がある（その場合には、即時補正措置が取られるまたは取られないこともある）ことを単に示すための、または他の目的のための制御信号として外部デバイス（または複数デバイス）によって使用されてもよい。

前に述べられたように、周知の所望の非ゼロＤＣオフセットを除いてすべて（または実質的にすべて）を除去するようにＤＣオフセットの量を調整することは、望ましいこともある。結果として生じるＶｏｕｔ１８はそのために、ＤＣオフセット除去後に所望の非ゼロＤＣ成分を含むことになる。したがって、ＤＣオフセット決定器２０（図３から）は、周知の非ゼロＤＣオフセット、すなわちセンサ使用者によって所望されるものを可能にさせるように設計されてもよい。次に図６を参照すると、ＤＣオフセット決定器１３０として示される代替ＤＣオフセット決定器は、図３のＤＣオフセット決定器２０と同じピーク検出器６０ａ、６０ｂ、加算ブロック６４、周期平均化回路９４およびＤＡＣ９８を含む。加えて、決定器１３０は、値９０（合計／２回路８８から）および使用者または応用によって所望される負符号付きＤＣオフセット１３４の合計を取る第２の加算ブロック１３２を含む。加算ブロック１３２は、平均ＤＣオフセット９０および所望の負符号付きＤＣオフセット１３４を加算して、新しい平均ＤＣオフセット値を得る。そのような実施形態は、周知の非ゼロＤＣオフセットを可能にすることが望ましく、その上同時にセンサ使用中のヒステリシス効果を排除するまたは低減する場合に有用なこともある。加算ブロック１３２によって行われる第２の加算は、図で示されるようなデジタル領域でよりもむしろ回路のアナログ部分で、すなわち、アナログ出力２２’および所望の負符号付きＤＣオフセットのアナログ等価物を加えることによって行われてもよいことが理解されよう。また、周期平均化回路９４およびＤＡＣ９８は、ＤＡＣ９６によって置き換えられてもよい。もし平均ＤＣオフセット値だけが９０に提供されるならば、加算ブロック１３２は、決定器回路のデジタル部分で値９０および値１３４を加算してもよく、または別法として、加算ブロック１３２は、それが入力としてＤＣオフセット２２および所望の負符号付きＤＣオフセット１３４のアナログ等価物を受信するように、ＤＡＣ９６の後に提供されてもよい。さらに別の可能な実装形態では、決定器１３０は、両方の出力２２および２２’を提供し（図３および５を参照して前に述べられたように）、非ゼロオフセット技術を両方の出力に応用してもよい（決定器１３０のデジタルかまたはアナログ部分で）。

センサ内に組み込まれてもよい別の有用な特徴は、ピーク検出器でのホールド回路の追加を含む。この特徴の例は、図７Ａおよび図７Ｂで例示される。最初に図３と併せて図７Ａを参照すると、図７Ａで正ピーク検出器１４０ａとして示される、正ピーク検出器６０ａの代替実施形態は、ホールド回路１４２ａを含む。ホールド回路１４２ａは、比較器１４３ａで実施され、それは、比較器６６ａの出力７２ａを第１の入力として、および先のクロック周期に対するＶ_Ｐｍａｘの値、Ｖ_Ｐｍａｘ−１を第２の入力１４４ａとして受信する。比較器１４３ａは、出力１４６ａをゲート７４ａへの入力として提供する。もしＶ_Ｐｍａｘ−１が、現在のクロック周期のＶ_Ｐｍａｘよりも大きいならば、そのとき比較器１４３ａは、ハイ信号（論理１）を出力することになる。図７Ｂは、負ピーク検出器１４
０ｂとして示される負ピーク検出器についてであることを除いて、同じ回路構成を示す。それ故に、検出器１４０ｂは、比較器１４３ｂとして示されるホールド回路１４２ｂを含む。比較器１４３ｂは、比較器６６ｂの出力７２ｂを第１の入力として、および先のクロック周期に対するＶ_Ｐｍｉｎの値、Ｖ_Ｐｍｉｎ−１を第２の入力１４４ｂとして受信する。比較器１４３ｂは、出力１４６ｂをゲート７４ｂへの入力として提供する。もしＶ_Ｐｍｉｎ−１が、現在のクロック周期のＶ_Ｐｍｉｎよりも大きいならば、そのとき比較器１４３ｂは、ハイ信号（論理１）を出力することになる。ホールド回路比較器１４３ａ、１４３ｂの両方の出力が論理１であるとき、それぞれのゲート７４ａ、７４ｂの出力は、論理１である。この結果は、Ｖｓ波形がＶ_ＰｍａｘおよびＶ_Ｐｍｉｎに対してそれぞれ最大および最小の場合を通ったこと、およびオフセット補正が、妥当であったであろうことを内部的に、外部的にまたは両方で示唆することになる。

ホールド回路１４２ａ、１４２ｂは、ＤＣオフセット決定およびその後の除去が少なくとも１クロック周期の間、すなわち、Ｖ_ＰｍａｘおよびＶ_Ｐｍｉｎの少なくとも１つの事例が観測されるまで遅延される原因となる。このホールド機構は、Ｖｓ１６の初期追跡を妨げるので、それはまた、ＤＣオフセット除去回路の初期応答時間も増加させる。別の可能な実装オプションは、比較器出力７２ａ、７２ｂをゲート７４ａ、７４ｂへの代わりにある外部ピンへ提供することであろう。このようにして、ホールド回路情報は、ＤＣオフセット除去回路構成によるＤＣオフセット調整が妥当でない可能性があることをセンサ使用者に警告するために使用されてもよい。この後者のオプションは、ＤＣオフセット決定が遅延なしに進むことを可能にすることになる。

上で述べられたような、感知デバイスおよびＤＣオフセット除去を備えるセンサは、感知デバイスのヒステリシスの性質の結果としてセンサ出力信号内に導入されるＤＣオフセットに対してＡＣ信号センサ入力およびＤＣオフセット除去を必要とする任意の応用で使用されてもよい。それは特に、例えばエネルギー（ワット時）計量などの、高感度を備える感知デバイスを必要とする弱い磁場または低電流応用で有用である。しかしながら、それらの比較的高感度のためにそのような応用にとって他の種類の感知デバイスよりもしばしば好ましい、ＧＭＲデバイスなどのＭＲデバイスは、ヒステリシス効果を受ける。それ故に、本明細書で述べられるそれらのようなセンサは特に、弱い磁場および／または小さな信号に著しく敏感であるセンサ入力、ならびにセンサ出力での精度を必要とする応用にとって有利である。

本明細書で引用されるすべての参考文献は、ここにその全体が参照により本明細書に組み込まれる。
本発明の好ましい実施形態を述べたが、それらの概念を組み込む他の実施形態が、使用されてもよいことが当業者には明らかになるであろう。したがって、これらの実施形態は、開示される実施形態に限定されるべきではなく、むしろ添付の特許請求の範囲の精神および範囲によってだけ限定されるべきであると感じられる。

Claims (8)

1. 磁場を感知し、前記感知磁場に比例するＡＣ信号電圧を生成するための磁気抵抗（ＭＲ）感知デバイスと、
   前記ＡＣ信号電圧を受信し、前記ＡＣ信号電圧の平均ＤＣオフセットを決定し、そして 前記ＡＣ信号電圧から前記平均ＤＣオフセットを引き算することにより補正出力信号を生成する、前記ＭＲ感知デバイスに結合された回路構成と、を含み、
   前記回路構成は、前記ＡＣ信号電圧の前記平均ＤＣオフセットを決定するＤＣオフセット決定器を含み、
   前記ＤＣオフセット決定器は、正ピーク値を生成するための正ピーク検出部分、負ピーク値を生成するための負ピーク検出部分、前記正ピーク値および前記負ピーク値の合計を生成する加算ブロック、ならびに前記合計を２で割って前記平均ＤＣオフセットを生成する平均化回路を含み、
   前記正ピーク検出部分は、
   前記ＡＣ信号電圧を受信するために結合され、第１の比較信号を生成するように構成された第１の比較器と、
   前記第１の比較信号を受信するために結合され、第１のクロック信号を受信し、第１の論理信号を生成するように構成された第１の論理ゲートと、
   前記第１の論理信号を受信するために結合され、第１のカウンタ出力信号を生成するように構成された第１のカウンタと、
   前記第１のカウンタ出力信号を受信し、第１のＤＡＣ出力信号を生成するように構成された第１のデジタル／アナログ変換器（ＤＡＣ）と、を備え、
   前記第１の比較器は前記第１のＤＡＣ出力信号を受信するように結合され、前記第１のカウンタ出力信号は前記正のピーク値に関係し、
   前記負ピーク検出部分は、
   前記ＡＣ信号電圧を受信するために結合され、第２の比較信号を生成するように構成された第２の比較器と、
   前記第２の比較信号を受信するために結合され、第２のクロック信号を受信し、第２の論理信号を生成するように構成された第２の論理ゲートと、
   前記第２の論理信号を受信するために結合され、第２のカウンタ出力信号を生成するように構成された第２のカウンタと、
   前記第２のカウンタ出力信号を受信し、第２のＤＡＣ出力信号を生成するように構成された第２のデジタル／アナログ変換器（ＤＡＣ）と、を備え、
   前記第２の比較器は前記第２のＤＡＣ出力信号を受信するように結合され、前記第２のカウンタ出力信号は前記負のピーク値に関係している、
   センサ。
2. 前記正ピーク検出部分の一部、前記負ピーク検出部分の一部、前記加算ブロックおよび前記平均化回路は、デジタル領域で動作する、請求項１に記載のセンサ。
3. 前記正および負のピーク検出部分の各々は、前記第１のクロック信号または前記第２のクロック信号の少なくとも１クロック周期の間前記ＤＣオフセット決定器によるオフセット決定を遅らせるホールド回路を含む、請求項２に記載のセンサ。
4. 磁場を感知し、前記感知磁場に比例するＡＣ信号電圧を生成するための磁気抵抗（ＭＲ）感知デバイスと、
   前記ＡＣ信号電圧を受信し、前記ＡＣ信号電圧の周期平均ＤＣオフセットを決定し、そして前記ＡＣ信号電圧から前記周期平均ＤＣオフセットを引き算することにより補正出力信号を生成する、前記ＭＲ感知デバイスに結合された回路構成と、
   前記回路構成は、前記ＡＣ信号電圧の平均ＤＣオフセットを決定するＤＣオフセット決定器を含み、
   前記ＤＣオフセット決定器は、正ピーク値を生成するための正ピーク検出部分、負ピーク値を生成するための負ピーク検出部分、前記正ピーク値および前記負ピーク値の合計を生成する加算ブロック、ならびに前記合計を２で割って前記平均ＤＣオフセットを生成する平均化回路を含み、
   前記正ピーク検出部分は、
   前記ＡＣ信号電圧を受信するために結合され、第１の比較信号を生成するように構成された第１の比較器と、
   前記第１の比較信号を受信するために結合され、第１のクロック信号を受信し、第１の論理信号を生成するように構成された第１の論理ゲートと、
   前記第１の論理信号を受信するために結合され、第１のカウンタ出力信号を生成するように構成された第１のカウンタと、
   前記第１のカウンタ出力信号を受信し、第１のＤＡＣ出力信号を生成するように構成された第１のデジタル／アナログ変換器（ＤＡＣ）と、を備え、
   前記第１の比較器は前記第１のＤＡＣ出力信号を受信するように結合され、前記第１のカウンタ出力信号は前記ＡＣ信号の前記正のピーク値に関係し、
   前記負ピーク検出部分は、
   前記ＡＣ信号電圧を受信するために結合され、第２の比較信号を生成するように構成された第２の比較器と、
   前記第２の比較信号を受信するために結合され、第２のクロック信号を受信し、第２の論理信号を生成するように構成された第２の論理ゲートと、
   前記第２の論理信号を受信するために結合され、第２のカウンタ出力信号を生成するように構成された第２のカウンタと、
   前記第２のカウンタ出力信号を受信し、第２のＤＡＣ出力信号を生成するように構成された第２のデジタル／アナログ変換器（ＤＡＣ）と、を備え、
   前記第２の比較器は前記第２のＤＡＣ出力信号を受信するように結合され、前記第２のカウンタ出力信号は前記ＡＣ信号の前記負のピーク値に関係し、
   前記ＤＣオフセット決定器はさらに、第３のクロック信号の所定数のクロック周期の間提供される前記平均ＤＣオフセットに基づいて前記周期平均ＤＣオフセットを生成する周期平均化回路を含む、
   センサ。
5. 前記回路構成はさらに、前記平均ＤＣオフセットおよび前記周期平均ＤＣオフセットを受信し、そこからエラー信号を生成する検出器を含む、請求項４に記載のセンサ。
6. 磁場を感知し、前記感知磁場に比例するＡＣ信号電圧を生成するための磁気抵抗（ＭＲ）感知デバイスと、
   前記ＡＣ信号電圧を受信し、前記ＡＣ信号電圧の平均ＤＣオフセットを決定し、そして 前記ＡＣ信号電圧から前記平均ＤＣオフセットを引き算することにより補正出力信号を生成する、前記ＭＲ感知デバイスに結合された回路構成と、を含み、
   前記回路構成は、前記ＡＣ信号電圧の前記平均ＤＣオフセットを決定するＤＣオフセット決定器を含み、
   前記ＤＣオフセット決定器は、正ピーク値を生成するための正ピーク検出部分、負ピーク値を生成するための負ピーク検出部分、前記正ピーク値および前記負ピーク値の合計を生成する加算ブロック、ならびに前記合計を２で割って前記平均ＤＣオフセットを生成する平均化回路を含み、
   前記正ピーク検出部分は、
   前記ＡＣ信号電圧を受信するために結合され、第１の比較信号を生成するように構成された第１の比較器と、
   前記第１の比較信号を受信するために結合され、第１のクロック信号を受信し、第１の論理信号を生成するように構成された第１の論理ゲートと、
   前記第１の論理信号を受信するために結合され、第１のカウンタ出力信号を生成するように構成された第１のカウンタと、
   前記第１のカウンタ出力信号を受信し、第１のＤＡＣ出力信号を生成するように構成された第１のデジタル／アナログ変換器（ＤＡＣ）と、を備え、
   前記第１の比較器は前記第１のＤＡＣ出力信号を受信するように結合され、前記第１のカウンタ出力信号は前記正のピーク値に関係し、
   前記負ピーク検出部分は、
   前記ＡＣ信号電圧を受信するために結合され、第２の比較信号を生成するように構成された第２の比較器と、
   前記第２の比較信号を受信するために結合され、第２のクロック信号を受信し、第２の論理信号を生成するように構成された第２の論理ゲートと、
   前記第２の論理信号を受信するために結合され、第２のカウンタ出力信号を生成するように構成された第２のカウンタと、
   前記第２のカウンタ出力信号を受信し、第２のＤＡＣ出力信号を生成するように構成された第２のデジタル／アナログ変換器（ＤＡＣ）と、を備え、
   前記第２の比較器は前記第２のＤＡＣ出力信号を受信するように結合され、前記第２のカウンタ出力信号は前記ＡＣ信号の前記負のピーク値に関係し、
   前記ＤＣオフセット決定器はさらに、前記補正出力信号が非ゼロＤＣ成分を含むように、前記平均ＤＣオフセットを調整する回路構成を含む、
   センサ。
7. 測定されるべき電流が印加される導体と、
   前記電流に比例するＡＣ信号電圧を生成するための、前記電流が前記導体に印加されるとき前記導体内に生成される磁場に応答するＭＲ感知デバイスと、
   前記ＡＣ信号電圧を受信し、前記受信ＡＣ信号電圧の平均ＤＣオフセット決定し、そして前記受信されたＡＣ信号電圧から前記平均ＤＣオフセットを引き算することにより補正出力信号を生成する前記ＭＲ感知デバイスに結合された回路構成と、を備え、
   前記回路構成は、前記ＡＣ信号電圧のための平均ＤＣオフセットを決定するＤＣオフセット決定器を含み、
   前記ＤＣオフセット決定器は、正ピーク値を生成するための正ピーク検出部分、負ピーク値を生成するための負ピーク検出部分、前記正ピーク値および前記負ピーク値の合計を生成する加算ブロック、ならびに前記合計を２で割って前記平均ＤＣオフセットを生成する平均化回路を含み、
   前記正ピーク検出部分は、
   前記ＡＣ信号電圧を受信するために結合され、第１の比較信号を生成するように構成された第１の比較器と、
   前記第１の比較信号を受信するために結合され、第１のクロック信号を受信し、第１の論理信号を生成するように構成された第１の論理ゲートと、
   前記第１の論理信号を受信するために結合され、第１のカウンタ出力信号を生成するように構成された第１のカウンタと、
   前記第１のカウンタ出力信号を受信し、第１のＤＡＣ出力信号を生成するように構成された第１のデジタル／アナログ変換器（ＤＡＣ）と、を備え、
   前記第１の比較器は前記第１のＤＡＣ出力信号を受信するように結合され、前記第１のカウンタ出力信号は前記正のピーク値に関係し、
   前記負ピーク検出部分は、
   前記ＡＣ信号電圧を受信するために結合され、第２の比較信号を生成するように構成された第２の比較器と、
   前記第２の比較信号を受信するために結合され、第２のクロック信号を受信し、第２の論理信号を生成するように構成された第２の論理ゲートと、
   前記第２の論理信号を受信するために結合され、第２のカウンタ出力信号を生成するように構成された第２のカウンタと、
   前記第２のカウンタ出力信号を受信し、第２のＤＡＣ出力信号を生成するように構成された第２のデジタル／アナログ変換器（ＤＡＣ）と、を備え、
   前記第２の比較器は前記第２のＤＡＣ出力信号を受信するように結合され、前記第２のカウンタ出力信号は前記ＡＣ信号の前記負のピーク値に関係している、
   電流センサ。
8. ＭＲ感知デバイスで磁場を感知し、前記感知磁場に比例するＡＣ信号電圧を生成するステップと、
   前記ＡＣ信号電圧に対し平均ＤＣオフセットを決定するステップと、
   前記ＡＣ信号電圧から前記平均ＤＣオフセットを引き算することにより訂正出力信号を生成するステップと、を含み、
   前記平均ＤＣオフセットを決定するステップは、
   前記ＡＣ信号電圧の正ピーク値および負ピーク値を決定するステップと、
   前記正ピーク値および前記負ピーク値の合計を生成するステップと、
   前記合計を２で割って前記平均ＤＣオフセットを生成するステップと、を含み、
   前記正ピーク値を決定するステップは、
   前記ＡＣ信号を第１のデジタル／アナログ（ＤＡＣ）出力信号と比較して第１の比較信号を生成するステップと、
   前記第１の比較信号を第１のクロック信号に論理的に関係付けて第１の論理信号を生成するステップと、
   前記第１の論理信号の遷移をカウントすることにより第１のカウンタ出力信号を生成するステップと、
   前記第１のカウンタ出力信号を変換して前記第１のＤＡＣ出力信号を生成するステップと、
   前記第１のカウンタ出力信号は前記ＡＣ信号の正ピーク値に関係し、
   前記負ピーク値を決定するステップは、
   前記ＡＣ信号を第２のデジタル／アナログ（ＤＡＣ）出力信号と比較して第２の比較信号を生成するステップと、
   前記第２の比較信号を第２のクロック信号に論理的に関係付けて第２の論理信号を生成するステップと、
   前記第２の論理信号の遷移をカウントすることにより第２のカウンタ出力信号を生成するステップと、
   前記第２のカウンタ出力信号を変換して前記第２のＤＡＣ出力信号を生成するステップと、
   前記第２のカウンタ出力信号は前記ＡＣ信号の負ピーク値に関係する、
   方法。

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