JP5844425B2 - 磁気センサのためのヒステリシスオフセット相殺 - Google Patents
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Description
図1を参照すると、DCオフセット除去回路14に結合された磁場センサ12を含むセンサ10が、示される。磁場センサ12は、感知磁場を、感知磁場に比例する、感知電圧Vs16として示されるAC信号電圧に変換する。DCオフセット除去回路14は、磁気センサ12によって測定された電圧Vs16を入力として受信し、DCオフセットについて調整されたAC信号電圧(出力電圧Vout18として示される)をセンサ出力に提供する。DCオフセット除去回路14は、磁場を感知することに関連するDCオフセット、特に磁場センサ12のヒステリシス特性に関連するDCオフセットを除去するのに役立つ。例えば、以下でより完全に述べられるように、磁場センサ12がある種の磁気抵抗(MR)感知デバイスを用いるとき、DCオフセットは、ヒステリシス誘起DCオフセットである。
って決定されるような望ましくないDCオフセットは、単一クロック周期の間の平均DCオフセット22、または後で述べられるような単一クロック周期よりも長い間の平均DCオフセット22’(本明細書では周期平均DCオフセット22’としてもまた参照される)として示される平均DCオフセットの形を取る。DCオフセット除去回路14はさらに、感知AC信号電圧16から望ましくないDCオフセットを分離するために、ここでは増幅器24として示されるデバイスを含む。増幅器24は、入力として感知AC信号電圧16および平均DCオフセット22(または周期平均DCオフセット22’)を受信する。それは次いで、感知AC信号電圧16から平均DCオフセット22(または周期平均DCオフセット22’)を引き算して出力電圧Vout18をその出力に生成し、このようにして磁場を感知する結果として導入される望ましくないDCオフセットを効果的に除去する。MRセンサによって示されるヒステリシス効果をこのようにして相殺するまたは最小限にすることによって、非常に小さな信号でさえ、正確に測定することができる。
タ(例えば、変位)も測定する磁場センサが、同様に考えられる。閉ループおよび開ループのセンサ構成の異なる例は、Stauthなどの名前で2007年8月21日に発行され、主題出願の譲受人、Allegro Microsystems、Inc.に譲渡された「Integrated Sensor(集積センサ)」という名称の米国特許第7,259,545号で述べられる。
圧Vsの負ピーク軌跡の値を検出し、保持し、出力62bに符号付き負ピーク値を提供する。もし感知AC信号電圧VsにDCオフセット成分があるならば、それは、これらの出力に存在することになる。加算ブロック64は、出力62aおよび62bでの正および負の符号付きピーク値の合計を取るために使用され、デジタル合計値65をもたらす。
ロであろう。それ故に、値90は、感知AC信号電圧Vs内に存在するDCオフセットの平均値に等しい。先に論じられたように、Nクロック周期にわたって平均化される平均DCオフセット値を生成することが、望ましいこともある。したがって、図で示されるように、DCオフセット決定器20はさらに、デジタル周期平均DCオフセット値94を生成するための周期平均化回路92を含んでもよい。さらに明確には、周期平均化回路92は、N周期の各々に対して平均DCオフセット値90を受信し、N値の平均を決定することになる。周期平均化回路92は、移動平均を維持する、またはN周期の値が受信されたときだけ周期平均DCオフセット94を決定するために値90を保存し、平均を取ってもよい。Nの選択は、設計上の選択の問題である。
。この実施形態では、DCオフセット決定器116として示されるDCオフセット決定器は、出力として平均DCオフセット値22および周期平均DCオフセット値22’の両方を提供する。これらの値の1つは、増幅器24に提供される。例示される例では、増幅器24への入力として提供されるのは、周期平均DCオフセット22’である。しかしながら、平均DCオフセット22が代わりに、増幅器24へのDCオフセット入力として使用されてもよいことが理解されよう。図5のセンサ110では、DCオフセット除去回路114は、オフセット差検出器118に結合される。オフセット差検出器118は、入力として平均DCオフセット22および周期平均DCオフセット22’を受信し、エラー出力信号120を生成する。エラー出力信号は、出力エラー端子28dとして図示される第4の出力端子に提供される。端子28dでの出力エラーは、異なる目的のための、例えば、高速故障応答を開始するための、センサ出力(Vout18)が正しくない可能性がある(その場合には、即時補正措置が取られるまたは取られないこともある)ことを単に示すための、または他の目的のための制御信号として外部デバイス(または複数デバイス)によって使用されてもよい。
0bとして示される負ピーク検出器についてであることを除いて、同じ回路構成を示す。それ故に、検出器140bは、比較器143bとして示されるホールド回路142bを含む。比較器143bは、比較器66bの出力72bを第1の入力として、および先のクロック周期に対するVPminの値、VPmin−1を第2の入力144bとして受信する。比較器143bは、出力146bをゲート74bへの入力として提供する。もしVPmin−1が、現在のクロック周期のVPminよりも大きいならば、そのとき比較器143bは、ハイ信号(論理1)を出力することになる。ホールド回路比較器143a、143bの両方の出力が論理1であるとき、それぞれのゲート74a、74bの出力は、論理1である。この結果は、Vs波形がVPmaxおよびVPminに対してそれぞれ最大および最小の場合を通ったこと、およびオフセット補正が、妥当であったであろうことを内部的に、外部的にまたは両方で示唆することになる。
本発明の好ましい実施形態を述べたが、それらの概念を組み込む他の実施形態が、使用されてもよいことが当業者には明らかになるであろう。したがって、これらの実施形態は、開示される実施形態に限定されるべきではなく、むしろ添付の特許請求の範囲の精神および範囲によってだけ限定されるべきであると感じられる。
Claims (8)
- 磁場を感知し、前記感知磁場に比例するAC信号電圧を生成するための磁気抵抗(MR)感知デバイスと、
前記AC信号電圧を受信し、前記AC信号電圧の平均DCオフセットを決定し、そして 前記AC信号電圧から前記平均DCオフセットを引き算することにより補正出力信号を生成する、前記MR感知デバイスに結合された回路構成と、を含み、
前記回路構成は、前記AC信号電圧の前記平均DCオフセットを決定するDCオフセット決定器を含み、
前記DCオフセット決定器は、正ピーク値を生成するための正ピーク検出部分、負ピーク値を生成するための負ピーク検出部分、前記正ピーク値および前記負ピーク値の合計を生成する加算ブロック、ならびに前記合計を2で割って前記平均DCオフセットを生成する平均化回路を含み、
前記正ピーク検出部分は、
前記AC信号電圧を受信するために結合され、第1の比較信号を生成するように構成された第1の比較器と、
前記第1の比較信号を受信するために結合され、第1のクロック信号を受信し、第1の論理信号を生成するように構成された第1の論理ゲートと、
前記第1の論理信号を受信するために結合され、第1のカウンタ出力信号を生成するように構成された第1のカウンタと、
前記第1のカウンタ出力信号を受信し、第1のDAC出力信号を生成するように構成された第1のデジタル/アナログ変換器(DAC)と、を備え、
前記第1の比較器は前記第1のDAC出力信号を受信するように結合され、前記第1のカウンタ出力信号は前記正のピーク値に関係し、
前記負ピーク検出部分は、
前記AC信号電圧を受信するために結合され、第2の比較信号を生成するように構成された第2の比較器と、
前記第2の比較信号を受信するために結合され、第2のクロック信号を受信し、第2の論理信号を生成するように構成された第2の論理ゲートと、
前記第2の論理信号を受信するために結合され、第2のカウンタ出力信号を生成するように構成された第2のカウンタと、
前記第2のカウンタ出力信号を受信し、第2のDAC出力信号を生成するように構成された第2のデジタル/アナログ変換器(DAC)と、を備え、
前記第2の比較器は前記第2のDAC出力信号を受信するように結合され、前記第2のカウンタ出力信号は前記負のピーク値に関係している、
センサ。 - 前記正ピーク検出部分の一部、前記負ピーク検出部分の一部、前記加算ブロックおよび前記平均化回路は、デジタル領域で動作する、請求項1に記載のセンサ。
- 前記正および負のピーク検出部分の各々は、前記第1のクロック信号または前記第2のクロック信号の少なくとも1クロック周期の間前記DCオフセット決定器によるオフセット決定を遅らせるホールド回路を含む、請求項2に記載のセンサ。
- 磁場を感知し、前記感知磁場に比例するAC信号電圧を生成するための磁気抵抗(MR)感知デバイスと、
前記AC信号電圧を受信し、前記AC信号電圧の周期平均DCオフセットを決定し、そして前記AC信号電圧から前記周期平均DCオフセットを引き算することにより補正出力信号を生成する、前記MR感知デバイスに結合された回路構成と、
前記回路構成は、前記AC信号電圧の平均DCオフセットを決定するDCオフセット決定器を含み、
前記DCオフセット決定器は、正ピーク値を生成するための正ピーク検出部分、負ピーク値を生成するための負ピーク検出部分、前記正ピーク値および前記負ピーク値の合計を生成する加算ブロック、ならびに前記合計を2で割って前記平均DCオフセットを生成する平均化回路を含み、
前記正ピーク検出部分は、
前記AC信号電圧を受信するために結合され、第1の比較信号を生成するように構成された第1の比較器と、
前記第1の比較信号を受信するために結合され、第1のクロック信号を受信し、第1の論理信号を生成するように構成された第1の論理ゲートと、
前記第1の論理信号を受信するために結合され、第1のカウンタ出力信号を生成するように構成された第1のカウンタと、
前記第1のカウンタ出力信号を受信し、第1のDAC出力信号を生成するように構成された第1のデジタル/アナログ変換器(DAC)と、を備え、
前記第1の比較器は前記第1のDAC出力信号を受信するように結合され、前記第1のカウンタ出力信号は前記AC信号の前記正のピーク値に関係し、
前記負ピーク検出部分は、
前記AC信号電圧を受信するために結合され、第2の比較信号を生成するように構成された第2の比較器と、
前記第2の比較信号を受信するために結合され、第2のクロック信号を受信し、第2の論理信号を生成するように構成された第2の論理ゲートと、
前記第2の論理信号を受信するために結合され、第2のカウンタ出力信号を生成するように構成された第2のカウンタと、
前記第2のカウンタ出力信号を受信し、第2のDAC出力信号を生成するように構成された第2のデジタル/アナログ変換器(DAC)と、を備え、
前記第2の比較器は前記第2のDAC出力信号を受信するように結合され、前記第2のカウンタ出力信号は前記AC信号の前記負のピーク値に関係し、
前記DCオフセット決定器はさらに、第3のクロック信号の所定数のクロック周期の間提供される前記平均DCオフセットに基づいて前記周期平均DCオフセットを生成する周期平均化回路を含む、
センサ。 - 前記回路構成はさらに、前記平均DCオフセットおよび前記周期平均DCオフセットを受信し、そこからエラー信号を生成する検出器を含む、請求項4に記載のセンサ。
- 磁場を感知し、前記感知磁場に比例するAC信号電圧を生成するための磁気抵抗(MR)感知デバイスと、
前記AC信号電圧を受信し、前記AC信号電圧の平均DCオフセットを決定し、そして 前記AC信号電圧から前記平均DCオフセットを引き算することにより補正出力信号を生成する、前記MR感知デバイスに結合された回路構成と、を含み、
前記回路構成は、前記AC信号電圧の前記平均DCオフセットを決定するDCオフセット決定器を含み、
前記DCオフセット決定器は、正ピーク値を生成するための正ピーク検出部分、負ピーク値を生成するための負ピーク検出部分、前記正ピーク値および前記負ピーク値の合計を生成する加算ブロック、ならびに前記合計を2で割って前記平均DCオフセットを生成する平均化回路を含み、
前記正ピーク検出部分は、
前記AC信号電圧を受信するために結合され、第1の比較信号を生成するように構成された第1の比較器と、
前記第1の比較信号を受信するために結合され、第1のクロック信号を受信し、第1の論理信号を生成するように構成された第1の論理ゲートと、
前記第1の論理信号を受信するために結合され、第1のカウンタ出力信号を生成するように構成された第1のカウンタと、
前記第1のカウンタ出力信号を受信し、第1のDAC出力信号を生成するように構成された第1のデジタル/アナログ変換器(DAC)と、を備え、
前記第1の比較器は前記第1のDAC出力信号を受信するように結合され、前記第1のカウンタ出力信号は前記正のピーク値に関係し、
前記負ピーク検出部分は、
前記AC信号電圧を受信するために結合され、第2の比較信号を生成するように構成された第2の比較器と、
前記第2の比較信号を受信するために結合され、第2のクロック信号を受信し、第2の論理信号を生成するように構成された第2の論理ゲートと、
前記第2の論理信号を受信するために結合され、第2のカウンタ出力信号を生成するように構成された第2のカウンタと、
前記第2のカウンタ出力信号を受信し、第2のDAC出力信号を生成するように構成された第2のデジタル/アナログ変換器(DAC)と、を備え、
前記第2の比較器は前記第2のDAC出力信号を受信するように結合され、前記第2のカウンタ出力信号は前記AC信号の前記負のピーク値に関係し、
前記DCオフセット決定器はさらに、前記補正出力信号が非ゼロDC成分を含むように、前記平均DCオフセットを調整する回路構成を含む、
センサ。 - 測定されるべき電流が印加される導体と、
前記電流に比例するAC信号電圧を生成するための、前記電流が前記導体に印加されるとき前記導体内に生成される磁場に応答するMR感知デバイスと、
前記AC信号電圧を受信し、前記受信AC信号電圧の平均DCオフセット決定し、そして前記受信されたAC信号電圧から前記平均DCオフセットを引き算することにより補正出力信号を生成する前記MR感知デバイスに結合された回路構成と、を備え、
前記回路構成は、前記AC信号電圧のための平均DCオフセットを決定するDCオフセット決定器を含み、
前記DCオフセット決定器は、正ピーク値を生成するための正ピーク検出部分、負ピーク値を生成するための負ピーク検出部分、前記正ピーク値および前記負ピーク値の合計を生成する加算ブロック、ならびに前記合計を2で割って前記平均DCオフセットを生成する平均化回路を含み、
前記正ピーク検出部分は、
前記AC信号電圧を受信するために結合され、第1の比較信号を生成するように構成された第1の比較器と、
前記第1の比較信号を受信するために結合され、第1のクロック信号を受信し、第1の論理信号を生成するように構成された第1の論理ゲートと、
前記第1の論理信号を受信するために結合され、第1のカウンタ出力信号を生成するように構成された第1のカウンタと、
前記第1のカウンタ出力信号を受信し、第1のDAC出力信号を生成するように構成された第1のデジタル/アナログ変換器(DAC)と、を備え、
前記第1の比較器は前記第1のDAC出力信号を受信するように結合され、前記第1のカウンタ出力信号は前記正のピーク値に関係し、
前記負ピーク検出部分は、
前記AC信号電圧を受信するために結合され、第2の比較信号を生成するように構成された第2の比較器と、
前記第2の比較信号を受信するために結合され、第2のクロック信号を受信し、第2の論理信号を生成するように構成された第2の論理ゲートと、
前記第2の論理信号を受信するために結合され、第2のカウンタ出力信号を生成するように構成された第2のカウンタと、
前記第2のカウンタ出力信号を受信し、第2のDAC出力信号を生成するように構成された第2のデジタル/アナログ変換器(DAC)と、を備え、
前記第2の比較器は前記第2のDAC出力信号を受信するように結合され、前記第2のカウンタ出力信号は前記AC信号の前記負のピーク値に関係している、
電流センサ。 - MR感知デバイスで磁場を感知し、前記感知磁場に比例するAC信号電圧を生成するステップと、
前記AC信号電圧に対し平均DCオフセットを決定するステップと、
前記AC信号電圧から前記平均DCオフセットを引き算することにより訂正出力信号を生成するステップと、を含み、
前記平均DCオフセットを決定するステップは、
前記AC信号電圧の正ピーク値および負ピーク値を決定するステップと、
前記正ピーク値および前記負ピーク値の合計を生成するステップと、
前記合計を2で割って前記平均DCオフセットを生成するステップと、を含み、
前記正ピーク値を決定するステップは、
前記AC信号を第1のデジタル/アナログ(DAC)出力信号と比較して第1の比較信号を生成するステップと、
前記第1の比較信号を第1のクロック信号に論理的に関係付けて第1の論理信号を生成するステップと、
前記第1の論理信号の遷移をカウントすることにより第1のカウンタ出力信号を生成するステップと、
前記第1のカウンタ出力信号を変換して前記第1のDAC出力信号を生成するステップと、
前記第1のカウンタ出力信号は前記AC信号の正ピーク値に関係し、
前記負ピーク値を決定するステップは、
前記AC信号を第2のデジタル/アナログ(DAC)出力信号と比較して第2の比較信号を生成するステップと、
前記第2の比較信号を第2のクロック信号に論理的に関係付けて第2の論理信号を生成するステップと、
前記第2の論理信号の遷移をカウントすることにより第2のカウンタ出力信号を生成するステップと、
前記第2のカウンタ出力信号を変換して前記第2のDAC出力信号を生成するステップと、
前記第2のカウンタ出力信号は前記AC信号の負ピーク値に関係する、
方法。
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