JP5800966B2 - 半導体撮像素子 - Google Patents

Description

本発明は、放射線撮像のための撮像素子で、画像セルの配列を具備する撮像素子に関する。

さまざまな方式の画像セル配列を具備する多くの撮像素子が知られている。
電荷結合画像センサ（電荷結合素子（ＣＣＤ）としても知られる）は既知の撮像素子における一つの方式である。ＣＣＤ方式の素子は以下のように動作する：
１．印加電圧により形成された空乏領域に電荷が蓄積される。各画素（画像セル）において空乏領域はポテンシャル井戸（ポテンシャル・ウェル）の形状を有しており、電子を電極ゲート下に拘束して半導体基板内に保持する。
２．ＣＣＤ素子の電極ゲートに対し電圧がパルスとして印加され、隣接する画素セルへ各電荷パッケージをクロックする。電荷は半導体基板内に保持され、画素ごとに共通の出力へとクロックされる。
このプロセスの間、付加的な電荷の蓄積は不可能である。

既知の別の方式の撮像素子は、各画素位置に空乏電圧を印加し電荷捕集領域を形成する電極を備えた半導体基板を具備する半導体画素検出器である。典型としては、光子が光吸収されるか、または電離放射線が基板の空乏領域を横切ると、単純バッファ回路が電気信号を読み出す。したがってこの方式の画素検出器は通常、パルスモードで動作し、ヒットの数は撮像素子の外に蓄積される。バッファ回路は、電荷捕集領域と同じ基板（特許文献１記載）上に配置するか、電荷捕集領域を有する基板に例えば周知のバンプ接着技術により機械的に接着された独立した基板（特許文献２記載）上に配置することができる。

さらに別の方式の素子は、特許文献３に記述されている。特許文献３には、能動画素半導体撮像素子（Active-pixel Semiconductor Imaging Device、以下ＡＳＩＤ）が記述されている。ＡＳＩＤは、画素検出器の配列と画素回路の別の配列とを備えた半導体基板を含む画素セルの配列を具備している。

この画素検出器は瞬間的な放射線に応答して電荷を発生させる（ＥＰ２）。各画素回路はそれぞれの画素検出器に関連しており、画素検出器に入射した放射線により生ずる電荷を蓄積する。画素回路は個別的にアドレス可能であり、それぞれの画素検出器に対する複数の連続した放射線ヒットからの電荷が蓄積されるのを可能にする回路を具備している。その素子は、例えばトランジスタのゲートに電荷を蓄積することによって動作する。これによって、電荷の値のアナログ記憶装置が得られる。ある所定の時間に、画素回路からの電荷を読み出して利用してそれぞれの画素回路に記憶されたアナログの電荷の値に基づいた画像を発生させることができる。

ＣＣＤ素子には、半導体基板内部のポテンシャル井戸の容量が限られていることと、画像が読み出される不活性時間とによりダイナミックレンジが限られているという短所がある。パルス計数半導体画素素子も、ダイナミックレンジが限られているという短所がある。これらの素子はヒットが検出されたときに画素接点を読み取るので、高い計数速度では飽和の問題が生ずる。特許文献１による半導体画素素子は、画像蓄積のための大きなダイナミックレンジを備えることにより、それまでの従来技術を超える大きな利点を備えている。

欧州特許出願公開第０２８７１９７号明細書 欧州特許出願公開第０５７１１３５号明細書 国際出願公開ＷＯ９５／３３３３２

しかしながら、ＣＣＤ撮像素子および特許文献３に記述されている方式の撮像素子には、個々の画素セルからの出力信号が読み出し時間の間のその画素セルにおける放射線強度の蓄積を表わしているという点で潜在的な短所がある。それは、エネルギーが変化する放射線ヒットの場合、放射線ヒットの計数が不正確になる可能性があることを意味している。例えば、比較的少数の高エネルギー放射線ヒットがより低エネルギーの多数の放射線ヒット（例えば散乱した放射線ヒット）と同じ出力信号をもたらすであろう。

本発明は上記従来技術の問題を軽減しようとするものである。
本発明の半導体撮像素子は、入射放射線に応答して電荷を発生させる、撮像基板内の複数の検出器セルの配列と、計数基板内の複数の画像セル回路であって、各々の画像セル回路が前記複数の検出器セルの各々と関連している複数の画像セル回路の配列と、を含む画素セル配列を具備する、放射線撮像のための半導体撮像素子であって、前記画像セル回路の各々が、前記関連する検出器セルに入射する複数の放射線ヒットを計数するための計数回路を具備し、前記複数の検出器セルの少なくともいくつかは、それぞれ、前記検出器セルに入射する複数の放射線ヒットを計数するように構成された、前記複数の画像セル回路の第１及び第２のカウンタに連結され、前記計数基板は、バンプ接続によって前記撮像基板に直接接続されることを特徴とする。

前記複数の画像セル回路の各々は、バンプ接続によって前記関連する各検出器セルに直接接続されることを特徴とする。
また、前記カウンタそれぞれが、関連する検出器セルで発生し入射放射線エネルギーに依存した値を有している信号を受容するように配置されたしきい値回路に接続されることを特徴とする。
また、前記第１のカウンタに接続された前記しきい値回路が、入力信号値を上限しきい値と比較するための第１のコンパレータを具備し、前記第２のカウンタに接続された前記しきい値回路が、入力信号値を下限しきい値と比較するための第２のコンパレータを具備していることを特徴とする、請求項３の半導体撮像素子。

前記カウンタの各々は、それぞれの前記コンパレータの出力に応答する。
前記第１のカウンタの出力が第１のロード可能シフトレジスタに接続され、前記第２のカウンタの前記出力が第２のロード可能シフトレジスタに接続されており、画像セル回路の前記第１および第２のロード可能シフトレジスタが相互に、かつ前記配列におけるさらに別の画像セル回路のそれぞれのシフトレジスタとチェイン接続されていることを特徴とする。

前記画像セル回路の前記シフトレジスタが前記配列の外部にある出力シフトレジスタと接続されていることを特徴とする。
さらに、前記出力シフトレジスタが、水平シフトレジスタと垂直ロード可能シフトレジスタとから形成されたデュアルｘ−ｙの構成を具備していることを特徴とする。

同様の要素が同様の参照符号を有している付属図面を参照しつつ、以下に本発明の例示的な実施例を例示のみを目的として説明する：

撮像システムの全体的な構成の略ブロック図である； 画素撮像素子の一例の断面図である； 図２の画像検出器の画像セル回路の略図である； 図３の画像セル回路のしきい値回路の一例の略ブロック図である； 図３の画像セル回路の計数回路の一例の略ブロック図である； 図３の画像セル回路の計数回路の別の例である； 画像セル回路の配列に関するディジタル読出し装置の構成である； デュアルｘ−ｙシフトレジスタの略ブロック図である。

図１は、本発明による撮像素子を用いた撮像システムの一例の略ブロック図である。この特定の実施例は、例えばＸ線放射などの高エネルギー放射線の撮像を目的としている。高エネルギー放射線とは、およそ１ＫｅＶを超えるエネルギーを有する放射線を意味するものである。しかし、本発明はＸ線などの高エネルギー放射線に限定されるものでは決してなく、後述のように半導体基板およびしきい値の適切な選択に応じて、例えばγ線、β線、α線、赤外放射線または光放射線など特定の放射線の検出に用いることができる。

図１の撮像システム１０は、放射線１４に曝露した対象１２の撮像を行なうように図示されている。本例では放射線は例えば上記のようなＸ線放射であってもよいが、別の手段としてγ線、β線またはα線の放射とすることもできる。対象１２は例えば人体の一部であってもよい。撮像素子１６は複数の画像セル（ここでは二次元画素配列による画素セル１８）を具備している。以下では、画素セルとして言及しているが、他の実施例では個々の画像セルが二次元配列内に画素以外の構成（例えばストリップによる構成）を備えていてもよいことは了解されよう。

この撮像素子は高エネルギー入射放射線を直接検出し各画素セルにおいてその画素セルにおける入射放射線ヒットの数を累算するものである。
この撮像素子は、各画素セルが画素検出器１９と画素回路２０とを具備している（例えばシリコンの）単一の半導体基板として構成することができる。別の方法として、撮像素子１６を２枚の基板上に構成し、一方を検出器セルの配列とし一方を対応する画素回路２０の配列として、これら基板を例えば従来のバンプ接着技術または他の適切な技術により相互に機械的に接続することもできる。

図２は撮像素子１６の一部分の略断面図である。本例において、撮像素子１６は、バンプ接着材３４により画像回路基板３２に接続された画像検出器基板３０を具備している。各画素セル１８の画素検出器１９は、バイアス電圧を印加する連続式電極３６と画素セル１８の検出領域を画定するための画素位置電極３８とによって検出器基板３０に形成されている。画像回路基板３２上の対応する画素回路２０は、電極３８と（すなわち画素検出器１９と）対応する位置に形成されている。画素回路２０はバンプ接着材３４により対応する電極３８に電気的に接続されている。このようにして、入射放射線に応答して画素検出器１９に電荷が発生すると、この電荷はバンプ接着材３４を介して対応する画素回路２０に通される。

画素回路および画素検出器の実際の大きさは撮像素子の目的とされる用途に依存するであろうし、画素回路２０の構成のために利用可能な後述する集積回路技術にも依存するであろう。現在の回路技術では、一部の用途で必要とされるであろう最小の画素検出器を得ることは不可能である。一般に、最小の画素サイズは現在の技術を用いると200マイクロメートル四方のオーダーである。しかし、回路製造技術において期待される進歩により、本願の教示および改良された回路製造技術を用いればこの最小サイズを大幅に縮小することが可能であると期待される。したがって、本発明は特定の画素画像サイズに限定されるものではない。

上記のように、画素検出器および画素回路を単一の半導体基板上に一体的に構成することができる。このような実装は可能ではあるが、回路製造技術に関する本発明とは無関係の問題をもたらすものである。適切な回路製造技術を用いれば、本明細書に記述するような発明は、本明細書に記述されている二重基板技術とは異なる単一の半導体基板上への実装に関して完全に適用可能である。

基板に関しては任意の適切な半導体材料を用いることができる。例えば、検出器基板および画像回路基板に関してシリコンを用いてもよい。他の半導体材料も使用可能である。例えば、検出器基板に関して、ＣｄＺｎＴｅ、ＣｄＴｅ、ＨｇＩ₂、ＩｎＳｂ、ＧａＡｓ、Ｇｅ、ＴｌＢｒ、ＳｉおよびＰｂＩから材料を選択することが可能である。

図３は個々の画素回路２０の略図である。画素検出器１９は図３においてダイオードとして表わされている。画素回路２０に対する入力５０は画素検出器１９と画素回路２０との間のバンプ接着結線３４に相当している。

画素検出器１９の検出領域に光子が光吸収されて電荷が生じるか、または荷電放射線が画素検出器１９の検出領域をイオン化すると、電気パルスが画素検出器１９からバンプ接着材３４／５０を経由して画素回路２０のしきい値回路４２へ流れる。しきい値回路４２は入力パルスのピークを１個以上のしきい値と比較することにより入射放射線の強度を効果的に濾過する。しきい値回路４２の出力は、しきい値回路により定義されるような１つ以上の所定の範囲内のパルス（放射線ヒット）を計数するための計数回路４４に接続されている。計数回路は読出し目的のため他の（一般的には隣接する）画素回路の計数回路に接続されている。画素回路２０に対するさまざまな入力には保留５２、負荷５４、許可５６、リセット５８およびクロック９２の信号線と電圧供給線ＶｄｄおよびＶｓｓ（図示せず）が含まれる。

図４は、図３に示したしきい値回路４２の略ブロック図である。図４に示すように、入力ノード５０（すなわち画素検出器１９に対するバンプ接着結線３４）には保護回路６０が接続されている。この保護回路は過電圧値または不足電圧値によるダメージを防止するために設けられており、通常、ハイおよびローの供給線ＶｄｄおよびＶｓｓ（図示せず）に接続された２個のダイオードにより構成されている。保護回路６０の出力は、デルタピークの電荷注入に比例したアナログ信号を生成する増幅／整形回路６２に接続されている。好ましくは、増幅整形回路６２は電荷増幅器の後に整形回路が続くことにより実装されている。整形時間は、画素上における最大信号速度に依存している。図４は、選択された整形時間内に漏洩電流が大きく変化する場合に必要な選択的な基線減算回路を示している。選択的に、基線がサンプリングされる時間を選択することができる。この場合、基線は通常の測定時間以外においてサンプリングされる。

差動増幅器６６は、コンパレータ６８および７０が真のピーク信号の高さを認識するように基線を減算する。第１および第２のコンパレータ６８および７０にはそれぞれ高および低のしきい値７２および７４が入力される。高および低のしきい値は、受容される信号振幅の上限および下限を表わすことができる。この場合、低しきい値を下回る信号ピークおよび高しきい値を上回る信号ピークは計数回路４４によって除かれるであろう。ピーク信号値が高しきい値７２を超える場合、第１コンパレータ６８はロジック１を出力し、そうでない場合、ロジック０を出力する。

同様に、ピーク信号値が低いしきい値７４を超える場合、第２コンパレータ７０はロジック１を出力し、そうでない場合、ロジック０を出力する。本実施例の比較出力値は１つの例となるのみであって本発明の他の実施例では比較の結果として他の値を出力可能であることが了解されよう。

図５は、計数回路４４の第１の例の略ブロック図である。整形パラメータおよび信号振幅に応じて、第１コンパレータ６８からのハイの出力信号７６は常に、第２コンパレータ７０からのローの出力７８よりもある時間だけ遅れて出現する。

図５では、第１コンパレータ６８からのハイの出力７６は、許可信号５６に応答するワンショット回路８０に供給される。第２コンパレータ７０からのローの出力７８は遅延回路８２に供給される。ローの出力７８に遅延を加えることにより信号７６および７８の順序を逆転させることができ、その結果、Ｄフリップフロップ８４のクロック入力Ｃにおいて遅延回路８２から受容される信号は、フリップフロップ８４のＤ入力に供給されるワンショット回路８０の逆転した出力よりも常に遅れて出現するようになる。入力信号が高いしきい値７２を超えなかった場合、フリップフロップ８４の出力Ｑはハイにセットされるであろう。

フリップフロップ８４の出力Ｑは遅延８６を経由してフリップフロップ８４のリセット入力ＲＥＳＥＴに接続されており、遅延Ｄ２の後にフリップフロップをリセットしてフリップフロップ８４のＱ出力からの出力“ｃｌｋ”信号に関し最小限のパルス長を確保するようになっている。出力Ｑの遅延８６へのフィードバックに代わる方法は、遅延回路８２からの点線８５により表わされている。図５にはＤフリップフロップ８４が示されているが、別の種類のフリップフロップも使用可能である。

単一トリガのワンショット回路８０の長さは、第２コンパレータ７０からのローの出力信号７８からのすべての信号振幅における立ち上がり端と一致するのに適したものである。
フリップフロップ８４の出力Ｑからの出力“ｃｌｋ”は非同期ｎビットカウンタ８８に対する入力として供給される。使用されるカウンタの種類によって、カウンタ８８からロード可能シフトレジスタ９０へのｎビット出力をラッチする前に許可信号５６により計数を禁止することができる。その後、カウンタ８８をリセットしてカウンタ８８に計数の続行を許可することが可能である。
さらに、クロック信号９２に応じて画素回路からの読み出しを次の計数期間の間、実行させることができる。

図５に示すトリガカウンタによる構成の全体的な動作は、高および低のしきい値７２および７４の間のエネルギーを有する放射線ヒットに応答して信号が受容されるたびごとにカウンタ８８に計数を蓄積することである。
計数回路に関する別の構成が図６に示されている。図６に示す別の計数回路では、高低の出力計数の双方が直接に得られる。この回路には図５の回路よりも多くの回路用面積と読み出し時間とを必要とするが、低い計数を高い計数から減算することによりしきい値の間の計数を直接読み出すことができ、また高い計数のみを計数することにより、高しきい値を上回る計数を出力することができる。

したがって図６では、非同期ｎビットカウンタ９４は第１コンパレータ６８のハイの出力を直接受容するように接続されている。非同期ｎビットカウンタ９６は第２コンパレータ７０の出力７８を直接受容するように接続されている。負荷信号５４に応答して、第１および第２のロード可能シフトレジスタ９８および１００には、第１および第２の非同期ｎビットカウンタ９４および９６の内容をそれぞれ読み込むことができる。前記の例と同様、ロード可能シフトレジスタ９８および１００の内容は次の計数期間においてクロック信号９２に応じて読み出すことができる。

図７は、ｒ桁およびｓ列による画像セルの二次元配列（画素セル配列）を表わす略ブロック図である。ｒ×ｓの画素セルは、すべての画素に共通の負荷、リセット、許可、保留およびしきい値信号を発生させる制御論理ブロックに接続されている。これらの信号には実際には同一のものもあってよい。好ましくは高および低のしきい値は、受容される放射線ヒットに関する所望のエネルギー範囲を変更可能なように調整することができる。

制御論理ブロックはＶｄｄおよびＶｓｓの供給電圧を受容し、これらの電圧をさらに画素配列３２とシフトレジスタ１０４とに供給することができる。個々の画素セルの列に関するロード可能シフトレジスタ９０または９８および１００は相互にチェイン状に接続されており、それにより、ある画素回路のロード可能シフトレジスタ９０または９８の直列入力４６は隣接する画素回路のロード可能シフトレジスタ９０または１００の直列出力４８に接続されるようになっている。

このようにして、個々の画素セルからの出力は相互にチェイン状に接続され、ｎビット（または第２のセットアップでは２×ｎビット）シフトレジスタ１０４に接続された１個の長いシフトレジスタ（本例では列ごとに１個のシフトレジスタ）を形成するようになっている。このレジスタは、ｓ列のｎビット（２×ｎ）のデータを迅速に出力可能なようにデュアルｘ−ｙの記憶容量を備えている。各画素セルに対するクロックは、半導体基板上の画素配列の各列に関して同じ遅延経路を確保するためにシフトレジスタ１０４を経由して分配される。

図８は、図７のシフトレジスタ１０４をさらに詳細に示している。このシフトレジスタは水平シフトレジスタ（ステージＤｘｙ）と高速垂直ロード可能シフトレジスタ（ステージＯｘｙ）とから形成されたデュアルｘ−ｙの構成を備えている。画素配列のそれぞれの列からの各ビットは、すべてのビット（ｎ／２×ｎ）が１個の画素セルのためにクロック出力された後に、垂直シフトレジスタに同時に読み込まれる。その後、以前のｓ列のデータが垂直に読み出されている間に、次の画素セルを読み出すことができる。Ｏｘｙで示した垂直シフトレジスタに関する共通の負荷信号は図８には示されていないことに留意すべきである。

図１に戻ると、制御電子装置２４は制御論理１０２とシフトレジスタ装置１０４との組合わせを具備していることが了解されよう。制御電子装置２４は、矢印２６で概略的に示される経路によって画像処理装置２８に接続されている。このようにして、シフトレジスタ１０４からのデータ出力を画像処理装置２８に供給することができる。画像処理装置２８は、画素配列のそれぞれの画素に対するヒットの数を表わすディジタル値を蓄積するとともに配列内の各画素の位置を認識するデータ記憶装置を備えている。その結果、各画像は、画素値の二次元配列の表現として記憶させることができる。二次元配列は適切なデータベースによって記憶させることが可能である。

画像処理装置２８は、所与の画像（すべての配列）または画像の一部分（画像配列の副標本）を選択するようにデータベース内の記憶された画像データにアクセスすることができる。画像処理装置は、選択された画素位置に関して記憶された値を読み取って、そのデータの表現を矢印３０で概略的に示される経路を介してディスプレイ３２上に表示する。このデータは当然ながら、表示するのではなく、または表示するのに加えて印刷することができ、さらに処理操作を加えることもできる。

バックグラウンドおよびノイズは、各画素の電荷の値から定数として減算することができる。このペデスタルおよび／またはバックグラウンドの減算は、画像取込みの前に「空画像」が得られる場合に可能となる。各画素に関しバックグラウンドの値を演繹し、それに応じて減算を行なうことが可能である。
画像処理装置およびディスプレイの動作を制御するため、例えばキーボード、ポインティングデバイスなどの入力装置３６を配設することができる。

画像配列の特定の画像セルに対する放射線ヒットの正確な計数を行なうことのできる撮像素子および撮像システムを説明してきた。本発明の一例により、特許文献１に記述されているような蓄積方式の撮像素子の利点が実現可能となるものであり、その他の利点として、蓄積期間中に配列上の入射画素の電荷値を蓄積するのでなく、実際のヒット数を画素配列の各画素セルに記録するようになっている。

これにより、読出しに関する「不感時間」をほとんどあるいはまったく伴わない高速読出しを可能にしながら非常に高精度の撮像を行なうことができる。各画素セル上へのしきい値回路の好適な配設によって、所望の入射エネルギーパラメータの範囲内にある放射線ヒットのみを計数するように画素回路を構成することができる。この結果、入力装置を調整して、所望のエネルギーの値または範囲を有する画像放射線のみを選択することが可能になる。

このように本発明のこの好適な特徴による撮像素子によれば、散乱した放射線を排除して直接的な入射放射線のみを計数することができる。

本発明による素子の個々の画素回路上にしきい値回路を用いることにより、特許文献１に記述されているような撮像素子の利点を実現することができ、さらには、各画素に対する入射線の高精度の計数および各画素回路における入射線エネルギーの高精度の識別という利点がもたらされる。

本発明の特定の実施例を説明してきたが、本発明がそれらの実施例に限定されず、本発明の範囲内において多くの変型が可能であることは了解されよう。したがって、しきい値回路と計数回路との特定の組み合わせを説明してきたが、本発明の範囲内において他の実施例も実現可能である。
例えば、説明した実施例において高および低のしきい値は制御論理１０２から供給され、好ましくは調整可能である。しかし別の実施例では高および低のしきい値を固定されたものとしてＶｄｄおよびＶｓｓの供給電圧から得ることも可能である。

選択的に、必要な場合、放射線ヒットの入射エネルギーを表わすアナログ信号を差動増幅器６６（図４参照）から１０６（点線）において得ることができる。
このアナログ信号を電荷蓄積手段（例えば、トランジスタまたはコンデンサ）に蓄積さ
せることにより、電荷蓄積手段の最終リセット以後に画素検出器に入射した全エネルギーを表わす値を得ることができる。

１０ 撮像システム
１２ 対象
１４ 放射線
１６ 撮像素子
１８ 画素セル
１９ 画素検出器
２０ 画素回路
２４ 制御電子装置
２８ 画像処理装置
３２ ディスプレイ
３６ 入力装置

Claims (8)

1. 入射放射線に応答して電荷を発生させる、撮像基板内の複数の検出器セルの配列と、
   計数基板内の複数の画像セル回路であって、各々の画像セル回路が前記複数の検出器セルの各々と関連している複数の画像セル回路の配列と、
   を含む画素セル配列を具備する、放射線撮像のための半導体撮像素子であって、
   前記画像セル回路の各々が、関連する前記検出器セルに入射する複数の放射線ヒットを計数するための計数回路を具備し、
   前記複数の検出器セルの少なくともいくつかは、それぞれ、前記検出器セルに入射する複数の放射線ヒットを計数するように構成された、前記複数の画像セル回路の第１及び第２のカウンタに連結され、
   前記計数基板は、バンプ接続によって前記撮像基板に直接接続されることを特徴とする半導体撮像素子。
2. 前記複数の画像セル回路の各々は、バンプ接続によって前記関連する各検出器セルに直接接続されることを特徴とする、請求項１の半導体撮像素子。
3. 前記第１及び第２のカウンタが、関連する検出器セルで発生し入射放射線エネルギーに依存した値を有している信号を受容するように配置されたしきい値回路に接続されることを特徴とする、請求項１又は２のいずれかの半導体撮像素子。
4. 前記第１のカウンタに接続された前記しきい値回路が、入力信号値を上限しきい値と比較するための第１のコンパレータを具備し、前記第２のカウンタに接続された前記しきい値回路が、入力信号値を下限しきい値と比較するための第２のコンパレータを具備していることを特徴とする、請求項３の半導体撮像素子。
5. 前記第１及び第２のカウンタは、それぞれの前記コンパレータの出力に応答する、請求項４の半導体撮像素子。
6. 前記第１のカウンタの出力が第１のロード可能シフトレジスタに接続され、前記第２のカウンタの出力が第２のロード可能シフトレジスタに接続されており、画像セル回路の前記第１および第２のロード可能シフトレジスタが相互に、かつ前記配列におけるさらに別の画像セル回路のそれぞれのシフトレジスタとチェイン接続されていることを特徴とする、請求項１乃至５のいずれかの半導体撮像素子。
7. 前記画像セル回路の前記シフトレジスタが前記配列の外部にある出力シフトレジスタと接続されていることを特徴とする、請求項６の半導体撮像素子。
8. 前記出力シフトレジスタが、水平シフトレジスタと垂直ロード可能シフトレジスタとから形成されたデュアルｘ−ｙの構成を具備していることを特徴とする、請求項７の半導体撮像素子。

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