JP2010078338A - Ｘ線検出器 - Google Patents

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Abstract

【課題】検出回路規模を低減し、１画素当たりの分割画素数を大きくできるＸ線検出器を提供する。
【解決手段】Ｘ線を電荷信号に変換する変換層１と、１画素領域をｍ個（ｍは２以上の整数）に分割したサブ画素領域４にそれぞれ対応するように設けられた第１〜第ｍのサブ画素電極５と、前記第ｋのサブ画素電極（ｋは１≦ｋ≦ｍを満たす整数）を介して与えられた前記電荷信号を電圧信号に変換して出力する第ｋの増幅器１０と、前記第ｋの増幅器から出力される前記電圧信号と基準電圧信号Ｖｔｈとの電圧値を比較し、比較結果を出力する第ｋの比較器１１と、前記第ｋの比較器から出力される前記比較結果を保持して出力する第ｋのフリップフロップ１２と、前記第１〜第ｍのフリップフロップから出力される前記比較結果を加算してカウントする算出部８と、を備える。
【選択図】図５

Description

本発明は、Ｘ線検出器に関するものである。
近年、Ｘ線コンピュータートモグラフィー（Ｘ線ＣＴ）は、空間分解能や撮影時間の改善により、呼吸器系や消化器系だけでなく、心臓を含めた循環器系や脳の断層診断にも用いられている。
現在のＸ線ＣＴ用Ｘ線検出器では、シンチレータによりＸ線を可視光に変換し、その可視光をフォトダイオードに入射して電荷を生成している。この電荷は検出回路のチャージアンプに送られ、電荷量として検出される。このようなＸ線の検出方法は電荷積分方式と呼ばれている。この検出方法はアナログ的で、かつノイズが発生しやすい方式である。そのため、所望のＳ／Ｎ比を得るためには、Ｘ線照射線量を大きくする必要がある。
電荷積分方式以外のＸ線検出方法として、検出器に入射したＸ線のフォトン数を計測するフォトンカウンティング方式が提案されている。この検出方法は、デジタル的な計測方法であり、ノイズを少なくすることが出来るため、Ｘ線照射線量を少なくすることが出来る。
しかし、このフォトンカウンティング方式は、Ｘ線の入射線量が高い場合、フォトンを時間的に個々に分離することができず、フォトンの数え落としが発生していた。Ｘ線フォトン１個を分離してカウントできる最小周期として０．１μsec〜２μsec程度は必要となるため、毎秒２０００フレーム程度の速度で画像データを検出している医用Ｘ線ＣＴにおいては、１フレーム時間内に必要な信号レベルが得られない、という問題があった。
この問題を解決するため、放射線画像の１画素を複数個に分割し、分割画素毎にＸ線センサでフォトンを検出し、検出したフォトン数をカウントし、分割画素毎のカウント値を加算して１画素分のデータを得る放射線像撮像装置が提案されている（例えば特許文献１参照）。
このように１画素あたりのフォトン数を複数個のＸ線センサで分割して検出することで、各Ｘ線センサに入射するＸ線線量を低くすることができ、フォトンの数え落としを抑制することが出来る。また、分割画素毎にフォトン数をカウントした場合、分割画素毎のカウント値をそのまま用いることで、空間分解能を向上させたデータが得られる。
このような従来の放射線像撮像装置では、分割画素が１次元的に配列している構成をとっており、画素から検出回路への配線引き出しが容易なので、検出回路も画素を構成するＸ線変換膜とは別の場所に配置することができる。そのため、検出回路のスペースには制約が少なく、分割画素毎にカウンタを用いてフォトン数をカウントし、各カウンタのカウント値を加算するという構成をとっても問題は無い。
しかし、分割画素が２次元的に配列している場合は、画素からの配線引き出しが困難になり、画素を構成するＸ線変換膜と回路が構成されている基板とは積層構造になり、両者の間は画素毎にバンプなどで接続されることになる。このような構成では、各画素に必要な検出回路に割けるスペースは各画素の面積と等しくなる。
そのため、従来の放射線像撮像装置のように、分割画素毎にカウンタを用いてフォトン数をカウントし、各カウント値を加算するという回路面積が大きな構成をとることは困難であり、検出回路を形成するスペースを確保するために、１画素当たりの分割数を大きくできないという問題があった。
特開平９−５４４５号公報
本発明は検出回路規模を低減し、１画素当たりの分割画素数を大きくできるＸ線検出器を提供することを目的とする。
本発明の一態様によるＸ線検出器は、Ｘ線を電荷信号に変換する変換層と、前記変換層の第１面に設けられた電極と、前記変換層の前記第１面とは反対の第２面に、２次元マトリクス状に複数設定された画素領域をそれぞれｍ個（ｍは２以上の整数）に分割したサブ画素領域にそれぞれ対応するように設けられた第１〜第ｍのサブ画素電極と、前記第ｋのサブ画素電極（ｋは１≦ｋ≦ｍを満たす整数）を介して前記電荷信号が与えられ、与えられた電荷信号を電圧信号に変換して出力する第ｋの増幅器と、前記第ｋの増幅器から出力される前記電圧信号と基準電圧信号とが与えられ、前記電圧信号と前記基準電圧信号との電圧値を比較し、比較結果を出力する第ｋの比較器と、前記第ｋの比較器から出力される前記比較結果を保持して出力する第ｋのフリップフロップと、前記第１〜第ｍのフリップフロップから出力される前記比較結果を加算してカウントする算出部と、を備えるものである。
本発明の一態様によるＸ線検出器は、Ｘ線を電荷信号に変換する変換層と、前記変換層の第１面に設けられた電極と、前記変換層の前記第１面とは反対の第２面に、２次元マトリクス状に複数設定された画素領域をそれぞれｍ個（ｍは２以上の整数）に分割した第１〜第ｍのサブ画素領域にそれぞれ対応するように設けられた第１〜第ｍのサブ画素電極と、前記第ｋのサブ画素電極（ｋは１≦ｋ≦ｍを満たす整数）を介して前記電荷信号が与えられ、与えられた電荷信号を電圧信号に変換して出力する第ｋの増幅器と、前記第ｋの増幅器から出力される前記電圧信号と基準電圧信号とが与えられ、前記電圧信号と前記基準電圧信号との電圧値を比較し、比較結果を出力する第ｋの比較器と、前記第ｋの比較器から出力される前記比較結果を保持して出力する第ｋのフリップフロップと、それぞれ、互いに隣接する２つの前記サブ画素領域に対応する２つの前記比較器から出力される前記比較結果が与えられ、前記２つの比較器から出力される前記比較結果が同じタイミングでハイレベルになった場合に検出信号を出力する複数の同時入射検出部と、対応する前記同時入射検出部から出力される前記検出信号を保持して出力する複数の第ｍ＋１のフリップフロップと、前記第１〜第ｍのフリップフロップから出力される前記比較結果を加算し、前記複数の第ｍ＋１のフリップフロップから出力される前記検出信号を減算し、計算結果を出力する加減算回路と、前記加減算回路から出力される前記計算結果をカウントするカウンタと、を備えるものである。
本発明の一態様によるＸ線検出器は、Ｘ線を電荷信号に変換する変換層と、前記変換層の第１面に設けられた電極と、前記変換層の前記第１面とは反対の第２面に、２次元マトリクス状に複数設定された画素領域をそれぞれｍ個（ｍは２以上の整数）に分割したサブ画素領域にそれぞれ対応するように設けられた第１〜第ｍのサブ画素電極と、前記第ｋのサブ画素電極（ｋは１≦ｋ≦ｍを満たす整数）を介して前記電荷信号が与えられ、与えられた電荷信号を電圧信号に変換して出力する第ｋの増幅器と、前記第ｋの増幅器から出力される前記電圧信号及び第ｊの基準電圧信号（ｊは１≦ｊ≦ｎを満たす整数であり、ｎは２以上の整数）が与えられ、前記電圧信号と前記第ｊの基準電圧信号との電圧値を比較し、比較結果を出力する第ｋの比較器を含む第ｊの比較器群と、前記第ｊの比較器群に含まれる前記第ｋの比較器から出力される前記比較結果を保持して出力する第ｋのフリップフロップを含む第ｊのフリップフロップ群と、前記第ｊのフリップフロップ群に含まれる前記第１〜第ｍのフリップフロップから出力される前記比較結果を加算してカウントする第ｊの算出部と、を備えるものである。
本発明によれば、検出回路規模を低減し、１画素当たりの分割画素数を大きくできる。
以下、本発明の実施の形態によるＸ線検出器を図面に基づいて説明する。
（第１の実施形態）図１は本発明の第１の実施形態に係るＸ線検出器の外観斜視図である。Ｘ線検出器は、入射したＸ線を電荷に変換する変換層１と、その電荷による電圧パルスをカウントする検出回路が形成されている回路基板２と、を備える。
本実施形態では、変換層１として単結晶ＣｄＴｅを用いている。また、回路基板２はシリコン基板であり、ＣＭＯＳ技術を用いて検出回路が形成されている。
変換層１のＸ線入射側と検出回路側の両面にはそれぞれ電極が設けられている。図２（ａ）に示すように、変換層１のＸ線入射側には全画素に共通した電極３が設けられている。
また、図２（ｂ）に示すように、変換層１の検出回路側は、１画素分の領域（単位画素領域）４が２次元マトリクス状に複数設定され、各単位画素領域４は複数のサブ画素領域に分割され、各サブ画素領域に対応するようにサブ画素電極５が設けられている。本実施形態では、１画素分の領域４を縦４分割、横４分割の１６個のサブ画素領域に分割している。
例えば、１画素は１ｍｍ角、サブ画素電極５は２００μｍ角、サブ画素電極５間のスペースは５０μｍとなる。
図３にＸ線検出器の縦断面を示す。変換層１の検出回路（回路基板２）側に設けられたサブ画素電極５はバンプ６により検出回路（回路基板２）と接続されている。変換層１の両面に設けられた電極３とサブ画素電極５との間には電位差が設定されている。変換層１にＸ線が入射すると、変換層１内で複数の電子（電荷）が発生する。変換層１内で発生した電荷は、電極３、サブ画素電極５間の電界により検出回路（回路基板２）側へ移動し、検出回路でパルス波形を形成することで、Ｘ線のフォトンが入射したことが検知される。
図４に回路基板２に形成された検出回路の概略構成を示す。図４は１画素分の領域に対応する検出回路を示しており、図３のバンプ６を形成する電極６ａが縦４個、横４個の計１６個設けられている。また、各々の電極６ａの近傍には、変換層１で生じた電荷を電圧に変換する変換部７が設けられている。
また、１６個の変換部７の出力が与えられ、１６個のサブ画素のＸ線フォトン数を加算し、１フレーム期間内のＸ線フォトンの総数をカウントする算出部８が設けられている。
図５に変換部７及び算出部８の概略構成を示す。変換部７はプリアンプ１０、コンパレータ１１、及びフリップフロップ１２を有する。変換層１内で発生した電子（電荷信号）はサブ画素電極５、電極６ａ（バンプ６）を介してプリアンプ１０に入力し、電圧値に変換される。
コンパレータ１１は、プリアンプ１０から出力される電圧値と基準電圧Ｖｔｈとが与えられ、プリアンプ１０の出力電圧値が閾値電圧Ｖｔｈを超えている間にＨｉｇｈレベルとなる信号を出力する。
コンパレータ１１の出力はフリップフロップ１２に与えられ、コンパレータ１１の出力値の立ち上がりで、フリップフロップ１２の保持及び出力する値がＨｉｇｈレベルになる。
算出部８は加算回路１３及びカウンタ１４を有する。加算回路１３は１６個の変換部７（フリップフロップ１２）の出力が与えられ、出力値がＨｉｇｈになっている個数を計測し、計測値を出力する。本実施形態ではサブ画素電極５が１６個あり、それに対応する変換部７（フリップフロップ１２）も１６個あるため、加算回路１３の出力は５ビットのデジタル信号となる。
カウンタ１４は、加算回路１３の出力が与えられ、加算回路１３の出力をカウントする。
制御回路１５は、プリアンプ１０内の積分コンデンサ（図示せず）及びフリップフロップ１２にリセット信号ＲＳＴ１、ＲＳＴ２を出力し、一定周期（例えば１００ｎｓ）でリセットする。また、制御回路１５は、リセット信号ＲＳＴ１、ＲＳＴ２と同じ一定周期で、かつリセット信号ＲＳＴを出力する所定時間前に、クロック信号ＣＬＫをカウンタ１４へ出力する。なお、この所定時間は極めて短い時間とし、制御回路１５はクロック信号ＣＬＫを一定周期（リセット周期）の終了直前に出力する。
これにより、サブ画素に入射するＸ線フォトンのうち、プリアンプ１０出力が基準電圧Ｖｔｈを超えるものの個数が、一定周期ごとに加算回路１３で計測される。また、加算回路１３の出力が一定周期ごとにカウンタ１４でカウントされる。
制御回路１５は回路基板２内に設けてもよく、またＸ線検出器外に設けた外部回路としてもよい。基準電圧Ｖｔｈは制御回路１５から出力するようにしてもよい。
検出回路の動作を図６に示すタイミングチャートを用いて説明する。ここでは、説明の便宜上、変換部７の個数を４つとする。図６は４つの変換部７の各々のプリアンプ１０ａ〜１０ｄの出力及びフリップフロップ１２ａ〜１２ｄの出力と、加算回路１３の出力と、カウンタ１４の出力と、を示す。
Ｘ線が変換層１に入射し、発生した電荷信号がサブ画素電極５を介してプリアンプに入力されると、図６に示すように、プリアンプ１０ａ〜１０ｄの出力は電荷信号の電荷量に比例した電圧値を示す。プリアンプは積分アンプで構成されており、周期Ｔ内で電荷量に比例した電圧値を示すと、その電圧値を維持する。
プリアンプ１０ａ〜１０ｄの出力が、基準（閾値）電圧Ｖｔｈより大きくなると、次段のコンパレータ１１出力がＬｏｗレベルからＨｉｇｈレベルになり、これに伴い、図６に示すように、フリップフロップ１２ａ〜１２ｄの出力がＬｏｗレベルからＨｉｇｈレベルに変わる。
周期Ｔの終了時点での加算回路１３の出力値から、Ｈｉｇｈレベルになっているフリップフロップの数、すなわちＸ線フォトンが入射したサブ画素電極の数がわかる。周期Ｔの終了直前にカウンタ１４にクロック信号ＣＬＫが与えられ、加算回路１３の出力値がカウントされる。
周期Ｔが終了すると、制御回路１５から出力されるリセット信号ＲＳＴ１により、プリアンプ１０ａ〜１０ｄの積分アンプのコンデンサが放電され、プリアンプ１０ａ〜１０ｄの出力は０Ｖになる。また、リセット信号ＲＳＴ２によりフリップフロップ１２ａ〜１２ｄもリセットされ、フリップフロップ１２ａ〜１２ｄの出力はＬｏｗレベルになる。
例えば、図６に示すように、ｎ番目（ｎは自然数）の周期Ｔｎでは３つのフリップフロップ１２ａ、１２ｂ、１２ｄの出力がＨｉｇｈレベルとなり、周期Ｔｎの終了直前に加算回路１３の出力値３がカウンタ１４でカウントされる。これにより、周期Ｔｎ＋１でのカウンタ１４の値（Ｘｎ＋１）は周期Ｔｎでのカウンタ１４の値（Ｘｎ）に３を加えたものとなる。
周期Ｔｎが終了すると、プリアンプ１０ａ〜１０ｄの出力は０Ｖになり、フリップフロップ１２ａ〜１２ｄの出力はＬｏｗレベルになる。
周期Ｔｎ＋１では２つのフリップフロップ１２ａ、１２ｃの出力がＨｉｇｈレベルとなり、周期Ｔｎ＋１の終了直前に加算回路１３の出力値２がカウンタ１４でカウントされる。これにより、周期Ｔｎ＋２でのカウンタ１４の値（Ｘｎ＋２）は周期Ｔｎ＋１でのカウンタ１４の値（Ｘｎ＋１）に２を加えたものとなる。
周期Ｔｎ＋１が終了すると、プリアンプ１０ａ〜１０ｄの出力は０Ｖになり、フリップフロップ１２ａ〜１２ｄの出力はＬｏｗレベルになる。
本実施形態のように１６個のサブ画素電極５、変換部７でＸ線を検出する場合、リセット周期Ｔを１００ｎｓとすると、毎秒２０００フレーム（１フレーム当たり５×１０−４ｓ）の撮影条件で、フォトン数として８００００カウントまで計測が可能となる。例えば、一般に医用Ｘ線ＣＴでは１６３８４カウント程度の計測が求められており、本実施形態により医用Ｘ線ＣＴで必要な信号数が得られることがわかる。
本実施形態では、サブ画素電極で生成された電荷により発生する電圧パルスの数を１画素分加算してから１つのカウンタでカウントしている。つまり複数のサブ画素に分割される１画素あたりにカウンタの数を１つにできるので、検出回路の回路規模を削減でき、サブ画素の分割数の制約が緩和され、サブ画素を２次元配列等にして分割数を大きくすることができる。
（第２の実施形態）本発明の第２の実施形態に係るＸ線検出器について説明する。検出回路の算出部８以外の変換層１、電極３、サブ画素電極５、変換部７は上記第１の実施形態（図１〜図４参照）と同様であるため、説明を省略する。
図７に本実施形態に係るＸ線検出器における検出回路の概略構成を示す。算出部８はマルチプレクサ１６及びカウンタ１４を有する。各変換部７のフリップフロップ１２の出力はマルチプレクサ１６に入力される。
制御回路１５は、リセット周期が終了する（リセット信号ＲＳＴ１、ＲＳＴ２を出力する）所定時間前に、マルチプレクサ１６へ制御信号Ｃｔｒｌを出力し、カウンタ１４へクロック信号ＣＬＫを出力する。
マルチプレクサ１６は、制御信号Ｃｔｒｌに基づいて、各変換部７のフリップフロップ１２の出力を順次読み出してカウンタ１４へ出力する。マルチプレクサ１６はリセット周期が終了する前（制御回路１５がリセット信号ＲＳＴ１、ＲＳＴ２を出力する前）に、すべての変換部７のフリップフロップ１２の出力を読み出してカウンタ１４へ出力する。
カウンタ１４はクロック信号ＣＬＫに基づいて、マルチプレクサ１６の出力をカウントする。
このように、一定周期毎にサブ画素に対応するフリップフロップ１２の出力を順次読み出して、カウンタ１４で順次カウントすることでも、一定周期内に各サブ画素に入射したＸ線フォトンの総数を計測することができる。従って、本実施形態のように算出部８に加算回路でなくマルチプレクサ１６を設けるようにしても、上記第１の実施形態と同様の効果を得ることができる。
（第３の実施形態）本発明の第３の実施形態に係るＸ線検出器について説明する。検出回路以外の変換層１、電極３、サブ画素電極５、変換部７は上記第１の実施形態（図１〜図４参照）と同様であるため、説明を省略する。
互いに隣接したサブ画素電極間にＸ線フォトンが入射すると、両方のサブ画素電極へ電荷信号が流れ込み、フォトン数の二重数えが発生する。１画素の分割数（サブ画素数）を大きくしていくと、この現象が生じる隣接サブ画素電極の境界領域が増えて、二重数えが頻発するおそれがある。
本実施形態によるＸ線検出器は、隣接した２つのサブ画素電極で同時に電荷信号が発生することを検出し、その場合は１画素あたりのカウント数を１つ減じることで、二重数えによるＸ線フォトンのカウント数の変動を抑制するものである。
図８に本実施形態に係るＸ線検出器における検出回路の概略構成を示す。検出回路は各サブ画素電極に対応する複数の変換部７、算出部８、同時入射検出部１７、及びフリップフロップ１８を有する。変換部７は上記第１の実施形態と同様にプリアンプ１０、コンパレータ１１、及びフリップフロップ１２を有する。
同時入射検出部１７は、互いに隣接するサブ画素電極Ａ、Ｂに対応するコンパレータ１１ａ、１１ｂの出力が同じタイミングでＨｉｇｈレベルになった場合にＨｉｇｈレベルとなる検出信号を出力する。
同時入射検出部１７から出力される検出信号はフリップフロップ１８で保持され、算出部８へ出力される。
制御回路１５は一定周期で、プリアンプ１０内の積分コンデンサへリセット信号ＲＳＴ１を、フリップフロップ１２及び１８へリセット信号ＲＳＴ２を、同時入射検出部１７へリセット信号ＲＳＴ３を出力し、これらをリセットする。
また、制御回路１５は、リセット信号ＲＳＴ１〜３と同じ一定周期で、かつリセット信号ＲＳＴ１〜３を出力する所定時間前に、クロック信号ＣＬＫを算出部８へ出力する。
図９に同時入射検出部１７の回路構成の一例を示す。同時入射検出部１７はＸＯＲゲート２１、フリップフロップ２２、ＡＮＤゲート２３、２４を有する。
ＸＯＲゲート２１はコンパレータ１１ａ、１１ｂの出力が与えられ、コンパレータ１１ａ、１１ｂの出力が異なるタイミングでＨｉｇｈレベルになる時、すなわち互いに隣接するサブ画素電極Ａ、Ｂの両方に異なるタイミングでＸ線フォトンが入射した時に、パルス信号を出力する。
フリップフロップ２２はＸＯＲゲートから出力されるパルス信号をクロックとする。このフリップフロップ２２は一定周期（リセット周期）毎に制御回路１５から出力されるリセット信号ＲＳＴ３によりＨｉｇｈレベルを保持するようにセットされ、クロックが入力するとＬｏｗレベルを保持する。
ＡＮＤゲート２３はコンパレータ１１ａ、１１ｂの出力が与えられ、コンパレータ１１ａ、１１ｂの出力が共にＨｉｇｈレベルの時、すなわち互いに隣接するサブ画素電極Ａ、Ｂの両方にＸ線フォトンが入射した時に、Ｈｉｇｈレベルの信号を出力する。
ＡＮＤゲート２４はフリップフロップ２２の出力とＡＮＤゲート２３の出力が与えられる。ＡＮＤゲート２４は、フリップフロップ２２の出力とＡＮＤゲート２３の出力が共にＨｉｇｈレベルのとき、すなわち互いに隣接するサブ画素電極Ａ、Ｂの両方にＸ線フォトンが入射し、そのタイミングが同時であるときに、Ｈｉｇｈレベルの信号を出力する。
この同時入射検出部１７及びフリップフロップ１８は隣接サブ画素電極の境界領域の数だけ設けられる。
算出部８は加減算回路１９及びカウンタ１４を有する。加減算回路１９は変換部７（フリップフロップ１２）の出力を加算し、フリップフロップ１８の出力を減算する。フリップフロップ１８の出力を減算することで、二重数えした分を相殺することができる。
カウンタ１４はクロック信号ＣＬＫに基づいて、加減算回路１９の計測値をカウントする。
このように、本実施形態では、サブ画素電極で生成された電荷により発生するパルスの数を１画素分加算し、二重数えの分を減算してから１つのカウンタでカウントしている。つまり複数のサブ画素に分割される１画素あたりにカウンタの数を１つにできるので、検出回路の回路規模を削減でき、サブ画素の分割数の制約が緩和され、サブ画素を２次元配列等にして分割数を大きくすることができる。
また、互いに隣接するサブ画素電極に対応する変換部７のコンパレータ出力を用いて、Ｘ線フォトンが同時に入射したか否かを検出でき、フォトン数の２重数えを防止できる。
この検出回路は、隣接したサブ画素電極に異なるＸ線フォトンが同時に入射した時もフォトン数を１つ減算してしまうが、このようなことが起こる確率は非常に低く、影響は小さいと考えられる。
上記実施形態では変換層１の材料として単結晶ＣｄＴｅを用いていたが、その他の半導体材料を用いてもよい。
また、上記実施形態では変換層１の材料として、直接変換方式の材料を用いているが、間接変換方式の材料でもよい。例えば、シンチレータとしてＬＹＳＯ（Cerium doped Lutetium Orthosilicate）のような残光が短いものを用い、ＰＤ（フォトダイオード）として応答の速いアバランシェＰＤを用いることで、フォトンカウンティング方式のＸ線検出器を構成できる。
検出回路のプリアンプ１０以降の構成要素（コンパレータ１１、フリップフロップ１２、算出部８）を並列に複数設け、それぞれのコンパレータ１１に異なる基準電圧を与えることで、Ｘ線のエネルギー情報を得るようにしてもよい。
例えば図１０に示すように、プリアンプ１０ａ〜１０ｄの後段に、コンパレータ１１ａ〜１１ｄ、フリップフロップ１２ａ〜１２ｄ、加算回路１３、及びカウンタ１４と、コンパレータ１１’ａ〜１１’ｄ、フリップフロップ１２’ａ〜１２’ｄ、加算回路１３’、及びカウンタ１４’とを並列に設ける。コンパレータ１１ａ〜１１ｄには基準電圧Ｖｔｈ１を与え、コンパレータ１１’ａ〜１１’ｄには基準電圧Ｖｔｈ２（＞Ｖｔｈ１）を与える。カウンタ１４、１４’のカウント値を用いることで、異なるエネルギーの弁別画像を得ることができる。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
本発明の第１の実施形態に係るＸ線検出器の外観図である。 同第１の実施形態に係るＸ線検出器における電極の概略構成図である。 同第１の実施形態に係るＸ線検出器の縦断面図である。 同第１の実施形態に係るＸ線検出器の検出回路の概略構成図である。 同第１の実施形態に係る検出回路の変換部及び算出部の概略構成図である。 同第１の実施形態に係る検出回路の動作を示すタイミングチャートである。 本発明の第２の実施形態に係るＸ線検出器における検出回路の概略構成図である。 本発明の第３の実施形態に係るＸ線検出器における検出回路の概略構成図である。 同第３の実施形態に係るＸ線検出器における同時入射検出部の概略構成図である。 変形例による検出回路の概略構成図である。
符号の説明
１ 変換層
２ 回路基板
３ 電極
４ １画素領域
５ サブ画素電極
６ バンプ
７ 変換部
８ 算出部
１０ プリアンプ
１１ コンパレータ
１２、１８ フリップフロップ
１３ 加算回路
１４ カウンタ
１５ 制御回路
１６ マルチプレクサ
１７ 同時入射検出部
１９ 加減算回路

Claims (15)

  1. Ｘ線を電荷信号に変換する変換層と、
    前記変換層の第１面に設けられた電極と、
    前記変換層の前記第１面とは反対の第２面に、２次元マトリクス状に複数設定された画素領域をそれぞれｍ個（ｍは２以上の整数）に分割したサブ画素領域にそれぞれ対応するように設けられた第１〜第ｍのサブ画素電極と、
    前記第ｋのサブ画素電極（ｋは１≦ｋ≦ｍを満たす整数）を介して前記電荷信号が与えられ、与えられた電荷信号を電圧信号に変換して出力する第ｋの増幅器と、
    前記第ｋの増幅器から出力される前記電圧信号と基準電圧信号とが与えられ、前記電圧信号と前記基準電圧信号との電圧値を比較し、比較結果を出力する第ｋの比較器と、
    前記第ｋの比較器から出力される前記比較結果を保持して出力する第ｋのフリップフロップと、
    前記第１〜第ｍのフリップフロップから出力される前記比較結果を加算してカウントする算出部と、
    を備えるＸ線検出器。
  2. 前記算出部は、
    前記第１〜第ｍのフリップフロップから出力される前記比較結果を加算し、加算結果を出力する加算回路と、
    前記加算回路から出力される前記加算結果をカウントするカウンタと、
    を有することを特徴とする請求項１に記載のＸ線検出器。
  3. 所定周期毎に、前記第１〜第ｍの増幅器及び前記第１〜第ｍのフリップフロップへリセット信号を出力し、前記リセット信号を出力する所定時間前に前記カウンタへクロック信号を出力する制御回路をさらに備え、
    前記第１〜第ｍの増幅器及び前記第１〜第ｍのフリップフロップは前記リセット信号に基づいてリセットされ、前記カウンタは前記クロック信号に基づいて前記加算結果をカウントすることを特徴とする請求項２に記載のＸ線検出器。
  4. 前記算出部は、
    前記第１〜第ｍのフリップフロップから出力される前記比較結果が与えられ、前記比較結果を順次選択して出力するマルチプレクサと、
    前記マルチプレクサから出力される前記比較結果を順次カウントするカウンタと、
    を有することを特徴とする請求項１に記載のＸ線検出器。
  5. 所定周期毎に、前記第１〜第ｍの増幅器及び前記第１〜第ｍのフリップフロップへリセット信号を出力し、前記リセット信号を出力する所定時間前に前記マルチプレクサへ制御信号を出力すると共に前記カウンタへクロック信号を出力する制御回路をさらに備え、
    前記第１〜第ｍの増幅器及び前記第１〜第ｍのフリップフロップは前記リセット信号に基づいてリセットされ、前記マルチプレクサは前記制御信号に基づいて前記比較結果の選択及び出力を開始し、前記カウンタは前記クロック信号に基づいて前記比較結果をカウントすることを特徴とする請求項４に記載のＸ線検出器。
  6. Ｘ線を電荷信号に変換する変換層と、
    前記変換層の第１面に設けられた電極と、
    前記変換層の前記第１面とは反対の第２面に、２次元マトリクス状に複数設定された画素領域をそれぞれｍ個（ｍは２以上の整数）に分割した第１〜第ｍのサブ画素領域にそれぞれ対応するように設けられた第１〜第ｍのサブ画素電極と、
    前記第ｋのサブ画素電極（ｋは１≦ｋ≦ｍを満たす整数）を介して前記電荷信号が与えられ、与えられた電荷信号を電圧信号に変換して出力する第ｋの増幅器と、
    前記第ｋの増幅器から出力される前記電圧信号と基準電圧信号とが与えられ、前記電圧信号と前記基準電圧信号との電圧値を比較し、比較結果を出力する第ｋの比較器と、
    前記第ｋの比較器から出力される前記比較結果を保持して出力する第ｋのフリップフロップと、
    それぞれ、互いに隣接する２つの前記サブ画素領域に対応する２つの前記比較器から出力される前記比較結果が与えられ、前記２つの比較器から出力される前記比較結果が同じタイミングでハイレベルになった場合に検出信号を出力する複数の同時入射検出部と、
    対応する前記同時入射検出部から出力される前記検出信号を保持して出力する複数の第ｍ＋１のフリップフロップと、
    前記第１〜第ｍのフリップフロップから出力される前記比較結果を加算し、前記複数の第ｍ＋１のフリップフロップから出力される前記検出信号を減算し、計算結果を出力する加減算回路と、
    前記加減算回路から出力される前記計算結果をカウントするカウンタと、
    を備えるＸ線検出器。
  7. 所定周期毎に、前記第１〜第ｍの増幅器、前記第１〜第ｍのフリップフロップ、前記複数の第ｍ＋１のフリップフロップ、及び前記同時入射検出部へリセット信号を出力し、前記リセット信号を出力する所定時間前に前記カウンタへクロック信号を出力する制御回路をさらに備え、
    前記第１〜第ｍの増幅器、前記第１〜第ｍのフリップフロップ、前記複数の第ｍ＋１のフリップフロップ、及び前記同時入射検出部は前記リセット信号に基づいてリセットされ、前記カウンタは前記クロック信号に基づいて前記計算結果をカウントすることを特徴とする請求項６に記載のＸ線検出器。
  8. 前記複数の同時入射検出部はそれぞれ、
    前記互いに隣接する２つの前記サブ画素領域に対応する２つの前記比較器から出力される前記比較結果が与えられるＸＯＲゲートと、
    前記ＸＯＲゲートの出力をクロック入力とし、クロックが与えられるとロウレベルを保持して出力する第ｍ＋２のフリップフロップと、
    前記互いに隣接する２つの前記サブ画素領域に対応する２つの前記比較器から出力される前記比較結果が与えられる第１のＡＮＤゲートと、
    前記第ｍ＋２のフリップフロップの出力及び前記第１のＡＮＤゲートの出力が与えられ、前記検出信号を出力する第２のＡＮＤゲートと、
    を有することを特徴とする請求項６に記載のＸ線検出器。
  9. 所定周期毎に、前記第１〜第ｍの増幅器、前記第１〜第ｍのフリップフロップ、前記複数の第ｍ＋１のフリップフロップ、及び前記第ｍ＋２のフリップフロップへリセット信号を出力し、前記リセット信号を出力する所定時間前に前記カウンタへクロック信号を出力する制御回路をさらに備え、
    前記第１〜第ｍの増幅器、前記第１〜第ｍのフリップフロップ、及び前記複数の第ｍ＋１のフリップフロップは前記リセット信号に基づいてリセットされ、前記第ｍ＋２のフリップフロップは前記リセット信号に基づいてハイレベルを保持して出力し、前記カウンタは前記クロック信号に基づいて前記計算結果をカウントすることを特徴とする請求項８に記載のＸ線検出器。
  10. Ｘ線を電荷信号に変換する変換層と、
    前記変換層の第１面に設けられた電極と、
    前記変換層の前記第１面とは反対の第２面に、２次元マトリクス状に複数設定された画素領域をそれぞれｍ個（ｍは２以上の整数）に分割したサブ画素領域にそれぞれ対応するように設けられた第１〜第ｍのサブ画素電極と、
    前記第ｋのサブ画素電極（ｋは１≦ｋ≦ｍを満たす整数）を介して前記電荷信号が与えられ、与えられた電荷信号を電圧信号に変換して出力する第ｋの増幅器と、
    前記第ｋの増幅器から出力される前記電圧信号及び第ｊの基準電圧信号（ｊは１≦ｊ≦ｎを満たす整数であり、ｎは２以上の整数）が与えられ、前記電圧信号と前記第ｊの基準電圧信号との電圧値を比較し、比較結果を出力する第ｋの比較器を含む第ｊの比較器群と、
    前記第ｊの比較器群に含まれる前記第ｋの比較器から出力される前記比較結果を保持して出力する第ｋのフリップフロップを含む第ｊのフリップフロップ群と、
    前記第ｊのフリップフロップ群に含まれる前記第１〜第ｍのフリップフロップから出力される前記比較結果を加算してカウントする第ｊの算出部と、
    を備えるＸ線検出器。
  11. 前記第１〜第ｎの算出部はそれぞれ、
    前記第１〜第ｍのフリップフロップから出力される前記比較結果を加算し、加算結果を出力する加算回路と、
    前記加算回路から出力される前記加算結果をカウントするカウンタと、
    を有することを特徴とする請求項１０に記載のＸ線検出器。
  12. 所定周期毎に、前記第１〜第ｍの増幅器及び前記第１〜第ｎのフリップフロップ群に含まれる前記第１〜第ｍのフリップフロップへリセット信号を出力し、前記リセット信号を出力する所定時間前に前記第１〜第ｎの算出部に含まれる前記カウンタへクロック信号を出力する制御回路をさらに備え、
    前記第１〜第ｍの増幅器及び前記第１〜第ｎのフリップフロップ群に含まれる前記第１〜第ｍのフリップフロップは前記リセット信号に基づいてリセットされ、前記カウンタは前記クロック信号に基づいて前記加算結果をカウントすることを特徴とする請求項１１に記載のＸ線検出器。
  13. 前記第１〜第ｎの算出部はそれぞれ、
    前記第１〜第ｍのフリップフロップから出力される前記比較結果が与えられ、前記比較結果を順次選択して出力するマルチプレクサと、
    前記マルチプレクサから出力される前記比較結果を順次カウントするカウンタと、
    を有することを特徴とする請求項１０に記載のＸ線検出器。
  14. 所定周期毎に、前記第１〜第ｍの増幅器及び前記第１〜第ｎのフリップフロップ群に含まれる前記第１〜第ｍのフリップフロップへリセット信号を出力し、前記リセット信号を出力する所定時間前に前記第１〜第ｎの算出部に含まれる前記マルチプレクサへ制御信号を出力すると共に前記カウンタへクロック信号を出力する制御回路をさらに備え、
    前記第１〜第ｍの増幅器及び前記第１〜第ｎのフリップフロップ群に含まれる前記第１〜第ｍのフリップフロップは前記リセット信号に基づいてリセットされ、前記マルチプレクサは前記制御信号に基づいて前記比較結果の選択を開始し、前記カウンタは前記クロック信号に基づいて前記比較結果をカウントすることを特徴とする請求項１３に記載のＸ線検出器。
  15. 前記第１〜第ｎの基準電圧信号はそれぞれ電圧値が異なることを特徴とする請求項１０に記載のＸ線検出器。
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