JP7232001B2 - 撮像素子及びその制御方法、プログラム、記憶媒体 - Google Patents

Description

本発明は、撮像素子及びその制御方法に関する。

近年、特許文献１に記載されているように、画素毎に１ｂｉｔ型のＡＤ変換器とカウンタが設けられた固体撮像素子が提案されている。特許文献１に記載された固体撮像素子では、受光画素毎にＡＤ変換が行われ、その後、走査回路によって全画素の出力データが順次出力される。そのため、従来の列毎にＡＤ変換を行う固体撮像素子に比較して、走査線数と読み出し速度のトレードオフを解消することが可能である。

この方式においては、受光素子に一定の電荷が蓄積されるたびにリセットされるため、光電変換素子が飽和することがない。そして、検出可能な光量は、蓄積容量の電圧が基準電圧と一致したときに出力されるパルスを数えるカウンタの上限により定まる。

特開２０１５－１７３４３２号公報

しかしながら、特許文献１で提案されている技術においては、半導体パターンの微細化により配線部のショートが発生する可能性がある。このような場合、撮像素子の製造歩留まりが低下し、撮像素子のコストが高くなるという課題があった。

本発明は上述した課題に鑑みてなされたものであり、その目的は、製造歩留まりが高く、コストを抑えることが可能な撮像素子を提供することである。

本発明に係わる撮像素子は、光を受光する受光部と、該受光部に入射した光子の数を計数する計数手段と、をそれぞれ有する複数の画素と、前記画素の信号の初期値を生成する初期化信号生成手段と、を備え、前記複数の画素の少なくとも一部の画素について、該少なくとも一部の画素のそれぞれが有する前記計数手段同士が接続され、接続された複数の計数手段のうちの最初の計数手段に前記初期化信号生成手段が接続されていることを特徴とする。

本発明によれば、製造歩留まりが高く、コストを抑えることが可能な撮像素子を提供することが可能となる。

第１の実施形態における撮像素子の構成を示す図。 本発明の第１の実施形態の撮像素子における単位画素の構成を示す図。 第１の実施形態における単位画素が有するカウンタの構成を示す図。 第１の実施形態における単位画素の駆動を示すタイミングチャート。 撮像素子の積層構造を示す図。 第２の実施形態における撮像素子の構成を示す図。 第２の実施形態における単位画素の駆動を示すタイミングチャート。 第３の実施形態における撮像素子の構成を示す図。 第３の実施形態における単位画素の駆動を示すタイミングチャート。

以下、本発明の実施形態について、添付図面を参照して詳細に説明する。なお、以下に説明する実施形態は単なる例示であり、本発明は以下の実施形態の構成に限定されるものではない。

＜第１の実施形態＞
図１は、本発明の第１の実施形態における撮像素子３００の構成を示す図である。撮像素子３００は、単位画素１００が２次元状に多数配置されているが、説明を分かりやすくするために、図１では３個×３個の単位画素１００が配列されているものとして説明する。

図２は、撮像素子３００における単位画素１００の構成を示す図である。単位画素１００は、アバランシェフォトダイオード（以下、ＡＰＤ）１０１と、クエンチ抵抗１０２と、波形整形回路１０３と、計数部としてのカウンタ１０４とを備えて構成されている。以下、単位画素１００の各々の構成要素について説明する。

ＡＰＤ１０１は、クエンチ抵抗１０２を介して逆バイアス電圧ＶＡＰＤと接続されており、光子が入射するとアバランシェ増倍による電荷を発生させる。ＡＰＤ１０１で発生した電荷はクエンチ抵抗１０２を介して排出される。波形整形回路１０３は、光子の入射に応じた電荷の生成と排出による電位の変化に対して、増幅とエッジ検出を行うことにより、電圧パルスを生成する。

このようにＡＰＤ１０１（受光部）と、クエンチ抵抗１０２と、波形整形回路１０３とは、光子の入射の有無を電圧パルスに変換することにより、１ｂｉｔ型ＡＤ変換器として機能する。

カウンタ１０４は、波形整形回路１０３により生成された電圧パルスの数を計数するカウンタであって、計数結果を出力することにより露光期間中の画素値を多ビットで出力する。カウンタ１０４は、単位画素１００に入力される制御信号ＬＯＡＤ＿ＥＮとデータ信号ＬＯＡＤ＿ＤＡＴＡとに基づいて、後述するフリップフロップ４００にデータを設定する。

図３は、カウンタ１０４の具体的な構成を示す図である。カウンタ１０４は、データを保持するフリップフロップ４００と、計数を行う加算部４０１と、カウンタ選択部４０２とを備える。

カウンタ選択部４０２は、制御信号ＬＯＡＤ＿ＥＮに基づいてカウンタの値をデータ信号ＬＯＡＤ＿ＤＡＴＡに設定するか、加算部４０１の出力に設定するかを決定する。

フリップフロップ４００は、非同期リセット信号によって、クロックに非同期で初期値０に初期化される。なお、本実施形態ではクロック信号及び非同期リセット信号は、撮像素子の撮像部全体で共通の信号である。

図１に示すような３個×３個の単位画素の配列において、一番左上の単位画素１００（最初の画素）のデータ信号ＬＯＡＤ＿ＤＡＴＡに初期値データ３０４が入力される。そして、以降の単位画素１００のデータ信号ＬＯＡＤ＿ＤＡＴＡには、各単位画素１００のカウンタの出力が接続されている。すなわち、各単位画素１００のカウンタ同士（計数手段同士）が接続されている。

各単位画素１００の出力は、図１の左から右に向かって１行目をＣＮＴ００、ＣＮＴ０１、ＣＮＴ０２、２行目をＣＮＴ１０、ＣＮＴ１１、ＣＮＴ１２、３行目をＣＮＴ２０、ＣＮＴ２１、ＣＮＴ２２とする。全ての単位画素１００の制御信号ＬＯＡＤ＿ＥＮは読み出し制御回路３０３の出力によって制御され、シフトレジスタのように動作する（シフトレジスタ動作）。なお、本実施形態では初期値データ３０４の値として０を設定する。

タイミングジェネレータ（以下、ＴＧ）３０６は、不図示のカウンタに基づいて、撮像期間や転送期間などのタイミングを生成し、読み出し制御回路３０３に通知する。読み出し制御回路３０３は、ＴＧ３０６によって通知されたタイミングに基づいて、制御信号ＬＯＡＤ＿ＥＮを発行する。

制御信号ＬＯＡＤ＿ＥＮは、初期化期間及び読み出し期間に発行され、単位画素１００が３個×３個配列されている場合には、同期して動作するクロック９サイクル分発行される。このサイクル数は、初期値データ３０４の値が出力ＣＮＴ２２に伝搬するまでの期間である。

次に、図４は、撮像素子３００の動作を示すタイミングチャートである。図４は、１つの単位画素１００における撮像駆動を示しており、この駆動を複数の単位画素１００において並列して行うことにより、光学像をデジタル信号に変換する。

図４において、ＡＰＤ００は、ＣＮＴ００を出力する単位画素１００におけるＡＰＤ１０１及びクエンチ抵抗１０２により生成される波形であり、ＰＬＳ００は、同じ単位画素１００における波形整形回路１０３の出力である。また、ＲＥＳＥＴ＿ＶＡＬＵＥは初期値データ、ＲＥＡＤ＿ＤＡＴＡは制御信号ＬＯＡＤ＿ＥＮがＨの期間有効となる撮像素子３００からの出力データである。

続いて単位画素１００の駆動について説明する。

時刻ｔ２００において、単位画素１００のフリップフロップ４００の値の初期化を開始し、制御信号ＬＯＡＤ＿ＥＮがＨになる。このとき、出力ＣＮＴ００～ＣＮＴ２２の値はＸ（不定）である。また、不図示の遮光手段によってＡＰＤ１０１に光が入射しないように制御される。

時刻ｔ２０１において、初期値データＲＥＳＥＴ＿ＶＡＬＵＥの値が不図示のクロックに同期して出力ＣＮＴ００にロードされる。以降、時刻ｔ２０２までの間、初期値データＲＥＳＥＴ＿ＶＡＬＵＥの値が出力ＣＮＴ００から出力ＣＮＴ２２へと伝搬するまで、制御信号ＬＯＡＤ＿ＥＮはＨになる（リセット制御）。

時刻ｔ２０２において、制御信号ＬＯＡＤ＿ＥＮがＬになり、さらに出力ＣＮＴ２２が０となって初期化が完了する。

時刻ｔ２０３において、不図示の遮光手段による単位画素１００の遮光を終了する。そして、ＡＰＤ１０１に光が入射され、波形整形回路１０３の出力ＰＬＳ００が立ち上がることで、略同一のタイミングで出力ＣＮＴ００は初期値に対して１を加算した値に変化する。

出力ＣＮＴ００の値は、時刻ｔ２０４までの撮像期間の間、ＡＰＤ１０１に光子が１個入射するごとに１ずつ増加する。出力ＣＮＴ０１からＣＮＴ２２においても対応する画素のＡＰＤ１０１の変化によって同様の処理が行われる。

時刻ｔ２０４において、出力ＣＮＴ００～ＣＮＴ２２の値が計数結果Ｃ００～Ｃ２２となって撮像期間が終了し、不図示の遮光手段がＡＰＤ１０１への光の入射を遮断する。略同一のタイミングで制御信号ＬＯＡＤ＿ＥＮがＨとなって、読み出し期間が開始され、出力ＣＮＴ２２の計数結果Ｃ２２が出力データＲＥＡＤ＿ＤＡＴＡとして撮像素子３００から出力される。

時刻ｔ２０５は、時刻ｔ２０４に対して不図示のクロックで１サイクル経過したタイミングであり、初期値データＲＥＳＥＴ＿ＶＡＬＵＥの値が出力ＣＮＴ００に伝搬される。また、出力ＣＮＴ００の値は出力ＣＮＴ０１へ伝搬され、出力ＣＮＴ０１～ＣＮＴ２１の値も同様に出力ＣＮＴ０２～ＣＮＴ２２まで同様に伝搬される。このタイミングでは、出力ＣＮＴ２２に伝搬した計数結果Ｃ２１が出力データＲＥＡＤ＿ＤＡＴＡとして撮像素子３００から出力される。

このように、出力ＣＮＴ２２の計数結果Ｃ２２が初めに出力データとして出力され、次に計数結果Ｃ２１、次に計数結果Ｃ２０という順番で、計数結果が出力データＲＥＡＤ＿ＤＡＴＡとして撮像素子３００から出力される。つまり、シフトレジスタのように順番に画素値が出力されることとなる。

時刻ｔ２０６において、出力ＣＮＴ００の計数結果Ｃ００が出力ＣＮＴ２２に伝搬し、出力データＲＥＡＤ＿ＤＡＴＡとして出力される。

時刻ｔ２０７において、制御信号ＬＯＡＤ＿ＥＮがＬになり、初期値データＲＥＳＥＴ＿ＶＡＬＵＥがＣＮＴ２２に伝搬し、出力ＣＮＴ００～ＣＮＴ２２を出力する単位画素１００の初期化が完了する。時刻ｔ２０８以降は、時刻ｔ２０３から時刻ｔ２０８までの期間と同様に撮像期間と読み出し期間を繰り返す。

なお、本実施形態では制御信号ＬＯＡＤ＿ＥＮがＨの期間、出力データＲＥＡＤ＿ＤＡＴＡが有効となるが、本発明はそれに限定されるものではない。例えば、制御信号ＬＯＡＤ＿ＥＮとは別に出力データＲＥＡＤ＿ＤＡＴＡの有効を示す信号を個別に設けてもよい。このようにすることで、後述の初期化処理中の出力データＲＥＡＤ＿ＤＡＴＡを無効データとして取り扱うことが可能となる。また、波形整形回路１０３の出力に基づいて出力ＣＮＴ００～２２は計数動作を行うが、計数期間を制御する制御信号を個別に設けてもよい。

なお、本発明は撮像素子１００の物理的な構成について限定するものではない。例えば、アナログ信号を扱う回路部と、デジタル信号を扱う回路部を別の基板で形成し、積層構造を取ってもよい。

図５を用いて、積層構造の具体的な構成について説明する。図５（ａ）は、アナログ信号を扱う回路部とデジタル信号を扱う回路部に単位画素１００の機能を分けて示した図である。また、図５（ｂ）は、撮像素子３００の積層構成を説明する図である。

図５（ａ）のアナログ信号処理部７００は、ＡＰＤ１０２と波形整形回路１０３を有する。カウンタ１０４は、デジタル信号化されたパルスを計数するデジタル回路部である。

図５（ｂ）に示すように、上部基板７０２にはアナログ信号処理部７００が２次元状に配列されている。また、下部基板７０３には、同様にカウンタ１０４が２次元状に配列されるとともに、読み出し制御回路３０３及びＴＧ３０６などのデジタル回路が配置されている。

一般的にアナログ信号はデジタル信号に比べてノイズに弱いため、このようにデジタル信号に変換した上で下部基板７０３に伝送することによってノイズに対する堅牢性を保つことが可能となる。

また、カウンタ１０４のように出力ビット数が増えるほど回路規模が増大する部分を下部基板７０３に配置することにより、集積率を上げることが可能となる。このような場合においても、配線や制御線を削減したほうが、故障率が低下することは言うまでもない。

以上説明したように、本実施形態によれば、各画素が１ｂｉｔ型ＡＤ変換器とカウンタとを有する撮像素子において、撮像素子から読み出しを行うための配線及び制御線を簡略化することが可能となり、撮像素子の製造コストを抑えることが可能となる。

＜第２の実施形態＞
第１の実施形態では、各単位画素の記憶素子であるフリップフロップ間をシフトレジスタのように配置し、カウンタ同士を接続することにより、配線及び制御線を簡略化する構成について説明した。しかしながら、全ての単位画素のカウンタ同士を接続する構成にしなければ効果がないわけではない。第２の実施形態では、一部の単位画素間のカウンタ同士を接続する構成とした場合の撮像素子の構造について説明する。

図６は、第２の実施形態における撮像素子６００の構成を示す図である。本実施形態の撮像素子６００では、各行ごとに単位画素１００の制御信号ＬＯＡＤ＿ＥＮ０、ＬＯＡＤ＿ＥＮ１、ＬＯＡＤ＿ＥＮ２が供給される。また、伝送用の読み出しスイッチ６０５が各行ごとに設けられるとともに、ＯＲゲート素子６０１が加えられている。さらに、第１の実施形態の読み出し制御回路３０３の代わりに、垂直選択回路６０３を備える。

垂直選択回路６０３は、蓄積を完了した１行目の単位画素１００のカウンタ１０４の出力を読み出すタイミングにおいて、制御信号ＬＯＡＤ＿ＥＮ０をＨにする。同様に２行目の単位画素１００のカウンタ１０４の出力を読み出すタイミングにおいて、制御信号ＬＯＡＤ＿ＥＮ１をＨにし、３行目においては、制御信号ＬＯＡＤ＿ＥＮ２をＨにする。

制御信号ＬＯＡＤ＿ＥＮ０がＨになることにより、１行目の読み出しスイッチ６０５が導通する。同様に、制御信号ＬＯＡＤ＿ＥＮ１がＨになることにより、２行目の読み出しスイッチ６０５が導通し、制御信号ＬＯＡＤ＿ＥＮ２がＨになることにより、３行目の読み出しスイッチ６０５が導通する。そして、ＯＲゲート素子６０１の出力が撮像素子６００の出力となる。なお、ＯＲゲート素子はオープンドレインによるワイヤードＯＲで構成してもよい。

図７は、第２の実施形態における撮像素子６００の動作を示すタイミングチャートである。

時刻ｔ５００において、単位画素１００のフリップフロップ４００の値の初期化を開始し、制御信号ＬＯＡＤ＿ＥＮ０、ＬＯＡＤ＿ＥＮ１、ＬＯＡＤ＿ＥＮ２がＨとなる。このとき、出力ＣＮＴ００～ＣＮＴ２２の値はＸ（不定）である。また、不図示の遮光手段によってＡＰＤ１０１に光が入射しないように制御される。

時刻ｔ５０１において、初期値データＲＥＳＥＴ＿ＶＡＬＵＥの値が不図示のクロックに同期して出力ＣＮＴ００、ＣＮＴ１０、ＣＮＴ２０にロードされる。以降、時刻ｔ５０２までの間、初期値データＲＥＳＥＴ＿ＶＡＬＵＥの値がＣＮＴ０２、ＣＮＴ１２、ＣＮＴ２２の各々に伝搬するまで、制御信号ＬＯＡＤ＿ＥＮ０、ＬＯＡＤ＿ＥＮ１、ＬＯＡＤ＿ＥＮ２はＨになる。

時刻ｔ５０２において、制御信号ＬＯＡＤ＿ＥＮ０、ＬＯＡＤ＿ＥＮ１、ＬＯＡＤ＿ＥＮ２がＬになり、さらに出力ＣＮＴ０２、ＣＮＴ１２、ＣＮＴ２２が０となって初期化が完了する。

時刻ｔ５０３において、不図示の遮光手段による遮光が終了する。そして、ＡＰＤ１０１に光が入射され、波形整形回路１０３の出力ＰＬＳ００が立ち上がることで、略同一のタイミングで出力ＣＮＴ００は初期値に対して１を加算した値に変化する。

出力ＣＮＴ００の値は、時刻ｔ５０４までの撮像期間の間、ＡＰＤ１０１に光子が１個入射するごとに１ずつ増加する。出力ＣＮＴ０１からＣＮＴ２２においても対応する画素のＡＰＤ１０１の変化によって同様の処理が行われる。

時刻ｔ５０４において、出力ＣＮＴ００～ＣＮＴ２２の値が計数結果Ｃ００～Ｃ２２となって撮像期間が終了し、不図示の遮光手段がＡＰＤ１０１への光の入射を遮断する。略同一のタイミングで制御信号ＬＯＡＤ＿ＥＮ０がＨになり、読み出し期間が開始され、出力ＣＮＴ０２の計数結果Ｃ０２がＯＲゲート素子６０１を介して出力データＲＥＡＤ＿ＤＡＴＡとして出力される。

時刻ｔ５０５は、時刻ｔ５０４に対して不図示のクロックで１サイクル経過したタイミングであり、初期値データＲＥＳＥＴ＿ＶＡＬＵＥの値が出力ＣＮＴ００に伝搬される。また、出力ＣＮＴ００の値はＣＮＴ０１へ伝搬され、出力ＣＮＴ０１の値はＣＮＴ０２に伝搬される。このタイミングでは出力ＣＮＴ０２に伝搬した計数結果Ｃ０１が出力データＲＥＡＤ＿ＤＡＴＡとして出力される。

時刻ｔ５０６において、制御信号ＬＯＡＤ＿ＥＮ０はＬとなり１行目の読み出し制御が完了する。また、初期値データＲＥＳＥＴ＿ＶＡＬＵＥの値が出力ＣＮＴ０２に伝搬され、初期化が完了する。略同一のタイミングでＬＯＡＤ＿ＥＮ１がＨになり、２行目の読み出しが開始され、出力ＣＮＴ１２の計数結果Ｃ１２がＯＲゲート素子６０１を介して出力データＲＥＡＤ＿ＤＡＴＡとして出力される。

時刻ｔ５０７は、時刻ｔ５０６に対して不図示のクロックで１サイクル経過したタイミングであり、初期値データＲＥＳＥＴ＿ＶＡＬＵＥの値が出力ＣＮＴ１０に伝搬される。また、出力ＣＮＴ１０の値はＣＮＴ１１へ伝搬され、出力ＣＮＴ１１の値はＣＮＴ１２に伝搬される。このタイミングでは出力ＣＮＴ１２に伝搬した計数結果Ｃ１１が出力データＲＥＡＤ＿ＤＡＴＡとして出力される。

時刻ｔ５０８において、時刻ｔ５０６と同様に２行目の読み出し及び初期化の制御が完了する。また、時刻ｔ５０６と同様にＬＯＡＤ＿ＥＮ２がＨになって、３行目の読み出しが開始され、出力ＣＮＴ２２の計数結果Ｃ２２がＯＲゲート素子６０１を介して出力データＲＥＡＤ＿ＤＡＴＡとして出力される。

時刻ｔ５０９において、ＬＯＡＤ＿ＥＮ２がＬになり、初期値データＲＥＳＥＴ＿ＶＡＬＵＥがＣＮＴ２２に伝搬して全行の読み出しが完了するとともに、全行の初期化も完了する。

時刻ｔ５１０以降は、時刻ｔ５０３から時刻ｔ５１０までの期間と同様に撮像期間と読み出し期間を繰り返す。

以上のように処理を行うことにより、一部の単位画素間でカウンタ同士を接続するように構成した場合においても、撮像素子から読み出しを行うための配線及び制御線を簡略化することが可能となり、撮像素子の製造コストを抑えることが可能となる。

なお、本実施形態では奇数行と偶数行の行単位で複数の単位画素のカウンタ同士を接続する構成を取ったが、これに限定されるものではなく、例えば奇数列と偶数列のように列方向に複数の単位画素のカウンタ同士を接続する構成を取ってもよい。

また、公知の技術であるマイクロレンズの下に射出瞳を２分割した副画素を配置するような技術においても適用することが可能である。例えば分割された左側の画素の計数結果を右側の画素の計数結果に伝搬するように構成してもよい。このように処理を行うことにより、読み出しスイッチを制御する制御線を削減することが可能となる。

また、ＣＣＤセンサのフィールド読み出しのように画素を一定間隔で間引いて読むようなモードを備える場合において、間引き読みの単位で複数の単位画素のカウンタ同士を接続するように構成してもよい。つまり、本発明は複数の単位画素のカウンタ同士を接続する構成を取る単位について何ら限定をあたえるものではない。

また、第１の実施形態では３行目、２行目、１行目の順番で画素値を出力したのに対して、本実施形態では１行目、２行目、３行目の順番で画素値を出力した。本発明はこのような出力順序に限定されるものではなく、接続関係及び制御信号ＬＯＡＤ＿ＥＮの出力順番を異ならせることで任意の順番で出力を行うことが可能となる。また、制御信号ＬＯＡＤ＿ＥＮを複数持ち、制御手順で出力順序を決定してもよい。

＜第３の実施形態＞
第１及び第２の実施形態では、初期値データＲＥＳＥＴ＿ＶＡＬＵＥを一律な固定値の０とし、計数を開始する前にロードする方法について説明した。しかしながら、初期値は固定値とする必要はない。例えばあらかじめ各画素単位に初期値を個別に設定することにより、画素値のＯＢクランプ補正や画素ごとのリミッタ処理に活用することが可能となる。

ＯＢクランプ補正やリミッタ処理を撮像素子の中で行う場合には、補正値を保持するためのフリップフロップを個別に持つ必要があるが、本実施形態のようにカウンタの初期値に補正値を設定することにより、補正値保持用のフリップフロップが不要となる。第３の実施形態では、各画素別に単位画素１００のフリップフロップ４００に初期値を設定する方法について説明する。

図８は、第３の実施形態における撮像素子９００の構成を示す図である。撮像素子９００では、第１の実施形態で説明した撮像素子３００に対して、初期化信号生成部９０１が加えられている。

初期化信号生成部９０１は、内部に初期値のパターンを生成するパターン生成回路やＳＲＡＭに代表される記憶素子を有し、各画素単位の初期値を出力する回路である。初期化信号生成部９０１は、読み出し制御回路３０３から出力される制御信号ＬＯＡＤ＿ＥＮに応じて、単位画素１００の初期値を切り替えながら出力する。

具体的な動作について図９を用いて説明する。図９は撮像素子９００の動作を示すタイミングチャートである。

時刻ｔ８００において、単位画素１００のフリップフロップ４００の値の初期化を開始し、制御信号ＬＯＡＤ＿ＥＮがＨになる。このとき、出力ＣＮＴ００～ＣＮＴ２２の値はＸ（不定）である。また、不図示の遮光手段によってＡＰＤ１０１に光が入射しないように制御される。また、初期化信号生成部９０１は、出力ＣＮＴ２２用の補正値２０２を初期値データＲＥＳＥＴ＿ＶＡＬＵＥとして出力する。

時刻ｔ８０１において、初期値データＲＥＳＥＴ＿ＶＡＬＵＥの値が不図示のクロックに同期して出力ＣＮＴ００にロードされると同時に、初期化信号生成部９０１は出力ＣＮＴ２１を補正するための補正値２０１を初期値データＲＥＳＥＴ＿ＶＡＬＵＥとして出力する。

時刻ｔ８０２において、出力ＣＮＴ００の値が不図示のクロックに同期してＣＮＴ０１にロードされると同時に、初期値データＲＥＳＥＴ＿ＶＡＬＵＥの値が出力ＣＮＴ００にロードされる。また、初期化信号生成部９０１はＣＮＴ２０を補正するための補正値２００を初期値データＲＥＳＥＴ＿ＶＡＬＵＥとして出力する。

以降、時刻ｔ８０３までの期間、初期化信号生成部９０１は、順次各単位画素１００のカウンタ１０４の初期値を生成し、シフトレジスタ構成によって各カウンタ１０４のフリップフロップ４００にロードする。

時刻ｔ８０３において、制御信号ＬＯＡＤ＿ＥＮがＬになり、さらに出力ＣＮＴ２２に補正値２０２がロードされると初期化が完了する。このとき、出力ＣＮＴ００～ＣＮＴ２２には補正値０００～２０２がロードされている。

時刻ｔ８０４において、不図示の遮光手段による遮光を終了する。そして、ＡＰＤ１０１に光が入射され、波形整形回路１０３の出力ＰＬＳ００が立ち上がることで、略同一のタイミングで出力ＣＮＴ００は初期値に対して１を加算した値に変化する。
出力ＣＮＴ００の値は、時刻ｔ８０５までの撮像期間の間、ＡＰＤ１０１に光子が１個入射するごとに１ずつ増加する。出力ＣＮＴ０１からＣＮＴ２２においても対応する画素のＡＰＤ１０１の変化によって同様の処理が行われる。

時刻ｔ８０５において、出力ＣＮＴ００～ＣＮＴ２２の値が計数結果Ｃ００～Ｃ２２となって撮像期間が終了し、不図示の遮光手段がＡＰＤ１０１への光の入射を遮断する。略同一のタイミングで制御信号ＬＯＡＤ＿ＥＮがＨとなって、読み出し期間が開始され、出力ＣＮＴ２２の計数結果Ｃ２２が出力データＲＥＡＤ＿ＤＡＴＡとして撮像素子９００から出力される。

このとき、計数結果Ｃ００からＣ２２は、初期化信号生成部９０１により生成された初期値に対して波形生成部１０３の出力ＰＬＳを計数した結果を加算した値である。つまり、初期値にＯＢクランプを行うためのオフセット値の反転信号を設定することで、撮像素子９００の出力に対するＯＢクランプ補正を行う回路を設ける必要がなくなる。

時刻ｔ８０６は、時刻ｔ８０５に対して不図示のクロックで１サイクル経過したタイミングであり、初期値データＲＥＳＥＴ＿ＶＡＬＵＥの値が出力ＣＮＴ００に伝搬される。この初期値データＲＥＳＥＴ＿ＶＡＬＵＥの値は、時刻ｔ８０１の説明と同様に初期化信号生成部９０１の出力に基づいて生成される。

また、出力ＣＮＴ００の値はＣＮＴ０１へ伝搬され、出力ＣＮＴ０１～ＣＮＴ２１の値も同様に出力ＣＮＴ０２～ＣＮＴ２２まで同様に伝搬される。このタイミングでは、出力ＣＮＴ２２に伝搬した計数結果Ｃ２１が出力データＲＥＡＤ＿ＤＡＴＡとして撮像素子９００から出力される。

以降、時刻ｔ８０７、ｔ８０８、ｔ８０９では、時刻ｔ２０６、ｔ２０７、ｔ２０８と同様の処理が行われる。

以上説明したように、カウンタが有するフリップフロップの初期値を任意に設定することにより、補正値を保持するためのフリップフロップを個別に持つ必要がなくなり、回路規模を削減することが可能となる。

なお、本実施形態ではＯＢクランプ補正について説明したが、他の用途に用いてもよい。例えば水平像高別にリミッタ値を変更したい場合に、各画素の出力にリミッタを設けるためには、リミッタの閾値設定用フリップフロップ、比較用のコンパレータ及び出力制御用セレクタが必要となる。

一方、初期値に閾値の符号反転信号を予め設定することにより、計数結果が０以上となった際に０を出力するように構成すればよい。一般的に可変リミッタに比べ、０と比較するリミッタは回路規模を小さく構成することが可能である。このような場合は、出力結果に対してフリップフロップに設定した像高別の初期値を加算することにより本来の計数結果を復元することが可能となる。

（その他の実施形態）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

１００：単位画素、１０１：アバランシェフォトダイオード（ＡＰＤ）、１０２：クエンチ抵抗、１０３：波形整形回路、１０４：カウンタ、３００：撮像素子

Claims (9)

1. 光を受光する受光部と、該受光部に入射した光子の数を計数する計数手段と、をそれぞれ有する複数の画素と、
   前記画素の信号の初期値を生成する初期化信号生成手段と、
   を備え、
   前記複数の画素の少なくとも一部の画素について、該少なくとも一部の画素のそれぞれが有する前記計数手段同士が接続され、接続された複数の計数手段のうちの最初の計数手段に前記初期化信号生成手段が接続されていることを特徴とする撮像素子。
2. 前記計数手段は、前記受光部が光子の入射に伴って発生する電荷に基づいてパルスを発生する発生手段と、該発生手段が発生したパルスを計数するカウンタとを有することを特徴とする請求項１に記載の撮像素子。
3. 前記計数手段は、前記画素からの信号の読み出し制御、もしくは前記画素のリセット制御において、シフトレジスタ動作を行うことを特徴とする請求項１または２に記載の撮像素子。
4. 前記初期化信号生成手段は、一律の固定値を出力することを特徴とする請求項１乃至３のいずれか１項に記載の撮像素子。
5. 前記初期化信号生成手段は、画素ごとに個別の値を出力することを特徴とする請求項１乃至３のいずれか１項に記載の撮像素子。
6. 前記撮像素子の偶数行の画素に対応する計数手段同士が接続され、奇数行の画素に対応する計数手段同士が接続されることを特徴とする請求項１乃至５のいずれか１項に記載の撮像素子。
7. 前記撮像素子の偶数列の画素に対応する計数手段同士が接続され、奇数列の画素に対応する計数手段同士が接続されることを特徴とする請求項１乃至５のいずれか１項に記載の撮像素子。
8. 前記受光部は、１つのマイクロレンズの下に射出瞳を分割する少なくとも２つの副画素を有することを特徴とする請求項１乃至５のいずれか１項に記載の撮像素子。
9. 前記複数の画素のうちの間引いて読み出される画素に対応したそれぞれの計数手段同士が接続されることを特徴とする請求項１乃至５のいずれか１項に記載の撮像素子。

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