JP5725166B2 - 電力変換装置の制御装置 - Google Patents

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Description

本発明は、たとえば電力変換装置を構成する半導体素子を駆動するとともに、保護動作識別機能を有する電力変換装置の制御装置に関する。
この種の電力変換装置の制御装置としては、たとえば、インバータを駆動するパワートランジスタ・モジュール内で検出する過熱故障、過電流故障、短絡故障及び不足電圧故障に応じて故障検出信号のパルス幅を異なる設定時間とすることにより、故障要因を個別に識別するようにしたパワートランジスタ・モジュールの故障識別方式が知られている（たとえば、特許文献１参照）。
また、他の電力変換装置の制御装置としては、４つの保護回路が出力する信号をデコーダでデコードしてその結果を３つの出力端子から出力する際に、デコーダで保護回路の出力信号の複数の組合せに対し、一つの以上検出信号の値の組合せを対応させるようにデコードを行うようにしたパワーモジュールが知られている（例えば、特許文献２参照）。
さらに、他の電力変換装置の制御装置としては、所要数の半導体スイッチング素子と、駆動回路と、スイッチング素子又は駆動回路等の致命的異常及び前兆的異常を検出する各種の検出回路及びウォーニング回路と、これらの回路による異常検出時にスイッチング素子の保護動作を行う異常検出ロジック回路と、異常検出信号に基づく信号を外部に出力するための制御回路と、伝送回路とを備えたインテリジェントパワーモジュールが提案されている（たとえば、特許文献３参照）。
この特許文献３に記載された従来例にあっては、伝送回路に、致命的異常の検出時にアラーム信号を出力する出力端子と、致命的異常及び前兆的異常を含む異常要因を示す異常要因識別信号を出力する出力端子と設け、好ましくはこれらを単一の出力端子として供用するようにしている。
特開平０８−７０５８０号公報 特開平１０−２６７９７７号公報 特開２００２−２７６６５号公報
ところで、上記特許文献１に記載された従来例にあっては、パワートランジスタ・モジュールの過熱故障、過電流故障、短絡故障及び不足電圧故障を個別に検出し、異なるパルス幅のパルス信号をオアゲートに供給し、このオアゲートから一括した故障検出信号を出力するようにしている。このため、過熱故障、過電流故障、短絡故障及び不足電圧故障を個別に検出して、異なるパルス幅のパルス信号を出力しても、各パルス信号をオアゲートに通して一括した故障検出信号とするので、複数の故障が同時に又は１つの故障が発生している状態で他の故障が発生したときには、故障検出信号のパルス幅が長くなってしまい、正常な故障検出を行うことができないという未解決の課題がある。
また、上記特許文献２に記載された従来例にあっては、４つの保護回路が出力する信号をデコーダでデコードしてその結果を３つの出力端子から出力する際に、デコーダで保護回路の出力信号の複数の組合せに対し、一つの以上検出信号の値の組合せを対応させるようにしており、保護回路の数より少ない出力端子で保護動作状態を通知するようにしている。このため、上述した特許文献１による未解決の課題は解決することができるが、出力端子を複数形成する必要があり、製造コストが嵩むという未解決の課題がある。
さらに、上記特許文献３に記載された従来例にあっては、スイッチング素子または駆動回路等の致命的異常及び前兆的異常を検出する各種の検出回路及びウォーニング回路から出力されるアラーム信号またはウォーニング信号が制御回路に入力されるとこれらをラッチし、この信号ラッチが解除されるまで、次に動作する保護回路動作を受け付けないようにしており、誤検出を防止することができる。しかしながら、この特許文献３にあっては、例えば３相インバータを６つの同一のドライバＩＣで構成する場合に、各ドライバＩＣからの信号を纏めて処理する伝送回路を必要とし、製造コストが嵩むという未解決の課題がある。
そこで、本発明は、上記従来例の未解決の課題に着目してなされたものであり、簡易な構成で複数の保護回路の保護動作状態を誤検出することなく、正確に判別することができる電力変換装置の制御装置を提供することを目的としている。
上記目的を達成するために、本発明の一の形態に係る電力変換装置の制御装置は、制御回路から入力される駆動信号に基づいて電力変換装置を構成する複数の半導体素子のうち１つを駆動する半導体素子駆動回路と、前記半導体素子の保護動作を行うために必要な情報を検出する複数の保護回路と、前記複数の保護回路毎に異なる期間が設定される識別期間と該識別期間に対して状態変化する一定期間とを組合せた期間を一周期とするパルス信号が該当する保護回路が保護動作を必要とする状態を継続する間継続して設定され、前記複数の保護回路のうち最初に保護動作が必要であることを検出した保護回路を先着優先保護回路として当該保護回路に対応する前記パルス信号をアラーム信号として前記制御回路に接続されるアラーム信号端子に出力するアラーム信号形成回路とを有するドライバ回路を複数備え、前記アラーム信号形成回路は、前記先着優先保護回路が保護動作を必要と判断している期間は他の保護回路によりアラーム信号が生成されないようにし、前記アラーム信号のリセット条件を、少なくとも前記先着優先保護回路で保護動作を必要としないことを検出した保護動作停止条件が成立する条件とし、当該リセット条件の判定を前記パルス信号の一定期間の間で行うことを特徴としている。
また、本発明の他の形態に係る電力変換装置の制御装置は、前記アラーム信号形成回路が、前記アラーム信号のリセット条件を、前記保護回路の全てが保護動作を必要としないことを検出した全保護動作停止条件が成立する条件とし、当該リセット条件の判定を前記一定期間の間で行うことを特徴としている。
また、本発明の他の形態に係る電力変換装置の制御装置は、前記アラーム信号形成回路が、前記アラーム信号のリセット条件を、前記先着優先保護回路の保護動作を必要としないことを検出した保護動作停止条件と前記駆動信号の駆動停止条件とが成立する条件とし、当該リセット条件の判定を前記一定期間の間で行うことを特徴としている。
さらに、本発明の他の形態に係る電力変換装置の制御装置は、前記アラーム信号形成回路が、前記アラーム信号のリセット条件を、前記保護回路の全てが保護動作を必要としないことを検出した全保護動作停止条件と前記入力駆動信号の駆動停止条件とが成立する条件とし、当該リセット条件の判定を前記一定期間の間で行うことを特徴としている。
また、本発明の他の形態に係る電力変換装置の制御装置は、前記アラーム信号形成回路が、前記先着優先保護回路で保護動作を必要とすることを検出してから前記リセット条件が成立するまでの間保護動作フラグをセットし、該保護動作フラグがセットされている間前記ドライバ回路の前記半導体素子への出力信号を停止すると共に、前記アラーム信号を出力するように構成されていることを特徴としている。
また、本発明の他の形態に係る電力変換装置の制御装置は、前記複数のドライバ回路が各々同一のＩＣチップで構成され、該ＩＣチップには前記アラーム端子が１つだけ形成され、該ＩＣチップ内にアラーム端子の電圧情報を検出し、その電圧情報で、先着優先保護回路に対応する前記パルス信号を出力アラーム信号としてアラーム信号端子に出力するか否かを決める機能を設けることを特徴としている。
また、本発明の他の形態に係る電力変換装置の制御装置は、前記ドライバ回路の複数が同一ＩＣチップ内に構成され、前記各ドライバ回路の前記アラーム信号端子が配線で互いに接続されて当該ＩＣチップに形成された１つのアラーム端子に接続されていることを特徴としている。
また、本発明の他の形態に係る電力変換装置の制御装置は、前記ドライバ回路の全てが同一ＩＣチップ内に構成され、前記各ドライバ回路の前記アラーム信号端子が配線で互いに接続されて当該ＩＣチップに形成された１つのアラーム端子に接続されていることを特徴としている。
また、本発明の他の形態に係る電力変換装置の制御装置は、前記各ドライバ回路が、絶縁信号伝達部を介して前記電力変換装置を制御する制御回路に接続され、該制御回路から入力駆動信号が絶縁信号伝達部を介して入力されると共に、アラーム信号が絶縁信号伝達部を介して前記制御回路に入力されることを特徴としている。
また、本発明の他の形態に係る電力変換装置の制御装置は、前記制御回路が、前記絶縁信号伝達部を介してアラーム信号が入力されたときに、当該アラーム信号のパルス数を計数し、その計数値が設定値に達したときに、前記ドライバ回路への駆動信号の出力を停止することを特徴としている。
また、本発明の他の形態に係る電力変換装置の制御装置は、前記制御回路が、前記アラーム信号の識別期間毎にパルス計数設定値が設定され、前記絶縁信号伝達部を介してアラーム信号が入力されたときに、当該アラーム信号の識別期間を測定すると共に、前記アラーム信号のパルス数を計数し、計数したパルス数が該当する識別期間のパルス計数設定値に達したときに、前記ドライバ回路への駆動信号の出力を停止することを特徴としている。
また、本発明の一の形態に係る電力変換装置の制御装置は、制御回路から入力される駆動信号に基づいて電力変換装置を構成する複数の半導体素子のうち１つを駆動する半導体素子駆動回路と、前記半導体素子の保護動作を行うために必要な情報を検出する複数の保護回路と、前記複数の保護回路のうち最初に保護動作が必要であることを検出した保護回路を先着優先保護回路として当該保護回路に対応する識別期間が設定されたアラーム信号を前記制御回路に接続されるアラーム信号端子に出力するアラーム信号形成回路とを有するドライバ回路を複数備え、前記アラーム信号形成回路は、前記複数の保護回路の保護動作信号、識別期間終了信号およびリセット期間判定信号が入力されて、最初に保護動作が必要であることを検出した保護回路を先着優先保護回路として当該保護回路に対応する他の保護回路とは異なる期間が設定される識別期間と該識別期間に対して状態変化する一定期間とを組合せた期間を一周期とするパルス信号と、当該パルス信号と同期したアラーム信号を出力するロジック回路と、該ロジック回路から出力されるパルス信号に基づいて保護回路毎に異なる識別期間の識別期間終了信号および一定期間のリセット期間判定信号を前記ロジック回路に出力する発振回路とを備え、前記ロジック回路は、前記アラーム信号のリセット条件を、少なくとも前記先着優先保護回路で保護動作を必要としないことを検出した保護動作停止条件が成立する条件とし、当該リセット条件の判定を前記パルス信号の一定期間の間で行うことを特徴としている。
また、本発明の一の形態に係る電力変換装置の制御装置は、制御回路から入力される駆動信号に基づいて電力変換装置を構成する複数の半導体素子のうち１つを駆動する半導体素子駆動回路と、前記半導体素子の保護動作を行うために必要な情報を検出する複数の保護回路と、前記複数の保護回路毎に、前記制御回路のサンプリング周期より長い第１の一定期間と該第１の一定期間に対して状態変化し、当該第１の一定期間より短く前記制御回路のサンプリング周期より長い第２の一定期間とを組合せた期間を一周期とする基準パルス信号の前記第１及び第２の一定期間の和より長い第３の一定期間中に発生する基準パルス信号数が異なるようにパルス信号が設定され、前記複数の保護回路のうち最初に保護動作が必要であることを検出した保護回路を先着優先保護回路として当該保護回路に対応する前記パルス信号をアラーム信号として前記制御回路に接続されるアラーム信号端子に出力するアラーム信号形成回路とを有するドライバ回路を複数備えたことを特徴としている。
また、本発明の他の形態に係る電力変換装置の制御装置は、前記第１の期間が１ｍｓより大きい値に設定されていることを特徴としている。
また、本発明の他の形態に係る電力変換装置の制御装置は、前記第２の期間が、前記第１の期間の十分の１より小さい値に設定されていることを特徴としている。
また、本発明の他の形態に係る電力変換装置の制御装置は、前記制御回路が、前記アラーム信号を読取るタイミング周期が前記第２の期間より小さい値に設定されていることを特徴としている。
また、本発明の他の形態に係る電力変換装置の制御装置は、前記制御回路が、前記アラーム信号を読み取るタイミング周期が前記第２の期間の半分以下の値に設定されていることを特徴としている。
また、本発明の他の形態に係る電力変換装置の制御装置は、前記半導体素子が、単方向型ＭＯＳゲートデバイスで構成され、該単方向型ＭＯＳゲートデバイスと並列にフリーホイールダイオードが接続されていることを特徴としている。
また、本発明の他の形態に係る電力変換装置の制御装置は、前記半導体素子が、双方向型ＭＯＳゲートデバイスで構成されていることを特徴としている。
本発明によれば、電力変換装置を構成する半導体素子を個別に駆動する電力変換装置の制御装置に、半導体素子の保護動作を行うために必要な情報を検出する複数の保護回路を設けた場合に、最初に保護動作が必要であることを検出した保護回路を先着優先保護回路としてその保護回路に対応する識別期間と一定期間とを組み合わせた周期のパルス信号をアラーム信号として出力する。このアラーム信号のリセット条件として、少なくとも先着優先保護回路で保護動作を必要としないことを検出した保護動作停止条件が成立する条件とすると共に、リセット条件の判定をパルス信号の一定期間の間に行うようにしている。このため、アラーム信号が後に保護動作が必要であることを検出した保護回路に影響されることを確実に防止することができると共に、アラーム信号を構成するパルス信号の識別期間の途中でアラーム信号が終了することを確実に防止して、正確なアラーム信号を形成することができるという効果が得られる。
本発明に係る電力変換装置の制御装置の第１の実施形態を示すブロック図である。 図１のドライバＩＣの内部構成を示すブロック図である。 図２のロジック回路の具体的構成を示すブロック図である。 図２の発振回路の具体的構成を示すブロック図である。 識別期間終了信号を示す信号波形図である。 図２のラッチ回路の具体的構成を示すブロック図である。 図２の保護動作状態判別回路の具体的構成を示すブロック図である。 第１の実施形態の動作の説明に供する信号波形図である。 ラッチ回路の信号波形図である。 本発明の第２の実施形態を示すロジック回路の具体的構成を示すブロック図である。 第２の実施形態を示す発振回路の具体的構成を示すブロック図である。 第２の実施形態のアラーム信号を示す信号波形図である。 制御回路でのアラーム信号の読取周期を示す波形図である。 異なる周期のアラーム信号を示す波形図である。 製造バラツキの説明に供する説明図である。
以下、本発明の実施の形態を図面に基づいて説明する。
図１は本発明を電力変換装置に適用した場合の一実施形態を示すブロック図である。この図１において、電力変換装置１は、直流電力を交流電力に変換するインバータ２と、このインバータ２を構成する下アームＬＡの半導体素子を個別に駆動する各相ドライバＩＣ３ＵＬ〜３ＷＬと、インバータ２を構成する上アームＵＡの半導体素子を個別に駆動する各相ドライバＩＣ３ＵＵ〜３ＷＵと、これら各相ドライバＩＣ３ＵＬ〜３ＷＬ、３ＵＵ〜３ＷＵに対して駆動信号を供給する制御回路４とを備えている。
インバータ２は、６個の半導体素子としてのＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）１１〜１６を有する。これらＩＧＢＴ１１〜１６は、直流電源に接続されて直流電力が供給される正極側ラインＬｐ及び負極側ラインＬｎ間に、ＩＧＢＴ１１及び１２の直列回路、ＩＧＢＴ１３及び１４の直列回路並びにＩＧＢＴ１５及び１６の直列回路が夫々並列に接続されている。ここで、各ＩＧＢＴ１１〜１６には、フライホイールダイオード２１〜２６が逆並列に接続されている。
また、ＩＧＢＴ１１、１３及び１５がそれぞれＵ相、Ｖ相及びＷ相とされて上アームＵＡが構成され、ＩＧＢＴ１２、１４及び１６がそれぞれＸ相、Ｙ相及びＷ相とされて下アームＬＡが構成されている。さらに、ＩＧＢＴ１１及び１２の接続点、ＩＧＢＴ１３及び１４の接続点並びにＩＧＢＴ１５及び１６の接続点から３相交流電力が出力され、この三相交流電力が電動モータ等の交流負荷５に供給されている。
そして、インバータ２を構成する各ＩＧＢＴ１１〜１６には、ＩＧＢＴ１２で代表的に示すように、ＩＧＢＴ１１〜１６のコレクタ及びエミッタ間を流れる電流を検出する電流センス用ＩＢＧＴ１７と、ＩＧＢＴ１１〜１６と同一チップ内に埋め込まれた温度検出用ダイオード１８とが設けられている。ここで、電流センス用ＩＧＢＴ１７はそのコレクタ及びゲートがＩＧＢＴ１２のコレクタ及びゲートにそれぞれ接続されている。
ドライバＩＣ３ＵＬ〜３ＷＬのそれぞれは、同一構成を有し、インバータ２の下アームＬＡを構成するＩＧＢＴ１２を駆動するドライバＩＣ３ＵＬで代表的に示す構成を有する。このドライバＩＣ３ＵＬは、外部の制御回路４からフォトカプラ６を介してゲート駆動用信号としてのパルス幅変調信号が入力される入力端子３１と、外部の制御回路４にフォトカプラ７を介してアラーム信号を出力するアラーム信号端子３２と、インバータ２のＩＧＢＴ１２のゲートにゲート駆動信号を出力する出力端子３３とを備えている。また、ドライバＩＣ３ＵＬは、ドライバ電源電圧が入力される電圧入力端子３４と、インバータ２の電流センス用ＩＧＢＴ１７のコレクタに接続された電流入力端子３５と、インバータ２の温度検出用ダイオード１８のアノードに接続された過熱検出端子３６と、温度検出用ダイオード１８のカソードに接続されたパワーグランド端子３７とを備えている。
入力端子３１に入力されるパルス幅変調信号は、入力回路４０で波形整形等の信号処理が行われてアラーム信号形成回路４１に一旦入力される。このアラーム信号形成回路４１に入力されるパルス幅変調信号に基づくゲート駆動信号がアラーム信号形成回路４１から出力される。このゲート駆動信号が増幅器４２で増幅されてゲート駆動信号としてゲート駆動信号出力端子３３に出力される。
アラーム信号端子３２には、アラーム信号形成回路４１が接続され、このアラーム信号形成回路４１からアラーム信号ＡＬがアラーム信号端子３２に出力される。
一方、電圧入力端子３４には、各ドライバＩＣ３ＵＬ〜３ＷＬに供給するドライバＩＣ用電源が所定電圧以下に低下する低電圧状態を検出する低電圧保護回路５１が接続されている。この低電圧保護回路５１では、ドライバＩＣ用電源の電源電圧が低電圧閾値以下に低下したときにハイレベルとなる保護動作信号Ｈ１を出力する。
また、電流入力端子３５には、電流センス用ＩＧＢＴ１７を流れる電流が入力されて過電流状態を検出する過電流保護回路５２が接続されている。この過電流保護回路５２では、電流センス用ＩＧＢＴ１７を流れる電流が過電流閾値以上である過電流状態を検出したときにハイレベルとなる保護動作信号Ｈ２を出力する。
さらに、過熱検出端子３６には、温度検出用ダイオード１８の端子間電圧が入力されてチップ内温度を検出する過熱保護回路５３が接続されている。この過熱保護回路５３では、温度検出用ダイオード１８の端子間電圧に基づいてチップ温度を検出し、検出したチップ温度が所定過熱閾値以上となったときにハイレベルとなる保護動作信号Ｈ３を出力する。
アラーム信号形成回路４１は、図２に示すように、ロジック回路６１、発振回路６２、ラッチ回路６３、アラーム信号形成部６４及び保護動作状態判別回路６５を備えている。
ロジック回路６１は、低電圧保護回路５１から出力される保護動作信号Ｈ１、過電流保護回路５２から出力される保護動作信号Ｈ２及び過熱保護回路５３から出力される保護動作信号Ｈ３が個別に入力される保護動作信号入力端子４００〜４０２を備えている。また、ロジック回路６１は、後述する発振回路６２から入力される識別期間終了信号ＤＴＳが入力される入力端子４０３と、同様に発振回路６２から入力されるリセット判定期間信号ＲＤＳが入力される入力端子４０６と、入力回路４０から駆動信号ＤＳが入力される駆動信号入力端子４０４、アラーム信号ＡＬが入力されるアラーム信号入力端子４０５とを備えている。
さらに、ロジック回路６１は、発振回路６２に保護動作信号Ｈ１〜Ｈ３に対応して保護動作開始信号ＨＡ１〜ＨＡ３を出力する出力端子４０８〜４１０と、アラーム信号となるアラーム元信号ＡＬＢをラッチ回路６３に出力する出力端子４１１と、入力される駆動信号に基づくゲート駆動信号を出力する出力端子４１２とを備えている。
このロジック回路６１の具体的構成は、図３に示すように構成されている。すなわち、ロジック回路６１は、低電圧保護回路５１から入力される保護動作信号Ｈ１に基づいて識別期間と一定期間とを組合せたパルス信号を形成するパルス信号形成回路ＰＳＣ１を備えている。
このパルス信号形成回路ＰＳＣ１は、保護動作信号Ｈ１が入力される入力端子４００に一方の入力端が接続され、他方の入力端に後述するＮＯＲ４４１の出力側が接続されたＮＡＮＤゲート４１３を有する。また、パルス信号形成回路ＰＳＣ１は、保護動作信号Ｈ１、入力回路４０から入力される駆動信号ＤＳ及び発振回路６２から入力される識別期間終了信号ＤＴＳがＮＯＴ回路４４２で反転された信号が入力されたＮＯＲゲート４１４を有する。
そして、ＮＡＮＤゲート４１３の出力がＲＳ型フリップフロップ回路４１６の反転セット端子ＳＢに入力され、ＮＯＲゲート４１４の出力がＮＯＴ回路４１５を介してＲＳ型フリップフロップ回路４１６の反転リセット端子ＲＢに入力されている。
このＲＳ型フリップフロップ回路４１６の出力端子Ｑから出力される保護動作フラグとしての保護動作状態信号ｔＦＬＧがＮＡＮＤゲート４１７の入力側に供給されている。このＮＡＮＤゲート４１７の他方の入力側には後述する発振回路６２から出力されるリセット判定期間信号ＲＤＳが供給されている。
このＮＡＮＤゲート４１７の出力がＲＳ型フリップフロップ回路４１８の反転セット端子ＳＢに入力される。このＲＳ型フリップフロップ回路４１８の反転リセット端子ＲＢには、発振回路６２から出力されるリセット判定期間信号ＲＤＳが入力されている。
このＲＳ型フリップフロップ回路４１８の出力端子Ｑからアラーム元信号となるパルス信号ＰＳ１が出力端子４０８に出力され、この出力端子４０８を介して発振回路６２に供給される。
また、ロジック回路６１は、過電流保護回路５２から出力される保護動作信号Ｈ２が入力されたパルス信号形成回路ＰＳＣ２を備えている。このパルス信号形成回路ＰＳＣ２は、上述したパルス信号形成回路ＰＳＣ１と同様の構成を有する。したがって、パルス信号形成回路ＰＳＣ２では、パルス信号形成回路ＰＳＣ１との対応部分には同一符号に１０を加えた符号を付し、その詳細説明はこれを省略する。なお、ＲＳ型フリップフロップ回路４２８の出力端子Ｑからパルス信号ＰＳ２が出力される。
さらに、ロジック回路６１は、過熱保護回路５３から出力される保護動作信号Ｈ３が入力されたパルス信号形成回路ＰＳＣ３を備えている。このパルス信号形成回路ＰＳＣ３も、上述したパルス信号形成回路ＰＳＣ１と同様の構成を有する。したがって、パルス信号形成回路ＰＳＣ３では、パルス信号形成回路ＰＳＣ１との対応部分には同一符号に２０を加えた符号を付し、その詳細説明はこれを省略する。なお、ＲＳ型フリップフロップ回路４３８の出力端子Ｑからパルス信号ＰＳ３が出力される。
また、ロジック回路６１は、各パルス信号形成回路ＰＳＣ１〜ＰＳＣ３のＲＳ型フリップフロップ回路４１６、４２６及び４３６の出力端子Ｑから出力される保護動作状態信号ｔＦＬＧが入力されたＮＯＲゲート４４１を有する。このＮＯＲゲート４４１の出力信号が各パルス信号形成回路ＰＳＣ１〜ＰＳＣ３のＮＡＮＤゲート４１３、４２３、４３３の他方の入力側に入力されている。
また、ロジック回路６１は、各パルス信号形成回路ＰＳＣ１〜ＰＳＣ３のＲＳ型フリップフロップ回路４１８、４２８及び４３８の出力端子Ｑから出力されるパルス信号ＰＳ１、ＰＳ２及びＰＳ３が入力されるＯＲゲート４４４を有する。このＯＲゲート４４４から出力されるアラーム元信号ＡＬＢが出力端子４１１を介してラッチ回路６３に出力される。
さらに、ロジック回路６１は、入力端子４０４に入力される入力回路４０からの駆動信号ＤＳ、入力端子４０５に入力されるアラーム信号ＡＬ及びＮＯＲゲート４４１の出力信号が入力されるＡＮＤゲート４４３を有する。このＡＮＤゲート４４３の出力信号がゲート駆動信号ＧＤＳとして出力端子４１２を介して増幅器４２に入力される。
ここで、入力回路４０、ロジック回路６１のＡＮＤゲート４４３及び増幅器４２で駆動回路が構成されている。
また、発振回路６２は、図４に示すように、ロジック回路６１の出力端子４０８、４０９及び４１０から出力されるパルス信号ＰＳ１、ＰＳ２及びＰＳ３が個別に入力されて、パルス信号ＰＳ１、ＰＳ２及びＰＳ３毎に異なる識別期間Ｔａを有する出力信号を形成する識別期間信号形成回路５００、５２０及び５４０を備えている。
また、発振回路６２は、識別期間信号形成回路５００、５２０及び５４０の出力信号がＯＲゲート５６０を介して供給され、一定期間Ｔｂを形成する一定期間信号形成回路５６１を有する。
識別期間信号形成回路５００は、図４に示すように、正極側電源端子５０１及び負極側電源端子５０２間にカレントミラー回路５０３が接続されている。このカレントミラー回路５０３は、ソースが正極側電源端子５０１に接続されゲートが互いに接続された２つのＰＭＯＳ−ＦＥＴ５０４及び５０５を有する。また、カレントミラー回路５０３は、ＰＭＯＳ−ＦＥＴ５０４と負極側電源端子５０２との間に介挿された定電流原５０６と、ＰＭＯＳ−ＦＥＴ５０５及び負極側電源端子５０２との間に直列に介挿されたＰＭＯＳ−ＦＥＴ５０７及びＮＭＯＳ−ＦＥＴ５０８とを備えている。ここで、ＰＭＯＳ−ＦＥＴ５０４及び５０５のゲートはＰＭＯＳ−ＦＥＴ５０４のドレインに接続されている。
そして、ＰＭＯＳ−ＦＥＴ５０７及びＮＭＯＳ−ＦＥＴ５０８のゲートが、ＮＯＴ回路５０９を介してロジック回路６１から出力されるパルス信号ＰＳ１〜ＰＳ３が供給される入力端子４０８に接続されている。
また、ＮＭＯＳ−ＦＥＴ５０８のソース及びドレイン間に充放電用コンデンサ５１０が並列に接続されている。この充放電用コンデンサ５１０とＰＭＯＳ−ＦＥＴ５０７及びＮＭＯＳ−ＦＥＴ５０８の接続点との間が比較器５１２の非反転入力側に接続されている。この比較器５１２の反転入力側にはＩＣ電源電圧よりは大分低い電圧Ｖｒｅｆ１に設定された参照電圧源５１１が接続されている。
このため、比較器５１２から非反転入力側の電圧が参照電圧源５１１の参照電圧Ｖｒｅｆ１を上回るときにハイレベルとなり、逆に非反転入力側の電圧が参照電圧源５１１の参照電圧Ｖｒｅｆ１を下回るときにローレベルとなり、低電圧保護回路５１に対応する比較的短い保護信号識別期間Ｔの期間ローレベルを継続する図５（ａ）に示す識別期間終了信号ＤＴＳ１が出力される。
また、識別期間信号形成回路５２０は、上述した識別期間信号形成回路５００と同一の回路構成を有し、識別期間信号形成回路５００と対応する部分は、同一符号に２０を加算した符号を付し、その詳細説明はこれを省略する。ただし、この識別期間信号形成回路５２０では、参照電圧源５３１の参照電圧Ｖｒｅｆ２が前述した参照電圧源５１１の参照電圧Ｖｒｅｆ１より２倍高く設定されている。したがって、図５（ｂ）に示すように、識別期間終了信号ＤＴＳ１に比較して例えば倍の期間２Ｔでローレベルとなる識別期間終了信号ＤＴＳ２が出力される。
同様に、識別期間信号形成回路５４０も、上述した識別期間信号形成回路５００と同一の回路構成を有し、識別期間信号形成回路５００と対応する部分は、同一符号に４０を加算した符号を付し、その詳細説明はこれを省略する。ただし、この識別期間信号形成回路５４０でも、参照電圧源５５１の参照電圧Ｖｒｅｆ３が前述した参照電圧源５３１の参照電圧Ｖｒｅｆ２よりも高くＩＣ電源電圧より２倍高い電圧に設定されている。したがって、図５（ｃ）に示すように、識別期間終了信号ＤＴＳ１に比較して例えば４倍の期間４Ｔでローレベルとなる識別期間終了信号ＤＴＳ３が出力される。
一定期間信号形成回路５６１は、ＯＲゲート５６０から出力される識別期間終了信号ＤＴＳがＮＯＴ回路５６２を介して反転セット端子ＳＢに入力されるＲＳ型フリップフロップ回路５６３を備えている。このＲＳ型フリップフロップ回路５６３の反転リセット端子ＲＢにはＮＯＴ回路５６２の出力及び後述する比較器５８２の出力が入力されたＮＡＮＤゲート５６４の出力が入力されている。
このＲＳ型フリップフロップ回路５６３の出力端子Ｑの出力が時間遅れ回路５７０に入力される。この時間遅れ回路５７０は、前述した識別期間信号形成回路５００と同一の構成を有する。したがって、識別期間信号形成回路５００と同一部材に対して同一符号に７０を足した符号を付し、その詳細説明はこれを省略する。
時間遅れ回路５７０では充放電用コンデンサ５８０の静電容量が充放電用コンデンサ５１０の静電容量に比較して小さい静電容量に設定され、一定期間Ｔｂを形成するように構成されている。そして、比較器５８２の比較出力が前述したＮＡＮＤゲート５６４の他方の入力側に供給されている。
また、発振回路６２は、ＯＲゲート５６０から出力される識別期間終了信号ＤＴＳをロジック回路６１の入力端子４０３に入力し、ＲＳ型フリップフロップ回路５６３の反転出力端子ＱＢから出力されるリセット判定期間信号ＲＤＳをロジック回路６１の入力端子４０６に入力する。
また、ラッチ回路６３は、図６に示すように、ロジック回路６１の出力端子４１１から出力されるアラーム元信号ＡＬＢが入力される入力端子６００と、後述する保護動作状態判別回路６５から出力される保護動作状態判別信号ＰＤが入力される入力端子６０１とを備えている。
そして、入力端子６００は直接Ｄ型フリップフロップ回路６０２のクロック入力端子ＣＬに接続され、入力端子６０１はＤ型フリップフロップ回路６０２のデータ入力端子Ｄに接続されている。また、Ｄ型フリップフロップ回路６０２の出力端子Ｑと入力端子６００がＡＮＤゲート６０３の入力側に接続されている。このＡＮＤゲート６０３の論理積出力がアラーム信号形成部６０４にゲート制御信号Ｇｃとして出力される。
また、アラーム信号形成部６４は、図２に示すように、電源端子及び接地間に直列に接続されたプルアップ抵抗１１１と、スイッチング素子としてのＮＭＯＳ−ＦＥＴ１１２との直列回路が接続された構成を有する。
そして、ＮＭＯＳ−ＦＥＴ１１２のゲートにラッチ回路６３から出力さるゲート制御信号Ｇｃが入力されている。また、プルアップ抵抗１１１とＮＭＯＳ−ＦＥＴ１１２との接続点がアラーム信号端子３２に接続されているとともに、ロジック回路６１の入力端子４０５および保護動作状態判別回路６５に接続されている。
保護動作状態判別回路６５は、図７に示すように、前述した識別期間信号形成回路５００と同一の構成を有する。したがって、識別期間信号形成回路５００との対応部分には同一符号に２００を加算した符号を付し、その詳細説明はこれを省略する。この保護動作状態判別回路６５でも、入力端子７００に入力されるアラーム信号ＡＬのハイレベルとなる前縁を充放電用コンデンサ７１０の静電容量に応じた遅延時間ＴＤだけ遅らせる保護動作状態判別信号ＰＤをラッチ回路６３の入力端子６０１に出力する。
そして、少なくともインバータ２の下アームＬＡに対応するドライバＩＣ３ＵＬ〜３ＷＬが１つのＩＣチップ内に構成されている。各ドライバＩＣ３ＵＬ〜３ＷＬのアラーム信号端子３２は互いに接続されて１つのアラーム信号出力端子３８が形成されている。このアラーム信号出力端子３８がフォトカプラ７を介して制御回路４に接続されている。
また、制御回路４は、インバータ２のＩＧＢＴ１１〜１６のゲートを駆動する個別の駆動信号ＤＳを、それぞれ個別のフォトカプラ６を介して各ドライバＩＣ３ＵＬ〜３ＷＬ及び３ＵＵ〜３ＷＵに出力する。
また、制御回路４は、アラーム信号ＡＬを読込んで、識別期間Ｔａに基づいて保護動作状態となった保護回路が保護回路５１〜５３の何れであるかを判別し、判別した保護回路５１〜５３に応じた一定期間Ｔｂの回数Ｎ１〜Ｎ３を計数し、この回数Ｎ１〜Ｎ３が予め設定した回数Ｎｓ１〜Ｎｓ３に達したときに、駆動信号ＤＳの出力を停止する。さらに、制御回路４は、駆動信号ＤＳの出力停止状態で、アラーム信号ＡＬの入力が停止されたときに、駆動信号ＤＳを出力する状態に復旧させる。
次に、上記第１の実施形態の動作を説明する。
今、インバータ２を構成するＩＧＢＴ１１〜１６に流れる電流が過電流閾値未満で正常であり、且つＩＧＢＴ１１〜１６を形成したチップ内温度が過熱閾値未満で正常であり、さらに各ドライバＩＣ３ＵＬ〜３ＷＬ及び３ＵＵ〜３ＷＵに供給するＩＣ電源電圧が低電圧閾値を超えていて正常であるものとする。
この正常状態では、各ドライバＩＣ３ＵＬ〜３ＷＬ及び３ＵＵ〜３Ｗｕの低電圧保護回路５１、過電流保護回路５２及び過熱保護回路５３から出力される保護動作信号Ｈ１、Ｈ２及びＨ３がローレベルとなっている。このとき、ロジック回路６１では、各ＲＳ型フリップフロップ回路４１６、４２６、４３６及び４１８、４２８、４３８が全てリセット状態にあるものとすると、ＮＯＲゲート４４１の出力がハイレベルとなっている。このＮＯＲゲート４４１のハイレベルの出力がＮＡＮＤゲート４１３、４２３、４３３に供給されている。
また、ＲＳ型フリップフロップ回路４１８、４２８、４３８の出力端子Ｑから出力されるパルス信号ＰＳ１〜ＰＳ３は、図８（ｄ）に示すように、ローレベルとなっている。このため、ＯＲゲート４４４から出力されるアラーム元信号ＡＬＢがローレベルとなっている。
このアラーム元信号ＡＬＢがラッチ回路６３に出力されるので、ＡＮＤゲート６０３から出力されるゲート制御信号Ｇｃがローレベルとなる。したがって、アラーム信号形成部６４のＮＭＯＳ−ＦＥＴ１１２がオフ状態となってアラーム信号ＡＬが正常状態を表すハイレベルとなっている。
これに応じて保護動作状態判別回路６５では、アラーム信号ＡＬがハイレベルであるので、ＰＭＯＳ−ＦＥＴ７０７がオン状態となり、ＮＭＯＳ−ＦＥＴ７０８がオフ状態となって、充放電用コンデンサ７１０が充電状態となっている。このため、比較器７１２から出力される保護動作状態判別信号ＰＤはハイレベルとなっている。
また、発振回路６２では、入力されるパルス信号ＰＳ１〜ＰＳ３がローレベルであることにより、各識別期間信号形成回路５００、５２０及び５４０の識別期間終了信号ＤＴＳ１〜ＤＴＳ３もローレベルを維持する。このため、ＯＲゲート５６０から出力される識別期間終了信号ＤＴＳも図８（ｅ）に示すようにローレベルを維持している。
このため、ＲＳ型フリップフロップ回路５６３はリセット状態にあり、その出力端子Ｑの出力信号ローレベルであり、反転出力端子ＱＢから出力されるリセット判定期間信号ＲＤＳも図８（ｆ）に示すように、ハイレベルを維持している。
この正常状態では、ロジック回路６１のＮＯＲゲート４４１の出力信号がハイレベルであり、アラーム信号ＡＬもハイレベルであり、これらがＡＮＤゲート４４３に供給されている。さらに、ＡＮＤゲート４４３には、入力回路４０から入力される制御回路４からの図８（ａ）に示すパルス幅変調信号でなる駆動信号ＤＳが入力されている。このため、ＡＮＤゲート４４３から駆動信号ＤＳに応じたゲート駆動信号Ｇｉが増幅器４２で増幅されて出力端子３３に出力される。インバータ２のＩＧＢＴ１２のゲートに供給される。
同様に、他のドライバＩＣ３ＶＬ、３ＷＬ及び３ＵＵ〜３ＷＵからもゲート駆動信号がインバータ２の対応するＩＧＢＴに出力される。このため、インバータ２で、直流電力を交流電力に変換して交流負荷５を駆動する。
この正常状態から、時点ｔ１で、保護回路５１〜５３の何れかで保護動作を必要とする低電圧状態、過電流状態、過熱状態の何れか１つが検出されて、保護動作信号Ｈ１〜Ｈ３の何れか例えば保護動作信号Ｈ２が、図８（ｂ）に示すように、ハイレベルとなったものとする。
この場合には、保護動作信号Ｈ２がハイレベルとなることにより、ロジック回路６１のＮＡＮＤゲート４２３の出力がローレベルとなり、これに応じてＲＳ型フリップフロップ回路４２６がセットされる。このため、ＲＳ型フリップフロップ回路４２６の出力端子Ｑから出力される保護動作フラグとなる保護動作状態信号ｔＦＬＧ２がハイレベルとなる。
このとき、ＮＯＲゲート４４１の出力がハイレベルからローレベルとなり、これがＮＡＮＤゲート４１３、４２３、４３３の入力側に供給される。このため、ＮＡＮＤゲート４１３、４２３、４３３の出力がローレベルとなることが阻止される。したがって、保護動作信号Ｈ２がハイレベルを維持している状態で、他の保護動作信号Ｈ１又はＨ３がハイレベルとなってもＲＳ型フリップフロップ回路４１６又は４３６がセットされることを確実に防止することができる。
そして、ＲＳ型フリップフロップ回路４２６がセット状態となると、保護動作フラグとしての保護動作状態信号ｔＦＬＧが図８（ｃ）に示すように、ハイレベルとなる。保護動作フラグとしての保護動作状態信号ｔＦＬＧが立ち上がる前には、発振回路６２のリセット判定期間信号ＲＤＳが図８（ｆ）に示すようにハイレベルを維持している。このリセット判定期間信号ＲＤＳがロジック回路６１のＮＡＮＤゲート４２７に供給されるので、このＮＡＮＤゲート４２７の出力信号がローレベルとなってＲＳ型フリップフロップ回路４２８がセットされる。
このため、ＲＳ型フリップフロップ回路４２８の出力端子Ｑから出力されるパルス信号ＰＳ２が図８（ｄ）に示すようにハイレベルとなる。これと同時にＯＲゲート４４４から出力されるアラーム元信号ＡＬＢも図９（ａ）に示すようにハイレベルとなり、このアラーム元信号ＡＬＢがラッチ回路６３のＤ型フリップフロップ回路６０２のクロック端子に供給される。
このとき、前述したように、保護動作状態判別回路６５から出力される保護動作状態判別信号ＰＤが図９（ｂ）に示すようにハイレベルであるので、Ｄ型フリップフロップ回路６０２の出力端子Ｑからハイレベルの出力信号がＡＮＤゲート６０３に出力される。このため、ＡＮＤゲート６０３から出力されるゲート制御信号Ｇｃが図９（ｃ）に示すようにハイレベルとなる。
このゲート制御信号Ｇｃがアラーム信号形成部６４のＮＭＯＳ−ＦＥＴ１１２に供給されて、このＮＭＯＳ−ＦＥＴがオン状態となる。したがって、アラーム信号ＡＬが図８（ｇ）に示すように保護動作状態を表すローレベルとなる。
一方、発振回路６２では、パルス信号ＰＳ２がハイレベルとなることにより、ＰＭＯＳ−ＦＥＴ５２７がオン状態となり、ＮＭＯＳ−ＦＥＴ５２８がオフ状態となって、充放電用コンデンサ５３０が充電を開始する。
その後、時点ｔ２で充放電用コンデンサ５３０の充電電圧Ｖｃが参照電圧源５３１の参照電圧Ｖｒｅｆ２以上となると、比較器５３２から出力される識別期間終了信号ＤＴＳ２がハイレベルとなる。このため、ＯＲゲート５６０から出力される識別期間終了信号ＤＴＳが図８（ｅ）に示すようにハイレベルに反転する。この識別期間終了信号ＤＴＳがＮＯＴ回路４４２を介して、ＮＯＲゲート４２４の入力となる。
ＮＯＲゲート４２４の３端子入力であるＤＳ、Ｈ２、ＤＴＳの反転信号が全てローレベルであれば、ＲＳ型フリップフロップ回路４２６がリセットされるので、その出力端子Ｑはローレベルとなり、保護動作状態は解除される。ＮＯＲゲート４２４の３端子入力であるＤＳ、Ｈ２、ＤＴＳの反転信号が一つでもハイレベルならＲＳ型フリップフロップ回路４２６の出力端子Ｑはハイレベルを維持し、保護動作状態は継続される。
また、識別期間終了信号ＤＴＳがハイレベルになると、一定期間信号形成回路５６１のＲＳ型フリップフロップ回路５６３はセットされ、その出力端子Ｑはハイレベルとなり、反転出力端子ＱＢから出力されるリセット判定期間信号ＲＤＳがローレベルとなる。このリセット判定期間信号ＲＤＳがロジック回路６１のＲＳ型フリップフロップ回路４２８の反転リセット端子ＲＢに供給される。
このため、ＲＳ型フリップフロップ回路４２８がリセットされて、その出力端子Ｑから出力されるパルス信号ＰＳ２が図８（ｄ）に示すようにローレベルとなる。このとき、ＯＲゲート４４４から出力されるアラーム元信号ＡＬＢもローレベルとなることにより、アラーム信号ＡＬも図８（ｇ）に示すようにハイレベルに復帰する。
一方、発振回路６２では、識別期間終了信号ＤＴＳがハイレベルとなることにより、ＲＳ型フリップフロップ回路５６３がセットされる。このため、ＲＳ型フリップフロップ回路５６３の出力端子Ｑから出力される出力信号がハイレベルとなる。このため、時間遅れ回路５７０のＰＭＯＳ−ＦＥＴ５７７がオン状態となり、ＮＭＯＳ−ＦＥＴ５７８がオフ状態となり、充放電用コンデンサ５８０の充電が開始される。
これと同時に、ＲＳ型フリップフロップ回路５６３の反転出力端子ＱＢから出力されるリセット判定期間信号ＲＤＳが図８（ｆ）に示すようにローレベルに反転する。このとき、保護動作信号Ｈ２が図８（ｂ）に示すようにハイレベルを維持しているものとすると、ロジック回路６１のＮＯＲゲート４２３の出力信号はローレベルを維持し、ＲＳ型フリップフロップ回路４２６はリセットされることなくセット状態を維持する。
そして、パルス信号ＰＳ２がローレベルとなることにより、発振回路６２の識別期間信号形成回路５２０のＰＭＯＳ−ＦＥＴ５２７がオフ状態となり、ＮＭＯＳ−ＦＥＴ５２８がオン状態となる。このため、充放電用コンデンサ５３０が瞬時に放電される。これに伴って、識別期間終了信号ＤＴＳ２がローレベルとなって、ＯＲゲート５６０から出力される識別期間終了信号ＤＴＳが図８（ｅ）に示すようにローレベルに復帰する。
このため、ＮＯＴ回路５６２の出力信号がハイレベルに反転するが、比較器５８２の出力信号は充放電用コンデンサ５８０の充電電圧Ｖｃが参照電圧源５８１の参照電圧Ｖｒｅｆに達しないのでローレベルを維持する。この結果、ＲＳ型フリップフロップ回路５６３はセット状態を維持する。
その後、一定期間Ｔｂが経過した時点ｔ３で、充放電用コンデンサ５８０の充電電圧Ｖｃが参照電圧Ｖｒｅｆに達すると、比較器５８２の出力信号がハイレベルとなる。これによって、ＮＡＮＤゲート５６４の出力信号がローレベルとなって、ＲＳ型フリップフロップ回路５６３がリセットされる。
このため、ＲＳ型フリップフロップ回路５６３の反転出力端子ＱＢから出力されるリセット判定期間信号ＲＤＳが図８（ｆ）に示すようにハイレベルに反転する。これによって、ロジック回路６１のＲＳ型フリップフロップ回路４２８が再度セットされて、その出力端子Ｑから出力されるパルス信号ＰＳ２がハイレベルとなる。このため、ＯＲゲート４４４から出力されるアラーム元信号ＡＬＢがハイレベルとなって、ラッチ回路６３に供給される。
したがって、ラッチ回路６３のＡＮＤゲート６０３からハイレベルのゲート制御信号Ｇｃが出力され、このゲート制御信号Ｇｃによってアラーム信号形成部６４のＮＭＯＳ−ＦＥＴ１１２がオン状態となってアラーム信号ＡＬが図８（ｇ）に示すようにローレベルに反転する。
このため、アラーム信号ＡＬは、図８（ｇ）に示すように、過電流保護回路５２から出力される保護動作信号Ｈ２に対応する識別期間Ｔａの間ローレベルとなり、その後の一定期間Ｔｂの間ハイレベルとなる１周期のパルス信号となる。
このアラーム信号ＡＬがフォトカプラ７を介して制御回路４に供給されるので、この制御回路４で、アラーム信号ＡＬがローレベルとなってからハイレベルとなるまでの期間をサンプリングすることにより、識別期間Ｔａを測定することができ、この識別期間Ｔａに基づいて過電流保護回路５２が保護動作状態となったことを認識することができる。
そして、この制御回路４では、保護回路５１〜５３に応じて個別に駆動信号ＤＳの出力を停止させるタイミングが設定されている。例えば過電流保護回路５２の場合、アラーム信号ＡＬが１回の識別期間Ｔａが経過したときに、駆動信号ＤＳの出力を停止させるように設定されている場合に、図８（ａ）に示すように時点ｔ２で駆動信号ＤＳの出力が停止される。このため、駆動信号ＤＳはローレベルを維持することになる。
その後、過電流保護回路５２から出力される保護動作信号Ｈ２がハイレベルを継続すると、識別期間Ｔａが経過した時点ｔ４でアラーム信号ＡＬがハイレベルとなり、その後の一定期間Ｔｂが経過した時点ｔ５でローレベルとなる。
そして、例えば、時点ｔ５より後の時点ｔ６で過電流保護回路５２での過電流保護が必要ない状態が検出されると、保護動作信号Ｈ２がローレベルとなる。しかしながら、この時点ｔ６では、識別期間終了信号ＤＴＳが、図８（ｅ）に示すように、ローレベルとなっている。これに応じて、ＮＯＴ回路４４２の出力はハイレベルとなり、これがロジック回路６１のＮＯＲ回路４２４に供給される。
そして、ＮＯＲ回路４２４の出力がローレベルを維持するので、ＲＳ型フリップフロップ回路４２６はセット状態を維持して出力端子Ｑの出力信号はハイレベルを維持し、ＲＳ型フリップフロップ回路４２６はセット状態を維持する。したがって、ＲＳ型フリップフロップ回路４２６の出力端子Ｑから出力される保護動作フラグとしての保護動作状態信号は図８（ｃ）に示すようにハイレベルを維持する。
その後、時点ｔ７で、識別期間終了信号ＤＴＳがハイレベルに反転すると、ロジック回路６１のＮＯＲ回路４２４の出力信号がハイレベルとなる。この出力信号がＮＯＲ回路４２５で反転されてＲＳ型フリップフロップ回路４２６の反転リセット端子ＲＢに供給されるので、このＲＳ型フリップフロップ４２６がリセットされる。
このため、ＲＳ型フリップフロップ回路４２６の出力端子Ｑから出力されている保護動作フラグとしての保護動作状態信号ｔＦＬＧが図８（ｃ）に示すようにローレベルとなる。このとき、ＲＳ型フリップフロップ回路４２８もリセット判定期間信号ＲＤＳがローレベルとなることによりリセットされ、その出力端子Ｑから出力されるパルス信号ＰＳ２が図８（ｄ）に示すようにローレベルとなり、アラーム元信号ＡＬＢがローレベルとなる。
この結果、ラッチ回路６３でＡＮＤゲート６０３から出力されるゲート制御信号Ｇｃがローレベルとなり、ＮＭＯＳ−ＦＥＴ１１２がオフ状態となって、アラーム信号ＡＬがハイレベルに復帰する。
この状態となると、ロジック回路６１のＲＳ型フリップフロップ回路４１６、４２６及び４３６が全てリセット状態となるので、ＮＯＲゲート４４１の出力信号がハイレベルとなる。この出力信号がＮＡＮＤゲート４１３、４２３、４３３に入力されるので、保護動作信号Ｈ１〜Ｈ３に基づくアラーム信号ＡＬの発生が可能な状態に復帰する。
このため、低電圧保護回路５１で保護動作が必要な状態を検出した場合には、ロジック回路６１のＲＳ型フリップフロップ回路４１８から出力されるパルス信号ＰＳ１がハイレベルとなった時点から発振回路６２の識別期間信号形成回路５２０から出力される識別期間終了信号ＤＴＳがハイレベルとなるまでの識別期間Ｔａの長さが短くなることを除いては過電流保護回路５２の場合と同様の動作でアラーム信号ＡＬが出力される。
したがって、制御回路４で、識別期間Ｔａの長さから低電圧保護回路５１が保護動作状態となったことを認識することができ、アラーム信号ＡＬの識別期間Ｔａが所定回数繰り返されたときに駆動信号ＤＳの出力を停止して駆動信号ＤＳがハイレベルとなる。
同様に、過熱保護回路５３で保護動作が必要な状態を検出した場合にも、ロジック回路６１のＲＳ型フリップフロップ回路４３８から出力されるパルス信号ＰＳ３がハイレベルとなった時点から発振回路６２の識別期間信号形成回路５４０から出力される識別期間終了信号ＤＴＳがハイレベルとなるまでの識別期間Ｔａの長さが長くなることを除いては過電流保護回路５２の場合と同様の動作でアラーム信号ＡＬが出力される。
したがって、制御回路４で、識別期間Ｔａの長さから過熱保護回路５３が保護動作状態となったことを認識することができ、アラーム信号ＡＬの識別期間Ｔａが所定回数（例えば１回）繰り返されたときに駆動信号ＤＳの出力を停止して駆動信号ＤＳがハイレベルとなる。
また、ドライバＩＣ３ＵＬで保護回路５１〜５３の保護動作信号Ｈ１〜Ｈ３の何れか１つがハイレベルになったときに、他のドライバＩＣ３ＶＬ又は３ＷＬで保護回路５１〜５３の何れかが保護動作状態となっているときには、アラーム信号ＡＬが識別期間Ｔａとなったときに、保護動作状態判別回路６５で遅延時間ＴＤだけ遅れて保護動作状態判別信号ＰＤがハイレベルとなる。この遅延時間ＴＤの間にドライバＩＣ３ＵＬからアラーム元信号ＡＬＢがラッチ回路６３に入力されたとしても、Ｄ型フリップフロップ回路６０２の出力端子Ｑから出力される出力信号がローレベルとなる。このため、アラーム信号形成部６４のＮＭＯＳ−ＦＥＴ１１２はオフ状態を維持し、他のドライバＩＣ３ＶＬ又は３ＷＬが出力したアラーム信号ＡＬに影響を与えることはない。
このように、上記第１の実施形態によると、複数の保護回路５１〜５３の内の１つが保護動作が必要であることを検出した場合に、保護動作信号が最初にハイレベルとなる保護回路を先着優先保護回路とする。このとき、ＮＯＲゲート４４１の出力信号によって、ＮＡＮＤゲート４１３〜４３３からＲＳ型フリップフロップ回路４１６〜４３６をセットするセット信号の出力が禁止される。
そして、この先着優先保護回路に対応する識別期間Ｔａと一定期間Ｔｂとを組合わせたパルス信号ＰＳ１〜ＰＳ３の何れか１つに基づくアラーム元信号ＡＬＢを形成し、このアラーム元信号ＡＬＢに基づいてアラーム信号ＡＬを形成する。
この結果、先着優先保護回路以外の保護回路が保護動作状態となっても先着優先保護回路のアラーム信号ＡＬが影響されることを確実に防止することができ、正確なアラーム信号ＡＬを出力することができる。
しかも、同一ＩＣチップ内に複数のドライバＩＣを形成して、そのアラーム端子を纏めてＩＣチップで唯一のアラーム信号端子を形成した場合でも、複数のドライバＩＣからアラーム信号ＡＬが重複して出力されることを防止することができ、何れの保護回路が保護動作状態となったかを制御回路４で正確に把握することができる。
また、アラーム信号ＡＬのリセット条件として、保護回路５１〜５３の保護動作信号がローレベル状態で、且つ制御回路４から入力される駆動信号ＤＳが出力停止状態であることを条件として設定し、リセット条件の判定をパルス信号ＰＳ１〜ＰＳ３が一定期間Ｔｂである期間に行うようにしている。
このため、リセット条件が成立したときに識別期間Ｔａに影響を与えることがないので、保護回路の識別を正確に行うことができる。逆に、パルス信号ＰＳ１〜ＰＳ３の識別期間Ｔａについてはリセット条件の判定に影響を与えないので、任意の周期に設定することができ、設計の自由度を大きくすることができる。この結果、保護回路数が４以上に増加した場合でも、識別可能な識別期間を自由に設定でき、何れの保護回路が保護動作状態となったかを正確に識別することができる。
また、制御回路４では、入力されるアラーム信号ＡＬの識別期間Ｔａを計測することにより、複数の保護回路５１〜５３の何れかの保護回路が保護動作状態となったかを正確に識別することができる。
このため、保護回路毎に、駆動信号ＤＳの出力を停止するタイミングを変更することができ、保護回路の保護動作が緊急性を必要とする場合には、最初の識別期間Ｔａが終了して、保護回路の識別が可能となった時点で直ちに駆動信号ＤＳの出力を停止させることができる。また、緊急性の必要がない場合には、識別期間Ｔａを複数回計数した時点で駆動信号ＤＳを停止させることが可能となり、保護動作状態を正確に判断して誤動作を低減することができる。
なお、上記第１の実施形態では、アラーム信号ＡＬのリセット条件を、保護動作信号がローレベルとなり、且つ入力される駆動信号ＤＳが出力停止状態である条件とした場合について説明したが、これに限定されるものではなく、リセット条件は任意に設定することができる。すなわち、少なくとも保護動作信号がローレベルとなったことのみをリセット条件としたり、全ての保護動作信号がローレベルである全保護動作停止条件が成立することをリセット条件としたり、１つのＩＣチップ内に形成された複数のドライバＩＣにおける全ての保護動作信号がローレベルであることをリセット条件とすることもできる。
また、上記第１の実施形態では、識別期間信号形成回路５００，５２０及び５４０で参照電圧源５１１、５３１及び５５１の参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ３を異ならせることにより、識別期間Ｔａを変化させる場合について説明した。しかしながら、上記構成に限定されるものではなく、充放電用コンデンサ５１０、５３０及び５５０の静電容量を異なる値に設定して識別期間Ｔａを変化させるようにしてもよい。さらには、クロックパルスを計数するカウンタを適用して、カウンタのプリセット値を異なる値に設定して、異なる識別期間Ｔａを形成するようにしてもよい。
また、上記第１の実施形態においては、下アームのＩＧＢＴを駆動するドライバＩＣ３ＵＬ〜３ＷＬを１つのＩＣチップ内に形成するようにした場合について説明したが、これに限定されるものではない。すなわち、各ドライバＩＣを個別のＩＣチップ内に形成したり、所要数のドライバＩＣを１つのＩＣチップ内に形成したり、全てのドライバＩＣを１つのＩＣチップ内に形成したりするようにしてもよい。
さらに、上記第１の実施形態においては、ドライバＩＣ３ＵＬ〜３ＷＵと制御回路４との間をフォトカプラで接続する場合について説明したが、これに限定されるものではない。すなわち、ドライバＩＣ３ＵＬ〜３ＷＵと制御回路４との間を絶縁トランスなどの絶縁形信号伝達部を介して接続するようにしてもよい。
また、上記第１の実施形態においては、パルス信号発生回路５５で、発生するパルス信号ＰＳ１〜ＰＳ３のパルス幅を基本パルス幅Ｔ、２Ｔ及び４Ｔに設定した場合について説明したが、これに限定されるものではなく、制御装置で識別可能な異なるパルス幅であれば任意のパルス幅のパルス信号を適用することができる。
さらに、上記第１の実施形態においては、ドライバＩＣ３ＵＬで、保護動作フラグとしての保護動作状態信号ｔＦＬＧがハイレベルとなったときにゲート駆動信号Ｇｉの出力を停止する場合について説明したが、これに限定されるものではなく、制御回路４と同様に、識別期間Ｔａを所定回数計測したときにゲート駆動信号Ｇｉの出力を停止するようにしてもよい。
次に、本発明の第２の実施形態を図１０及び図１１について説明する。
この第２の実施形態では、パルス信号ＰＳ１〜ＰＳ３の識別期間を異なる値に設定する場合に代えて、パルス数を異なる値に設定するようにしたものである。
すなわち、第２の実施形態では、発振回路６２が図１０に示すように構成されている。
この発振回路６２では、前述した第１の実施形態における識別期間信号形成回路５２０及び５４０が省略され、これらに代えて識別期間信号形成回路５００の構成を変更している。
すなわち、図１０に示すように、識別期間信号形成回路５００がカレントミラー回路を構成するＰＭＯＳ−ＦＥＴ５０５及び５０７と並列に２組のＰＭＯＳ−ＦＥＴ５９１及び５９２の直列回路とＰＭＯＳ−ＦＥＴ５９３及び５９４の直列回路が接続されている。
また、ＰＭＯＳ−ＦＥＴ５９１及び５９３のゲートがＰＭＯＳ−ＦＥＴ５０４及び５０５のゲートに接続され、入力端子４０９及び４１０と、ＰＭＯＳ−ＦＥＴ５９２及び５９４との間がＮＯＴ回路５９５及び５９６を介して接続されている。
さらに、入力端子４０８〜４１０とＮＯＴ回路５０９、５９５及び５９６との間の接続点がＮＯＲゲート５９７の入力側に接続されている。そして、ＮＯＲゲート５９７の出力端がＮＭＯＳ−ＦＥＴ５０８のゲートに接続されている。
一方、ロジック回路６１では、図１１に示すように、ＯＲゲート４４４の出力信号がＮＯＴ回路４４９を介してプリセットカウンタ４５０の計数信号入力端子に供給されている。また、ＲＳ型フリップフロップ回路４１８、４２８及び４３８から出力されるパルス信号ＰＳ１、ＰＳ２及びＰＳ３がプリセット値設定回路４５１に入力されている。
このプリセット値設定回路４５１は、パルス信号ＰＳ１がハイレベルになったときに、例えば２ビットで「０１」のプリセット値をプリセットカウンタ４５０にセットし、パルス信号ＰＳ２がハイレベルとなったときに、例えば２ビットで「１０」のプリセット値をプリセットカウンタ４５０にセットし、パルス信号ＰＳ３がハイレベルとなったときに、例えば２ビットで「１１」のプリセット値をプリセットカウンタ４５０にセットする。
また、プリセットカウンタ４５０のクリア端子にはＮＯＲゲート４４１の出力信号が入力されている。このプリセットカウンタ４５０では、ＮＯＲゲート４４１の出力信号がハイレベルとなるとカウント内容が零クリアされる。
さらに、プリセットカウンタ４５０は、ＯＲゲート４４４の出力信号がＮＯＴ回路４４９で反転された反転信号がローレベルからハイレベルに立ち上がるとカウントアップし、このときのカウント値がプリセット値未満であるときには出力信号がローレベルとなり、プリセット値に達すると出力信号がハイレベルとなる。
このプリセットカウンタ４５０の出力信号がＮＯＴ回路４５２を介してＡＮＤゲート４５３の一方の入力側に入力される。このＡＮＤゲート４５３の他方の入力側にはＯＲゲート４４４の出力信号が入力されており、このＡＮＤゲート４５３からアラーム元信号ＡＬＢが出力される。このアラーム元信号ＡＬＢがラッチ回路６３に供給される。
この第２の実施形態では、定電圧保護回路５１から出力される保護動作信号Ｈ１は、少なくとも後述する１周期分の識別期間Ｔａより長い期間ハイレベルを継続するハイレベル最短継続期間が設定されている。また、保護動作信号Ｈ２は、少なくとも後述する２周期分の識別期間Ｔａに一定期間Ｔｂを加えた期間より長い期間ハイレベルを継続するハイレベル最短継続期間が設定されている。さらに、保護動作信号Ｈ３は、少なくとも後述する３周期の識別期間Ｔａに２倍の一定期間Ｔｂを加えた期間より長い期間ハイレベルを継続するハイレベル最短継続期間が設定されている。
この第２の実施形態では、保護動作信号Ｈ１及びＨ２のハイレベル最短継続期間が２周期分の識別期間Ｔａと一定期間Ｔｂとを加算した値より長く、３周期分の識別期間Ｔａに２倍の一定期間Ｔｂを加えた期間より短い期間に設定され、保護動作信号Ｈ３についてはハイレベル最短継続期間が３周期の識別期間Ｔａに２倍の一定期間Ｔｂを加えた期間より長い期間に設定されている。
この第２の実施形態によると、低電圧保護回路５１、過電流保護回路５２及び過熱保護回路５３で保護が必要な状態を検出していない正常時には、前述した第１の実施形態と同様に制御回路４から入力される駆動信号ＤＳを、ＡＮＤゲート４４３を介して増幅器４２に出力する。そして、この増幅器４２からゲート駆動信号Ｇｉをインバータ２のＩＧＢＴ１２のゲートに供給することにより、インバータ２を駆動し、直流電力を交流電力に変換して交流負荷５に供給する。
この正常状態で、低電圧保護回路５１、過電流保護回路５２及び過熱保護回路５３の何れかで、保護動作が必要な状態を検出したときに、保護動作信号Ｈ１〜Ｈ３の何れか１つ例えばＨ１がハイレベルとなったものとする。
この場合には、保護動作信号Ｈ１がハイレベルとなることにより、ロジック回路６１のＲＳ型フリップフロップ回路４１６がセットされて、保護動作フラグとしての保護動作状態信号ｔＦＬＧ１がハイレベルとなる。このため、ＲＳ型フリップフロップ回路４１８もセットされて、その出力端子Ｑから出力されるパルス信号ＰＳ１がハイレベルとなる。
このとき、前述した第１の実施形態と同様に、ＮＯＲゲート４４１の出力がローレベルとなることにより、各ＲＳ型フリップフロップ回路４１６、４２６及び４３６がセットされることを禁止する。
また、発振回路６２では、パルス信号ＰＳ１がハイレベルとなることにより、識別期間信号形成回路５００のＰＭＯＳ−ＦＥＴ５０７がオン状態となり、ＮＭＯＳ−ＦＥＴ５０８がオフ状態となる。このため、充放電用コンデンサ５１０が充電状態となる。
また、ＲＳ型フリップフロップ回路４１６から出力される保護動作状態信号ｔＦＬＧ１がハイレベルとなると、ＮＯＲゲート４４１の出力信号がローレベルとなり、これがＮＯＴ回路４５４で反転されてプリセットカウンタ４５０のクリア端子に入力されることにより、このプリセットカウンタ４５０のカウント内容が零にクリアされる。
一方、プリセット値設定回路４５１では、パルス信号ＰＳ１がハイレベルとなることにより、プリセット値として「０１」が設定され、これがプリセットカウンタ４５０のプリセット入力端子に供給されるので、このプリセットカウンタ４５０のプリセット値が“１”にセットされる。
その後、発振回路６２の識別期間信号形成回路５００の充放電用コンデンサ５１０の充電電圧が参照電圧Ｖｒｅｆ１に達すると、ハイレベルの識別期間終了信号ＤＴＳ１が出力される。この識別期間終了信号ＤＴＳ１がＮＯＴ回路５６２を介してＲＳ型フリップフロップ回路５６３の反転セット端子ＳＢに供給される。このため、ＲＳ型フリップフロップ回路５６３がセットされる。この結果、前述した第１の実施形態と同様に、リセット判定期間信号ＲＤＳがローレベルとなって、ロジック回路６１のＲＳ型フリップフロップ回路４１８がリセットされる。
したがって、パルス信号ＰＳ１がローレベルとなる。このため、ＯＲゲート４４４の出力信号がローレベルとなり、これがＮＯＴ回路４４９で反転されてプリセットカウンタ４５０に入力される。このため、プリセットカウンタ４５０のカウント値がカウントアップされて“１”となり、プリセット値と一致する。
これにより、プリセットカウンタ４５０からハイレベルの出力信号が出力されて、ＡＮＤゲート４５３が閉じ、アラーム元信号ＡＬＢがローレベルとなる。このため、ラッチ回路６３から出力されるゲート制御信号Ｇｃがローレベルとなって、アラーム信号ＡＬが図１２（ａ）に示すようにハイレベルとなる。その後、プリセットカウンタ４５０の出力信号がハイレベルを維持するので、アラーム信号ＡＬは図１２（ａ）に示すようにハイレベルを維持する。
そして、保護動作信号Ｈ１がローレベルとなり、且つ駆動信号ＤＳがローレベルとなり、さらに識別期間終了信号ＤＴＳ１がローレベルとなることにより、ＲＳ型フリップフロップ回路４１６がリセットされて、保護動作フラグとしての保護動作状態信号ｔＦＬＧが図３（ａ）に示すようにリセットされる。
その後、リセット判定期間信号ＲＤＳがハイレベルとなると、ＲＳ型フリップフロップ回路４１８がセットされるが、ＡＮＤゲート４５３は閉じたままとなるので、アラーム信号ＡＬはハイレベルを維持する。
したがって、過電流保護動作を開始して保護動作信号Ｈ１がハイレベルとなることにより、アラーム信号の３周期より長く設定された所定期間ｔｋの間に１周期の識別期間Ｔａが形成される。
そして、過電流保護動作が終了して保護動作信号Ｈ１がローレベルとなり、且つ駆動信号ＤＳがローレベルとなり、さらに識別期間終了信号ＤＴＳ１がローレベルとなることにより、ＲＳ型フリップフロップ回路４１６がリセットされて、保護動作フラグとしての保護動作状態信号ｔＦＬＧが図３（ａ）に示すようにリセットされる。
その後、何れかの保護回路５１〜５３の保護動作信号Ｈ１〜Ｈ３の何れかがハイレベルとなると、これに対応したＲＳ型フリップフロップ回路４１６、４２６、４３６の何れかがセットされる。
このため、保護動作フラグとなる保護動作状態フラグｔＦＬＧがハイレベルとなり、これによってＮＯＲゲート４４１の出力信号がローレベルとなる。したがって、プリセットカウンタ４５０が零にクリアされ、ハイレベルとなったパルス信号ＰＳ１〜ＰＳ３の何れかに応じてプリセット値が設定される。
このとき、過電流保護回路５２の保護動作信号Ｈ２がハイレベルとなると、アラーム信号ＡＬが、図１２（ｂ）に示すように、比較的長い所定期間ｔｋの間に識別期間Ｔａが２周期分出力される。
同様に、過熱保護回路５３の保護動作信号Ｈ３がハイレベルとなると、アラーム信号ＡＬが、図１２（ｃ）に示すように、比較的長い所定期間ｔｋの間に識別期間Ｔａが３周期分出力される。
したがって、制御回路４でアラーム信号ＡＬを、フォトカプラ７を介して読込むことにより、このアラーム信号ＡＬがローレベルからハイレベルに状態変化した回数を計測することにより、何れの保護回路５１〜５３が保護動作状態となったことを正確に認識することができる。
このとき、制御回路４では、図１３に示すように、アラーム信号ＡＬを所定周期のクロックパルスＣＰの出力タイミングでサンプリングする。このサンプリングしたアラーム信号ＡＬがハイレベルからローレベルに状態変化したタイミング以降のローレベルからハイレベルへ状態変化した回数を計数することにより、識別期間Ｔａの回数を正確に検出することができる。そして、識別期間Ｔａの回数から何れの保護回路が保護動作状態となったかを正確に識別することができる。
この場合に、制御回路４のクロックパルスＣＰの周期Ｗ１をアラーム信号ＡＬの一定期間Ｔｂより小さい値に設定することにより、アラーム信号ＡＬの状態変化を確実に検出することができる。
また、識別期間Ｔａの値は１ｍｓより大きいことが好ましく、識別期間Ｔａの値が小さくなり過ぎると正確な状態変化の検出が困難となる。
また、識別期間Ｔａに対する一定期間Ｔｂの値は、１／１０より小さい値に設定することが好ましく、また、制御回路４でのクロックパルスＣＰの周期Ｔｃは一定期間Ｔｂの１／２以下に設定することが好ましい。
このように、識別期間Ｔａの回数を計測することにより、製造バラツキの影響を小さくすることができる。すなわち、前述した第１の実施形態のように、識別期間を、例えば図１４（ａ）、（ｂ）及び（ｃ）に示すように、過電流保護動作時に最小識別期間ｔＡＬＭＯＣとし、低電圧保護動作時に中間識別期間ｔＡＬＭＵＶとし、過熱保護動作時に最大識別期間ｔＡＬＭＯＨとした場合を考える。
この場合には、図１５（ａ）に示すように、製造のバラツキが小さい場合には問題ないが、図１５（ｂ）に示すように製造のバラツキが大きい場合には、識別期間ｔＡＬＭＯＣ、ｔＡＬＭＵＶ、ｔＡＬＭＯＨの分布が良品選別を判定する規格を超えてしまい、良品率が悪化してロスコストが増加するという問題がある。
しかしながら、本実施形態のように、識別期間Ｔａ及び一定期間Ｔｂを共に一定値とし、識別期間Ｔａの繰り返し回数を異なる値に設定することにより、同じ識別期間信号形成回路５００を使用して保護回路毎の繰り返し回数が異なる識別期間Ｔａを形成することができる。このため、製造のバラツキを抑制することができ、良品率を向上させてロスコストを減少させることができる。
なお、上記第２の実施形態においては、保護動作信号Ｈ１及びＨ２のハイレベル最短継続期間を２周期分の識別期間Ｔａに一定期間Ｔｂを加えた時間より長くし、３周期分の識別期間Ｔａに２倍の一定期間Ｔｂを加えた期間より短く設定した場合について説明したが、保護動作信号Ｈ１、Ｈ２及びＨ３のハイレベル最短継続期間を設定された識別期間Ｔａの周期に応じて異なる値に設定することもできる。
また、上記第１及び第２の実施形態においては、電力変換装置としてインバータを適用した場合について説明したが、これに限定されるものではなく、交流電力を直流電力に変換するＡＣ／ＤＣコンバータ、ＤＣ／ＤＣコンバータ、ＡＣ／ＡＣコンバータ等の各種電力変換装置に適用することができる。また、三相の電力変換装置に本発明を適用した場合について説明したが、単相の電力変換装置に本発明を適用することもできる。
さらに、上記第１及び第２の実施形態においては、ロジック回路６１、発振回路６２、ラッチ回路６３、保護動作状態判別回路６５をハードウェアで構成した場合について説明したがこれに限定されるものではなく、マイクロコンピュータ等の演算処理装置を適用してソフトウェア処理することもできる。
また、上記第１及び第２の実施形態においては、アラーム信号ＡＬが正常時にハイレベルとなる場合について説明したが、これに限定されるものではなく、正常時にローレベルとなり、保護動作時にハイレベルとなるように設定することもできる。この場合には、ロジック回路６１、発振回路６２、ラッチ回路６３等の信号レベルを反転させれば良い。
さらに、上記第１及び第２の実施形態においては、半導体素子としてＩＧＢＴを適用した場合について説明したが、これに限定されるものではなく、パワーＦＥＴ等の任意のパワーデバイスを適用することができる。そして、双方向に電流を流すことができる半導体素子を適用する場合には、フリーホイールダイオードを省略することができる。
また、上記第１及び第２の実施形態においては電流センス用ＩＧＢＴ１７を有して、この電流センス用ＩＧＢＴ１７でＩＧＢＴ１１〜１６に流れる電流を検出するようにした場合について説明したが、これに限定されるものではなく、シャント抵抗を利用して電流を検出したり、変流器を利用して電流を検出したりすることができる。
さらに、上記実施形態においては、ＩＣ電源の低電圧、ＩＧＢＴの過電流及び過熱を検出する場合について説明したが、これに限定されるものではなく、上記の３種類の保護動作の内の２種類を検出するようにしてもよく、さらには過電圧等の保護動作を必要とする他の状態を検出する保護回路を設けるようにしてもよい。
また、保護動作状態判別回路６５を構成するスイッチング素子はＭＯＳ−ＦＥＴに限定されるものではなく、パイポーラトランジスタ等の他のスイッチング素子を適用することができる。
本発明によると、簡易な構成で複数の保護回路の保護動作状態を誤検出することなく、正確に判別することができる電力変換装置の制御装置を提供することができる。
１…電力変換装置、２…インバータ、３ＵＬ〜３ＷＵ…ドライバＩＣ、４…制御回路、５…交流負荷、１１〜１６…ＩＧＢＴ、１７…電流センス用ＩＧＢＴ、１８…温度検出用ダイオード、２１〜２６…フライホイールダイオード、ＵＡ…上アーム、ＬＡ…下アーム、４０…入力回路、４１…アラーム信号形成回路、４２…増幅器、５１…低電圧保護回路、５２…過電流保護回路、５３…過熱保護回路、６１…ロジック回路、６２…発振回路、６３…ラッチ回路、６４…アラーム信号形成部、６５…保護動作状態判別回路、ＰＳＣ１〜ＰＳＣ３…パルス信号形成回路、５００、５２０、５４０…識別期間信号形成回路、５６０…ＯＲゲート、５６１…一定期間信号形成回路

Claims (19)

  1. 制御回路から入力される駆動信号に基づいて電力変換装置を構成する複数の半導体素子のうち１つを駆動する半導体素子駆動回路と、
    前記半導体素子の保護動作を行うために必要な情報を検出する複数の保護回路と、
    前記複数の保護回路毎に異なる期間が設定される識別期間と該識別期間に対して状態変化する一定期間とを組合せた期間を一周期とするパルス信号が該当する保護回路が保護動作を必要とする状態を継続する間継続して設定され、前記複数の保護回路のうち最初に保護動作が必要であることを検出した保護回路を先着優先保護回路として当該保護回路に対応する前記パルス信号をアラーム信号として前記制御回路に接続されるアラーム信号端子に出力するアラーム信号形成回路と
    を有するドライバ回路を複数備え、
    前記アラーム信号形成回路は、前記先着優先保護回路が保護動作を必要と判断している期間は他の保護回路によりアラーム信号が生成されないようにし、前記アラーム信号のリセット条件を、少なくとも前記先着優先保護回路で保護動作を必要としないことを検出した保護動作停止条件が成立する条件とし、当該リセット条件の判定を前記パルス信号の一定期間の間で行うことを特徴とする電力変換装置の制御装置。
  2. 前記アラーム信号形成回路は、前記アラーム信号のリセット条件を、前記保護回路の全てが保護動作を必要としないことを検出した全保護動作停止条件が成立する条件とし、当該リセット条件の判定を前記一定期間の間で行うことを特徴とする請求項１に記載の電力変換装置の制御装置。
  3. 前記アラーム信号形成回路は、前記アラーム信号のリセット条件を、前記先着優先保護回路の保護動作を必要としないことを検出した保護動作停止条件と前記駆動信号の駆動停止条件とが成立する条件とし、当該リセット条件の判定を前記一定期間の間で行うことを特徴とする請求項１に記載の電力変換装置の制御装置。
  4. 前記アラーム信号形成回路は、前記アラーム信号のリセット条件を、前記保護回路の全てが保護動作を必要としないことを検出した全保護動作停止条件と前記入力駆動信号の駆動停止条件とが成立する条件とし、当該リセット条件の判定を前記一定期間の間で行うことを特徴とする請求項１に記載の電力変換装置の制御装置。
  5. 前記アラーム信号形成回路は、前記先着優先保護回路で保護動作を必要とすることを検出してから前記リセット条件が成立するまでの間保護動作フラグをセットし、該保護動作フラグがセットされている間前記ドライバ回路の前記半導体素子への出力信号を停止すると共に、前記アラーム信号を出力するように構成されていることを特徴とする請求項２乃至４の何れか１項に記載の電力変換装置の制御装置。
  6. 前記複数のドライバ回路は各々同一のＩＣチップで構成され、該ＩＣチップには前記アラーム端子が１つだけ形成され、該ＩＣチップ内にアラーム端子の電圧情報を検出し、その電圧情報で、先着優先保護回路に対応する前記パルス信号を出力アラーム信号としてアラーム信号端子に出力するか否かを決める機能を設けることを特徴とする請求項１乃至５の何れか１項に記載の電力変換装置の制御装置。
  7. 前記ドライバ回路の複数が同一ＩＣチップ内に構成され、前記各ドライバ回路の前記アラーム信号端子が配線で互いに接続されて当該ＩＣチップに形成された１つのアラーム端子に接続されていることを特徴とする請求項１乃至５の何れか１項に記載の電力変換装置の制御装置。
  8. 前記ドライバ回路の全てが同一ＩＣチップ内に構成され、前記各ドライバ回路の前記アラーム信号端子が配線で互いに接続されて当該ＩＣチップに形成された１つのアラーム端子に接続されていることを特徴とする請求項１乃至５の何れか１項に記載の電力変換装置の制御装置。
  9. 前記各ドライバ回路は、絶縁信号伝達部を介して前記電力変換装置を制御する制御回路に接続され、該制御回路から入力駆動信号が絶縁信号伝達部を介して入力されると共に、アラーム信号が絶縁信号伝達部を介して前記制御回路に入力されることを特徴とする請求項１乃至８の何れか１項に記載の電力変換装置の制御装置。
  10. 前記制御回路は、前記絶縁信号伝達部を介してアラーム信号が入力されたときに、当該アラーム信号のパルス数を計数し、その計数値が設定値に達したときに、前記ドライバ回路への駆動信号の出力を停止することを特徴とする請求項９に記載の電力変換装置の制御装置。
  11. 前記制御回路は、前記アラーム信号の識別期間毎にパルス計数設定値が設定され、前記絶縁信号伝達部を介してアラーム信号が入力されたときに、当該アラーム信号の識別期間を測定すると共に、前記アラーム信号のパルス数を計数し、計数したパルス数が該当する識別期間のパルス計数設定値に達したときに、前記ドライバ回路への駆動信号の出力を停止することを特徴とする請求項９に記載の電力変換装置の制御装置。
  12. 制御回路から入力される駆動信号に基づいて電力変換装置を構成する複数の半導体素子のうち１つを駆動する半導体素子駆動回路と、
    前記半導体素子の保護動作を行うために必要な情報を検出する複数の保護回路と、
    前記複数の保護回路のうち最初に保護動作が必要であることを検出した保護回路を先着優先保護回路として当該保護回路に対応する識別期間が設定されたアラーム信号を前記制御回路に接続されるアラーム信号端子に出力するアラーム信号形成回路と
    を有するドライバ回路を複数備え、
    前記アラーム信号形成回路は、前記複数の保護回路の保護動作信号、識別期間終了信号およびリセット期間判定信号が入力されて、最初に保護動作が必要であることを検出した保護回路を先着優先保護回路として当該保護回路に対応する他の保護回路とは異なる期間が設定される識別期間と該識別期間に対して状態変化する一定期間とを組合せた期間を一周期とするパルス信号と、当該パルス信号と同期したアラーム信号を出力するロジック回路と、該ロジック回路から出力されるパルス信号に基づいて保護回路毎に異なる識別期間の識別期間終了信号および一定期間のリセット期間判定信号を前記ロジック回路に出力する発振回路とを備え、
    前記ロジック回路は、前記アラーム信号のリセット条件を、少なくとも前記先着優先保護回路で保護動作を必要としないことを検出した保護動作停止条件が成立する条件とし、当該リセット条件の判定を前記パルス信号の一定期間の間で行う
    ことを特徴とする電力変換装置の制御装置。
  13. 制御回路から入力される駆動信号に基づいて電力変換装置を構成する複数の半導体素子のうち１つを駆動する半導体素子駆動回路と、
    前記半導体素子の保護動作を行うために必要な情報を検出する複数の保護回路と、
    前記複数の保護回路毎に、前記制御回路のサンプリング周期より長い第１の一定期間と該第１の一定期間に対して状態変化し、当該第１の一定期間より短く前記制御回路のサンプリング周期より長い第２の一定期間とを組合せた期間を一周期とする基準パルス信号の前記第１及び第２の一定期間の和より長い第３の一定期間中に発生する基準パルス信号数が異なるようにパルス信号が設定され、前記複数の保護回路のうち最初に保護動作が必要であることを検出した保護回路を先着優先保護回路として当該保護回路に対応する前記パルス信号をアラーム信号として前記制御回路に接続されるアラーム信号端子に出力するアラーム信号形成回路と
    を有するドライバ回路を複数備えたことを特徴とする電力変換装置の制御装置。
  14. 前記第１の期間は１ｍｓより大きい値に設定されていることを特徴とする請求項１３に記載の電力変換装置の制御装置。
  15. 前記第２の期間は、前記第１の期間の十分の１より小さい値に設定されていることを特徴とする請求項１３又は１４に記載の電力変換装置の制御装置。
  16. 前記制御回路は、前記アラーム信号を読取るタイミング周期が前記第２の期間より小さい値に設定されていることを特徴とする請求項１３乃至１５の何れか１項に記載の電力変換装置の制御装置。
  17. 前記制御回路は、前記アラーム信号を読み取るタイミング周期が前記第２の期間の半分以下の値に設定されていることを特徴とする請求項１３乃至１５の何れか１項に記載の電力変換装置の制御装置。
  18. 前記半導体素子は、単方向型ＭＯＳゲートデバイスで構成され、該単方向型ＭＯＳゲートデバイスと並列にフリーホイールダイオードが接続されていることを特徴とする請求項１乃至１７の何れか１項に記載の電力変換装置の制御装置。
  19. 前記半導体素子は、双方向型ＭＯＳゲートデバイスで構成されていることを特徴とする請求項１乃至１７の何れか１項に記載の電力変換装置の制御装置。
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